JP2577450B2 - アナログ−ディジタル変換回路 - Google Patents
アナログ−ディジタル変換回路Info
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- JP2577450B2 JP2577450B2 JP63200009A JP20000988A JP2577450B2 JP 2577450 B2 JP2577450 B2 JP 2577450B2 JP 63200009 A JP63200009 A JP 63200009A JP 20000988 A JP20000988 A JP 20000988A JP 2577450 B2 JP2577450 B2 JP 2577450B2
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- Theoretical Computer Science (AREA)
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はアナログ−ディジタル変換回路（以下、A/D
コンバータと記す）に関するもので、特に複数のアナロ
グ入力チャンネルを有する場合に使用されるものであ
る。
コンバータと記す）に関するもので、特に複数のアナロ
グ入力チャンネルを有する場合に使用されるものであ
る。
（従来の技術） この種のA/Dコンバータの例として、アナログ入力チ
ャンネル数が“2"の場合の逐次比較型のA/Dコンバータ
の構成を第４図（ａ）に示す。第４図（ｂ）は同構成に
用いる制御信号のタイミング波形図である。図中CH1及
びCH2はアナログ入力端子を表わす。制御信号φAIN1又
はφAIN2のどちらかが“H"（高）レベルになることによ
り、選択されたアナログスイッチP1及びN1又はP2及びN2
がオンして、アナログ入力端子CH1又はCH2の電位がコン
パレータ１の正相入力端子に供給される。又、逆相入力
端子には、比較基準となるD/Aコンバータ２の出力電位
が供給され両者の比較がなされることによって１ビット
の比較（１回の比較）が行なわれる。１ビットの比較が
終了すると、比較結果が制御回路３にフィードバックさ
れ、それによって制御回路３はD/Aコンバータ２の出力
電位を切り換える。これによりコンパレータ１の逆相入
力端子の電位が変化し、次のピットの比較がなされる。
ャンネル数が“2"の場合の逐次比較型のA/Dコンバータ
の構成を第４図（ａ）に示す。第４図（ｂ）は同構成に
用いる制御信号のタイミング波形図である。図中CH1及
びCH2はアナログ入力端子を表わす。制御信号φAIN1又
はφAIN2のどちらかが“H"（高）レベルになることによ
り、選択されたアナログスイッチP1及びN1又はP2及びN2
がオンして、アナログ入力端子CH1又はCH2の電位がコン
パレータ１の正相入力端子に供給される。又、逆相入力
端子には、比較基準となるD/Aコンバータ２の出力電位
が供給され両者の比較がなされることによって１ビット
の比較（１回の比較）が行なわれる。１ビットの比較が
終了すると、比較結果が制御回路３にフィードバックさ
れ、それによって制御回路３はD/Aコンバータ２の出力
電位を切り換える。これによりコンパレータ１の逆相入
力端子の電位が変化し、次のピットの比較がなされる。
以後この動作を繰り返すことにより変換が行なわれ
る。
る。
今ここでアナログ入力端子CH1のA/D変換を行い、続け
てアナログ入力端子CH2のA/D変換を行う場合を考えてみ
ると、第４図（ｂ）のタイミングチャートに示したよう
に信号φAIN1とφAIN2の間にブランキング期間（φAIN1
＝φAIN2＝“L"（低）レベルの期間）を設けるのが普通
である。これは信号φAIN1とφAIN2の切り換わり時に、
アナログスイッチP1及びN1とP2及びN2が共にオンしてア
ナログ入力端子CH1とCH2の間に直流パスができるのを防
ぐ為である。
てアナログ入力端子CH2のA/D変換を行う場合を考えてみ
ると、第４図（ｂ）のタイミングチャートに示したよう
に信号φAIN1とφAIN2の間にブランキング期間（φAIN1
＝φAIN2＝“L"（低）レベルの期間）を設けるのが普通
である。これは信号φAIN1とφAIN2の切り換わり時に、
アナログスイッチP1及びN1とP2及びN2が共にオンしてア
ナログ入力端子CH1とCH2の間に直流パスができるのを防
ぐ為である。
（発明が解決しようとする課題） 第５図（ａ）に示すように、実際にはアナログ入力端
子CH1,CH2には、アナログ入力安定化（ノイズとり）の
為にRCフィルタ41,42が挿入されるのが普通である。
子CH1,CH2には、アナログ入力安定化（ノイズとり）の
為にRCフィルタ41,42が挿入されるのが普通である。
今、ここでアナログ入力端子CH1の変換が終了し、ア
ナログスイッチP1及びN1がオフした時を考えてみると、
第５図のａ点の寄生容量C1（C2も寄生容量）はアナログ
入力端子CH1の電位VAIN1に充電されている。次に信号φ
AIN2のタイミングでアナログスイッチP2及びN2がオンし
た直後を考えると、アナログスイッチP2及びN2のインピ
ーダンスが抵抗R2に比して十分小さいとすると、ａ点の
電位の初期地Vaoは容量C1とCEX2の容量分割によって決
定される。即ち となる。ここで実際には、容量CEX2の電位が容量分割に
よって変動すると、端子CH2から電荷が供給されて変動
を防ごうとするが、RCフィルタ41,42の時定数が大きい
場合には、AD変換終了時にまでに復帰できず、A/D変換
の誤差となってしまう。これはVAIN1とVAIN2の電位差が
大きく、又容量CEX2に対して寄生容量C1が大きくなるほ
ど顕著に現われる。
ナログスイッチP1及びN1がオフした時を考えてみると、
第５図のａ点の寄生容量C1（C2も寄生容量）はアナログ
入力端子CH1の電位VAIN1に充電されている。次に信号φ
AIN2のタイミングでアナログスイッチP2及びN2がオンし
た直後を考えると、アナログスイッチP2及びN2のインピ
ーダンスが抵抗R2に比して十分小さいとすると、ａ点の
電位の初期地Vaoは容量C1とCEX2の容量分割によって決
定される。即ち となる。ここで実際には、容量CEX2の電位が容量分割に
よって変動すると、端子CH2から電荷が供給されて変動
を防ごうとするが、RCフィルタ41,42の時定数が大きい
場合には、AD変換終了時にまでに復帰できず、A/D変換
の誤差となってしまう。これはVAIN1とVAIN2の電位差が
大きく、又容量CEX2に対して寄生容量C1が大きくなるほ
ど顕著に現われる。
基本的には、この容量分割現象をなくすことはできな
いので、いかに変動を少なくするかが課題である。即ち
この容量分割現象はオンチャンネル入力電流として観測
できるので、これを極力少なくし、高精度、高速化を実
現するのが課題である。
いので、いかに変動を少なくするかが課題である。即ち
この容量分割現象はオンチャンネル入力電流として観測
できるので、これを極力少なくし、高精度、高速化を実
現するのが課題である。
本発明はこのような従来技術の問題点に鑑みてなされ
たもので、アナログ入力チャンネル切り換え時の容量分
割により、コンパレータでのアナログ入力電位が、選択
されたアナログチャンネルの電位から変動するのを極力
おさえることを目的としている。即ちアナログチャンネ
ルのオンチャンネル入力電流を少なくすることを目的と
している。
たもので、アナログ入力チャンネル切り換え時の容量分
割により、コンパレータでのアナログ入力電位が、選択
されたアナログチャンネルの電位から変動するのを極力
おさえることを目的としている。即ちアナログチャンネ
ルのオンチャンネル入力電流を少なくすることを目的と
している。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、複数のアナログ入力端子にそれぞれ印加さ
れた電圧レベルを選択して一つの共通端子に供給するス
イッチング手段と、前記アナログ入力端子の選択の変更
を、複数のアナログ入力端子から前記共通端子への電圧
レベルの供給を禁止する期間を経て行うようにした制御
手段と、前記禁止期間中に前記共通端子を所望の電圧レ
ベルに設定する初期電圧設定手段と、前記共通端子の電
圧と基準の電圧を比較する比較手段とを具備したことを
特徴とするアナログ−ディジタル変換回路である。
れた電圧レベルを選択して一つの共通端子に供給するス
イッチング手段と、前記アナログ入力端子の選択の変更
を、複数のアナログ入力端子から前記共通端子への電圧
レベルの供給を禁止する期間を経て行うようにした制御
手段と、前記禁止期間中に前記共通端子を所望の電圧レ
ベルに設定する初期電圧設定手段と、前記共通端子の電
圧と基準の電圧を比較する比較手段とを具備したことを
特徴とするアナログ−ディジタル変換回路である。
即ち本発明は、アナログ入力切り換え時の制御信号間
のブランキング期間を利用してあらかじめ、コンパレー
タの正相入力を（つまり該入力の寄生容量を）或る電位
に初期設定しておき、容量分割による変動を少なくする
ようにしたものである。
のブランキング期間を利用してあらかじめ、コンパレー
タの正相入力を（つまり該入力の寄生容量を）或る電位
に初期設定しておき、容量分割による変動を少なくする
ようにしたものである。
（実施例） 以下図面を参照して本発明の実施例を説明する。第１
図（ａ）は同実施例の回路図、同図（ｂ）は同回路で用
いる制御信号のタイミング波形図であるが、本実施例で
は第４図、第５図のものと対応させた場合の例であるか
ら、対応個所には同一符号を付して説明を省略し、特徴
とする点の説明を行なう。本実施例の特徴は、前記従来
例の回路にＮチャンネルトランジスタN11とＰチャンネ
ルトランジスタP11との直列回路から成る初期電位設定
回路11を電源VDD（高い電位の電源）とａ点との間に追
加して、ａ点の電位（寄生容量C1）を、アナログ入力切
り換え時のブランキング期間つまり制御信号φAIN1とφ
AIN2間の制御信号φPR＝１の時に、電源VDDと接地間の
任意の中間レベルに初期設定しておくものである。上記
制御信号φAIN1,φAIN2は制御回路12から得ることがで
きる。
図（ａ）は同実施例の回路図、同図（ｂ）は同回路で用
いる制御信号のタイミング波形図であるが、本実施例で
は第４図、第５図のものと対応させた場合の例であるか
ら、対応個所には同一符号を付して説明を省略し、特徴
とする点の説明を行なう。本実施例の特徴は、前記従来
例の回路にＮチャンネルトランジスタN11とＰチャンネ
ルトランジスタP11との直列回路から成る初期電位設定
回路11を電源VDD（高い電位の電源）とａ点との間に追
加して、ａ点の電位（寄生容量C1）を、アナログ入力切
り換え時のブランキング期間つまり制御信号φAIN1とφ
AIN2間の制御信号φPR＝１の時に、電源VDDと接地間の
任意の中間レベルに初期設定しておくものである。上記
制御信号φAIN1,φAIN2は制御回路12から得ることがで
きる。
第１図の場合にはａ点の初期電位 VINITIALは VINITIAL＝ VDD−（Vthn11＋ΔVthn11）−Vthp11 …（２） ここにVthn11,Vthp11はそれぞれトランジスタN11,P11
のしきい値電圧、ΔVthn1は、バックゲートバイアス効
果によるしきい値電圧Vthの変動分を意味する。
のしきい値電圧、ΔVthn1は、バックゲートバイアス効
果によるしきい値電圧Vthの変動分を意味する。
たとえばこの初期電位設定回路11の場合は VINITAL＝5V−（0.8V＋1V）−0.8V ＝2.4V で約1/2VDD位にすることができる。
又、初期電位設定回路は第１図だけに限らず、種々の
回路を用いることができるのは当然である。例えば第２
図に初期電位設定回路の他の一例を示す。この初期電圧
設定回路21はＮチャンネルトランジスタN21,N22が共に
オンしてそのgm比により、抵抗分割でVDD、接地間の任
意の初期電位を生成するものである。
回路を用いることができるのは当然である。例えば第２
図に初期電位設定回路の他の一例を示す。この初期電圧
設定回路21はＮチャンネルトランジスタN21,N22が共に
オンしてそのgm比により、抵抗分割でVDD、接地間の任
意の初期電位を生成するものである。
又は第３図に、D/Aコンバータ２の出力電位を利用し
てVDD、接地間の任意の中間電位に初期設定する回路を
示す。これは即ち、従来回路に新たにアナログスイッチ
N31及びP31を設けて、制御信号φPRと、インバータ32を
介した反転信号によるスイッチングによりａ点電位を初
期設定する初期電位設定回路31である。
てVDD、接地間の任意の中間電位に初期設定する回路を
示す。これは即ち、従来回路に新たにアナログスイッチ
N31及びP31を設けて、制御信号φPRと、インバータ32を
介した反転信号によるスイッチングによりａ点電位を初
期設定する初期電位設定回路31である。
ところで第４図、第５図の従来例では、アナログ入力
をVAIN1からVAIN2に切り換えたときのコンパレータ１の
正相入力電位は、（１）式により と表わされる。この場合VAIN1＝0V,VAIN2＝5Vとすると 本実施例の場合は、初期設定電位をVAIN1とVAIN2の中間
レベルである2.5Vとすると ここでC1＝1PF,CEX2＝100PFとすると となる。即ち従来例では容量分割により50mV（つまり５
−4.95＝0.05V）変動してしまうが、本実施例では20mV
（つまり５−4.98＝0.02V）の変動で済む。言い換えれ
ば従来例ではφAIN1＝0V,φAIN2＝5Vもしくはこれの逆
の電位になる可能性があるので、容量分割としても最大
5Vの電位差で発生する可能性があるが、本実施例ではブ
ランキング期間中に中間電位、例えば2.5Vに初期設定し
ておくので、容量分割としても最大2.5Vの電位差でしか
発生しない。従って変動も少なく、つまり誤差も少な
く、アナログ入力チャンネルのオンチャンネル入力電流
を減少でき結果として高速化にもつながる。
をVAIN1からVAIN2に切り換えたときのコンパレータ１の
正相入力電位は、（１）式により と表わされる。この場合VAIN1＝0V,VAIN2＝5Vとすると 本実施例の場合は、初期設定電位をVAIN1とVAIN2の中間
レベルである2.5Vとすると ここでC1＝1PF,CEX2＝100PFとすると となる。即ち従来例では容量分割により50mV（つまり５
−4.95＝0.05V）変動してしまうが、本実施例では20mV
（つまり５−4.98＝0.02V）の変動で済む。言い換えれ
ば従来例ではφAIN1＝0V,φAIN2＝5Vもしくはこれの逆
の電位になる可能性があるので、容量分割としても最大
5Vの電位差で発生する可能性があるが、本実施例ではブ
ランキング期間中に中間電位、例えば2.5Vに初期設定し
ておくので、容量分割としても最大2.5Vの電位差でしか
発生しない。従って変動も少なく、つまり誤差も少な
く、アナログ入力チャンネルのオンチャンネル入力電流
を減少でき結果として高速化にもつながる。
近年A/Dコンバータの高精度、高速化が進むにつれ
て、上記容量分割が及ぼす変化精度への悪影響は無視で
きなくなってきている。本発明によれば簡単な初期電位
設定回路11,21,31等を追加するだけで特にむずかしいタ
イミングも必要とせずに、容量分割による悪影響をかな
り軽減することができる。
て、上記容量分割が及ぼす変化精度への悪影響は無視で
きなくなってきている。本発明によれば簡単な初期電位
設定回路11,21,31等を追加するだけで特にむずかしいタ
イミングも必要とせずに、容量分割による悪影響をかな
り軽減することができる。
なお本発明は実施例のみに限られず種々の応用が可能
である。例えば前記実施例では逐次比較型A/Dコンバー
タを例にしたため、D/Aコンバータ２、制御回路３を用
いたが、例えば複数チャネルの入力が或る基準電位より
大きいか小さいかを比較する場合は、上記D/Aコンバー
タ２、制御回路３はなくてもよく、その代りに上記或る
いは基準電位があればよい。
である。例えば前記実施例では逐次比較型A/Dコンバー
タを例にしたため、D/Aコンバータ２、制御回路３を用
いたが、例えば複数チャネルの入力が或る基準電位より
大きいか小さいかを比較する場合は、上記D/Aコンバー
タ２、制御回路３はなくてもよく、その代りに上記或る
いは基準電位があればよい。
［発明の効果］ 以上説明した如く本発明によれば、アナログ入力チャ
ンネル切り換え時の容量分割によりコンパレータでのア
ナログ入力電位が、選択されたアナログチャンネルの電
位から変動するのを極力おさえること、即ちアナログチ
ャンネルのオンチャンネル入力電流を少なくすることが
でき、高精度、高速化が実現されるものである。
ンネル切り換え時の容量分割によりコンパレータでのア
ナログ入力電位が、選択されたアナログチャンネルの電
位から変動するのを極力おさえること、即ちアナログチ
ャンネルのオンチャンネル入力電流を少なくすることが
でき、高精度、高速化が実現されるものである。
第１図（ａ）は本発明の一実施例の回路図、第１図
（ｂ）は同回路で用いる制御信号のタイミング波形図、
第２図、第３図は同回路の一部変形例を示す回路図、第
４図、第５図は従来のA/Dコンバータの回路説明図であ
る。 １……コンパレータ、41,42……RCフィルタ、11,21,31
……初期電位設定回路、12……制御回路、CH1,CH2……
アナログ入力端子、P1,N1,P2,N2……アナログスイッ
チ、ａ……共通端子。
（ｂ）は同回路で用いる制御信号のタイミング波形図、
第２図、第３図は同回路の一部変形例を示す回路図、第
４図、第５図は従来のA/Dコンバータの回路説明図であ
る。 １……コンパレータ、41,42……RCフィルタ、11,21,31
……初期電位設定回路、12……制御回路、CH1,CH2……
アナログ入力端子、P1,N1,P2,N2……アナログスイッ
チ、ａ……共通端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 智隆 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 昭62−258521（ＪＰ，Ａ) 特開 昭63−114321（ＪＰ，Ａ) 特開 昭58−170213（ＪＰ，Ａ) 特開 昭63−59023（ＪＰ，Ａ) 特開 昭52−120749（ＪＰ，Ａ)
Claims (4)
- 【請求項１】複数のアナログ入力端子にそれぞれ印加さ
れた被変換アナログ電圧レベルを、時間をずらせた切り
換えにより順次選択して、共通ノードに供給するスイッ
チング手段と、前記複数のアナログ入力端子から前記共
通ノードへの各被変換アナログ電圧レベルの選択供給
が、該電圧レベルの選択供給を禁止するブランキング期
間を経て行われるように、前記スイッチング手段を制御
する制御手段と、前記ブランキング期間中に前記共通ノ
ードを、前記複数のアナログ入力端子に印加される被変
換アナログ電圧レベルのほぼ中間レベルの初期電圧レベ
ルに設定する初期電圧設定手段と、前記共通ノードの電
圧と基準電圧とを比較してディジタル出力を得る比較手
段とを具備したことを特徴とするアナログ−ディジタル
変換回路。 - 【請求項２】前記初期電圧設定手段として、制御信号を
入力とし、高い電位と低い電位の電源間に直列接続され
た複数のＮチャンネル型トランジスタの直列回路の分割
電圧を用いることを特徴とする特徴とした請求項１に記
載のアナログ−ディジタル変換回路。 - 【請求項３】前記初期電圧設定手段として、制御信号を
ゲート入力とし、ソース端子には高い電位の電源が接続
されたＮチャンネル型トランジスタ、及びこれに直列に
接続されかつゲート端子がドレイン端子に接続されたＰ
チャンネル型トランジスタを用いることを特徴とする特
徴とした請求項１に記載のアナログ−ディジタル変換回
路。 - 【請求項４】前記初期電圧設定手段として、制御信号及
びその反転信号をゲート入力としたアナログスイッチを
通るディジタル−アナログ変換回路の出力電位を用いる
ことを特徴とする特徴とした請求項１に記載のアナログ
−ディジタル変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200009A JP2577450B2 (ja) | 1988-08-12 | 1988-08-12 | アナログ−ディジタル変換回路 |
| US07/390,770 US4973975A (en) | 1988-08-12 | 1989-08-08 | Initial potential setting circuit for a sample/hold circuit associated with an A/D converter |
| DE68927655T DE68927655T2 (de) | 1988-08-12 | 1989-08-09 | Analog-Digital-Wandler |
| EP89114727A EP0354552B1 (en) | 1988-08-12 | 1989-08-09 | Analog to digital converter |
| KR1019890011493A KR920005362B1 (ko) | 1988-08-12 | 1989-08-12 | 아날로그-디지털 변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200009A JP2577450B2 (ja) | 1988-08-12 | 1988-08-12 | アナログ−ディジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250619A JPH0250619A (ja) | 1990-02-20 |
| JP2577450B2 true JP2577450B2 (ja) | 1997-01-29 |
Family
ID=16417276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200009A Expired - Fee Related JP2577450B2 (ja) | 1988-08-12 | 1988-08-12 | アナログ−ディジタル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4973975A (ja) |
| EP (1) | EP0354552B1 (ja) |
| JP (1) | JP2577450B2 (ja) |
| KR (1) | KR920005362B1 (ja) |
| DE (1) | DE68927655T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5142284A (en) * | 1990-04-25 | 1992-08-25 | Tektronix, Inc. | Sample and hold with intermediate reset voltage outside of the magnitude range of the input |
| US5252976A (en) * | 1990-07-26 | 1993-10-12 | Fujitsu Limited | Sequential comparison type analog-to-digital converter |
| US5247299A (en) * | 1992-06-02 | 1993-09-21 | Hewlett-Packard Company | Successive approximation A/D converter correcting for charge injection offset |
| KR100296832B1 (ko) * | 1992-11-13 | 2001-10-24 | 요트.게.아. 롤페즈 | 이산시간신호처리시스템 |
| JP2937027B2 (ja) * | 1994-09-07 | 1999-08-23 | 日本電気株式会社 | コンパレータ |
| JPH09134970A (ja) * | 1995-09-08 | 1997-05-20 | Sharp Corp | サンプリング回路および画像表示装置 |
| DE10050706C2 (de) * | 2000-10-13 | 2003-07-31 | Infineon Technologies Ag | Schaltungsanordnung zur Umwandlung eines Eingangsstromsignals in ein entsprechendes digitales Ausgangssignal |
| US8557093B2 (en) | 2007-03-22 | 2013-10-15 | Sunpower Corporation | Deposition system with electrically isolated pallet and anode assemblies |
| JP2011077847A (ja) * | 2009-09-30 | 2011-04-14 | Renesas Electronics Corp | Ａ／ｄコンバータ及びそのオープン検出方法 |
| WO2013036204A1 (en) * | 2011-09-06 | 2013-03-14 | National University Of Singapore | An analog-to-digital converter for a multi-channel signal acquisition system |
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