JPH08147479A - 画像出力装置並びに画像復号化装置 - Google Patents
画像出力装置並びに画像復号化装置Info
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- JPH08147479A JPH08147479A JP6283838A JP28383894A JPH08147479A JP H08147479 A JPH08147479 A JP H08147479A JP 6283838 A JP6283838 A JP 6283838A JP 28383894 A JP28383894 A JP 28383894A JP H08147479 A JPH08147479 A JP H08147479A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/18—Timing circuits for raster scan displays
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/02—Handling of images in compressed format, e.g. JPEG, MPEG
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- Image Input (AREA)
- Facsimiles In General (AREA)
- Image Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 デ−タ出力先であるホスト制御装置からの画
像デ−タ転送要求により、デ−タバッファを使用するこ
となく、また、最小の回路を画像デ−タ出力装置に追加
することにより、ホスト制御装置からの非同期のデ−タ
アクセスを実現する画像出力装置を提供することにあ
る。 【構成】 画像デ−タを記憶する記憶装置と、前記記憶
装置から順次デ−タを読み出し、表示可能画像デ−タに
変換する表示回路と、表示回路のタイミングを制御する
タイミングコントロ−ラとよりなる画像出力装置におい
て、ホスト制御装置からのデ−タ転送要求により、タイ
ミングコントロ−ラの動作モードを切り替えることによ
り、デ−タ転送要求分のデ−タ数の画像を出力すること
ができるようにした。 【効果】 従来必要としていた外付け回路としてのデ−
タバッファが不要となるとともに、ホスト制御装置との
間のデ−タのやり取りをハンドシェイク動作により実現
するので、１回のデ−タ転送量に制限がなくなる。
像デ−タ転送要求により、デ−タバッファを使用するこ
となく、また、最小の回路を画像デ−タ出力装置に追加
することにより、ホスト制御装置からの非同期のデ−タ
アクセスを実現する画像出力装置を提供することにあ
る。 【構成】 画像デ−タを記憶する記憶装置と、前記記憶
装置から順次デ−タを読み出し、表示可能画像デ−タに
変換する表示回路と、表示回路のタイミングを制御する
タイミングコントロ−ラとよりなる画像出力装置におい
て、ホスト制御装置からのデ−タ転送要求により、タイ
ミングコントロ−ラの動作モードを切り替えることによ
り、デ−タ転送要求分のデ−タ数の画像を出力すること
ができるようにした。 【効果】 従来必要としていた外付け回路としてのデ−
タバッファが不要となるとともに、ホスト制御装置との
間のデ−タのやり取りをハンドシェイク動作により実現
するので、１回のデ−タ転送量に制限がなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル画像分野、
特に圧縮された画像デ−タの復号化装置に用いて有効な
技術に関する。
特に圧縮された画像デ−タの復号化装置に用いて有効な
技術に関する。
【０００２】
【従来の技術】従来の技術を図２を用いて説明する。従
来の画像出力装置１はシステムクロック（sclk）５とＣ
ＲＴなどのディスプレイ装置から来る水平同期信号、垂
直同期信号に同期して画像デ−タのフォ−マット化を行
なって出力する。ここで、マイクロプロセッサなどのホ
スト制御装置によるいわゆるＤＭＡ(Direct Memory Acc
ess)転送を実行しようとした場合、上記画像出力装置１
からは、あらかじめ決められた形式およびタイミングで
画像デ−タが出力されるので、マイクロプロセッサ４と
の間に出力デ−タを一時蓄えておくデ−タバッファ２が
必要になる。そして、マイクロプロセッサ４からのデ−
タ要求（host_req信号３）に従い、デ−タを出力端子da
ta_outから非同期タイミングで出力する方法が考えられ
る。
来の画像出力装置１はシステムクロック（sclk）５とＣ
ＲＴなどのディスプレイ装置から来る水平同期信号、垂
直同期信号に同期して画像デ−タのフォ−マット化を行
なって出力する。ここで、マイクロプロセッサなどのホ
スト制御装置によるいわゆるＤＭＡ(Direct Memory Acc
ess)転送を実行しようとした場合、上記画像出力装置１
からは、あらかじめ決められた形式およびタイミングで
画像デ−タが出力されるので、マイクロプロセッサ４と
の間に出力デ−タを一時蓄えておくデ−タバッファ２が
必要になる。そして、マイクロプロセッサ４からのデ−
タ要求（host_req信号３）に従い、デ−タを出力端子da
ta_outから非同期タイミングで出力する方法が考えられ
る。
【０００３】
【発明が解決しようとする課題】図２に示した方式で
は、画像出力装置１とマイクロプロセッサ４との間にさ
らにデ−タバッファ２が必要であり、またこのデ−タバ
ッファ２の記憶容量もＤＭＡ転送の１回の転送デ−タ数
の最大数を保証する必要があり、ハ−ドウェアが増大す
るという問題点があることが明らかとなった。
は、画像出力装置１とマイクロプロセッサ４との間にさ
らにデ−タバッファ２が必要であり、またこのデ−タバ
ッファ２の記憶容量もＤＭＡ転送の１回の転送デ−タ数
の最大数を保証する必要があり、ハ−ドウェアが増大す
るという問題点があることが明らかとなった。
【０００４】本発明の目的は、デ−タバッファを使用す
ることなく、また、最小の回路をデ−タ出力装置に追加
することにより、ホスト制御装置からの非同期のデ−タ
アクセスを実現可能な画像出力装置を提供することにあ
る。
ることなく、また、最小の回路をデ−タ出力装置に追加
することにより、ホスト制御装置からの非同期のデ−タ
アクセスを実現可能な画像出力装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、画像デ−タを記憶する記憶装置と、該
記憶装置から順次デ−タを読み出して表示可能な画像デ
−タに変換する表示回路と、該表示回路の動作タイミン
グを制御するタイミングコントロ−ラとよりなる画像出
力装置において、デ−タ出力先であるホスト制御装置か
らのデ−タ転送要求に基づいて、タイミングコントロ−
ラの動作モードを切り替えることにより、デ−タ転送要
求分のデ−タ数の画像を出力できるようにしたものであ
る。
に、本発明では、画像デ−タを記憶する記憶装置と、該
記憶装置から順次デ−タを読み出して表示可能な画像デ
−タに変換する表示回路と、該表示回路の動作タイミン
グを制御するタイミングコントロ−ラとよりなる画像出
力装置において、デ−タ出力先であるホスト制御装置か
らのデ−タ転送要求に基づいて、タイミングコントロ−
ラの動作モードを切り替えることにより、デ−タ転送要
求分のデ−タ数の画像を出力できるようにしたものであ
る。
【０００６】また、ホスト制御装置からのデ−タ転送要
求の有無により、クロックを形成させたり停止させたり
する非同期転送用クロック生成回路を設ける。
求の有無により、クロックを形成させたり停止させたり
する非同期転送用クロック生成回路を設ける。
【０００７】また、前記表示回路の中に表示可能画像デ
−タを蓄えるＦＩＦＯ（First InFirst Out）方式のバ
ッファを設け、ホスト制御装置からのデ−タ転送要求に
よりこのＦＩＦＯバッファから順次デ−タを出力させる
ようにする。
−タを蓄えるＦＩＦＯ（First InFirst Out）方式のバ
ッファを設け、ホスト制御装置からのデ−タ転送要求に
よりこのＦＩＦＯバッファから順次デ−タを出力させる
ようにする。
【０００８】さらに、前記表示回路は、記憶装置からの
１ライン分のデ−タを蓄えるラインバッファと、ライン
バッファの出力に対して垂直、水平のフィルタ処理など
を行なうフィルタ処理回路とによりそれを構成し、前記
ホスト制御装置からのデ−タ転送要求に基づいて、前記
タイミングコントロ−ラの動作モードを切り替えて、上
記ラインバッファの出力タイミング及びフィルタ処理回
路の動作タイミングを変更させるようにする。
１ライン分のデ−タを蓄えるラインバッファと、ライン
バッファの出力に対して垂直、水平のフィルタ処理など
を行なうフィルタ処理回路とによりそれを構成し、前記
ホスト制御装置からのデ−タ転送要求に基づいて、前記
タイミングコントロ−ラの動作モードを切り替えて、上
記ラインバッファの出力タイミング及びフィルタ処理回
路の動作タイミングを変更させるようにする。
【０００９】
【作用】上記手段を用いると、画像出力装置からホスト
制御装置への画像データのＤＭＡ転送の際に必要とされ
るデ−タバッファが不要となる。また、ホスト制御装置
からのデ−タ転送要求に従って内部動作クロックをオ
ン、オフする構成を採っているので、非同期のデータ転
送が可能となるとともに、出力段回路に含まれるＦＩＦ
Ｏもわずか２段の構成で実現できる。さらに、ホスト制
御装置との間のデ−タのやり取りをハンドシェイク動作
により実現するので、１回のデ−タ転送量に制限がなく
なる。
制御装置への画像データのＤＭＡ転送の際に必要とされ
るデ−タバッファが不要となる。また、ホスト制御装置
からのデ−タ転送要求に従って内部動作クロックをオ
ン、オフする構成を採っているので、非同期のデータ転
送が可能となるとともに、出力段回路に含まれるＦＩＦ
Ｏもわずか２段の構成で実現できる。さらに、ホスト制
御装置との間のデ−タのやり取りをハンドシェイク動作
により実現するので、１回のデ−タ転送量に制限がなく
なる。
【００１０】
【実施例】本発明の代表的な実施例を図１を用いて説明
する。本実施例の画像出力装置は、画像デ−タを格納す
る記憶装置６と、圧縮、符号化された画像データを復号
化する復号化回路４０とを備えている。ホスト制御装置
から供給された復号前の画像データ（例えばＣＤ−ＲＯ
Ｍ等から読み出された画像データ）ＰＤは、復号化回路
４０に入力され、ここでデコード（復号）されてＲＡＭ
インタフェース７を介して記憶装置６に格納される。画
像出力装置は、画像データを上記ＲＡＭインタフェース
７によって上記記憶装置６から読み出し、タイミングコ
ントロ−ラ１０の制御により３ステ−トバッファ８-
１，８-２を通してラインバッファ１２-１または１２-
２に書き込む。
する。本実施例の画像出力装置は、画像デ−タを格納す
る記憶装置６と、圧縮、符号化された画像データを復号
化する復号化回路４０とを備えている。ホスト制御装置
から供給された復号前の画像データ（例えばＣＤ−ＲＯ
Ｍ等から読み出された画像データ）ＰＤは、復号化回路
４０に入力され、ここでデコード（復号）されてＲＡＭ
インタフェース７を介して記憶装置６に格納される。画
像出力装置は、画像データを上記ＲＡＭインタフェース
７によって上記記憶装置６から読み出し、タイミングコ
ントロ−ラ１０の制御により３ステ−トバッファ８-
１，８-２を通してラインバッファ１２-１または１２-
２に書き込む。
【００１１】特に制限されないが、上記ＲＡＭインタフ
ェース７は、上記記憶装置６から上記ラインバッファ１
２-１，２へ画像データを読み出したり、復号化回路４
０によりデコ−ドされた画像デ−タを記憶装置６に書き
込んだりする仕事を時分割で行なうように構成されてい
る。上記ＲＡＭインタフェース７は、アドレスカウンタ
を内蔵しており、画像データの読み出しに先立って所望
のラインの先頭アドレスが上記タイミングコントロ−ラ
１０から与えられると、かかるアドレスを記憶装置６の
アドレスに変換してアドレスカウンタに設定し、システ
ムクロック（sclk）によってアドレスカウンタをインク
リメントしながら記憶装置６から自動的に画像データを
読み出すように構成されている。
ェース７は、上記記憶装置６から上記ラインバッファ１
２-１，２へ画像データを読み出したり、復号化回路４
０によりデコ−ドされた画像デ−タを記憶装置６に書き
込んだりする仕事を時分割で行なうように構成されてい
る。上記ＲＡＭインタフェース７は、アドレスカウンタ
を内蔵しており、画像データの読み出しに先立って所望
のラインの先頭アドレスが上記タイミングコントロ−ラ
１０から与えられると、かかるアドレスを記憶装置６の
アドレスに変換してアドレスカウンタに設定し、システ
ムクロック（sclk）によってアドレスカウンタをインク
リメントしながら記憶装置６から自動的に画像データを
読み出すように構成されている。
【００１２】上記ラインバッファ１２-１、１２-２はそ
れぞれ１ライン分の画像デ−タを格納できる容量を持つ
ように構成されている。上記ラインバッファ１２-１、
１２-２は、その一方のラインバッファに画像デ−タを
書き込んでいる間に、他方のラインバッファから画像デ
−タを出力するようにタイミングコントロ−ラ１０から
の切り換え信号cnt（２２）によって制御される。上記
タイミングコントロ−ラ１０からはラインバッファ書き
込みアドレスwaddr信号２３及び読み出しアドレスraddr
信号２４が出力される。上記切り換え信号cnt（２２）
がHighレベルのときはセレクタ１１-１，１１-２によっ
て、ラインバッファ１２-２に書き込みアドレスwaddr
が、またラインバッファ１２-１に読みだしアドレスrad
drが供給される。
れぞれ１ライン分の画像デ−タを格納できる容量を持つ
ように構成されている。上記ラインバッファ１２-１、
１２-２は、その一方のラインバッファに画像デ−タを
書き込んでいる間に、他方のラインバッファから画像デ
−タを出力するようにタイミングコントロ−ラ１０から
の切り換え信号cnt（２２）によって制御される。上記
タイミングコントロ−ラ１０からはラインバッファ書き
込みアドレスwaddr信号２３及び読み出しアドレスraddr
信号２４が出力される。上記切り換え信号cnt（２２）
がHighレベルのときはセレクタ１１-１，１１-２によっ
て、ラインバッファ１２-２に書き込みアドレスwaddr
が、またラインバッファ１２-１に読みだしアドレスrad
drが供給される。
【００１３】読み出しアドレスraddrによってラインバ
ッファ１２-１または１２-２から読み出された画像デ−
タは、セレクタ１１-３によって選択的にディジタルフ
ィルタ１３に入力される。ディジタルフィルタ１３はＹ
信号（もしくはＣ信号）からＲＧＢ信号への変換、水平
ライン間の補間フィルタ処理、垂直ライン間の補間フィ
ルタ処理等を行なう。そして、ディジタルフィルタ１３
の出力はバッファとしてのＦＩＦＯ１４に入力される。
ＦＩＦＯ１４は、非同期用クロック生成回路１５からの
wcnt信号１９によりディジタルフィルタ１３の出力を内
部のラッチもしくはレジスタに順次に取り込み、かつrc
nt信号１８により保持デ−タを出力するように構成され
ている。
ッファ１２-１または１２-２から読み出された画像デ−
タは、セレクタ１１-３によって選択的にディジタルフ
ィルタ１３に入力される。ディジタルフィルタ１３はＹ
信号（もしくはＣ信号）からＲＧＢ信号への変換、水平
ライン間の補間フィルタ処理、垂直ライン間の補間フィ
ルタ処理等を行なう。そして、ディジタルフィルタ１３
の出力はバッファとしてのＦＩＦＯ１４に入力される。
ＦＩＦＯ１４は、非同期用クロック生成回路１５からの
wcnt信号１９によりディジタルフィルタ１３の出力を内
部のラッチもしくはレジスタに順次に取り込み、かつrc
nt信号１８により保持デ−タを出力するように構成され
ている。
【００１４】上記タイミングコントロ−ラ１０は、通常
の画像出力モードでは、システムクロック（sclk）５に
同期して上記ディジタルフィルタ１３を動作させて一定
の周期で画像データをＦＩＦＯ１４を介してホスト制御
装置へ出力させる。
の画像出力モードでは、システムクロック（sclk）５に
同期して上記ディジタルフィルタ１３を動作させて一定
の周期で画像データをＦＩＦＯ１４を介してホスト制御
装置へ出力させる。
【００１５】しかして、上記タイミングコントロ−ラ１
０は、ホスト制御装置からのモード切換え信号ＭＤＣを
受けると上記ディジタルフィルタ１３へのシステムクロ
ック（sclk）５の供給を遮断して非同期用クロック生成
回路１５からの不定期的なクロック（aclk）１７を供給
可能にする。これとともに、非同期用クロック生成回路
１５が、通常の画像出力モ−ドとは異なり、ホスト制御
装置からのデ−タ要求host_reqに従い、デ−タを非同期
に出力する（以下このモ−ドを非同期モ−ドとよぶ）モ
−ドで動作する。
０は、ホスト制御装置からのモード切換え信号ＭＤＣを
受けると上記ディジタルフィルタ１３へのシステムクロ
ック（sclk）５の供給を遮断して非同期用クロック生成
回路１５からの不定期的なクロック（aclk）１７を供給
可能にする。これとともに、非同期用クロック生成回路
１５が、通常の画像出力モ−ドとは異なり、ホスト制御
装置からのデ−タ要求host_reqに従い、デ−タを非同期
に出力する（以下このモ−ドを非同期モ−ドとよぶ）モ
−ドで動作する。
【００１６】具体的には、ホスト制御装置からの１画素
デ−タ転送要求（host_req信号３）があり、タイミング
コントローラ１０からのラインバッファ１２-１,２がデ
−タ出力可能であることを示すtran_rdy信号１６がHigh
レベルのとき、ディジタルフィルタ１３に供給されるac
lk信号１７をシステムクロック（sclk）５に同期して変
化するクロックとし、データを出力させる。一方、非同
期用クロック生成回路１５は、ホスト制御装置からの１
画素デ−タ転送要求がないか、または、tran_rdy信号１
６がLowレベル（ラインバッファ１２-１、２がデ−タ出
力不可能）のときは上記aclk信号１７をLowレベルにし
て画像出力を停止させる。
デ−タ転送要求（host_req信号３）があり、タイミング
コントローラ１０からのラインバッファ１２-１,２がデ
−タ出力可能であることを示すtran_rdy信号１６がHigh
レベルのとき、ディジタルフィルタ１３に供給されるac
lk信号１７をシステムクロック（sclk）５に同期して変
化するクロックとし、データを出力させる。一方、非同
期用クロック生成回路１５は、ホスト制御装置からの１
画素デ−タ転送要求がないか、または、tran_rdy信号１
６がLowレベル（ラインバッファ１２-１、２がデ−タ出
力不可能）のときは上記aclk信号１７をLowレベルにし
て画像出力を停止させる。
【００１７】また、非同期用クロック生成回路１５は、
ラインバッファ１２-１、１２−２がデ−タ出力不可能で
ある（すなわち、画像出力装置の都合でデ−タを出力で
きない）ときは、ホスト制御装置に対してHighレベルの
host_wait信号２０を出力してデータ転送要求を待たせ
る。タイミングコントロ−ラ１０はラインバッファ１２
-１、１２−２へのデ−タ書き込みとラインバッファ１２
-１、１２−２からのデ−タ出力を制御する機能を有し、
非同期モ−ドでは、非同期用クロック生成回路１５から
のaclk信号１７に従って動作し、ラインバッファ１２-
１、１２−２がデ−タ出力不可能である（すなわち、画
像出力装置の都合でデ−タを出力できない）ときは、tr
an_rdy信号１６をLowレベルにする。tran_rdy信号１６
はhost_wait信号２０と同じ意味を持つ信号であるがタ
イミングとしては、tran_rdy信号１６のHighレベルを確
認した後に、host_wait信号２０がLowレベルに下げられ
る。tran_rdy信号１６がLowレベルへ変化したときは同
じタイミングでhost_wait信号２０がHighレベルに変化
される。
ラインバッファ１２-１、１２−２がデ−タ出力不可能で
ある（すなわち、画像出力装置の都合でデ−タを出力で
きない）ときは、ホスト制御装置に対してHighレベルの
host_wait信号２０を出力してデータ転送要求を待たせ
る。タイミングコントロ−ラ１０はラインバッファ１２
-１、１２−２へのデ−タ書き込みとラインバッファ１２
-１、１２−２からのデ−タ出力を制御する機能を有し、
非同期モ−ドでは、非同期用クロック生成回路１５から
のaclk信号１７に従って動作し、ラインバッファ１２-
１、１２−２がデ−タ出力不可能である（すなわち、画
像出力装置の都合でデ−タを出力できない）ときは、tr
an_rdy信号１６をLowレベルにする。tran_rdy信号１６
はhost_wait信号２０と同じ意味を持つ信号であるがタ
イミングとしては、tran_rdy信号１６のHighレベルを確
認した後に、host_wait信号２０がLowレベルに下げられ
る。tran_rdy信号１６がLowレベルへ変化したときは同
じタイミングでhost_wait信号２０がHighレベルに変化
される。
【００１８】図１のタイミングコントロ−ラ１０の詳細
実施例を図３に、また動作タイミングチャ−トを図４に
示す。タイミングコントロ−ラ１０は書き込みアドレス
生成部２６と、読み出しアドレス生成部２５と、コント
ロ−ラ２７とからなる。書き込みアドレス生成部２６は
コントロ−ラ２７からのリセット信号reset（３０）に
より動作を開始する。通常は１ライン分のデ−タをライ
ンバッファ１２-１、２に書き込むので、アドレス信号Wa
ddr（２３）はシステムクロック（sclk）５によって
「０」からインクリメントされて行く。そして、１ライ
ンの最後のデ−タを書き込むときの書き込みアドレス出
力時にライン書き込み終了信号wline_end（２８）をコ
ントロ−ラ２７に出力し、アドレスインクリメント動作
を停止する。図４では１ラインの書き込み動作区間をそ
れぞれw０,w１,w２,w３で示している。区間長が異なる
のは、１ライン分の転送データ数が異なることを想定し
ているためである。
実施例を図３に、また動作タイミングチャ−トを図４に
示す。タイミングコントロ−ラ１０は書き込みアドレス
生成部２６と、読み出しアドレス生成部２５と、コント
ロ−ラ２７とからなる。書き込みアドレス生成部２６は
コントロ−ラ２７からのリセット信号reset（３０）に
より動作を開始する。通常は１ライン分のデ−タをライ
ンバッファ１２-１、２に書き込むので、アドレス信号Wa
ddr（２３）はシステムクロック（sclk）５によって
「０」からインクリメントされて行く。そして、１ライ
ンの最後のデ−タを書き込むときの書き込みアドレス出
力時にライン書き込み終了信号wline_end（２８）をコ
ントロ−ラ２７に出力し、アドレスインクリメント動作
を停止する。図４では１ラインの書き込み動作区間をそ
れぞれw０,w１,w２,w３で示している。区間長が異なる
のは、１ライン分の転送データ数が異なることを想定し
ているためである。
【００１９】読み出しアドレス生成部２５も同様に、コ
ントロ−ラ２７からのリセット信号３０により動作を開
始する。ホスト制御装置からのデ−タ要求により、aclk
信号１７がクロック動作するので、このaclk信号１７に
従い、読み出しアドレスRaddr（２４）を「０」からイ
ンクリメントしていく。そして、１ラインの最後のデ−
タを読み出す時の読み出しアドレス出力時に、ライン読
み出し終了信号rline_end（２９）をコントロ−ラ２７
に出力してアドレスインクリメント動作を停止する。
ントロ−ラ２７からのリセット信号３０により動作を開
始する。ホスト制御装置からのデ−タ要求により、aclk
信号１７がクロック動作するので、このaclk信号１７に
従い、読み出しアドレスRaddr（２４）を「０」からイ
ンクリメントしていく。そして、１ラインの最後のデ−
タを読み出す時の読み出しアドレス出力時に、ライン読
み出し終了信号rline_end（２９）をコントロ−ラ２７
に出力してアドレスインクリメント動作を停止する。
【００２０】図４には１ラインの読み出し動作区間がそ
れぞれr０,r１,r２,r３で示されている。区間長が異な
るのは、もともと１ラインの転送画素数が異なるため
と、ホスト制御装置からの転送要求が非同期に発生する
（すなわちaclk信号１７が間欠的にクロック動作する）
ことによるものである。
れぞれr０,r１,r２,r３で示されている。区間長が異な
るのは、もともと１ラインの転送画素数が異なるため
と、ホスト制御装置からの転送要求が非同期に発生する
（すなわちaclk信号１７が間欠的にクロック動作する）
ことによるものである。
【００２１】コントロ−ラ２７は、前記読み出しアドレ
ス生成部２５および書き込みアドレス生成部２６の動作
を制御するものであり、システムクロック（sclk）５に
同期して動作する。コントローラ２７は、ラインバッフ
ァ書き込みw０が終了した時点で、書き込みアドレス生
成部２６からのライン書き込み終了信号wline_end（２
８）を受信して、アドレスリセット信号reset（３０）
を発行するとともに、この時点でラインバッファ１２-
１，２からデ−タの出力が可能となるので、デ−タ転送
レディ信号tran_rdy（１６）をLowレベルからHighレベ
ルに変化させる。
ス生成部２５および書き込みアドレス生成部２６の動作
を制御するものであり、システムクロック（sclk）５に
同期して動作する。コントローラ２７は、ラインバッフ
ァ書き込みw０が終了した時点で、書き込みアドレス生
成部２６からのライン書き込み終了信号wline_end（２
８）を受信して、アドレスリセット信号reset（３０）
を発行するとともに、この時点でラインバッファ１２-
１，２からデ−タの出力が可能となるので、デ−タ転送
レディ信号tran_rdy（１６）をLowレベルからHighレベ
ルに変化させる。
【００２２】次に、ラインバッファ書き込みはw１（１
ライン目）を、ラインバッファ読み出しはr０（０ライ
ン目）を開始する。図４のケ−スでは、ラインバッファ
読み出しr０が先に動作終了するので、次のr１の転送を
開始する前に、ラインバッファ書き込みw１の動作が終
了するのを待つ必要がある。そこで、この間コントロー
ラ２７は、tran_rdy信号１６をLowレベルに落して、ホ
スト制御装置へのデ−タ転送をウェイト状態にする。そ
して、コントローラ２７はwline_end信号２８が発生し
た時点で、reset信号３０を発行し、tran_rdy信号１６
をHighレベルにして、次のラインの動作（w２,r１）へ
移行する。図４におけるw２,r１は書き込みが先に終了
し、読み出しが遅れた場合を示している。このケ−スで
は、rline_end信号２９がHighレベルになった時点でr２
デ−タ転送可能になっているので、tran_rdy信号１６を
Lowレベルに落す必要はない。
ライン目）を、ラインバッファ読み出しはr０（０ライ
ン目）を開始する。図４のケ−スでは、ラインバッファ
読み出しr０が先に動作終了するので、次のr１の転送を
開始する前に、ラインバッファ書き込みw１の動作が終
了するのを待つ必要がある。そこで、この間コントロー
ラ２７は、tran_rdy信号１６をLowレベルに落して、ホ
スト制御装置へのデ−タ転送をウェイト状態にする。そ
して、コントローラ２７はwline_end信号２８が発生し
た時点で、reset信号３０を発行し、tran_rdy信号１６
をHighレベルにして、次のラインの動作（w２,r１）へ
移行する。図４におけるw２,r１は書き込みが先に終了
し、読み出しが遅れた場合を示している。このケ−スで
は、rline_end信号２９がHighレベルになった時点でr２
デ−タ転送可能になっているので、tran_rdy信号１６を
Lowレベルに落す必要はない。
【００２３】図３に示す実施例には次に示す利点があ
る。すなわち、ラインバッファ１２-１，２への書き込
みを制御する書き込みアドレス生成部２６は、システム
クロック（sclk）５にて動作するので、１ラインの転送
時間は転送画素数に比例し、ホスト制御装置からの転送
要求には依存しない。そこで、ＲＡＭインタフェース７
は、ラインバッファ１２-１，２への書き込み動作が終
了した後、別の仕事を割り当てることが可能となる。例
として圧縮デ−タ復号化装置として知られているMPEGVI
DEO（ＭＰＥＧビデオ規格に従ったデコーダ）をあげる
と、ＲＡＭインタフェース７はラインバッファ１２-１、
２へのデ−タ転送の他に、圧縮デ−タの入出力、参照画
像デ−タの入出力、復号化デ−タの入出力等があり、そ
れぞれの仕事を時分割で行う。本実施例を用いれば、ホ
スト制御装置からのデ−タ要求待ちにより不要なオ−バ
−ヘッドを防ぐことが出来る。
る。すなわち、ラインバッファ１２-１，２への書き込
みを制御する書き込みアドレス生成部２６は、システム
クロック（sclk）５にて動作するので、１ラインの転送
時間は転送画素数に比例し、ホスト制御装置からの転送
要求には依存しない。そこで、ＲＡＭインタフェース７
は、ラインバッファ１２-１，２への書き込み動作が終
了した後、別の仕事を割り当てることが可能となる。例
として圧縮デ−タ復号化装置として知られているMPEGVI
DEO（ＭＰＥＧビデオ規格に従ったデコーダ）をあげる
と、ＲＡＭインタフェース７はラインバッファ１２-１、
２へのデ−タ転送の他に、圧縮デ−タの入出力、参照画
像デ−タの入出力、復号化デ−タの入出力等があり、そ
れぞれの仕事を時分割で行う。本実施例を用いれば、ホ
スト制御装置からのデ−タ要求待ちにより不要なオ−バ
−ヘッドを防ぐことが出来る。
【００２４】図５に図１の非同期用クロック生成回路１
５の詳細実施例を、図６に図１のＦＩＦＯ１４の詳細実
施例を示す。非同期用クロック生成回路１５は、ホスト
制御装置からのデ−タ要求host_req信号３の立ち下がり
エッジにより出力が変化するトグル型フリップフロップ
３１を備えており、このフリップフロップ３１から出力
されるrcnt信号１８はデ−タ要求host_req信号３が立ち
下がる度に、High,Lowと交互に変化していく。このrcnt
信号１８はＦＩＦＯ１４に出力され、図６に示すよう
に、インバ−タ３７-１を一部経由して、トライステ−
トバッファ３６-１、２のコントロ−ル端子に入力され、
ラッチ回路３９-１と３９-２の出力を切り替える。
５の詳細実施例を、図６に図１のＦＩＦＯ１４の詳細実
施例を示す。非同期用クロック生成回路１５は、ホスト
制御装置からのデ−タ要求host_req信号３の立ち下がり
エッジにより出力が変化するトグル型フリップフロップ
３１を備えており、このフリップフロップ３１から出力
されるrcnt信号１８はデ−タ要求host_req信号３が立ち
下がる度に、High,Lowと交互に変化していく。このrcnt
信号１８はＦＩＦＯ１４に出力され、図６に示すよう
に、インバ−タ３７-１を一部経由して、トライステ−
トバッファ３６-１、２のコントロ−ル端子に入力され、
ラッチ回路３９-１と３９-２の出力を切り替える。
【００２５】図５の非同期用コントロ−ラ３２は、タイ
ミングコントローラ１０からのtran_rdy信号１６がHigh
レベルでかつrcnt信号１８が変化したときに、clkgo信
号３５をシステムクロック（sclk）５の１周期分Highレ
ベルにする。clkgo信号３５は２入力ＡＮＤ回路３３に
入力され、システムクロック（sclk）５との論理積がと
られてaclk信号１７が生成される。また、clkgo信号３
５はクロック付きトグルフリップフロップ３４に入力さ
れ、clkgo信号３５が変化するとシステムクロック（scl
k）５のタイミングで出力wcnt信号１９がHigh,Lowと交
互に変化していく。つまり、非同期用コントロ−ラ３２
は、tran_rdy信号１６がHighレベルの時にrcnt信号１８
とwcnt信号１９がハンドシェイクするように制御する。
ミングコントローラ１０からのtran_rdy信号１６がHigh
レベルでかつrcnt信号１８が変化したときに、clkgo信
号３５をシステムクロック（sclk）５の１周期分Highレ
ベルにする。clkgo信号３５は２入力ＡＮＤ回路３３に
入力され、システムクロック（sclk）５との論理積がと
られてaclk信号１７が生成される。また、clkgo信号３
５はクロック付きトグルフリップフロップ３４に入力さ
れ、clkgo信号３５が変化するとシステムクロック（scl
k）５のタイミングで出力wcnt信号１９がHigh,Lowと交
互に変化していく。つまり、非同期用コントロ−ラ３２
は、tran_rdy信号１６がHighレベルの時にrcnt信号１８
とwcnt信号１９がハンドシェイクするように制御する。
【００２６】フリップフロップ３４から出力されたwcnt
信号１９はＦＩＦＯ１４に供給され、図６に示されてい
るＦＩＦＯ１４用バッファであるラッチ回路３９-１、３
９-２のクロックとして用いられる。このとき一方のラ
ッチ回路３９-２にはwcnt信号１９がインバ−タ３７-２
を介して供給されることによりディジタルフィルタ１３
の出力であるin３８がラッチ回路３９-１、２に交互に書
き込まれる。
信号１９はＦＩＦＯ１４に供給され、図６に示されてい
るＦＩＦＯ１４用バッファであるラッチ回路３９-１、３
９-２のクロックとして用いられる。このとき一方のラ
ッチ回路３９-２にはwcnt信号１９がインバ−タ３７-２
を介して供給されることによりディジタルフィルタ１３
の出力であるin３８がラッチ回路３９-１、２に交互に書
き込まれる。
【００２７】図５の非同期コントロ−ラ１７はタイミン
グコントローラ１０からのtran_rdy信号１６がLowレベ
ルの時はclkgo信号３５とhost_wait信号２０をLowレベ
ルにする。clkgo信号３５がLowレベルにされるとaclk信
号１７のクロック動作が停止される。また、host_wait
信号２０がLowレベルにされると、ホスト制御装置のデ
−タ要求が待たせることになる。ここで、host_wait信
号２０に対して、ホスト制御装置が反応するのが遅れた
場合、つぎのように動作する。
グコントローラ１０からのtran_rdy信号１６がLowレベ
ルの時はclkgo信号３５とhost_wait信号２０をLowレベ
ルにする。clkgo信号３５がLowレベルにされるとaclk信
号１７のクロック動作が停止される。また、host_wait
信号２０がLowレベルにされると、ホスト制御装置のデ
−タ要求が待たせることになる。ここで、host_wait信
号２０に対して、ホスト制御装置が反応するのが遅れた
場合、つぎのように動作する。
【００２８】ＦＩＦＯ１４は２面のバッファ（ラッチ）
を持っているので、host_wait信号２０を Highレベルに
した後、１画素分のデ−タは出力することが出来る。ホ
スト制御装置が余分にデ−タを読み出した場合には、rc
nt信号１８とwcnt信号１９の関係が変化する。非同期コ
ントロ−ラ１７はこのrcnt信号１８とwcnt信号１９の関
係の変化を検出して、ホスト制御装置がデ−タを余分に
読み出した場合には、host_wait信号２０がHighレベル
の間に、tran_rdy信号１６=Highを検出したら、wcnt信
号１９を１つ変化させて、ＦＩＦＯ１４の２面バッファ
（３９-１,３９-２）に出力可能なデ−タを収納した後
に、host_wait信号２０をLowレベルにして、ホスト制御
装置とのデ−タ転送を再開する。
を持っているので、host_wait信号２０を Highレベルに
した後、１画素分のデ−タは出力することが出来る。ホ
スト制御装置が余分にデ−タを読み出した場合には、rc
nt信号１８とwcnt信号１９の関係が変化する。非同期コ
ントロ−ラ１７はこのrcnt信号１８とwcnt信号１９の関
係の変化を検出して、ホスト制御装置がデ−タを余分に
読み出した場合には、host_wait信号２０がHighレベル
の間に、tran_rdy信号１６=Highを検出したら、wcnt信
号１９を１つ変化させて、ＦＩＦＯ１４の２面バッファ
（３９-１,３９-２）に出力可能なデ−タを収納した後
に、host_wait信号２０をLowレベルにして、ホスト制御
装置とのデ−タ転送を再開する。
【００２９】図７に図５、６の実施例の回路の動作タイ
ミングを示す。wcnt信号１９の変化により、ラッチ回路
３９-１に０、２、４番目のデ−タが書き込まれ、ラッチ
回路３９-２には１、３、５番目のデ−タが書き込まれ
る。rcnt信号１８の変化によりラッチ回路３９-１と３
９-２の保持デ−タが交互に読み出され、結果として０、
１、２、３、４番の順序でＦＩＦＯ１４からデ−タが読み
出される。このように、出力段に２段のＦＩＦＯを設け
るだけで簡単な制御回路により、ホスト制御装置との非
同期転送が実現できる。
ミングを示す。wcnt信号１９の変化により、ラッチ回路
３９-１に０、２、４番目のデ−タが書き込まれ、ラッチ
回路３９-２には１、３、５番目のデ−タが書き込まれ
る。rcnt信号１８の変化によりラッチ回路３９-１と３
９-２の保持デ−タが交互に読み出され、結果として０、
１、２、３、４番の順序でＦＩＦＯ１４からデ−タが読み
出される。このように、出力段に２段のＦＩＦＯを設け
るだけで簡単な制御回路により、ホスト制御装置との非
同期転送が実現できる。
【００３０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００３１】
【発明の効果】本発明によると、従来必要としていた外
付け回路としてのデ−タバッファが不要となる。また本
発明に係る画像出力装置は、ホスト制御装置との間のデ
−タのやり取りをハンドシェイク動作により実現するの
で、１回のデ−タ転送量に制限がなくなるという効果が
ある。
付け回路としてのデ−タバッファが不要となる。また本
発明に係る画像出力装置は、ホスト制御装置との間のデ
−タのやり取りをハンドシェイク動作により実現するの
で、１回のデ−タ転送量に制限がなくなるという効果が
ある。
【図１】本発明の画像出力装置の代表的な実施例を示す
ブロック図。
ブロック図。
【図２】従来の画像出力装置を用いたシステムの一例を
示すブロック図。
示すブロック図。
【図３】図１の実施例におけるタイミングコントロ−ラ
の一例を示すブロック図。
の一例を示すブロック図。
【図４】タイミングコントロ−ラの動作タイミングを示
すタイミングチャ−ト。
すタイミングチャ−ト。
【図５】図１の実施例における非同期用クロック生成回
路の一例を示すブロック図。
路の一例を示すブロック図。
【図６】図１の実施例におけるＦＩＦＯの一例を示すブ
ロック図。
ロック図。
【図７】図５、６の実施例の回路の動作タイミングを示
すタイミングチャ−ト。
すタイミングチャ−ト。
１ 画像出力装置 ２ デ−タバッファ ６ 記憶装置 ７ ＲＡＭインタフェース １０ タイミングコントロ−ラ １２ ラインバッファ １３ デジタルフィルタ １４ ＦＩＦＯ １５ 非同期用クロック生成回路 ２５ 読み出しアドレス生成回路 ２６ 書き込みアドレス生成回路 ２７ コントロ−ラ ３２ 非同期用コントロ−ラ ３１ トグル型フリップフロップ ３４ トグル型フリップフロップ、クロック付き
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 7/30 Ｚ 9382−5Ｋ (72)発明者 木村 淳一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 奥ノ木 豊 東京都大田区羽田１丁目２番12号 株式会 社セガ・エンタープライゼス内
Claims (5)
- 【請求項１】 画像デ−タを記憶する記憶装置と、該記
憶装置から順次デ−タを読み出して表示可能な画像デ−
タに変換する表示回路と、該表示回路の動作タイミング
を制御するタイミングコントロ−ラとよりなる画像出力
装置において、ホスト制御装置からのデ−タ転送要求に
基づいて、前記タイミングコントロ−ラの動作モードを
切り替えることにより、デ−タ転送要求分のデ−タ数の
画像を出力可能に構成されていることを特徴とした画像
出力装置。 - 【請求項２】 前記タイミングコントロ−ラの中に、ホ
スト制御装置からのデ−タ転送要求の有無により、表示
回路用クロックを生成または停止させる非同期転送用ク
ロック生成回路を持つことを特徴とする請求項１に記載
の画像出力装置。 - 【請求項３】 前記請求項１の画像出力装置において、
前記表示回路の中に表示可能画像デ−タを蓄えるＦＩＦ
Ｏ方式のバッファメモリを持ち、ホスト制御装置からの
デ−タ転送要求により上記バッファメモリから順次デ−
タを出力することを特徴とする請求項１または２に記載
の画像出力装置。 - 【請求項４】 前記表示回路は、前記記憶装置から読み
出された１ライン分のデ−タを蓄えるラインバッファ
と、該ラインバッファの出力に対して少なくとも垂直、
水平のフィルタ処理を行うフィルタ処理回路とより構成
され、前記ホスト制御装置からのデ−タ転送要求によ
り、前記タイミングコントロ−ラの動作を切り替えて、
上記ラインバッファの出力タイミング及びフィルタ処理
回路の動作タイミングを変更することを特徴とした請求
項１、２または３に記載の画像出力装置。 - 【請求項５】 請求項１，２，３または４に記載の画像
出力装置と、符号化された入力画像データを復号化する
復号化回路とを備え、該復号化回路により復号化された
画像データが前記記憶装置に格納可能に構成されてなる
ことを特徴とした画像復号化装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6283838A JPH08147479A (ja) | 1994-11-17 | 1994-11-17 | 画像出力装置並びに画像復号化装置 |
| KR1019950040459A KR960018863A (ko) | 1994-11-17 | 1995-11-09 | 화상출력장치 및 화상복호화 장치 |
| US09/003,466 US6154202A (en) | 1994-11-17 | 1998-01-05 | Image output apparatus and image decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6283838A JPH08147479A (ja) | 1994-11-17 | 1994-11-17 | 画像出力装置並びに画像復号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147479A true JPH08147479A (ja) | 1996-06-07 |
Family
ID=17670821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6283838A Withdrawn JPH08147479A (ja) | 1994-11-17 | 1994-11-17 | 画像出力装置並びに画像復号化装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6154202A (ja) |
| JP (1) | JPH08147479A (ja) |
| KR (1) | KR960018863A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4501167B2 (ja) * | 1998-11-09 | 2010-07-14 | コニカミノルタビジネステクノロジーズ株式会社 | 画像処理システム |
| US11557364B1 (en) * | 2021-07-27 | 2023-01-17 | Stmicroelectronics International N.V. | ATPG testing method for latch based memories, for area reduction |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229160A (ja) * | 1984-04-26 | 1985-11-14 | Toshiba Corp | マルチプロセツサシステム |
| CA1265610A (en) * | 1986-01-31 | 1990-02-06 | Shigenori Tokumitsu | Digital video encoder circuit |
| US4748618A (en) * | 1986-05-21 | 1988-05-31 | Bell Communications Research, Inc. | Telecommunications interface |
| US5045853A (en) * | 1987-06-17 | 1991-09-03 | Intel Corporation | Method and apparatus for statistically encoding digital data |
| US4837680A (en) * | 1987-08-28 | 1989-06-06 | International Business Machines Corporation | Controlling asynchronously operating peripherals |
| US4941193A (en) * | 1987-10-02 | 1990-07-10 | Iterated Systems, Inc. | Methods and apparatus for image compression by iterated function system |
| KR0176706B1 (ko) * | 1989-05-02 | 1999-05-15 | 오가 노리오 | 화상판독장치 및 화상판독방법 |
| JP2637821B2 (ja) * | 1989-05-30 | 1997-08-06 | シャープ株式会社 | スーパーインポーズ装置 |
| CA2014631A1 (en) * | 1989-06-20 | 1990-12-20 | James B. Munson | Color information storage and processing system |
| US5187779A (en) * | 1989-08-11 | 1993-02-16 | Micral, Inc. | Memory controller with synchronous processor bus and asynchronous i/o bus interfaces |
| US5258750A (en) * | 1989-09-21 | 1993-11-02 | New Media Graphics Corporation | Color synchronizer and windowing system for use in a video/graphics system |
| US4949169A (en) * | 1989-10-27 | 1990-08-14 | International Business Machines Corporation | Audio-video data interface for a high speed communication link in a video-graphics display window environment |
| JP3020528B2 (ja) * | 1989-12-14 | 2000-03-15 | キヤノン株式会社 | 画像処理装置 |
| JP3218567B2 (ja) * | 1990-09-28 | 2001-10-15 | クロームアロイ・ガス・タービン・コーポレイション | 高強力ニッケル基超合金類の溶接 |
| US5212742A (en) * | 1991-05-24 | 1993-05-18 | Apple Computer, Inc. | Method and apparatus for encoding/decoding image data |
| TW256896B (ja) * | 1991-07-19 | 1995-09-11 | Sony Co Ltd | |
| US5566003A (en) * | 1992-01-21 | 1996-10-15 | Canon Kabushiki Kaisha | Image processing system in which the transmitter and receiver have different data resolutions and data is transmitted at the receiver resolution |
| JPH0635867A (ja) * | 1992-07-13 | 1994-02-10 | Mita Ind Co Ltd | 画像データ処理回路およびその処理回路のための記憶手段のアクセス方法 |
| CA2095756C (en) * | 1992-08-14 | 2001-04-24 | Albert D. Edgar | Method and apparatus for linear color processing |
| KR100188174B1 (ko) * | 1992-10-30 | 1999-06-01 | 이리마지리 쇼우이치로 | 정보 처리 장치 |
| US5477397A (en) * | 1993-02-23 | 1995-12-19 | Matsushita Electric Corporation Of America | Digital high definition television receiver with features that facilitate trick-play modes on a digital VCR |
| US5866597A (en) * | 1993-03-19 | 1999-02-02 | Glaxo Wellcome Inc. | Use of triazine compounds for the treatment of memory and learning disorders |
| US5486864A (en) * | 1993-05-13 | 1996-01-23 | Rca Thomson Licensing Corporation | Differential time code method and apparatus as for a compressed video signal |
| DE644698T1 (de) * | 1993-09-14 | 1995-08-03 | Gold Star Co | B-Bild Verarbeitungsvorrichtung mit halbpixel Bewegungskompensation für einen Bildkodierer. |
-
1994
- 1994-11-17 JP JP6283838A patent/JPH08147479A/ja not_active Withdrawn
-
1995
- 1995-11-09 KR KR1019950040459A patent/KR960018863A/ko not_active Application Discontinuation
-
1998
- 1998-01-05 US US09/003,466 patent/US6154202A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960018863A (ko) | 1996-06-17 |
| US6154202A (en) | 2000-11-28 |
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