JP2565475Y2 - Inverter device - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本考案は、インバータ装置に係
り、特に、パルストランスにより昇圧したPWM信号に
よってブリッジ型インバータ回路をスイッチング制御す
るインバータ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverter device and, more particularly, to an inverter device for controlling switching of a bridge type inverter circuit by a PWM signal boosted by a pulse transformer.
【0002】[0002]
【従来の技術】近年、携帯用の交流電源装置には、出力
周波数を安定化させるためにインバータ装置を使用する
ことが多くなってきており、例えばエンジンで駆動され
る交流発電機によって商用周波数の交流電力を出力する
携帯用電源装置においては、エンジンを回転数の高い領
域にて運転させて発電機から高出力の交流電流を得、こ
の交流電流を一旦直流に変換した後、インバータ装置に
より商用周波数の交流に変換して出力するようにした装
置が、実開昭59−132398号公報等によって知ら
れている。2. Description of the Related Art In recent years, an inverter device has been increasingly used in a portable AC power supply device to stabilize an output frequency. For example, an AC generator driven by an engine has a commercial frequency. In a portable power supply device that outputs AC power, a high-power AC current is obtained from a generator by operating an engine in a high rotational speed region, and this AC current is temporarily converted to DC, and then commercialized by an inverter device. A device which converts the frequency into an alternating current and outputs it is known from Japanese Utility Model Application Laid-Open No. 59-132398.
【0003】ところで、このような交流電源装置におい
て、その使用用途によっては出力波形をできるだけ正弦
波に近似したものにしたいという要請があり、この要請
に応えるべく上記インバータ装置にパルス幅変調(PW
M)方式を採用した交流電源装置も検討され始めている
(特開昭60−82098号公報)。In such an AC power supply device, there is a demand that the output waveform be as close as possible to a sine wave as much as possible depending on the intended use. In order to respond to this demand, the inverter device requires pulse width modulation (PW).
An AC power supply device adopting the M) method has also been studied (Japanese Patent Application Laid-Open No. 60-82098).
【0004】このような交流電源装置においてFETか
ら成るブリッジ回路等でインバータ装置を構成する場合
は、各FETのソース電位が同一でなくなるため、ゲー
ト・ソース間電圧であるゲート信号を付加するに際し、
パルストランス等を利用してゲート信号を電源電圧から
絶縁した形で伝達することが行われている。In such an AC power supply device, when an inverter device is constituted by a bridge circuit or the like composed of FETs, the source potentials of the FETs are not the same, so that when a gate signal, which is a gate-source voltage, is added,
A gate signal is transmitted using a pulse transformer or the like in a form insulated from a power supply voltage.
【0005】このようなパルストランスでは、PWM変
調した信号を昇圧して伝達するためには、一次側巻線の
巻数よりも二次側巻線の巻数を多くしなければならな
い。また、このときの一次側巻線の径と二次側巻線の径
とを設定するにあたっては、このパルストランスの機能
としては単なる信号伝達で十分であるため、一次側巻線
の径と二次側巻線の径とは略同一でよい。In such a pulse transformer, in order to boost and transmit the PWM-modulated signal, the number of turns of the secondary winding must be greater than the number of turns of the primary winding. In setting the diameter of the primary winding and the diameter of the secondary winding at this time, a simple signal transmission is sufficient as a function of the pulse transformer. The diameter of the secondary winding may be substantially the same.
【0006】[0006]
【考案が解決しようとする課題】しかしながら、パルス
トランスの一次側巻線と二次側巻線を同一径(例えば、
直径0.26mm)として、図3に示すように、ボビン
T1の外周に、二次側巻線T2,一次側巻線T3,二次
側巻線T4の順に、絶縁テープT5を各巻線間に挟みな
がら、重ねて巻装した場合は、昇圧のために一次側巻線
の巻数(例えば、15回)よりも二次側巻線の巻数(例
えば、往復50回)を多くしなければならず、同図に示
すように、一次側巻線T3はボビンT1の中程で必用巻
数を終了してしまう。このため、一次側巻線部に空隙が
生じ、このため二次側巻線T2,T4に一次側巻線T3
に支配されない磁路が生じてしまう。したがって、一次
側と二次側との結合インピーダンスが増大し、信号の伝
達に波形の歪等の不都合が生じる。However, the primary winding and the secondary winding of the pulse transformer have the same diameter (for example,
As shown in FIG. 3, a secondary winding T2, a primary winding T3, and a secondary winding T4 are provided on the outer periphery of the bobbin T1 in this order, as shown in FIG. When the layers are wound while sandwiching them, the number of turns of the secondary winding (for example, 50 reciprocations) must be larger than the number of turns of the primary winding (for example, 15 times) for boosting. As shown in the figure, the required number of turns of the primary winding T3 ends in the middle of the bobbin T1. As a result, a gap is formed in the primary winding, and the primary winding T3 is connected to the secondary windings T2 and T4.
A magnetic path is generated which is not governed by the magnetic field. Therefore, the coupling impedance between the primary side and the secondary side increases, and inconvenience such as waveform distortion occurs in signal transmission.
【0007】また、図4のように、ボビンT1を絶縁テ
ープT5により縦方向に分割し、二次側巻線T2,T4
で一次側巻線T3を縦方向に挟み込むような構成にして
も、一次側と二次側の結合インピーダンスは大きく、外
乱の影響も受け易い。Further, as shown in FIG. 4, the bobbin T1 is divided vertically by an insulating tape T5, and the secondary windings T2, T4
Therefore, even if the primary winding T3 is sandwiched in the vertical direction, the coupling impedance between the primary side and the secondary side is large, and is easily affected by disturbance.
【0008】本考案は、従来のインバータ装置のこのよ
うな不都合な点を解消するためになされたものであり、
一次側と二次側の結合インピーダンスが小さく、波形歪
等がなく安定した信号伝達のできるように工夫したイン
バータ装置を提供することを目的とする。The present invention has been made in order to eliminate such disadvantages of the conventional inverter device.
It is an object of the present invention to provide an inverter device in which the coupling impedance between the primary side and the secondary side is small, and stable signal transmission can be performed without waveform distortion or the like.
【0009】[0009]
【課題を解決するための手段】本考案のインバータ装置
は、上述した課題を解決するために、直流電源回路と、
該直流電源回路の出力をスイッチング制御するブリッジ
型インバータ回路と、所定周波数の正弦波基準信号をパ
ルス幅変調してPWM信号を出力するパルス幅変調回路
と、該パルス幅変調回路から出力されるPWM信号を前
記ブリッジ型インバータ回路の前記スイッチング動作の
制御信号として昇圧して伝達するパルストランスとを備
えたインバータ装置において、前記パルストランスは、
前記パルス幅変調回路側を一次側、前記ブリッジ型イン
バータ回路側を二次側とし、一次側巻線の線径を二次側
巻線の線径より太くしてボビンの外周への巻幅を大きく
することによって、前記ボビンの外周に、二次側、一次
側、二次側の順にそれぞれの層が均一にかつ巻幅が略等
しくなるように重ねて巻装して成ることを特徴とする。According to the present invention, there is provided an inverter apparatus comprising: a DC power supply circuit;
A bridge type inverter circuit for switching-controlling an output of the DC power supply circuit, a pulse width modulation circuit for pulse width modulation of a sine wave reference signal of a predetermined frequency to output a PWM signal, and a PWM output from the pulse width modulation circuit A pulse transformer for boosting and transmitting a signal as a control signal for the switching operation of the bridge type inverter circuit, wherein the pulse transformer comprises:
The pulse width modulation circuit side is the primary side, the bridge type inverter circuit side is the secondary side, and the wire diameter of the primary winding is the secondary side.
Increase the winding width around the bobbin by making it larger than the winding wire diameter
By doing so, on the outer periphery of the bobbin, the respective layers are uniformly arranged in the order of
Characterized by comprising by winding superposed so properly.
【0010】[0010]
【作用】本考案のインバータ装置においては、パルスト
ランスの一次側巻線の線径を二次側巻線の線径より太く
してボビンの外周への巻幅を大きくすることによって、
二次側、一次側、二次側の順にそれぞれの層が均一にか
つ巻幅が略等しくなるように重ねてボビンの外周に巻装
したので、一次側巻線と二次側巻線の接触面積が大き
く、二次側巻線に一次側巻線に支配されない磁路が存在
しない。このことにより、一次側と二次側の結合インピ
ーダンスは小さくなり、その結果波形歪等の発生しない
安定した信号伝達が可能となる。In the inverter device of the present invention, the wire diameter of the primary winding of the pulse transformer is made larger than the wire diameter of the secondary winding.
By increasing the winding width around the bobbin,
Is each layer uniform in the order of secondary, primary, and secondary ?
The primary winding and the secondary winding have a large contact area because they are wound around the bobbin so that the winding widths are approximately equal , and the secondary winding is not influenced by the primary winding. There is no road. As a result, the coupling impedance between the primary side and the secondary side decreases, and as a result, stable signal transmission without waveform distortion or the like can be achieved.
【0011】[0011]
【実施例】以下、図面を参照しながら本考案の一実施例
を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings.
【0012】図1は、本考案のインバータ装置の一実施
例に用いられるパルストランスの半分を示す断面図であ
り、図2は、図1のパルストランスのコイルの接続関係
を示す図である。FIG. 1 is a sectional view showing a half of a pulse transformer used in an embodiment of the inverter device according to the present invention, and FIG. 2 is a diagram showing a connection relationship of coils of the pulse transformer of FIG.
【0013】図1において、このパルストランスは、ボ
ビンT1の外周に二次側巻線T2、一次側巻線T3、二
次側巻線T4の順にコイルが重ねて巻装されている。一
次側巻線T3の線径は直径0.5mm、二次側巻線T
2,T4の線径は直径0.26mmである。また、一次
側巻線T3はボビンの周囲に15回巻回されており、二
次側巻線T2,T4は、それぞれ往復して50回巻回さ
れている。このように巻回する事により一次側巻線T3
と二次側巻線T2,T4の巻装後のボビンT1の高さ方
向の巻幅が略等しくなっている。さらに、図2に示すよ
うに、二次側巻線T2,T4はそれぞれ独立した閉回路
を形成する。In FIG. 1, the pulse transformer has a secondary winding T2, a primary winding T3, and a secondary winding T4, which are wound around the bobbin T1 in this order. The wire diameter of the primary winding T3 is 0.5 mm,
2, the wire diameter of T4 is 0.26 mm in diameter. Further, the primary winding T3 is wound 15 times around the bobbin, and the secondary windings T2 and T4 are wound 50 times in a reciprocating manner. By winding in this way, the primary winding T3
And the winding width in the height direction of the bobbin T1 after the winding of the secondary windings T2 and T4 is substantially equal. Further, as shown in FIG. 2, the secondary windings T2 and T4 form independent closed circuits.
【0014】図5及び図6は、本実施例のインバータ装
置を使用した携帯用交流電源装置のの全体的構成を示す
回路図である。FIGS. 5 and 6 are circuit diagrams showing the overall configuration of a portable AC power supply device using the inverter device of the present embodiment.
【0015】図5において、1,2はそれぞれ交流発電
機の固定子に独立して巻装された出力巻線であり、1は
三相出力巻線、2は単相出力巻線である。また、回転子
(図示せず)には多極の永久磁石の磁極が形成されてお
り、エンジン(図示せず)によって回転駆動されるよう
に構成されている。三相出力巻線1の出力端は3つのサ
イリスタと3つのダイオードとで構成されるブリッジ整
流回路3に接続され、ブリッジ整流回路3の出力端は平
滑回路4に接続される。そしてこのブリッジ整流回路3
と平滑回路4とで直流電源回路が構成されている。In FIG. 5, reference numerals 1 and 2 denote output windings independently wound on a stator of an AC generator, 1 denotes a three-phase output winding, and 2 denotes a single-phase output winding. The rotor (not shown) is formed with magnetic poles of a multi-pole permanent magnet, and is configured to be rotationally driven by an engine (not shown). The output terminal of the three-phase output winding 1 is connected to a bridge rectifier circuit 3 composed of three thyristors and three diodes, and the output terminal of the bridge rectifier circuit 3 is connected to a smoothing circuit 4. And this bridge rectifier circuit 3
And the smoothing circuit 4 constitute a DC power supply circuit.
【0016】単相補助巻線2の出力端は、正負両極出力
端子E,Fを有する定電圧供給装置5に接続される。定
電圧供給装置5は2組の整流回路、平滑回路、定電圧回
路5aから成り、単相補助巻線2からの一の方向の電流
に対しては一方の組の各回路が働き、反対の方向の電流
に対しては他方の組の各回路が働き、これによって出力
端子E,Fにそれぞれ正負の定電圧が出力される。The output terminal of the single-phase auxiliary winding 2 is connected to a constant voltage supply device 5 having positive and negative bipolar output terminals E and F. The constant voltage supply device 5 includes two sets of rectifier circuits, a smoothing circuit, and a constant voltage circuit 5a. One circuit of each set works for a current flowing from the single-phase auxiliary winding 2 in one direction, and the opposite set. With respect to the current in the direction, the other sets of circuits operate, whereby positive and negative constant voltages are output to the output terminals E and F, respectively.
【0017】6はサイリスタ制御回路であり、電源入力
側の一端が定電圧供給装置5の正極出力端子Eに接続さ
れ、他端が平滑回路4の正極側端子とともに接地され
る。サイリスタ制御回路6の信号入力端は平滑回路4の
負極側端子に、信号出力端はブリッジ整流回路3の各サ
イリスタのゲート入力回路に接続される。Reference numeral 6 denotes a thyristor control circuit. One end on the power input side is connected to the positive output terminal E of the constant voltage supply device 5, and the other end is grounded together with the positive terminal on the smoothing circuit 4. The signal input terminal of the thyristor control circuit 6 is connected to the negative terminal of the smoothing circuit 4, and the signal output terminal is connected to the gate input circuit of each thyristor of the bridge rectifier circuit 3.
【0018】したがって、三相出力巻線1から出力され
た三相交流電力はブリッジ整流回路3で整流され、続く
平滑回路4で平滑されて直流電力に変換されると共に、
平滑回路4での直流電圧の変動がサイリスタ制御回路6
で検出され、その検出信号に基づいてブリッジ整流回路
3の各サイリスタの導通を制御することにより平滑回路
4の出力電圧が安定に維持されるようなフィードバック
制御が行われている。Therefore, the three-phase AC power output from the three-phase output winding 1 is rectified by the bridge rectifier circuit 3 and then smoothed by the smoothing circuit 4 to be converted into DC power.
The fluctuation of the DC voltage in the smoothing circuit 4 is controlled by the thyristor control circuit 6
The feedback control is performed such that the output voltage of the smoothing circuit 4 is stably maintained by controlling the conduction of each thyristor of the bridge rectifier circuit 3 based on the detection signal.
【0019】以上のサイリスタ制御回路による制御動作
に関する詳細な説明は、本出願人による特願平1−23
0908号及び実願平1−85360号に開示されてい
るのでここでは省略する。The detailed description of the control operation by the thyristor control circuit is described in Japanese Patent Application No. Hei.
No. 0908 and Japanese Utility Model Application No. 1-85360, and will not be described here.
【0020】次にインバータ装置について説明する。Next, the inverter device will be described.
【0021】平滑回路4の出力端はインバータ7に接続
される。インバータ7は、スイッチング装置である4つ
のFET(電界効果トランジスタ)Q1〜Q4から成る
ブリッジ回路で構成される。FETQ1〜Q4の各ゲー
ト端子に接続される駆動信号回路に関しては後述する。The output terminal of the smoothing circuit 4 is connected to an inverter 7. The inverter 7 is configured by a bridge circuit including four FETs (field effect transistors) Q1 to Q4, which are switching devices. A drive signal circuit connected to each gate terminal of the FETs Q1 to Q4 will be described later.
【0022】インバータ7の出力端(FETQ1,Q4
の接続点及びFETQ2,Q3の接続点)は出力回路で
あるローパスフィルタ8を介して負荷(図示せず)が接
続される出力端子9,9’に接続される。ローパスフィ
ルタ8は、負荷に対してコイルL1,L2が直列になる
ように、コンデンサC1が並列になるように接続され、
インバータ7の出力のうちの低周波分(本実施例では商
用周波数)の交流電流を通過させることにより、出力端
子9,9’から負荷へ商用周波数の電力を供給するよう
に構成されている。The output terminal of the inverter 7 (FET Q1, Q4
Are connected to output terminals 9, 9 'to which a load (not shown) is connected via a low-pass filter 8 which is an output circuit. The low-pass filter 8 is connected so that the coils L1 and L2 are in series with the load and the capacitor C1 is in parallel with the load.
By passing an alternating current of a low frequency component (a commercial frequency in this embodiment) of the output of the inverter 7, power of the commercial frequency is supplied from the output terminals 9 and 9 ′ to the load.
【0023】ローパスフィルタ8のコンデンサC1の両
端Gは、それぞれ図6に示した抵抗R1,R2の直列回
路及び抵抗R3,R4の直列回路の各一端に接続され
る。一方これら抵抗直列回路の各他端は定電圧供給装置
5の正極出力端子Eに接続される。抵抗R1,R2の接
続点及び抵抗R3,R4の接続点はそれぞれ抵抗R1
0,R11を介して差動アンプ101のプラス側入力端
子及びマイナス側入力端子に接続されるとともに、上記
2つの接続点間には高周波成分カット用のコンデンサC
2が接続される。差動アンプ101を構成するオペアン
プのプラス側入力端子は高周波成分カット用のコンデン
サC3を介して接地される。Both ends G of the capacitor C1 of the low-pass filter 8 are connected to one end of each of a series circuit of the resistors R1 and R2 and a series circuit of the resistors R3 and R4 shown in FIG. On the other hand, the other ends of these resistance series circuits are connected to the positive output terminal E of the constant voltage supply device 5. A connection point of the resistors R1 and R2 and a connection point of the resistors R3 and R4 are respectively connected to the resistor R1.
0 and R11, are connected to the positive input terminal and the negative input terminal of the differential amplifier 101, and a high frequency component cutting capacitor C is connected between the two connection points.
2 are connected. The positive input terminal of the operational amplifier constituting the differential amplifier 101 is grounded via a high frequency component cutting capacitor C3.
【0024】102は商用周波数、例えば50Hzまた
は60Hzの正弦波を発生する正弦波発振器である。こ
の正弦波発振器102の出力及び差動アンプ101の出
力はそれぞれ差動アンプ103のマイナス側入力端子及
びプラス側入力端子に接続される。A sine wave oscillator 102 generates a sine wave of a commercial frequency, for example, 50 Hz or 60 Hz. The output of the sine wave oscillator 102 and the output of the differential amplifier 101 are connected to the negative input terminal and the positive input terminal of the differential amplifier 103, respectively.
【0025】104は矩形波発振器であり、この矩形波
発振器104で発振される矩形波の周期は、後述のイン
バータバッファ106の応答時間、約50nsecより
大きい値に設定する。この値は従来のコンパレータの応
答時間、約1μsecに比べ格段に速いものであり、し
たがって当該矩形波の周波数は従来のPWM搬送波(三
角波)の周波数よりも格段に高く設定することができ
る。Reference numeral 104 denotes a rectangular wave oscillator. The period of the rectangular wave oscillated by the rectangular wave oscillator 104 is set to a value larger than about 50 nsec, the response time of an inverter buffer 106 described later. This value is much faster than the response time of the conventional comparator, which is about 1 μsec. Therefore, the frequency of the rectangular wave can be set much higher than the frequency of the conventional PWM carrier (triangular wave).
【0026】矩形波発振器104の出力端は積分回路1
05に接続される。積分回路105の出力端と差動アン
プ103の出力端とは互いに接続されて重畳信号形成回
路を構成し、インバータバッファ106に接続される。
インバータバッファ106は所定のしきい値(スレッシ
ュホルドレベル)を有し、当該しきい値を超えたレベル
の信号が入力したときは低レベルの信号を出力し、一方
当該しきい値以下のレベルの信号が入力したときは高レ
ベルの信号を出力するものであり、ゲート端子からの入
力信号に対し固定されたしきい値を有する、例えばC−
MOSゲートのスレッシュホルドレベルを有するバッフ
ァ用のICで構成する。The output terminal of the rectangular wave oscillator 104 is the integration circuit 1
05. The output terminal of the integration circuit 105 and the output terminal of the differential amplifier 103 are connected to each other to form a superimposed signal forming circuit, and are connected to the inverter buffer 106.
Inverter buffer 106 has a predetermined threshold (threshold level), and outputs a low-level signal when a signal having a level exceeding the threshold is input, while outputting a signal having a level lower than the threshold. It outputs a high-level signal when a signal is input, and has a fixed threshold value for an input signal from a gate terminal.
It is composed of a buffer IC having a threshold level of a MOS gate.
【0027】インバータバッファ106の出力端子はN
AND回路107の一方の入力端に接続される。The output terminal of the inverter buffer 106 is N
Connected to one input terminal of AND circuit 107.
【0028】矩形波発振器104の出力端は、さらにイ
ンバータバッファ108を介して微分回路110に、及
び2連のインバータバッファ109を介して微分回路1
11にそれぞれ接続される。微分回路110は、入力端
と出力端との間に設けたカップリング用のコンデンサC
4と、このコンデンサC4の出力端と定電圧供給装置5
の負極出力端子Fとの間に設けた、ダイオードD1(ア
ノードを負極出力端子F側に向けた)と抵抗R5との並
列回路から構成される。なお、微分回路111も微分回
路110とまったく同様に配置されたカップリング用の
コンデンサC5、ダイオードD2、抵抗R6とから構成
されている。The output terminal of the square wave oscillator 104 is further connected to a differentiating circuit 110 via an inverter buffer 108 and to a differentiating circuit 1 via two inverter buffers 109.
11 respectively. A differentiating circuit 110 includes a coupling capacitor C provided between an input terminal and an output terminal.
4, the output terminal of the capacitor C4 and the constant voltage supply device 5
And a parallel circuit of a resistor R5 and a diode D1 (the anode is directed toward the negative electrode output terminal F) provided between the negative electrode output terminal F and the negative electrode output terminal F. The differentiating circuit 111 also includes a coupling capacitor C5, a diode D2, and a resistor R6, which are arranged in exactly the same manner as the differentiating circuit 110.
【0029】微分回路110の出力端はインバータバッ
ファ112を経てNAND回路107の他方の入力端に
接続される。NAND回路107の出力端はNAND回
路114の一方の入力端に接続される。微分回路111
の出力端はインバータバッファ113を経てNAND回
路114の他方の入力端に接続される。The output terminal of the differentiating circuit 110 is connected to the other input terminal of the NAND circuit 107 via the inverter buffer 112. An output terminal of the NAND circuit 107 is connected to one input terminal of the NAND circuit 114. Differentiating circuit 111
Is connected to the other input terminal of the NAND circuit 114 via the inverter buffer 113.
【0030】NAND回路114の出力端は2連のイン
バータバッファ115を経て、トランジスタQ5,Q6
から成るプッシュプル増幅器116に接続される。プッ
シュプル増幅器116のトランジスタQ5のコレクタは
定電圧供給装置5の正極出力端子Eに、トランジスタQ
6のコレクタは定電圧供給装置5の負極出力端子Fに接
続される。The output terminal of the NAND circuit 114 passes through two inverter buffers 115, and is connected to transistors Q5 and Q6.
Connected to a push-pull amplifier 116. The collector of the transistor Q5 of the push-pull amplifier 116 is connected to the positive output terminal E of the constant voltage supply device 5,
The collector 6 is connected to the negative output terminal F of the constant voltage supply device 5.
【0031】プッシュプル増幅器116の出力端(トラ
ンジスタQ5,Q6のエミッタどうしの接続点)はダイ
オードD3のアノードとダイオードD4のカソードとの
接続点に接続される。ダイオードD3のカソードは定電
圧供給装置5の正極出力端子Eに、ダイオードD4のア
ノードは定電圧供給装置5の負極出力端子Fに接続され
る。ダイオードD3,D4は、図1,2でその構成につ
いて述べた、パルストランスAで発生するサージを吸収
するためのものである。The output terminal of the push-pull amplifier 116 (the connection point between the emitters of the transistors Q5 and Q6) is connected to the connection point between the anode of the diode D3 and the cathode of the diode D4. The cathode of the diode D3 is connected to the positive output terminal E of the constant voltage supply device 5, and the anode of the diode D4 is connected to the negative output terminal F of the constant voltage supply device 5. The diodes D3 and D4 are for absorbing the surge generated in the pulse transformer A as described with reference to FIGS.
【0032】ダイオードD3のアノードとダイオードD
4のカソードとの接続点は、低周波成分カット用のコン
デンサC6を介してパルストランスAの一次側コイルL
3の一端に接続される。この一次側コイルL3の他端は
定電圧供給装置5の負極出力端子Fに接続される。コン
デンサC6は、周波数の高いPWM搬送周波数信号のみ
を通し、低周波成分は通さないような定数値に設定され
る。The anode of the diode D3 and the diode D
4 is connected to the cathode of the primary coil L of the pulse transformer A via a capacitor C6 for cutting low frequency components.
3 is connected to one end. The other end of the primary coil L3 is connected to the negative output terminal F of the constant voltage supply device 5. The capacitor C6 is set to a constant value that allows only a high frequency PWM carrier frequency signal and does not allow a low frequency component to pass.
【0033】またNAND回路114の出力端は、イン
バータバッファ117を経た後、上記同様、トランジス
タQ7,Q8から成るプッシュプル増幅器118に接続
され、プッシュプル増幅器118の出力端はダイオード
D5のアノードとダイオードD6のカソードとの接続点
に接続される。この接続点は、上述のコンデンサC6と
同様にPWM搬送周波数信号のみを通し、低周波成分は
通さないような定数値に設定されたコンデンサC7を介
してパルストランスBの一次側コイルL4の一端に接続
される。The output terminal of the NAND circuit 114 is connected to a push-pull amplifier 118 composed of transistors Q7 and Q8 after passing through an inverter buffer 117. The output terminal of the push-pull amplifier 118 is connected to the anode of the diode D5 and the diode D5. It is connected to the connection point of D6 with the cathode. This connection point is connected to one end of the primary side coil L4 of the pulse transformer B via a capacitor C7 set to a constant value such that only the PWM carrier frequency signal is passed and the low frequency component is not passed, similarly to the capacitor C6 described above. Connected.
【0034】図5に戻り、FETQ1〜Q4の各ゲート
端子に接続される駆動信号回路について説明する。パル
ストランスAの二次側のコイルL5の一端は、抵抗R
7、復調用のコンデンサC8、抵抗R8とダイオードD
7との並列回路を経てFETQ1のゲート端子に接続さ
れる、一方パルストランスAの二次側のコイルL5の他
端はFETQ1のソース端子に接続される。コンデンサ
C8と、抵抗R8,ダイオードD7から成る並列回路と
の接続点は、ツェナーダイオードD8,D9を介してパ
ルストランスAの二次側のコイルL5の前記他端に接続
される。ダイオードD7はアノードがFETQ1のゲー
ト端子側になるように、またツェナーダイオードD8,
D9は互いのアノードどうしが向き合うように接続され
る。Returning to FIG. 5, a drive signal circuit connected to each gate terminal of the FETs Q1 to Q4 will be described. One end of the secondary coil L5 of the pulse transformer A is connected to a resistor R
7. Capacitor C8 for demodulation, resistor R8 and diode D
7, is connected to the gate terminal of the FET Q1, while the other end of the secondary coil L5 of the pulse transformer A is connected to the source terminal of the FET Q1. A connection point between the capacitor C8 and the parallel circuit including the resistor R8 and the diode D7 is connected to the other end of the coil L5 on the secondary side of the pulse transformer A via zener diodes D8 and D9. The diode D7 has an anode on the gate terminal side of the FET Q1, and has a zener diode D8,
D9 is connected such that the anodes face each other.
【0035】パルストランスAのもう一つの二次側コイ
ルL6及びパルストランスBの二次側コイルL7,L8
と、対応する各FETQ3,Q2,Q4のゲート端子と
の間にも、パルストランスAの二次側コイルL5とFE
TQ1のゲート端子との間に設けられた回路とまったく
同様な回路が設けられる。Another secondary coil L6 of the pulse transformer A and secondary coils L7 and L8 of the pulse transformer B
And the gate terminals of the corresponding FETs Q3, Q2, and Q4, the secondary coil L5 of the pulse transformer A and the FE
A circuit exactly the same as the circuit provided between the gate terminal of TQ1 is provided.
【0036】以上のように構成されたインバータ装置
(インバータ7、ローパスフィルタ8及び図6の回路装
置)の作動を図7に示す信号波形を参照しながら以下に
説明する。The operation of the inverter device configured as described above (the inverter 7, the low-pass filter 8, and the circuit device of FIG. 6) will be described below with reference to signal waveforms shown in FIG.
【0037】インバータ7のFETQ1,Q3及びFE
TQ2,Q4のゲート端子には後述するパルス幅変調
(PWM)信号が入力され、このPWM信号に応じてF
ETQ1,Q3及びFETQ2,Q4を交互に導通させ
ることにより平滑回路4の出力をスイッチング制御して
ローパスフィルタ8へ出力する。ローパスフィルタ8は
高周波成分をカットして商用周波数の交流電力を出力端
子9,9’から負荷に供給する。The FETs Q1, Q3 and FE of the inverter 7
A pulse width modulation (PWM) signal to be described later is input to the gate terminals of TQ2 and Q4.
The output of the smoothing circuit 4 is switched and output to the low-pass filter 8 by alternately conducting the ETQ1 and Q3 and the FETs Q2 and Q4. The low-pass filter 8 cuts high-frequency components and supplies AC power of a commercial frequency from the output terminals 9 and 9 'to the load.
【0038】出力端子9に現れる出力電圧の波形と出力
端子9’に現れる出力電圧の波形は、それぞれが電圧分
割抵抗R1,R2及びR3,R4を経た後、差動アンプ
101にて比較され、その差、すなわち出力電圧の波形
の歪みあるいはオフセット成分を検出し、この検出信号
を増幅して差動アンプ103に出力する。出力端子9,
9’に現れる出力電圧の波形どうしを比較するため、出
力電圧の波形の歪みが精度よく検出できる。なお、コン
デンサC2,C3により当該差信号から高周波成分が除
かれるとともに、コンデンサC3は差動アンプ103に
加わる外乱をも除去する。The waveform of the output voltage appearing at the output terminal 9 and the waveform of the output voltage appearing at the output terminal 9 'are respectively passed through the voltage dividing resistors R1, R2 and R3, R4 and then compared by the differential amplifier 101. The difference, that is, the distortion or offset component of the output voltage waveform is detected, and this detection signal is amplified and output to the differential amplifier 103. Output terminal 9,
Since the output voltage waveforms appearing at 9 'are compared, distortion of the output voltage waveform can be accurately detected. The capacitors C2 and C3 remove high-frequency components from the difference signal, and the capacitor C3 also removes disturbance applied to the differential amplifier 103.
【0039】差動アンプ103は正弦波発振器102か
ら入力される商用周波数の正弦波信号と差動アンプ10
1から入力される直流分のフィードバック信号によって
振幅基準レベルを補正された商用周波数の正弦波信号
(図7b”)を出力する。この補正された正弦波信号に
基づき後述のようにPWM信号をつくるため、インバー
タバッファ106のしきい値のバラツキ等に起因して発
生する前記出力電圧の波形の歪み及びオフセット成分を
減少させることが可能となる。The differential amplifier 103 receives a commercial frequency sine wave signal input from the sine wave oscillator 102 and the differential amplifier 10.
A commercial frequency sine wave signal ("b" in FIG. 7) whose amplitude reference level is corrected by a DC feedback signal input from 1 is output. A PWM signal is generated based on the corrected sine wave signal as described later. Therefore, it is possible to reduce the distortion and the offset component of the waveform of the output voltage generated due to the variation in the threshold value of the inverter buffer 106 and the like.
【0040】矩形波発振器104から出力された矩形波
信号は積分回路105で積分されて三角波信号(図7
b’)が形成される。この三角波信号b’と差動アンプ
103からの補正された正弦波信号b”とが重畳されて
重畳信号(図7b)が形成され、インバータバッファ1
06に入力される。インバータバッファ106では、し
きい値(図7bに示す破線)を超えるレベルの信号が入
力したときには低レベルの信号を出力し、一方しきい値
以下のレベルの信号が入力したときには高レベルの信号
を出力する(図7c)。この出力パルス列信号cは、三
角波信号b’を搬送波とし、正弦波信号b”によりパル
ス幅変調されたパルス幅変調(PWM)信号となる。The rectangular wave signal output from the rectangular wave oscillator 104 is integrated by the integrating circuit 105 and is integrated into a triangular wave signal (FIG. 7).
b ′) is formed. The triangular wave signal b ′ and the corrected sine wave signal b ″ from the differential amplifier 103 are superimposed to form a superimposed signal (FIG. 7B), and the inverter buffer 1
06. Inverter buffer 106 outputs a low-level signal when a signal having a level exceeding a threshold (broken line shown in FIG. 7B) is input, and outputs a high-level signal when a signal having a level lower than the threshold is input. Output (FIG. 7c). The output pulse train signal c is a pulse width modulation (PWM) signal obtained by using the triangular wave signal b ′ as a carrier wave and performing pulse width modulation with the sine wave signal b ″.
【0041】次に、このパルス幅変調信号cからNAN
D回路114の出力信号iにいたるまでの説明をする。Next, the NAN is calculated from the pulse width modulated signal c.
The description up to the output signal i of the D circuit 114 will be described.
【0042】矩形波発振器104から出力された矩形波
信号aは、インバータバッファ108で反転された後、
微分回路110で微分処理され、微分信号dとなる。す
なわち、矩形波信号aの立ち下がり時には抵抗R5を経
てコンデンサC4が充電され、正の立ち上がりの微分出
力が現れ、矩形波信号aの立ち上がり時にはダイオード
D1を経てコンデンサC4が放電されて負側の微分出力
が現れる。The square wave signal a output from the square wave oscillator 104 is inverted by the inverter buffer 108,
Differentiation is performed by the differentiating circuit 110 to obtain a differentiated signal d. That is, when the rectangular wave signal a falls, the capacitor C4 is charged via the resistor R5, and a positive differential output appears. When the rectangular wave signal a rises, the capacitor C4 is discharged via the diode D1 and the negative differential signal is output. Output appears.
【0043】微分回路110からの出力信号はインバー
タバッファ112で、しきい値を基準に反転増幅され
て、正の微分出力が前記しきい値より大きい間だけ低レ
ベルの矩形波信号eとなる。このときインバータバッフ
ァ112の出力信号eとインバータバッファ106の出
力信号cとがNAND回路107に入力され、NAND
回路107は入力される両信号が高レベルの間だけ低レ
ベルの矩形波信号hを出力する。The output signal from the differentiating circuit 110 is inverted and amplified by the inverter buffer 112 based on the threshold value, and becomes a low-level rectangular wave signal e while the positive differential output is larger than the threshold value. At this time, the output signal e of the inverter buffer 112 and the output signal c of the inverter buffer 106 are input to the NAND circuit 107,
The circuit 107 outputs a low-level rectangular wave signal h only when both the input signals are at a high level.
【0044】さらに、矩形波発振器104から出力され
た矩形波信号aは、2連のインバータバッファ109を
経た後、微分回路111で微分処理され、矩形波信号a
の立ち上がりで正の微分出力が現れ、立ち下がりで負の
微分出力が現れる微分信号fとなる。この微分信号fは
インバータバッファ113でしきい値を基準に反転増幅
され、正の微分出力部分で低レベルの矩形波信号gとな
る。微分回路111及びインバータバッファ113での
信号処理動作は前述の微分回路110及びインバータバ
ッファ112での動作と同様である。Further, the square wave signal a output from the square wave oscillator 104 passes through two inverter buffers 109 and is then subjected to a differentiation process by a differentiating circuit 111 to obtain a square wave signal a.
A positive differential output appears at the rising edge of the signal, and a differential signal f appears at the falling edge of the negative differential output. This differential signal f is inverted and amplified by the inverter buffer 113 based on the threshold value, and becomes a low-level rectangular wave signal g at the positive differential output portion. The signal processing operation in the differentiating circuit 111 and the inverter buffer 113 is the same as the operation in the differentiating circuit 110 and the inverter buffer 112 described above.
【0045】NAND回路114へは、NAND回路1
07の出力信号hとインバータバッファ113の出力信
号gとが入力し、NAND回路114は、両入力信号が
高レベルのとき低レベルの矩形波信号(PWM信号)i
を出力する。The NAND circuit 114 is connected to the NAND circuit 1
07 and the output signal g of the inverter buffer 113 are input, and the NAND circuit 114 outputs a low-level rectangular wave signal (PWM signal) i when both input signals are at a high level.
Is output.
【0046】このNAND回路114から出力されたP
WM信号iは、2連のインバータバッファ115を経た
後、プッシュプル増幅器116でプッシュプル増幅さ
れ、その後低周波成分カット用のコンデンサC6へ供給
される。このコンデンサC6を通過する直前の信号は、
基準レベルに対し振幅一定のPWM信号であるがこの信
号の平均電圧(積分値)は、正弦波発振器102からの
正弦波と同一の周期で変化しており、したがってこのP
WM信号は当該正弦波と同一の周波数(商用周波数)成
分を含んでいる。P output from NAND circuit 114
The WM signal i is subjected to push-pull amplification by a push-pull amplifier 116 after passing through two inverter buffers 115, and then supplied to a low frequency component cutting capacitor C6. The signal immediately before passing through the capacitor C6 is
Although the PWM signal has a constant amplitude with respect to the reference level, the average voltage (integrated value) of this signal changes in the same cycle as the sine wave from the sine wave oscillator 102,
The WM signal contains the same frequency (commercial frequency) component as the sine wave.
【0047】コンデンサC6は低周波信号、すなわち本
実施例における商用周波数信号を通さず、高周波信号で
あるPWM搬送周波数信号のみを通すので、PWM信号
がコンデンサC6を通過後は、図7jに示すように、商
用周波数成分とは逆相にパルス列全体が上下して平均電
圧が常時零であるパルス信号列がパルストランスAの一
次側コイルL3に供給される。したがって、パルストラ
ンスAを構成するトランスコアには、商用周波数成分に
よる磁気飽和の悪影響がほとんどなくなり、PWM搬送
周波数で磁気飽和しない程度の小形サイズのもので構成
することが可能となる。Since the capacitor C6 does not pass the low frequency signal, that is, the commercial frequency signal in this embodiment, but passes only the PWM carrier frequency signal which is a high frequency signal, after the PWM signal passes through the capacitor C6, as shown in FIG. Then, a pulse signal train in which the entire pulse train rises and falls in the opposite phase to the commercial frequency component and the average voltage is always zero is supplied to the primary coil L3 of the pulse transformer A. Therefore, the transformer core constituting the pulse transformer A has almost no adverse effect of magnetic saturation due to the commercial frequency component, and can be configured with a small size that does not cause magnetic saturation at the PWM carrier frequency.
【0048】また、上述したように、パルストランスA
は、一次側コイルL3と二次側コイルL5,L6のボビ
ンへの巻装後の巻幅が略等しく巻かれているので、結合
インピーダンスが小さく、良好な信号伝達が可能とな
り、波形歪み等が生じない。As described above, the pulse transformer A
Since the windings of the primary coil L3 and the secondary coils L5 and L6 after being wound around the bobbin are substantially equal, the coupling impedance is small, good signal transmission is possible, and waveform distortion and the like are reduced. Does not occur.
【0049】かくして、良好に信号伝達され、パルスト
ランスAの二次側コイルL5から出力したパルス信号
(図7jに示す信号とほぼ同じ)は、双方向電圧規制回
路であるツェナーダイオードD8,D9の各降伏電圧と
比較され、当該出力パルス信号が正極方向または負極方
向においてこれら各降伏電圧を超えたときにツェナーダ
イオードD8またはD9が導通して出力パルス信号の電
圧規制を行うとともに、コンデンサC8が充放電され、
コンデンサC8の両端には、出力パルス信号が正極方向
または負極方向において各降伏電圧を超えた分による平
均電圧(これは商用周波数を有する)が現れる。したが
って、FETQ1のゲート・ソース間には、商用周波数
を有するコンデンサC8の両端電圧と、パルストランス
Aの二次側コイルL5から出力したパルス信号とが重畳
した信号、すなわちコンデンサC6を通過前のPWM信
号(図7c)が復調される。FETQ1は、PWM信号
の正極パルス信号がゲート端子に入力されている間に対
応して導通する。Thus, the pulse signal (substantially the same as the signal shown in FIG. 7j) transmitted well from the secondary coil L5 of the pulse transformer A is transmitted to the Zener diodes D8 and D9, which are bidirectional voltage regulating circuits. When the output pulse signal exceeds these breakdown voltages in the positive direction or the negative direction, the Zener diode D8 or D9 conducts, regulates the voltage of the output pulse signal, and charges the capacitor C8. Discharged
At both ends of the capacitor C8, an average voltage (which has a commercial frequency) due to the output pulse signal exceeding each breakdown voltage in the positive direction or the negative direction appears. Therefore, between the gate and the source of the FET Q1, a signal obtained by superimposing the voltage between both ends of the capacitor C8 having the commercial frequency and the pulse signal output from the secondary coil L5 of the pulse transformer A, that is, the PWM before passing through the capacitor C6. The signal (FIG. 7c) is demodulated. The FET Q1 conducts while the positive pulse signal of the PWM signal is being input to the gate terminal.
【0050】なお、コンデンサC8の定数はFETQ1
のゲート容量に対し十分大きな値、抵抗R7の定数は、
パルストランスAの二次側コイルL5とコンデンサC8
とが共振しないQに抑えることのできる値を選定する。
抵抗R8はFETQ1のスイッチング速度を調整するも
のであり、またダイオードD7は、FETQ1のゲート
端子に加えられていた電圧が低下されたときにそれまで
にFETQ1のゲート容量に蓄えられた電荷を急速に放
電させてFETQ1を即座に非導通にするためのもので
ある。また、ツェナーダイオードD9は、特にパルスト
ランスAの二次側コイルL5からのキックバック電圧に
よって発生するFETQ1の基準電位の上昇を阻止する
機能を有している。Note that the constant of the capacitor C8 is the FET Q1
The value of the resistor R7 is a sufficiently large value for the gate capacitance of
Secondary coil L5 of pulse transformer A and capacitor C8
Is selected so that Q can be suppressed.
The resistor R8 regulates the switching speed of the FET Q1, and the diode D7 rapidly charges the electric charge stored in the gate capacitance of the FET Q1 when the voltage applied to the gate terminal of the FET Q1 is reduced. This is for causing the FET Q1 to be immediately turned off by discharging. In addition, the Zener diode D9 has a function of preventing a rise in the reference potential of the FET Q1 generated by a kickback voltage from the secondary coil L5 of the pulse transformer A.
【0051】パルストランスAの二次側コイルL6から
出力したパルス信号も上述の二次側コイルL5から出力
したパルス信号とまったく同様に処理され、FETQ3
のスイッチングはFETQ1と同じタイミングで行われ
ることになる。したがってPWM信号の正極パルス入力
時にFETQ1及びQ3が導通して平滑回路4から直流
電流がローパスフィルタ8へ供給される。The pulse signal output from the secondary coil L6 of the pulse transformer A is processed in exactly the same manner as the pulse signal output from the secondary coil L5, and the FET Q3
Is performed at the same timing as that of the FET Q1. Therefore, when the positive pulse of the PWM signal is input, the FETs Q1 and Q3 conduct, and a DC current is supplied from the smoothing circuit 4 to the low-pass filter 8.
【0052】次に、NAND回路114から出力された
PWM信号は、インバータバッファ117を経た後、上
記プッシュプル増幅器116からFETQ1,Q3まで
の信号処理回路と同様の信号処理が行われ、FETQ
2,Q4はこのPWM信号に応じてスイッチング制御さ
れる。但し、インバータバッファ117を経るためPW
M信号は、上記プッシュプル増幅器116からFETQ
1,Q3までの回路に加わるPWM信号とは位相が反転
された信号となっており、したがってFETQ1,Q3
が導通しているときにはFETQ2,Q4が非導通とな
り、FETQ1,Q3が非導通となっているときにはF
ETQ2,Q4が導通するようにスイッチング制御され
る。Next, after the PWM signal output from the NAND circuit 114 passes through the inverter buffer 117, the same signal processing as the signal processing circuit from the push-pull amplifier 116 to the FETs Q1 and Q3 is performed.
2, Q4 are switching-controlled in accordance with the PWM signal. However, since the signal passes through the inverter buffer 117, PW
The M signal is transmitted from the push-pull amplifier 116 to the FET Q
The PWM signal applied to the circuits up to Q1 and Q3 is a signal whose phase is inverted.
Are conducting, FETs Q2 and Q4 are non-conducting, and when FETs Q1 and Q3 are non-conducting, F
Switching control is performed so that ETQ2 and ET4 become conductive.
【0053】以上のように、商用周波数の正弦波を高周
波の三角波信号で変調したPWM信号に基づきインバー
タ7のスイッチング制御が行われ、その後インバータ7
のスイッチング出力に含まれる搬送周波数成分がローパ
スフィルタ8で除かれ、ほぼ正弦波に近似した商用周波
数の交流電流が出力端子9,9’から負荷に供給され
る。そして、パルス幅変調回路から出力されるPWM信
号をブリッジ型インバータ回路へ昇圧伝達するパルスト
ランスA,Bの一次側コイルL3,L4と二次側コイル
L5,L6及びL7,L8のボビンへの巻装後の巻幅が
略等しくされているので、一次側コイルL3,L4と二
次側コイルL5,L6及びL7,L8の結合インピーダ
ンスが小さく良好な信号伝達がなされる。As described above, the switching control of the inverter 7 is performed based on the PWM signal obtained by modulating the sine wave of the commercial frequency with the triangular wave signal of the high frequency.
The carrier frequency component included in the switching output of the first embodiment is removed by the low-pass filter 8, and an AC current having a commercial frequency substantially similar to a sine wave is supplied to the load from the output terminals 9, 9 '. Then, the primary coils L3, L4 and the secondary coils L5, L6 and L7, L8 of the pulse transformers A, B for winding up and transmitting the PWM signal output from the pulse width modulation circuit to the bridge type inverter circuit are wound around the bobbin. Since the winding widths after mounting are substantially equal, the coupling impedance between the primary coils L3, L4 and the secondary coils L5, L6 and L7, L8 is small, and good signal transmission is performed.
【0054】[0054]
【考案の効果】本考案のインバータ装置においては、以
上説明したように、パルストランスを、パルス幅変調回
路側を一次側、ブリッジ型インバータ回路側を二次側と
し、一次側巻線の線径を二次側巻線の線径より太くして
ボビンの外周への巻幅を大きくすることによって、前記
ボビンの外周に、二次側、一次側、二次側の順にそれぞ
れの層が均一にかつ巻幅が略等しくなるように重ねて巻
装したので、一次側巻線部に空隙が生ぜず、二次側巻線
には一次側巻線に支配されない磁路が生じない。これに
より、パルストランスの一次側と二次側の結合インピー
ダンスが小さく、波形歪等が生ぜず、安定した信号伝達
ができる。As described above, in the inverter device of the present invention, the pulse transformer has the primary side on the pulse width modulation circuit side, the secondary side on the bridge type inverter circuit side, and the wire diameter of the primary winding. Larger than the wire diameter of the secondary winding
By increasing the winding width to the outer periphery of the bobbin, the outer periphery of the <br/> bobbin, the secondary side, the primary side, it in the order of the secondary side
Since the layers are wound so as to be uniform and the winding widths are approximately equal , no air gap is created in the primary winding, and the secondary winding has a magnetic path that is not governed by the primary winding. Does not occur. As a result, the coupling impedance between the primary side and the secondary side of the pulse transformer is small, and waveform distortion or the like does not occur, and stable signal transmission can be performed.
【図1】本考案のインバータ装置に用いるパルストラン
スの一実施例の半分を示す断面図である。FIG. 1 is a sectional view showing a half of an embodiment of a pulse transformer used in the inverter device of the present invention.
【図2】図1のパルストランスの巻線の接続関係を示す
図である。FIG. 2 is a diagram showing a connection relationship between windings of the pulse transformer of FIG. 1;
【図3】従来のインバータ装置に用いるパルストランス
の一例の半分を示す断面図である。FIG. 3 is a cross-sectional view showing a half of an example of a pulse transformer used in a conventional inverter device.
【図4】従来のインバータ装置に用いるパルストランス
の他の例の半分を示す断面図である。FIG. 4 is a sectional view showing a half of another example of the pulse transformer used in the conventional inverter device.
【図5】本考案のインバータ装置の一実施例の回路構成
の一部を示す回路図である。FIG. 5 is a circuit diagram showing a part of a circuit configuration of an embodiment of the inverter device of the present invention.
【図6】本考案のインバータ装置の一実施例の回路構成
の他の部分を示す回路図である。FIG. 6 is a circuit diagram showing another portion of the circuit configuration of the embodiment of the inverter device of the present invention.
【図7】本考案のインバータ装置の一実施例の回路の各
部の波形を示す波形図である。FIG. 7 is a waveform diagram showing waveforms at various parts of the circuit of the embodiment of the inverter device of the present invention.
T1 ボビン T2,T4,L5,L6,L7,L8 二次側コイル T3,L3,L4 一次側コイル 5 定電圧供給装置 6 サイリスタ制御回路 7 インバータ T1 bobbin T2, T4, L5, L6, L7, L8 Secondary coil T3, L3, L4 Primary coil 5 Constant voltage supply device 6 Thyristor control circuit 7 Inverter
Claims (1)
をスイッチング制御するブリッジ型インバータ回路と、
所定周波数の正弦波基準信号をパルス幅変調してPWM
信号を出力するパルス幅変調回路と、該パルス幅変調回
路から出力されるPWM信号を前記ブリッジ型インバー
タ回路の前記スイッチング動作の制御信号として昇圧し
て伝達するパルストランスとを備えたインバータ装置に
おいて、前記パルストランスは、前記パルス幅変調回路
側を一次側、前記ブリッジ型インバータ回路側を二次側
とし、一次側巻線の線径を二次側巻線の線径より太くし
てボビンの外周への巻幅を大きくすることによって、前
記ボビンの外周に、二次側、一次側、二次側の順にそれ
ぞれの層が均一にかつ巻幅が略等しくなるように重ねて
巻装して成ることを特徴とするインバータ装置。1. A DC power supply circuit, a bridge type inverter circuit for switching-controlling an output of the DC power supply circuit,
Pulse width modulation of a sine wave reference signal of a predetermined frequency and PWM
An inverter device comprising: a pulse width modulation circuit that outputs a signal; and a pulse transformer that boosts and transmits a PWM signal output from the pulse width modulation circuit as a control signal for the switching operation of the bridge-type inverter circuit. The pulse transformer is such that the pulse width modulation circuit side is a primary side, the bridge type inverter circuit side is a secondary side, and the wire diameter of the primary winding is larger than the wire diameter of the secondary winding.
By increasing the winding width around the bobbin
On the outer periphery of the serial bobbin, the secondary side, the primary side, that in the order of the secondary side
An inverter device , wherein each of the layers is stacked and wound so that each layer is uniform and the winding width is substantially equal .
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1991
- 1991-10-16 JP JP1991092604U patent/JP2565475Y2/en not_active Expired - Fee Related
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