JP2563671B2 - データモニタ装置 - Google Patents
データモニタ装置Info
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- JP2563671B2 JP2563671B2 JP2304311A JP30431190A JP2563671B2 JP 2563671 B2 JP2563671 B2 JP 2563671B2 JP 2304311 A JP2304311 A JP 2304311A JP 30431190 A JP30431190 A JP 30431190A JP 2563671 B2 JP2563671 B2 JP 2563671B2
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- Japan
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- flip
- flop
- unit
- signal
- control unit
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はデータモニタ装置に係り、特に、高速多チャ
ネル回線のデータフレームを高速に収録して通信処理を
行うに好適なデータモニタ装置に関する。
ネル回線のデータフレームを高速に収録して通信処理を
行うに好適なデータモニタ装置に関する。
従来の技術 従来、ISDN回線のような高速多重回線をモニタするに
際しては、例えばS/T点では2B＋Ｄのデータを分離して
それぞれフレームに分解し、これをCRT表示に可能とな
るようにフォーマット変換してダイレクトメモリアクセ
ス（以下、DMAと称する）方式でキャプチャメモリに回
線データをストアする方式が採用されている。
際しては、例えばS/T点では2B＋Ｄのデータを分離して
それぞれフレームに分解し、これをCRT表示に可能とな
るようにフォーマット変換してダイレクトメモリアクセ
ス（以下、DMAと称する）方式でキャプチャメモリに回
線データをストアする方式が採用されている。
発明が解決しようとする課題 しかしながら、従来の方式では、特に、高速多チャネ
ル回線のデータをDMA方式でストアする場合、データを
転送している間はCPUのバスがフローティング状態にな
るため、所定のプログラム処理が一時停止状態となる。
特に、キー入力等のヒューマンインターフェース等の処
理が不能になり、その上外部制御入力等のポートを有す
る場合等はCPUがロック状態になるという欠点があっ
た。この傾向は高速でかつ多チャネルの収録の際に顕著
であり、CPUが略ホールド状態になるという問題があっ
た。
ル回線のデータをDMA方式でストアする場合、データを
転送している間はCPUのバスがフローティング状態にな
るため、所定のプログラム処理が一時停止状態となる。
特に、キー入力等のヒューマンインターフェース等の処
理が不能になり、その上外部制御入力等のポートを有す
る場合等はCPUがロック状態になるという欠点があっ
た。この傾向は高速でかつ多チャネルの収録の際に顕著
であり、CPUが略ホールド状態になるという問題があっ
た。
具体的には、第２図及び第３図に示されるように、通
信回線上のデータは通信制御部LSI部１によって処理さ
れ、MAIN CPU部２に対しDMA要求をする。そしてHOLD信
号をアクティブにしてバスホールド要求に応答し、HLDA
信号がアクティブになってCPUを止めた状態にしてDMA転
送によってCRT表示部３に回線データを転送して表示デ
バイスに表示する。この時キーボード４もしくは外部制
御部５からアクセスがかかった場合には、CPUはホール
ド状態のため上記所定の処理が不可能となる。
信回線上のデータは通信制御部LSI部１によって処理さ
れ、MAIN CPU部２に対しDMA要求をする。そしてHOLD信
号をアクティブにしてバスホールド要求に応答し、HLDA
信号がアクティブになってCPUを止めた状態にしてDMA転
送によってCRT表示部３に回線データを転送して表示デ
バイスに表示する。この時キーボード４もしくは外部制
御部５からアクセスがかかった場合には、CPUはホール
ド状態のため上記所定の処理が不可能となる。
本発明の目的は、通信回線データをDMA方式によって
キャプチャメモリにストアしても演算部がホールドする
ことなく、回線データを高速に転送し、通信処理の高速
化が実現できるデータモニタ装置を提供することにあ
る。
キャプチャメモリにストアしても演算部がホールドする
ことなく、回線データを高速に転送し、通信処理の高速
化が実現できるデータモニタ装置を提供することにあ
る。
課題を解決するための手段 本発明は上記目的を達成するために、通信回線のフレ
ーム処理を行う通信制御部と、通信制御部からバスライ
ンを介して回線データを入力するキャプチャメモリ部
と、キャプチャメモリ部とバスラインを介してデータの
授受を行う演算部と、キャプチャメモリ部のバスライン
を指令に応答して通信制御部側または演算部側に切り換
える切換部と、通信制御部からのデータ転送要求により
通信制御部選択指令を、演算部からのアクセス要求によ
り演算部選択指令をそれぞれ切換部に出力し、両者の要
求が競合したときには通信制御部選択指令を優先して出
力する制御部とを備えているデータモニタ装置を構成し
たものである。
ーム処理を行う通信制御部と、通信制御部からバスライ
ンを介して回線データを入力するキャプチャメモリ部
と、キャプチャメモリ部とバスラインを介してデータの
授受を行う演算部と、キャプチャメモリ部のバスライン
を指令に応答して通信制御部側または演算部側に切り換
える切換部と、通信制御部からのデータ転送要求により
通信制御部選択指令を、演算部からのアクセス要求によ
り演算部選択指令をそれぞれ切換部に出力し、両者の要
求が競合したときには通信制御部選択指令を優先して出
力する制御部とを備えているデータモニタ装置を構成し
たものである。
さらに本発明は、第１の装置を含む第２の装置とし
て、制御部は、通信制御部からのデータ転送要求を入力
する第１フリップフロップと、キャプチャメモリ部へＱ
信号を出力する第２フリップフロップと、演算部からの
アクセス要求を入力する第３フリップフロップと、切換
部へＱ信号を出力する第４フリップフロップと、第１フ
リップフロップのＱ信号と第４フリップフロップの信
号との論理積を条件とする信号を第２フリップフロップ
へ出力する第1ANDゲートと、第１フリップフロップの
信号と第３フリップフロップのＱ信号との論理積を条件
とする信号を第４フリップフロップへ出力する第2ANDゲ
ートとから構成されているデータモニタ装置を構成した
ものである。
て、制御部は、通信制御部からのデータ転送要求を入力
する第１フリップフロップと、キャプチャメモリ部へＱ
信号を出力する第２フリップフロップと、演算部からの
アクセス要求を入力する第３フリップフロップと、切換
部へＱ信号を出力する第４フリップフロップと、第１フ
リップフロップのＱ信号と第４フリップフロップの信
号との論理積を条件とする信号を第２フリップフロップ
へ出力する第1ANDゲートと、第１フリップフロップの
信号と第３フリップフロップのＱ信号との論理積を条件
とする信号を第４フリップフロップへ出力する第2ANDゲ
ートとから構成されているデータモニタ装置を構成した
ものである。
作用 従って、本発明によれば、通信制御部からの配線デー
タをキャプチャメモリ部へストアする際、キャプチャメ
モリ部のバスラインが通信制御部側に切り替えられる。
よって、回線データをキャップチャメモリ部へDMA転送
する際、演算部は何等の関わりがなく、ホールドされな
いので、高速データ転送が行われる。また演算部からの
アクセス要求によってキャプチャメモリ部の回線データ
を参照する際には、キャプチャメモリ部のバスラインが
演算部側に切り替えられる。そして通信制御部からのデ
ータ転送要求と演算部からのアクセス要求が競合したと
きには通信制御部側が優先して選択されるので、回線の
データが欠落することなく、キャプチャメモリ部にデー
タが蓄積される。
タをキャプチャメモリ部へストアする際、キャプチャメ
モリ部のバスラインが通信制御部側に切り替えられる。
よって、回線データをキャップチャメモリ部へDMA転送
する際、演算部は何等の関わりがなく、ホールドされな
いので、高速データ転送が行われる。また演算部からの
アクセス要求によってキャプチャメモリ部の回線データ
を参照する際には、キャプチャメモリ部のバスラインが
演算部側に切り替えられる。そして通信制御部からのデ
ータ転送要求と演算部からのアクセス要求が競合したと
きには通信制御部側が優先して選択されるので、回線の
データが欠落することなく、キャプチャメモリ部にデー
タが蓄積される。
実施例 第１図は本発明の一実施例であるデータモニタ装置の
ブロック図を示すものである。
ブロック図を示すものである。
第１図において、データモニタ装置は通信制御部FEP1
1、キャプチャメモリ部12、CPU13、アドレスカウンタ1
4、マルチプレクサ15,16、Ｄフリップフロップ17a,17b,
17c,17d、ANDゲート18a,18bを備えて構成されている。
1、キャプチャメモリ部12、CPU13、アドレスカウンタ1
4、マルチプレクサ15,16、Ｄフリップフロップ17a,17b,
17c,17d、ANDゲート18a,18bを備えて構成されている。
FEP11は多チャネル高速回線のフレーム処理等を行う
ように構成されており、回線データをマルチプレクサ16
を介してキャプチャメモリ部12へ転送すると共にDMA要
求をフリップフロップ17aへ出力するように構成されて
いる。CPU13はマルチプレクサ16を介してキャプチャメ
モリ部12の回線データを参照し、参照したデータを基に
各種の処理を行う演算部として構成されている。マルチ
プレクサ15はアドレスカウンタ14とキャプチャメモリ部
12とを結ぶアドレスラインを指令に応じて切り替える切
換部を構成し、マルチプレクサ16はキャプチャメモリ部
12とCPU13とを結ぶバスライン及びキャプチャメモリ部1
2と通信制御部FEP11とを結ぶバスライン、制御バスライ
ン等を指令に応じて切り替える切換部を構成するように
なっている。
ように構成されており、回線データをマルチプレクサ16
を介してキャプチャメモリ部12へ転送すると共にDMA要
求をフリップフロップ17aへ出力するように構成されて
いる。CPU13はマルチプレクサ16を介してキャプチャメ
モリ部12の回線データを参照し、参照したデータを基に
各種の処理を行う演算部として構成されている。マルチ
プレクサ15はアドレスカウンタ14とキャプチャメモリ部
12とを結ぶアドレスラインを指令に応じて切り替える切
換部を構成し、マルチプレクサ16はキャプチャメモリ部
12とCPU13とを結ぶバスライン及びキャプチャメモリ部1
2と通信制御部FEP11とを結ぶバスライン、制御バスライ
ン等を指令に応じて切り替える切換部を構成するように
なっている。
フリップフロップ17aはFEP11からのDMA要求を入力
し、フリップフロップ17cはCPU13からのアクセス要求を
入力するように構成されており、フリップフロップ17a
のＱ信号がANDゲート18aに、信号がANDゲート18bに出
力されるようになっている。またフリップフロップ17c
のＱ信号がANDゲート18bに入力されるようになってい
る。またフリップフロップ17bはANDゲート18aからの信
号によってＱ信号をキャプチャメモリ部12へ出力し、フ
リップフロップ17dはANDゲート18bからの信号によりＱ
信号をマルチプレクサ15,16へ出力し、信号をANDゲー
ト18aへ出力するように構成されている。
し、フリップフロップ17cはCPU13からのアクセス要求を
入力するように構成されており、フリップフロップ17a
のＱ信号がANDゲート18aに、信号がANDゲート18bに出
力されるようになっている。またフリップフロップ17c
のＱ信号がANDゲート18bに入力されるようになってい
る。またフリップフロップ17bはANDゲート18aからの信
号によってＱ信号をキャプチャメモリ部12へ出力し、フ
リップフロップ17dはANDゲート18bからの信号によりＱ
信号をマルチプレクサ15,16へ出力し、信号をANDゲー
ト18aへ出力するように構成されている。
次に、データモニタ装置の作用を説明する。
まずFEP11からDMA要求が発生した場合、フリップフロ
ップ17aがセットされる。このときCPU13からアクセス要
求が発生していないときにはフリップフロップ17dがリ
セット状態にあり、ANDゲート18aのゲートが開きフリッ
プフロップ17bがセットされる。フリップフロップ17dが
リセット状態にあると、マルチプレクサ15,16がFEP11側
に切り替えられFEP11からの回線データがマルチプレク
サ16を介してキャプチャメモリ部12に転送される。この
回線データはCPU13の動作とは無関係にキャプチャメモ
リ部12に書き込まれる。
ップ17aがセットされる。このときCPU13からアクセス要
求が発生していないときにはフリップフロップ17dがリ
セット状態にあり、ANDゲート18aのゲートが開きフリッ
プフロップ17bがセットされる。フリップフロップ17dが
リセット状態にあると、マルチプレクサ15,16がFEP11側
に切り替えられFEP11からの回線データがマルチプレク
サ16を介してキャプチャメモリ部12に転送される。この
回線データはCPU13の動作とは無関係にキャプチャメモ
リ部12に書き込まれる。
次に、FEP11からDMA要求の発生がなくCPU13からアク
セス要求が発生したときには、フリップフロップ17cが
セットされ、フリップフロップ17aがリセット状態とな
る。これによりANDゲート18bのゲートが開きフリップフ
ロップ17dがセットされ、マルチプレクサ15,16にセット
信号としてのＱ信号が出力されると共に、CPU13にはデ
ータ転送アクノリッジDTACK信号が出力される。これに
よりマルチプレクサ15,16がCPU13側へ切り替えられCPU1
3とキャプチャメモリ部12とがマルチプレクサ16を介し
て接続され、CPU13とキャプチャメモリ部12間でデータ
の授受が行われる。即ち、CPU13はキャプチャメモリ部1
2に対してリード／ライトが可能となる。
セス要求が発生したときには、フリップフロップ17cが
セットされ、フリップフロップ17aがリセット状態とな
る。これによりANDゲート18bのゲートが開きフリップフ
ロップ17dがセットされ、マルチプレクサ15,16にセット
信号としてのＱ信号が出力されると共に、CPU13にはデ
ータ転送アクノリッジDTACK信号が出力される。これに
よりマルチプレクサ15,16がCPU13側へ切り替えられCPU1
3とキャプチャメモリ部12とがマルチプレクサ16を介し
て接続され、CPU13とキャプチャメモリ部12間でデータ
の授受が行われる。即ち、CPU13はキャプチャメモリ部1
2に対してリード／ライトが可能となる。
次に、CPU13からアクセス要求が発生しているときにF
EP11からDMA要求が発生した場合には、CPU13からのアク
セス要求によってフリップフロップ17cがセット状態に
あり、かつCPU13がキャプチャメモリ部12をアクセスし
ている状態にあるので、フリップフロップ17dがセット
状態になっている。このときFEP11からのDMA要求によっ
てフリップフロップ17aがセットされるが、フリップフ
ロップ17dの信号によってANDゲート18aのゲートが閉
じているので、フリップフロップ17dがリセットされる
までDMA要求による実行は待機させられる。そしてCPU13
がキャプチャメモリ部12へのアクセスを終了した時点で
フリップフロップ17dがリセットされ、ANDゲート18aの
ゲートが開いてフリップフロップ17bがセットされるこ
とによってDMA要求に伴う実行が開始される。
EP11からDMA要求が発生した場合には、CPU13からのアク
セス要求によってフリップフロップ17cがセット状態に
あり、かつCPU13がキャプチャメモリ部12をアクセスし
ている状態にあるので、フリップフロップ17dがセット
状態になっている。このときFEP11からのDMA要求によっ
てフリップフロップ17aがセットされるが、フリップフ
ロップ17dの信号によってANDゲート18aのゲートが閉
じているので、フリップフロップ17dがリセットされる
までDMA要求による実行は待機させられる。そしてCPU13
がキャプチャメモリ部12へのアクセスを終了した時点で
フリップフロップ17dがリセットされ、ANDゲート18aの
ゲートが開いてフリップフロップ17bがセットされるこ
とによってDMA要求に伴う実行が開始される。
一方、DMAの実行中にCPU13からのアクセス要求が発生
したときには、DMA要求によってフリップフロップ17aが
セットされANDゲート17bのゲートが閉じているので、フ
リップフロップ17aがリセットされるまでCPU13のアクセ
スによる実行は待機させられる。即ち、フリップフロッ
プ17aがリセットされるまではCPU13にはDTACK信号が入
力されないため、DMAサイクルが終了するまでCPU13のア
クセス要求は待機させられることになる。
したときには、DMA要求によってフリップフロップ17aが
セットされANDゲート17bのゲートが閉じているので、フ
リップフロップ17aがリセットされるまでCPU13のアクセ
スによる実行は待機させられる。即ち、フリップフロッ
プ17aがリセットされるまではCPU13にはDTACK信号が入
力されないため、DMAサイクルが終了するまでCPU13のア
クセス要求は待機させられることになる。
発明の効果 本発明は上記実施例より明らかなように、通信制御部
からのDMA要求と演算部からのアクセス要求とを分離独
立してキャプチャメモリ部のバスラインを制御するよう
にしたため、通信制御部からのデータ転送を示すDMA転
送中でも演算部をホールドすることなく回線データを高
速に転送することができ、通信処理の高速化が実現でき
るという効果を有する。
からのDMA要求と演算部からのアクセス要求とを分離独
立してキャプチャメモリ部のバスラインを制御するよう
にしたため、通信制御部からのデータ転送を示すDMA転
送中でも演算部をホールドすることなく回線データを高
速に転送することができ、通信処理の高速化が実現でき
るという効果を有する。
第１図は本発明の一実施例であるデータモニタ装置のブ
ロック図、第２図は従来例のブロック図、第３図は従来
例のタイミングチャートである。 11……通信制御部FEP、12……キャプチャメモリ部、13
……CPU、14……アドレスカウンタ、15,16……マルチプ
レクサ、17a,17b,17c,17d……Ｄフリップフロップ、18
a,18b……ANDゲート。
ロック図、第２図は従来例のブロック図、第３図は従来
例のタイミングチャートである。 11……通信制御部FEP、12……キャプチャメモリ部、13
……CPU、14……アドレスカウンタ、15,16……マルチプ
レクサ、17a,17b,17c,17d……Ｄフリップフロップ、18
a,18b……ANDゲート。
Claims (2)
- 【請求項１】通信回線のフレーム処理を行う通信制御部
と、通信制御部からバスラインを介して回線データを入
力するキャプチャメモリ部と、キャプチャメモリ部とバ
スラインを介してデータの授受を行う演算部と、キャプ
チャメモリ部のバスラインを指令に応答して通信制御部
側または演算部側に切り換える切換部と、通信制御部か
らのデータ転送要求により通信制御部選択指令を、演算
部からのアクセス要求により演算部選択指令をそれぞれ
切換部に出力し、両者の要求が競合したときには通信制
御部選択指令を優先して出力する制御部とを備えている
データモニタ装置。 - 【請求項２】制御部は、通信制御部からのデータ転送要
求を入力する第１フリップフロップと、キャプチャメモ
リ部へＱ信号を出力する第２フリップフロップと、演算
部からのアクセス要求を入力する第３フリップフロップ
と、切換部へＱ信号を出力する第４フリップフロップ
と、第１フリップフロップのＱ信号と第４フリップフロ
ップの信号との論理積を条件とする信号を第２フリッ
プフロップへ出力する第1ANDゲートと、第１フリップフ
ロップの信号と第３フリップフロップのＱ信号との論
理積を条件とする信号を第４フリップフロップへ出力す
る第2ANDゲートとから構成されている請求項（１）記載
のデータモニタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2304311A JP2563671B2 (ja) | 1990-11-08 | 1990-11-08 | データモニタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2304311A JP2563671B2 (ja) | 1990-11-08 | 1990-11-08 | データモニタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04175042A JPH04175042A (ja) | 1992-06-23 |
| JP2563671B2 true JP2563671B2 (ja) | 1996-12-11 |
Family
ID=17931502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2304311A Expired - Fee Related JP2563671B2 (ja) | 1990-11-08 | 1990-11-08 | データモニタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563671B2 (ja) |
-
1990
- 1990-11-08 JP JP2304311A patent/JP2563671B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04175042A (ja) | 1992-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |