JPH0642229B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0642229B2 JPH0642229B2 JP60040996A JP4099685A JPH0642229B2 JP H0642229 B2 JPH0642229 B2 JP H0642229B2 JP 60040996 A JP60040996 A JP 60040996A JP 4099685 A JP4099685 A JP 4099685A JP H0642229 B2 JPH0642229 B2 JP H0642229B2
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- JP
- Japan
- Prior art keywords
- memory
- processor
- arithmetic
- control
- input
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に於る高速演算装置に関するもの
で特にそのシステム構成に関するものである。
で特にそのシステム構成に関するものである。
従来，高速演算プロセッサには，自立プロセッサ型と付
属プロセッサ型の２種類が知られている。
属プロセッサ型の２種類が知られている。
自立プロセッサ型の高速演算装置はベクトル演算などの
高度の並列演算機構により高速性を達成しているが，通
常のプログラムの実行には入出力及びそれに伴う編集処
理のように並列化の困難な部分を含んでおり，このよう
な部分を実行しているときは並列演算機構が有効に働か
ないという欠点があった。
高度の並列演算機構により高速性を達成しているが，通
常のプログラムの実行には入出力及びそれに伴う編集処
理のように並列化の困難な部分を含んでおり，このよう
な部分を実行しているときは並列演算機構が有効に働か
ないという欠点があった。
付属プロセッサ型の高速演算装置は高速演算に向いた高
速の演算メモリを持つが，入出力処理の為に演算メモリ
と制御メモリの間でチャネル等を使ってデータ転送をし
なければならず，使いにくいという欠点があった。
速の演算メモリを持つが，入出力処理の為に演算メモリ
と制御メモリの間でチャネル等を使ってデータ転送をし
なければならず，使いにくいという欠点があった。
本発明の目的は，高速演算装置を制御プロセッサと演算
プロセッサで構成し，制御プロセッサ及び入出力プロセ
ッサからは演算メモリが制御メモリと同一のメモリ空間
として見えるようにすることにより上記欠点を除去し，
演算処理と入出力編集処理を並列に実行できるようにし
た情報処理装置を提供することにある。
プロセッサで構成し，制御プロセッサ及び入出力プロセ
ッサからは演算メモリが制御メモリと同一のメモリ空間
として見えるようにすることにより上記欠点を除去し，
演算処理と入出力編集処理を並列に実行できるようにし
た情報処理装置を提供することにある。
本発明の情報処理装置は，システム制御装置と，それに
接続される制御プロセッサ，入出力プロセッサ，演算プ
ロセッサ，及び制御メモリとを備え，前記演算プロセッ
サに演算メモリが接続され，前記制御プロセッサ及び前
記入出力プロセッサからは前記制御メモリと前記演算メ
モリが１つのメモリ空間として見え，前記演算プロセッ
サからは前記制御メモリと前記演算メモリが異る空間と
して見えるようにしたものである。より具体的に述べる
と、前記演算プロセッサは，前記制御メモリの容量を保
持する境界レジスタ及び減算器を持ち，前記システム制
御装置からの前記演算メモリ要求に対して要求アドレス
から境界アドレスを減算器で減じた値を前記演算メモリ
のアドレスとするように構成されている。
接続される制御プロセッサ，入出力プロセッサ，演算プ
ロセッサ，及び制御メモリとを備え，前記演算プロセッ
サに演算メモリが接続され，前記制御プロセッサ及び前
記入出力プロセッサからは前記制御メモリと前記演算メ
モリが１つのメモリ空間として見え，前記演算プロセッ
サからは前記制御メモリと前記演算メモリが異る空間と
して見えるようにしたものである。より具体的に述べる
と、前記演算プロセッサは，前記制御メモリの容量を保
持する境界レジスタ及び減算器を持ち，前記システム制
御装置からの前記演算メモリ要求に対して要求アドレス
から境界アドレスを減算器で減じた値を前記演算メモリ
のアドレスとするように構成されている。
次に本発明の実施例について図面を参照して説明する。
本発明の一実施例を示す第１図において，システム制御
装置１は，第１のプロセッサ群としての制御プロセッサ
２及び入出力プロセッサ３と，第２のプロセッサ群とし
ての演算プロセッサ５と，第１のメモリとしての制御メ
モリ４とにそれぞれ接続されている。第２のメモリとし
ての演算メモリ６は，演算プロセッサ５に接続されてい
る。制御プロセッサ２と入出力プロセッサ３のメモリ要
求はマルチプレクサ１１及びデマルチプレクサ１２を経
て，制御メモリ４或いは演算プロセッサ５に送出され
る。デマルチプレクサ１２には境界レジスタ１０が接続
されている。演算プロセッサ５の内部にある命令処理ユ
ニット５１の制御メモリ要求は，システム制御装置１の
マルチプレクサ１１に接続され，演算メモリ要求はマル
チプレクサ５３に接続される。システム制御装置１から
の演算メモリ要求は，演算プロセッサ５内の減算器５２
及びマルチプレクサ５３を経て，演算メモリ６に接続さ
れる。減算器５２のもう１つの入力は，境界レジスタ５
０に接続される。メモリアクセスを完結させるための書
込みデータ，読出しデータは図に示されていない。また
演算プロセッサ５内の演算ユニットなどの他のユニット
も図には示されていない。
装置１は，第１のプロセッサ群としての制御プロセッサ
２及び入出力プロセッサ３と，第２のプロセッサ群とし
ての演算プロセッサ５と，第１のメモリとしての制御メ
モリ４とにそれぞれ接続されている。第２のメモリとし
ての演算メモリ６は，演算プロセッサ５に接続されてい
る。制御プロセッサ２と入出力プロセッサ３のメモリ要
求はマルチプレクサ１１及びデマルチプレクサ１２を経
て，制御メモリ４或いは演算プロセッサ５に送出され
る。デマルチプレクサ１２には境界レジスタ１０が接続
されている。演算プロセッサ５の内部にある命令処理ユ
ニット５１の制御メモリ要求は，システム制御装置１の
マルチプレクサ１１に接続され，演算メモリ要求はマル
チプレクサ５３に接続される。システム制御装置１から
の演算メモリ要求は，演算プロセッサ５内の減算器５２
及びマルチプレクサ５３を経て，演算メモリ６に接続さ
れる。減算器５２のもう１つの入力は，境界レジスタ５
０に接続される。メモリアクセスを完結させるための書
込みデータ，読出しデータは図に示されていない。また
演算プロセッサ５内の演算ユニットなどの他のユニット
も図には示されていない。
制御メモリ４の容量をＭ，演算メモリ６の容量をＮとし
て説明する。制御プロセッサ２のメモリ要求は，マルチ
プレクサ１１で選択され，デマルチプレクサ１２に導か
れる。デマルチプレクサ１２において，メモリアドレス
が境界レジスタ１０の値Ｍと比較されメモリアドレスが
Ｍ未満であれば制御メモリ４にメモリ要求が出される。
メモリアドレスがＭ以上であれば，演算プロセッサ５に
メモリ要求が出される。演算プロセッサ５では，減算器
５２により要求アドレスから境界レジスタの値Ｍが減算
され，マルチプレクサ５３を経て演算メモリ６にメモリ
要求が送出される。入出力プロセッサ３のメモリ要求も
同様に処理される。
て説明する。制御プロセッサ２のメモリ要求は，マルチ
プレクサ１１で選択され，デマルチプレクサ１２に導か
れる。デマルチプレクサ１２において，メモリアドレス
が境界レジスタ１０の値Ｍと比較されメモリアドレスが
Ｍ未満であれば制御メモリ４にメモリ要求が出される。
メモリアドレスがＭ以上であれば，演算プロセッサ５に
メモリ要求が出される。演算プロセッサ５では，減算器
５２により要求アドレスから境界レジスタの値Ｍが減算
され，マルチプレクサ５３を経て演算メモリ６にメモリ
要求が送出される。入出力プロセッサ３のメモリ要求も
同様に処理される。
演算プロセッサ５の制御メモリアクセスは，命令処理ユ
ニット５１から発行され，システム制御装置１のマルチ
プレクサ１１に導かれる。そして，制御プロセッサ２の
メモリ要求と同様に処理され，制御メモリ４に送出され
る。命令処理ユニット５１から発行される演算メモリ要
求はマルチプレクサ５３を経て直接演算メモリ６に送出
される。
ニット５１から発行され，システム制御装置１のマルチ
プレクサ１１に導かれる。そして，制御プロセッサ２の
メモリ要求と同様に処理され，制御メモリ４に送出され
る。命令処理ユニット５１から発行される演算メモリ要
求はマルチプレクサ５３を経て直接演算メモリ６に送出
される。
第２図に示すように，制御プロセッサ２と入出力プロセ
ッサ３からは制御メモリ４と演算メモリ６はM+Nの容量
のアドレス空間をもつ１つのメモリとして見え，演算プ
ロセッサ５からは夫々ＭとＮの容量のアドレス空間をも
つ２つのメモリとして見える。
ッサ３からは制御メモリ４と演算メモリ６はM+Nの容量
のアドレス空間をもつ１つのメモリとして見え，演算プ
ロセッサ５からは夫々ＭとＮの容量のアドレス空間をも
つ２つのメモリとして見える。
制御プロセッサ２と入出力プロセッサ３は制御メモリ４
と演算メモリ６の区別を意識しなくてよいため，入出力
及び入出力編集のプログラミングは容易である。演算プ
ロセッサ５にとっては制御メモリ４と演算メモリ６は異
るメモリに見えるため，制御メモリ４とは独立に演算メ
モリ６を高速演算に適した形に設計できる。
と演算メモリ６の区別を意識しなくてよいため，入出力
及び入出力編集のプログラミングは容易である。演算プ
ロセッサ５にとっては制御メモリ４と演算メモリ６は異
るメモリに見えるため，制御メモリ４とは独立に演算メ
モリ６を高速演算に適した形に設計できる。
本発明は以上説明したように，制御プロセッサ及び入出
力プロセッサから演算メモリが制御メモリと同一のメモ
リ空間に見えるように構成することにより，演算処理と
入出力編集処理を並列に実行するシステムを容易に提供
できるという効果がある。
力プロセッサから演算メモリが制御メモリと同一のメモ
リ空間に見えるように構成することにより，演算処理と
入出力編集処理を並列に実行するシステムを容易に提供
できるという効果がある。
第１図は本発明の一実施例を部分的に示すブロック図，
第２図は第１図の制御メモリ４及び演算メモリ６のアド
レス空間の様子を示す図である。 １……システム制御装置，２……制御プロセッサ，３…
…入出力プロセッサ，４……制御メモリ，５……演算プ
ロセッサ，６……演算メモリ，１０……境界レジスタ，
１１……マルチプレクサ，１２……デマルチプレクサ，
５０……境界レジスタ，５１……命令処理ユニット，５
２……減算器，５３……マルチプレクサ。
第２図は第１図の制御メモリ４及び演算メモリ６のアド
レス空間の様子を示す図である。 １……システム制御装置，２……制御プロセッサ，３…
…入出力プロセッサ，４……制御メモリ，５……演算プ
ロセッサ，６……演算メモリ，１０……境界レジスタ，
１１……マルチプレクサ，１２……デマルチプレクサ，
５０……境界レジスタ，５１……命令処理ユニット，５
２……減算器，５３……マルチプレクサ。
Claims (1)
- 【請求項１】システム制御装置と、それに接続される第
１のプロセッサ群、第２のプロセッサ群、及び第１のメ
モリとを備えると共に、前記第２のプロセッサ群に第２
のメモリが接続されている情報処理装置において、前記
第２のプロセッサ群は、前記第１のメモリの容量を保持
する境界レジスタ及び減算器を持ち、前記システム制御
装置からの前記第２のメモリへの要求に対して要求アド
レスから前記境界レジスタの値を前記減算器により減じ
た値を前記第２のメモリのアドレスとすることを特徴と
する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040996A JPH0642229B2 (ja) | 1985-03-04 | 1985-03-04 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040996A JPH0642229B2 (ja) | 1985-03-04 | 1985-03-04 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201326A JPS61201326A (ja) | 1986-09-06 |
| JPH0642229B2 true JPH0642229B2 (ja) | 1994-06-01 |
Family
ID=12596034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60040996A Expired - Lifetime JPH0642229B2 (ja) | 1985-03-04 | 1985-03-04 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642229B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284660A (ja) * | 1987-05-16 | 1988-11-21 | Nec Corp | プロセッサ間通信方式 |
-
1985
- 1985-03-04 JP JP60040996A patent/JPH0642229B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61201326A (ja) | 1986-09-06 |
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