JP2562688B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2562688B2 JP2562688B2 JP1119107A JP11910789A JP2562688B2 JP 2562688 B2 JP2562688 B2 JP 2562688B2 JP 1119107 A JP1119107 A JP 1119107A JP 11910789 A JP11910789 A JP 11910789A JP 2562688 B2 JP2562688 B2 JP 2562688B2
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Description
【発明の詳細な説明】 (イ)産業上の利用分野 本発明は半導体装置の製造方法に関し、更に詳しく言
えば電界効果トランジスタのソース・ドレインを形成す
る方法に関するものである。
えば電界効果トランジスタのソース・ドレインを形成す
る方法に関するものである。
(ロ)従来の技術 第5図は従来例に係る三重拡散ドレインnチャネルMO
Sトランジスタの製造方法を説明する断面図である。
Sトランジスタの製造方法を説明する断面図である。
同図Aに示すように、P型Si基板(1)上に形成され
たポリSiゲート電極(4)およびサイドウォールSiO2膜
(3)をマスクとして、AS +(ヒ素イオン),P+(リンイ
オン),B+(ボロンイオン)をSi基板(1)の表面に対
してほぼ垂直に打込む。
たポリSiゲート電極(4)およびサイドウォールSiO2膜
(3)をマスクとして、AS +(ヒ素イオン),P+(リンイ
オン),B+(ボロンイオン)をSi基板(1)の表面に対
してほぼ垂直に打込む。
次に同図Bに示すように、熱処理を施すことによって
各イオンを活性化し、所定の深さまで拡散する。(5)
は、主としてヒ素イオンによる高濃度のN+型領域であ
り、図示していないソース・ドレイン電極との間でオー
ミック・コンタクトを得るためのものである。(7)は
リンイオンによる低濃度のN型領域であり、ホットエレ
クトロン対策のためN+型領域(5)よりも深くなるよう
に形成されている。(6)はボロンイオンによるP型領
域であり、ソース・ドレイン間のパンチスルー電圧を上
げるためのものである。
各イオンを活性化し、所定の深さまで拡散する。(5)
は、主としてヒ素イオンによる高濃度のN+型領域であ
り、図示していないソース・ドレイン電極との間でオー
ミック・コンタクトを得るためのものである。(7)は
リンイオンによる低濃度のN型領域であり、ホットエレ
クトロン対策のためN+型領域(5)よりも深くなるよう
に形成されている。(6)はボロンイオンによるP型領
域であり、ソース・ドレイン間のパンチスルー電圧を上
げるためのものである。
(ハ)発明が解決しようとする課題 ところで、P型領域(6)はソース・ドレイン間のパ
ンチスルー電圧向上のために設けられているので、パン
チスルー電圧が最大となるように横方向の拡散を制御し
ている。すなわち、下方向の拡散の深さはあまり考慮さ
れていない。
ンチスルー電圧向上のために設けられているので、パン
チスルー電圧が最大となるように横方向の拡散を制御し
ている。すなわち、下方向の拡散の深さはあまり考慮さ
れていない。
このため、Si基板(1)の不純物濃度よりも高いP型
領域(6)のN型領域(7)との間で新たなPN接合が形
成され、接合容量増加によりトランジスタの動作速度が
遅くなるという問題がある。
領域(6)のN型領域(7)との間で新たなPN接合が形
成され、接合容量増加によりトランジスタの動作速度が
遅くなるという問題がある。
本発明はかかる従来の問題に鑑みなされたものであ
り、パンチスルー電圧の向上と接合容量の増加の防止が
可能な半導体装置の製造方法の提供を目的とする。
り、パンチスルー電圧の向上と接合容量の増加の防止が
可能な半導体装置の製造方法の提供を目的とする。
(ニ)課題を解決するための手段 第1図の本発明の原理説明図に示すように、本発明の
半導体装置の製造方法は、半導体基板(8)(例えばP
型Si基板)の面に対してほぼ垂直に、第1の不純物(例
えばヒ素イオン)と第2の不純物(例えばリンイオン)
を注入し、かつ該半導体基板(8)の面に対して斜め
に、第3の不純物(例えばボロンイオン)を注入し、拡
散処理の結果、第1の不純物の深さxj1と第3の不純物
の深さxj3とをほぼ等しくし、第2の不純物の深さxj2を
第1の不純物の深さxj1よりも深くすることを特徴とし
ている。
半導体装置の製造方法は、半導体基板(8)(例えばP
型Si基板)の面に対してほぼ垂直に、第1の不純物(例
えばヒ素イオン)と第2の不純物(例えばリンイオン)
を注入し、かつ該半導体基板(8)の面に対して斜め
に、第3の不純物(例えばボロンイオン)を注入し、拡
散処理の結果、第1の不純物の深さxj1と第3の不純物
の深さxj3とをほぼ等しくし、第2の不純物の深さxj2を
第1の不純物の深さxj1よりも深くすることを特徴とし
ている。
第3の不純物(11)を斜めに注入した結果、該第3の
不純物(11)の拡散の伸びは斜め方向で最も大きくな
り、図のような破線で示す拡散プロファイルとなる。
不純物(11)の拡散の伸びは斜め方向で最も大きくな
り、図のような破線で示す拡散プロファイルとなる。
(ホ)作 用 第2図は本発明の作用を説明する図である。すなわ
ち、本発明によれば、第3の不純物(例えばボロン)を
斜めに注入した結果、この方法では第1のN型不純物領
域(12)を越え、第2のN型不純物領域(13)にまで拡
散する。このようにして、第3のP型不純物領域(14)
を、第1のN型不純物領域(12)の湾曲部のコーナーに
のみ形成することができる。このため、ソース・ドレイ
ン電圧が印加されたときの空乏層の伸びを抑えることが
でき、パンチスルー電圧を向上させることができる。同
時に、第1のN型不純物領域(12)の下端部ではP型不
純物領域が形成されていないので、新たなPN接合が形成
されない。従って従来例にみられる容量増加という問題
を解決することができる。
ち、本発明によれば、第3の不純物(例えばボロン)を
斜めに注入した結果、この方法では第1のN型不純物領
域(12)を越え、第2のN型不純物領域(13)にまで拡
散する。このようにして、第3のP型不純物領域(14)
を、第1のN型不純物領域(12)の湾曲部のコーナーに
のみ形成することができる。このため、ソース・ドレイ
ン電圧が印加されたときの空乏層の伸びを抑えることが
でき、パンチスルー電圧を向上させることができる。同
時に、第1のN型不純物領域(12)の下端部ではP型不
純物領域が形成されていないので、新たなPN接合が形成
されない。従って従来例にみられる容量増加という問題
を解決することができる。
(ヘ)実施例 次に図を参照しながら本発明の実施例について説明す
る。
る。
第3図A〜Cは本発明の実施例に係る半導体装置の製
造方法の説明図である。まず同図Aに示すように、P型
Si基板(15)の上に形成されたポリSiゲート電極(18)
およびサイドウォールSiO2膜(17)を形成した後、ポリ
Siゲート電極(18)およびサイドウォールSiO2膜(17)
をマスクとして、ヒ素イオン,リンイオンをSi基板(1
5)の面に対してほぼ垂直な方向から注入する(同図
B)。このときの注入条件は、例えばヒ素イオンについ
ては、注入エネルギー60KeV,ドーズ量5×1015cm-2で、
リンイオンについては60KeV,1×1014cm-2で行ない、注
入方向はイオン注入チャネリング防止のために少し傾け
(7゜±3゜)で行なう。
造方法の説明図である。まず同図Aに示すように、P型
Si基板(15)の上に形成されたポリSiゲート電極(18)
およびサイドウォールSiO2膜(17)を形成した後、ポリ
Siゲート電極(18)およびサイドウォールSiO2膜(17)
をマスクとして、ヒ素イオン,リンイオンをSi基板(1
5)の面に対してほぼ垂直な方向から注入する(同図
B)。このときの注入条件は、例えばヒ素イオンについ
ては、注入エネルギー60KeV,ドーズ量5×1015cm-2で、
リンイオンについては60KeV,1×1014cm-2で行ない、注
入方向はイオン注入チャネリング防止のために少し傾け
(7゜±3゜)で行なう。
またボロンイオンは80KeV,3×1012cm-2で、注入方向
は30゜傾けて行なう。
は30゜傾けて行なう。
第4図はこのボロンイオンの打込み方向を決め方を一
般的に説明するための断面図であり、(19)は、主とし
てヒ素イオンによって形成される高濃度のN+型領域、
(20)はリンイオンによって形成される低濃度のN型領
域である。またxj1はN+型領域の下方向に拡散する距
離、A点はN+型領域(19)の拡散下端を横に延長してN
型領域(19)の拡散端と交わる点、B点はサイドウォー
ルの端部を通ってSi基板(8)の面に垂直に立つ線Q
が、Si基板(8)の表面と交わる点である。そしてRPは
A点とB点との距離、dは点Aと線Qとの間の距離であ
る。なおxj2はN型領域(20)の下方向に拡散する距
離、iはボロンイオン注入方向とQ線とのなす角(入射
角)である。
般的に説明するための断面図であり、(19)は、主とし
てヒ素イオンによって形成される高濃度のN+型領域、
(20)はリンイオンによって形成される低濃度のN型領
域である。またxj1はN+型領域の下方向に拡散する距
離、A点はN+型領域(19)の拡散下端を横に延長してN
型領域(19)の拡散端と交わる点、B点はサイドウォー
ルの端部を通ってSi基板(8)の面に垂直に立つ線Q
が、Si基板(8)の表面と交わる点である。そしてRPは
A点とB点との距離、dは点Aと線Qとの間の距離であ
る。なおxj2はN型領域(20)の下方向に拡散する距
離、iはボロンイオン注入方向とQ線とのなす角(入射
角)である。
ボロンイオンの注入方向は次のようにして求めること
ができる。
ができる。
N型領域(19),(20)の不純物プロファイルは不純
物イオンの注入条件、および拡散条件によって定まるか
ら、xj1,dが得られる。これによってtani=d/xj1からボ
ロンの注入方向が定まる。またボロンの熱処理後の拡散
距離RPは、 によって求まるから、これによってボロンイオンの注入
条件(ドーズ量,エネルギー)を定めればよい。
物イオンの注入条件、および拡散条件によって定まるか
ら、xj1,dが得られる。これによってtani=d/xj1からボ
ロンの注入方向が定まる。またボロンの熱処理後の拡散
距離RPは、 によって求まるから、これによってボロンイオンの注入
条件(ドーズ量,エネルギー)を定めればよい。
その後、N2ガス,950℃,50分で熱処理を施して注入イ
オンの拡散を行なうと、同図Cに示すように、N+型領域
(19)(xj1=0.2μm),N型領域(20)(xj2=0.25μ
m)が得られる。そしてP型領域(21)がN型領域(2
0)の湾曲部に形成される。
オンの拡散を行なうと、同図Cに示すように、N+型領域
(19)(xj1=0.2μm),N型領域(20)(xj2=0.25μ
m)が得られる。そしてP型領域(21)がN型領域(2
0)の湾曲部に形成される。
このように本発明の実施例によれば、N型領域(20)
(ソース・ドレイン)の湾曲部にのみP型領域(21)が
形成されるので、ソース・ドレイン間のパンチスルー電
圧を向上させながら、ソース・ドレインでのPN接合容量
の増加を抑えてトランジスタの動作速度のスピードアッ
プを図ることができる。
(ソース・ドレイン)の湾曲部にのみP型領域(21)が
形成されるので、ソース・ドレイン間のパンチスルー電
圧を向上させながら、ソース・ドレインでのPN接合容量
の増加を抑えてトランジスタの動作速度のスピードアッ
プを図ることができる。
(ト)発明の効果 以上説明したように、本発明によればボロンイオンを
斜めに注入することにより、N型領域(19)の湾曲部の
コーナーにのみ形成することができる。
斜めに注入することにより、N型領域(19)の湾曲部の
コーナーにのみ形成することができる。
このため、ソース・ドレイン間に電圧を印加したとき
に生成する空乏層の延びを抑え、ソース・ドレイン間の
パンチスルー電圧を向上させることができる。
に生成する空乏層の延びを抑え、ソース・ドレイン間の
パンチスルー電圧を向上させることができる。
また、N型領域(20)の下端部の外側には、P型領域
が形成されないので、PN接合容量の増加も防止できる。
このため、従来に比べてトランジスタの動作速度のスピ
ードアップを図ることができる。
が形成されないので、PN接合容量の増加も防止できる。
このため、従来に比べてトランジスタの動作速度のスピ
ードアップを図ることができる。
第1図は本発明の原理を説明する断面図、第2図は本発
明の作用を説明する断面図、第3図A〜Cは本発明の実
施例を説明する断面図、第4図はボロンイオンの注入方
向を説明する断面図、第5図A,Bは従来例を説明する断
面図である。
明の作用を説明する断面図、第3図A〜Cは本発明の実
施例を説明する断面図、第4図はボロンイオンの注入方
向を説明する断面図、第5図A,Bは従来例を説明する断
面図である。
Claims (2)
- 【請求項1】ゲート電極部をマスクにして不純物を注入
して自己整合的にソース・ドレインを形成する半導体装
置の製造方法において、 一導電型の半導体基板面に対してほぼ垂直な方向から反
対導電型の第1,第2の不純物をそれぞれ注入し、かつ該
半導体基板面に対して斜め方向から一導電型の第3の不
純物を注入し、 熱処理後、前記第1の不純物の下方向の拡散の深さと前
記第3の不純物の下方向の拡散の深さをほぼ等しくし、
前記第2の不純物の下方向の拡散の深さをそれよりも深
くすることを特徴とする半導体装置の製造方法。 - 【請求項2】前記第1,第2の不純物としてヒ素、リンを
用い、前記第3の不純物としてボロンを用いることを特
徴とする請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1119107A JP2562688B2 (ja) | 1989-05-12 | 1989-05-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1119107A JP2562688B2 (ja) | 1989-05-12 | 1989-05-12 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02298023A JPH02298023A (ja) | 1990-12-10 |
JP2562688B2 true JP2562688B2 (ja) | 1996-12-11 |
Family
ID=14753085
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1119107A Expired - Lifetime JP2562688B2 (ja) | 1989-05-12 | 1989-05-12 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2562688B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5306655A (en) * | 1990-07-24 | 1994-04-26 | Matsushita Electric Industrial Co., Ltd. | Structure and method of manufacture for MOS field effect transistor having lightly doped drain and source diffusion regions |
JPH04206933A (ja) * | 1990-11-30 | 1992-07-28 | Nec Corp | 半導体装置 |
US5759901A (en) * | 1995-04-06 | 1998-06-02 | Vlsi Technology, Inc. | Fabrication method for sub-half micron CMOS transistor |
US6346439B1 (en) * | 1996-07-09 | 2002-02-12 | Micron Technology, Inc. | Semiconductor transistor devices and methods for forming semiconductor transistor devices |
US5849615A (en) * | 1996-02-22 | 1998-12-15 | Micron Technology, Inc. | Semiconductor processing method of fabricating field effect transistors |
US6306712B1 (en) * | 1997-12-05 | 2001-10-23 | Texas Instruments Incorporated | Sidewall process and method of implantation for improved CMOS with benefit of low CGD, improved doping profiles, and insensitivity to chemical processing |
KR100511897B1 (ko) * | 1999-06-24 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
-
1989
- 1989-05-12 JP JP1119107A patent/JP2562688B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02298023A (ja) | 1990-12-10 |
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