JP2562131B2 - マトリツクスパネル表示装置 - Google Patents
マトリツクスパネル表示装置Info
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- JP2562131B2 JP2562131B2 JP61060829A JP6082986A JP2562131B2 JP 2562131 B2 JP2562131 B2 JP 2562131B2 JP 61060829 A JP61060829 A JP 61060829A JP 6082986 A JP6082986 A JP 6082986A JP 2562131 B2 JP2562131 B2 JP 2562131B2
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Description
【発明の詳細な説明】 〔概要〕 本発明はマトリックスパネル表示装置の信号線と走査
線の交点に配する駆動用薄膜トランジスタとしてn型エ
ンハンスメントとp型エンハンスメントを各々1個計2
個設けることによってマトリックスパネルを高密度化し
た場合のマトリックス配線による画素占有率の低下と引
出し線接続時の困難さを解決するようにしたもので配線
密度を大幅に減少させることが出来るマトリックスパネ
ルを得るにある。
線の交点に配する駆動用薄膜トランジスタとしてn型エ
ンハンスメントとp型エンハンスメントを各々1個計2
個設けることによってマトリックスパネルを高密度化し
た場合のマトリックス配線による画素占有率の低下と引
出し線接続時の困難さを解決するようにしたもので配線
密度を大幅に減少させることが出来るマトリックスパネ
ルを得るにある。
本発明はマトリックスパネルに係り,特にマトリック
ス配線の密度を減少させるようにした薄膜トランジスタ
のマトリックス配置に関する。
ス配線の密度を減少させるようにした薄膜トランジスタ
のマトリックス配置に関する。
マトリックスパネルとして液晶を用いて薄膜トランジ
スタでアクティブ駆動する最近の液晶ディスプレイは走
査線数は増大し、表示品質を向上させるためにセルピッ
チは縮小される傾向にある。このためマトリックス配線
密度が大きくなり画素としてのセルが占める割合が低下
する問題があり、更に配線引出部も小さくなって接続が
難しくなる等の問題があり、これらの問題を解決するた
めの解決法が要求されていた。
スタでアクティブ駆動する最近の液晶ディスプレイは走
査線数は増大し、表示品質を向上させるためにセルピッ
チは縮小される傾向にある。このためマトリックス配線
密度が大きくなり画素としてのセルが占める割合が低下
する問題があり、更に配線引出部も小さくなって接続が
難しくなる等の問題があり、これらの問題を解決するた
めの解決法が要求されていた。
従来のマトリックスパネルの等価回路を第5図に、画
素(セル)の平面図を第6図に、更に第6図のA−A′
断面図を第7図に示す。第5図に於いて1はマトリック
スパネルを示すもので、2は信号線、3は走査線でこれ
ら信号線と走査線をマトリックス構成し、走査線3と信
号線2の端末部に走査電極5と信号電極4を設け、交点
には薄膜トランジスタ(TFT)6と表示電極7を有し、T
FT6のゲートは各々走査線3に接続され、信号線2はド
レイン電極11に接続されている。更にソースは表示電極
7に接続され、該表示電極7の他端は液晶セル71即ち液
晶層の容量を介して接地されている。
素(セル)の平面図を第6図に、更に第6図のA−A′
断面図を第7図に示す。第5図に於いて1はマトリック
スパネルを示すもので、2は信号線、3は走査線でこれ
ら信号線と走査線をマトリックス構成し、走査線3と信
号線2の端末部に走査電極5と信号電極4を設け、交点
には薄膜トランジスタ(TFT)6と表示電極7を有し、T
FT6のゲートは各々走査線3に接続され、信号線2はド
レイン電極11に接続されている。更にソースは表示電極
7に接続され、該表示電極7の他端は液晶セル71即ち液
晶層の容量を介して接地されている。
第6図は1画素の平面図であり、a−Si:H層(水素化
アモルファス−シリコン層)等の半導体層10の形成され
た領域の下側に第7図に示す様に絶縁層12を介してゲー
ト電極8があり、該ゲート電極8は走査線3から延設さ
れて、信号線2と平行に形成され、ドレイン電極11も信
号線2から延設されて形成されている。13はガラス基板
であり、絶縁層12上には表示電極7が構成され、半導体
層10上にはソース及びドレイン電極9、11が設けられて
TFT6が構成されている。
アモルファス−シリコン層)等の半導体層10の形成され
た領域の下側に第7図に示す様に絶縁層12を介してゲー
ト電極8があり、該ゲート電極8は走査線3から延設さ
れて、信号線2と平行に形成され、ドレイン電極11も信
号線2から延設されて形成されている。13はガラス基板
であり、絶縁層12上には表示電極7が構成され、半導体
層10上にはソース及びドレイン電極9、11が設けられて
TFT6が構成されている。
上記TFTの半導体層10(材料によって膜厚が異なる)
には水素化アモルファスシリコン(a−Si:H)、ポリシ
リコン、CdSs、Te等が用いられ絶縁層12はシリコン窒化
膜などが用いられる。14aはガラス基板13の反対面に配
設した偏光板であり、表示電極7とソース・ドレイン電
極9、11上にはポリイミド等の配向膜15aを介して液晶1
6を設け、更に配向膜15bを配して、対向電極17をパター
ニングして、カラーフィルタ18としてはホトリソグラフ
ィ等で染色によって、R、G、B(赤、緑、青)色をモ
ザイク状にし、積層し、ガラス基板19上に更に偏光板14
bが配されて、カラー用のLCD(Liquidcrystal displa
y)パネルが得られる。
には水素化アモルファスシリコン(a−Si:H)、ポリシ
リコン、CdSs、Te等が用いられ絶縁層12はシリコン窒化
膜などが用いられる。14aはガラス基板13の反対面に配
設した偏光板であり、表示電極7とソース・ドレイン電
極9、11上にはポリイミド等の配向膜15aを介して液晶1
6を設け、更に配向膜15bを配して、対向電極17をパター
ニングして、カラーフィルタ18としてはホトリソグラフ
ィ等で染色によって、R、G、B(赤、緑、青)色をモ
ザイク状にし、積層し、ガラス基板19上に更に偏光板14
bが配されて、カラー用のLCD(Liquidcrystal displa
y)パネルが得られる。
上記従来構成によるマトリックスパネルは信号線と走
査線の交点に1つのTFTと1表示画素を形成する表示電
極をセットで設けた場合であるが、半導体層10をポリシ
リコン膜としたものではTFTを2個直列にしたダブルゲ
ート型のものも提案されている。又、半導体層10は不純
物をドープしていないので、ソース・ドレイン領域をp
型或いはn型とすればpチャンネル、nチャンネル、或
いはエンハンスメント型、デプレッション型等のいずれ
のトランジスタも実現出来る。然し、原則的には1つの
TFTと1つの表示電極が信号線に対してはセットとなっ
ているために表示電極7部分を高密度化して行くと信号
線2や走査線3或いはTFT6が占有する面積が大きくな
り、画素、即ち、表示電極7部分の占有率が低下し、更
に信号電極4や走査電極5のピッチが細かくなって外部
回路との接続が困難となる欠点を有する。
査線の交点に1つのTFTと1表示画素を形成する表示電
極をセットで設けた場合であるが、半導体層10をポリシ
リコン膜としたものではTFTを2個直列にしたダブルゲ
ート型のものも提案されている。又、半導体層10は不純
物をドープしていないので、ソース・ドレイン領域をp
型或いはn型とすればpチャンネル、nチャンネル、或
いはエンハンスメント型、デプレッション型等のいずれ
のトランジスタも実現出来る。然し、原則的には1つの
TFTと1つの表示電極が信号線に対してはセットとなっ
ているために表示電極7部分を高密度化して行くと信号
線2や走査線3或いはTFT6が占有する面積が大きくな
り、画素、即ち、表示電極7部分の占有率が低下し、更
に信号電極4や走査電極5のピッチが細かくなって外部
回路との接続が困難となる欠点を有する。
本発明は以上の欠点に鑑みなされたもので、マトリッ
クスの1つの交点に2個のp、nチャンネルTFTを設け
ることで信号線あるいは走査線の占有する面積を小さく
する様にしたマトリックスパネルを得ることを目的とす
る。
クスの1つの交点に2個のp、nチャンネルTFTを設け
ることで信号線あるいは走査線の占有する面積を小さく
する様にしたマトリックスパネルを得ることを目的とす
る。
第1図(a)〜(c)は、本発明の原理説明図であ
る。本発明は、マトリックス状に配置された複数の信号
線及び走査線と、所定の該信号線にドレインが接続さ
れ、所定の該走査線にゲートが接続されたn型トランジ
スタと、該n型トランジスタに接続されている該信号線
及び該走査線にドレイン及びゲートがそれぞれ接続され
たp型トランジスタと、該n型トランジスタのソースに
接続された第1の表示電極と、該p型トランジスタのソ
ースに接続された第2の表示電極とを有することを特徴
とする。尚、第1図(a)〜(c)で第5図と同一部分
には同一符号を付して重複説明を省略する。また、第1
図(a),(b),(c)においては、液晶容量の記述
を省略している(すなわち、TFTマトリックス基板側の
みの回路を示す)。本実施例では、第1図(a)に示す
ように、信号線2と走査線3の交点に於いてpチャンネ
ルエンハンスメント型TFT6pとnチャンネルエンハンス
メント型TFT6nとをドレインを共通にして、それぞれ1
個づつ設ける様になす。即ち、1本の走査線3に対して
はp、nチャンネルエンハンスメント型TFTの各ゲート
を共通接続し、1本の信号線2に対しては各ドレインを
共通接続している。
る。本発明は、マトリックス状に配置された複数の信号
線及び走査線と、所定の該信号線にドレインが接続さ
れ、所定の該走査線にゲートが接続されたn型トランジ
スタと、該n型トランジスタに接続されている該信号線
及び該走査線にドレイン及びゲートがそれぞれ接続され
たp型トランジスタと、該n型トランジスタのソースに
接続された第1の表示電極と、該p型トランジスタのソ
ースに接続された第2の表示電極とを有することを特徴
とする。尚、第1図(a)〜(c)で第5図と同一部分
には同一符号を付して重複説明を省略する。また、第1
図(a),(b),(c)においては、液晶容量の記述
を省略している(すなわち、TFTマトリックス基板側の
みの回路を示す)。本実施例では、第1図(a)に示す
ように、信号線2と走査線3の交点に於いてpチャンネ
ルエンハンスメント型TFT6pとnチャンネルエンハンス
メント型TFT6nとをドレインを共通にして、それぞれ1
個づつ設ける様になす。即ち、1本の走査線3に対して
はp、nチャンネルエンハンスメント型TFTの各ゲート
を共通接続し、1本の信号線2に対しては各ドレインを
共通接続している。
なお、一対のTFT、6p、6nの配置は、第1図(a)の
ように、信号線2を挟んで近接して設けてもよく、第1
図(b)のように、走査線3を挟んで近接して設けても
よく、更に、第1図(c)のように、信号線2と走査線
3との交点に関して対角線上に設けてもよい。
ように、信号線2を挟んで近接して設けてもよく、第1
図(b)のように、走査線3を挟んで近接して設けても
よく、更に、第1図(c)のように、信号線2と走査線
3との交点に関して対角線上に設けてもよい。
本発明の上記構成のマトリックスパネルにおいては各
走査線3のフレーム周期Tの開始時に加えるゲート信号
VGの正のパルス20(第2図(a)参照)によってnチャ
ンネルエンハンスメント型TFT(n型TFT)6nが「オン」
状態となされ、該ゲート信号VGの負のパルス21によって
(第2図(a)参照)pチャンネルエンハンスメント型
TFT(p型TFT)6pが「オン」状態となる。上記正・負の
パルス20,21は、1選択時間tの間に連続して発生させ
る。
走査線3のフレーム周期Tの開始時に加えるゲート信号
VGの正のパルス20(第2図(a)参照)によってnチャ
ンネルエンハンスメント型TFT(n型TFT)6nが「オン」
状態となされ、該ゲート信号VGの負のパルス21によって
(第2図(a)参照)pチャンネルエンハンスメント型
TFT(p型TFT)6pが「オン」状態となる。上記正・負の
パルス20,21は、1選択時間tの間に連続して発生させ
る。
或いは第2図(b)に示すようにフレーム周期Tの前
半のT/2の間にまず全てのn型TFT6nを順次選択し、フレ
ーム周期Tの後半のT/2の間に全てのp型TFT6pを順次選
択するように駆動してもよい。
半のT/2の間にまず全てのn型TFT6nを順次選択し、フレ
ーム周期Tの後半のT/2の間に全てのp型TFT6pを順次選
択するように駆動してもよい。
非選択の場合は、ゲート信号VGを零Vとすればよい。
このように、n型TFT6nは正の電圧、p型はTFT6pは負の
電圧がゲートGに印加されることにより導通する。
このように、n型TFT6nは正の電圧、p型はTFT6pは負の
電圧がゲートGに印加されることにより導通する。
尚、図2(a),(b)において、Vs1,Vs2は、それ
ぞれn型用の表示電極7n、p型用の表示電極7pに印加さ
れる電圧値を示している。
ぞれn型用の表示電極7n、p型用の表示電極7pに印加さ
れる電圧値を示している。
信号線2に与えられるドレイン電圧VDも第2図(a)
のVDで示す様に走査線3に与えられるゲート信号VGに対
応したタイミングでp及びnチャンネルエンハンスメン
ト型TFT6p,6nの時分割駆動が行われる。
のVDで示す様に走査線3に与えられるゲート信号VGに対
応したタイミングでp及びnチャンネルエンハンスメン
ト型TFT6p,6nの時分割駆動が行われる。
その結果n、pチャンネルエンハンスメント型TFT6n,
6pに接続されているn及びp型用の表示電極7n、7pは第
2図(a)のVS1、VS2に示す様に1周期Tの間「オン」
状態が液晶のCR時定数で保持されて選択状態を維持す
る。
6pに接続されているn及びp型用の表示電極7n、7pは第
2図(a)のVS1、VS2に示す様に1周期Tの間「オン」
状態が液晶のCR時定数で保持されて選択状態を維持す
る。
以下、本発明の1実施例の構成を第3図及び第4図に
示す。第3図は本発明のマトリックスパネルの1画素分
の拡大平面図であり、第4図は第3図のB−B′断面図
を示すものである。
示す。第3図は本発明のマトリックスパネルの1画素分
の拡大平面図であり、第4図は第3図のB−B′断面図
を示すものである。
第3図及び第4図において第6図及び第7図と同一部
分には同一符号を付して重複説明を省略する。本実施例
では、走査線3と信号線2の交点を挟んで走査線3から
信号線2に平行に2つのゲート電極8n、8pを延設し、そ
れぞれをnチャンネルエンハンスメント型TFT及びpチ
ャンネルエンハンスメント型TFTのゲート電極8n、8pと
する。これらゲート電極8n、8pは第4図に示す様にガラ
ス基板13上にCr、M0、Ta等をパターニングして形成され
る。走査線3も上記と同様材料を用いてパターニングよ
り形成される。
分には同一符号を付して重複説明を省略する。本実施例
では、走査線3と信号線2の交点を挟んで走査線3から
信号線2に平行に2つのゲート電極8n、8pを延設し、そ
れぞれをnチャンネルエンハンスメント型TFT及びpチ
ャンネルエンハンスメント型TFTのゲート電極8n、8pと
する。これらゲート電極8n、8pは第4図に示す様にガラ
ス基板13上にCr、M0、Ta等をパターニングして形成され
る。走査線3も上記と同様材料を用いてパターニングよ
り形成される。
次いでグロー放電分解法等で水素化窒素シリコン(Si
N:H)等からなるゲートの絶縁層12を堆積させる。次に
nチャンネルエンハンスメント型TFT及びpチャンネル
エンハンスメント型TFT(以下n型TFT、p型TFTと記
す)の活性部となる半導体層10n、10pをa−Si:H(水素
化アモルファスシリコン)によってプラズマCVDで堆積
させる。n型及びp型TFTを形成するために半導体層10
n、10pを島状に残して置く。次にn型TFT6nのソース及
びドレインを構成するために島状の半導体層10nにn+a−
Si層22n、23nを形成し、更にn+a−Si層22n、23nの上にT
i/Al層を蒸着してソース用電極層24nとドレイン用の電
極層25nを積層形成し、全体としてソース電極9nとドレ
イン電極11nを形成する。
N:H)等からなるゲートの絶縁層12を堆積させる。次に
nチャンネルエンハンスメント型TFT及びpチャンネル
エンハンスメント型TFT(以下n型TFT、p型TFTと記
す)の活性部となる半導体層10n、10pをa−Si:H(水素
化アモルファスシリコン)によってプラズマCVDで堆積
させる。n型及びp型TFTを形成するために半導体層10
n、10pを島状に残して置く。次にn型TFT6nのソース及
びドレインを構成するために島状の半導体層10nにn+a−
Si層22n、23nを形成し、更にn+a−Si層22n、23nの上にT
i/Al層を蒸着してソース用電極層24nとドレイン用の電
極層25nを積層形成し、全体としてソース電極9nとドレ
イン電極11nを形成する。
又、p型TFT6pのソース及びドレインを構成するため
に島状の半導体層10pにn-a−Si層22p、23pを形成し、更
にn-a−Si層の上にTi/Al層を蒸着してソース用電極層24
pとドレイン用の電極層25pを積層形成し、全体としてソ
ース電極9pとドレイン電極11pを形成する。
に島状の半導体層10pにn-a−Si層22p、23pを形成し、更
にn-a−Si層の上にTi/Al層を蒸着してソース用電極層24
pとドレイン用の電極層25pを積層形成し、全体としてソ
ース電極9pとドレイン電極11pを形成する。
n型TFT6nとp型TFT6pのドレイン間にはゲートの絶縁
層12上に信号線2がCr/Al等を用いて、ドレイン電極11
n、11pの上面の一部にオーバーラップするように形成さ
れている。また、ITO等の透明電極で構成したn型及び
p型TFT用の表示電極7n、7pがソース電極9n,9pの一部に
オーバーラップされて形成され、電気的に接続されてい
る。これらTFT6n,6p及び表示電極7n,7p上にポリイミド
等の配向膜15aを設け、該配向膜15aともう1つの配向膜
15bとの間に液晶16を注入するなどして、第6図及び第
7図と同様にしてマトリックスパネルを構成する。上記
構成にするとドレインバスラインとなる同一の信号線2
を介して電荷が供給される表示電極7n,7pとの間隔d1は4
0μm程度の幅が必要となるのに対し、1本の信号線2
が間引かれた表示電極7pと7n間の間隔d2は10μmと略々
1/4とすることが出来る。
層12上に信号線2がCr/Al等を用いて、ドレイン電極11
n、11pの上面の一部にオーバーラップするように形成さ
れている。また、ITO等の透明電極で構成したn型及び
p型TFT用の表示電極7n、7pがソース電極9n,9pの一部に
オーバーラップされて形成され、電気的に接続されてい
る。これらTFT6n,6p及び表示電極7n,7p上にポリイミド
等の配向膜15aを設け、該配向膜15aともう1つの配向膜
15bとの間に液晶16を注入するなどして、第6図及び第
7図と同様にしてマトリックスパネルを構成する。上記
構成にするとドレインバスラインとなる同一の信号線2
を介して電荷が供給される表示電極7n,7pとの間隔d1は4
0μm程度の幅が必要となるのに対し、1本の信号線2
が間引かれた表示電極7pと7n間の間隔d2は10μmと略々
1/4とすることが出来る。
本発明は以上の如く構成させたので、高密度画素構成
の薄膜トランジスタマトリックスパネルとしても信号線
1本と走査線1本で2つのp及びn型TFTを1フレーム
表示期間中にそれぞれ1回づつ時分割駆動出来る。ま
た、信号線間ピッチ或いは走査線間ピッチを広く出来る
ので画素占有率を高めることが出来ると共に、引出線ピ
ッチが大きく出来るために周辺回路との接続も容易にな
り、表示品質の高いマトリックスパネルが得られる。
又、第3図に示した様に表示手段R、G、Bを矩形状に
3個並べてほぼ正方形となるカラーの1ドット分とする
時の画素占有率は極めて大きくなる特徴を有する。
の薄膜トランジスタマトリックスパネルとしても信号線
1本と走査線1本で2つのp及びn型TFTを1フレーム
表示期間中にそれぞれ1回づつ時分割駆動出来る。ま
た、信号線間ピッチ或いは走査線間ピッチを広く出来る
ので画素占有率を高めることが出来ると共に、引出線ピ
ッチが大きく出来るために周辺回路との接続も容易にな
り、表示品質の高いマトリックスパネルが得られる。
又、第3図に示した様に表示手段R、G、Bを矩形状に
3個並べてほぼ正方形となるカラーの1ドット分とする
時の画素占有率は極めて大きくなる特徴を有する。
第1図(a)〜(c)は、本発明のマトリックスパネル
の原理図を示す等価回路、 第2図(a)、(b)は、第1図(a)に示した本発明
の実施例の動作波形図、 第3図は、本発明のマトリックスパネルの1表示電極部
分の拡大平面図、 第4図は、第3図のB−B′断面矢視図、 第5図は、従来のマトリックスパネルの原理的等価回
路、 第6図は、第5図の1表示電極部分の拡大平面図、 第7図は、第6図のA−A′断面図である。 1……マトリックスパネル、 2……信号線、 3……走査線、 4……信号電極、 5……走査電極、 6、6n、6p……TFT、 7、7n、7p……表示電極、 8、8n、8p……ゲート電極、 9、9n、9p……ソース電極、 11、11n、11p……ドレイン電極。 12……絶縁層、 13……ガラス基板、 14……偏光板、 15a,15b……配向膜、 16……液晶、 17……対向電極、 18……カラーフィルタ、 19……ガラス基板、 20……正のパルス、 21……負のパルス、 22n,22n……n+a−Si層、 22p,23p……n-a−Si層、 24,24p……ソース用電極、 25n,25p……ドレイン用電極層、
の原理図を示す等価回路、 第2図(a)、(b)は、第1図(a)に示した本発明
の実施例の動作波形図、 第3図は、本発明のマトリックスパネルの1表示電極部
分の拡大平面図、 第4図は、第3図のB−B′断面矢視図、 第5図は、従来のマトリックスパネルの原理的等価回
路、 第6図は、第5図の1表示電極部分の拡大平面図、 第7図は、第6図のA−A′断面図である。 1……マトリックスパネル、 2……信号線、 3……走査線、 4……信号電極、 5……走査電極、 6、6n、6p……TFT、 7、7n、7p……表示電極、 8、8n、8p……ゲート電極、 9、9n、9p……ソース電極、 11、11n、11p……ドレイン電極。 12……絶縁層、 13……ガラス基板、 14……偏光板、 15a,15b……配向膜、 16……液晶、 17……対向電極、 18……カラーフィルタ、 19……ガラス基板、 20……正のパルス、 21……負のパルス、 22n,22n……n+a−Si層、 22p,23p……n-a−Si層、 24,24p……ソース用電極、 25n,25p……ドレイン用電極層、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 友孝 川崎市中原区上小田中1015番地 富士通 株式会社内 (56)参考文献 特開 昭57−120992(JP,A) 特開 昭59−9636(JP,A) 特開 昭59−100487(JP,A) 特開 昭60−90378(JP,A)
Claims (1)
- 【請求項1】マトリックス状に配置された複数の信号線
及び走査線の交点に配した薄膜トランジスタでアクティ
ブ駆動させて液晶表示を行うマトリックスパネル表示装
置において、 所定の該信号線にドレインが接続され、所定の該走査線
にゲートが接続されたn型トランジスタと、該n型トラ
ンジスタに接続されている該信号線及び該走査線にドレ
イン及びゲートがそれぞれ接続されたp型トランジスタ
と、該n型トランジスタのソースに接続された第1の表
示電極と、該p型トランジスタのソースに接続された第
2の表示電極とを有することを特徴とするマトリックス
パネル表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61060829A JP2562131B2 (ja) | 1986-03-20 | 1986-03-20 | マトリツクスパネル表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61060829A JP2562131B2 (ja) | 1986-03-20 | 1986-03-20 | マトリツクスパネル表示装置 |
Publications (2)
Publication Number | Publication Date |
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-
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- 1986-03-20 JP JP61060829A patent/JP2562131B2/ja not_active Expired - Lifetime
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JPS62218987A (ja) | 1987-09-26 |
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