JPH02208787A - フアジイ演算回路および該回路を用いたファジイ計算機 - Google Patents
フアジイ演算回路および該回路を用いたファジイ計算機Info
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- JPH02208787A JPH02208787A JP1028697A JP2869789A JPH02208787A JP H02208787 A JPH02208787 A JP H02208787A JP 1028697 A JP1028697 A JP 1028697A JP 2869789 A JP2869789 A JP 2869789A JP H02208787 A JPH02208787 A JP H02208787A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N7/00—Computing arrangements based on specific mathematical models
- G06N7/02—Computing arrangements based on specific mathematical models using fuzzy logic
- G06N7/04—Physical realisation
- G06N7/043—Analogue or partially analogue implementation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は電荷転送デバイス素子(COD ) ’e用い
たファジィ演算回路、特K CODが有する優れた性質
を利用して高速ファジィ演算が行ないうるファジィ演算
回路および該演算回路を用いたファジィ計算機に関する
ものである。
たファジィ演算回路、特K CODが有する優れた性質
を利用して高速ファジィ演算が行ないうるファジィ演算
回路および該演算回路を用いたファジィ計算機に関する
ものである。
(ロ)従来の技術
1965年、米国カルフォルニア大学のザブ−(L、
A zadeh )教授によりファジィ理論と応用に
ついて「ジャーナル・オブ・インフォーメーション・ア
ンド・コントロールJ Ic発表すして以来、幾多の経
緯を辿った後、今日においてはその優れた性質が見直さ
れてファジィ理論を応用し念ファジィ制御・ファジィ計
算機、ファジィ人工頭脳における実用面の研究と開発が
活発になってきている。
A zadeh )教授によりファジィ理論と応用に
ついて「ジャーナル・オブ・インフォーメーション・ア
ンド・コントロールJ Ic発表すして以来、幾多の経
緯を辿った後、今日においてはその優れた性質が見直さ
れてファジィ理論を応用し念ファジィ制御・ファジィ計
算機、ファジィ人工頭脳における実用面の研究と開発が
活発になってきている。
ファジィ制御は、特定分野の熟練者(エキスパート)が
長年の経験から得たカン(勘)など、人間の感覚や言葉
のもつあいまいさ(曖昧さ)を定量化し処理するために
、制御アルゴリズムf i f w then (もし
・・・・・・ならば、〜せよ)形式(ファジィ制御ルー
ル)で表現し、ファジィ推論を用いて計算機にその実行
をなさしめるものでおる。
長年の経験から得たカン(勘)など、人間の感覚や言葉
のもつあいまいさ(曖昧さ)を定量化し処理するために
、制御アルゴリズムf i f w then (もし
・・・・・・ならば、〜せよ)形式(ファジィ制御ルー
ル)で表現し、ファジィ推論を用いて計算機にその実行
をなさしめるものでおる。
すなわち、例えば速度について「ゆっくり」、「中位の
スピード」、「早く」などに対応するあいまいな言語情
報を各メンバーシップ関数で表わし、i f−then
形式の各7アジイルールに対して、1つの事実を照合し
て凡その合致度を調べ、前記ルールの前件部ifの合致
度によって、後件部thenのメンバーシップ関数を切
りとり、各推論結果を得てから、該あいまいな情報から
なる全推論結果から核心(エツセンス)を抽出(これを
デ7アジフイケーションと称する)する。なお、デ7ア
ジフイケーション方法は、いろいろ提案されているが重
心法が最も多く用いられているのが実情である。
スピード」、「早く」などに対応するあいまいな言語情
報を各メンバーシップ関数で表わし、i f−then
形式の各7アジイルールに対して、1つの事実を照合し
て凡その合致度を調べ、前記ルールの前件部ifの合致
度によって、後件部thenのメンバーシップ関数を切
りとり、各推論結果を得てから、該あいまいな情報から
なる全推論結果から核心(エツセンス)を抽出(これを
デ7アジフイケーションと称する)する。なお、デ7ア
ジフイケーション方法は、いろいろ提案されているが重
心法が最も多く用いられているのが実情である。
次に、ファジィ推論を実行する計算機(ここでこれを仮
に7アジイ計算機と称する)というものについて考えて
みる。従来のディジタル計算機の取扱う情報は全て2元
情報(0,10組合わせのバイナリ−ワード〕で表わさ
れた明確な情報であるが、ファジィ計算機はあいまいな
言語情報ごとにメンバーシップ関数で特定され次情報を
取扱い、処理すべきワード(仮にこれをファジィワード
と称する)は、各メンバーシップ関数についてOから1
までのグレードにおいて、0.α1.0.2.0.5・
・・などの少数で表わされた多数の情報を処理しなけれ
ばならない。
に7アジイ計算機と称する)というものについて考えて
みる。従来のディジタル計算機の取扱う情報は全て2元
情報(0,10組合わせのバイナリ−ワード〕で表わさ
れた明確な情報であるが、ファジィ計算機はあいまいな
言語情報ごとにメンバーシップ関数で特定され次情報を
取扱い、処理すべきワード(仮にこれをファジィワード
と称する)は、各メンバーシップ関数についてOから1
までのグレードにおいて、0.α1.0.2.0.5・
・・などの少数で表わされた多数の情報を処理しなけれ
ばならない。
ファジィ計算機においては、「ゆつ<シ」だの「もつと
早く」だのというあいまいな言語情報を扱うと言っても
、ファジィ計算機内のファジィ論理回路で実行される推
論の「事実」(入力情報)と出力情報は確定し念値(例
えば15℃であるとか、5■であるとか)であるので、
これらの入出力情報を高速に処理できなければ、内部で
実行しているファジィ推論が高速であっても、その処理
が大きく制限されてしまうことになる。
早く」だのというあいまいな言語情報を扱うと言っても
、ファジィ計算機内のファジィ論理回路で実行される推
論の「事実」(入力情報)と出力情報は確定し念値(例
えば15℃であるとか、5■であるとか)であるので、
これらの入出力情報を高速に処理できなければ、内部で
実行しているファジィ推論が高速であっても、その処理
が大きく制限されてしまうことになる。
(ハ) 発明が解決しようとする問題点ファジィ理論を
応用したファジィ制御によるエキスパートシステムのは
しす(スチームエンジンの7アジイ制#)f:、197
4年にロンドン大学のマンダニ教授(Mamdani
)がはじめて発表して以後においても、ファジィ制御技
術の歴史は未だ浅い。しかし、最近になってやっと本格
的なエキスパートシステムがいくつか実現され、それら
の効果が高く評価嘔れるようになってきている。
応用したファジィ制御によるエキスパートシステムのは
しす(スチームエンジンの7アジイ制#)f:、197
4年にロンドン大学のマンダニ教授(Mamdani
)がはじめて発表して以後においても、ファジィ制御技
術の歴史は未だ浅い。しかし、最近になってやっと本格
的なエキスパートシステムがいくつか実現され、それら
の効果が高く評価嘔れるようになってきている。
しかしながら、ファジィ制御のための7アジイ推論を実
行するに際し、従来はディジタル計算機を使用せざるを
得なかったので、専用のハードウェアによって7アジイ
推論を行なう速度そのものは早くできたとしても「事実
」を入力してから推論結果が表示部に表示されるまでの
速度が上記のディジタル計算機の処理能力で制限されて
しまう。したがって、ファジィ情報の入出力は勿論のこ
と、ファジィ演算そのものが効果的に行なえるファジィ
計算機専用のファジィ演算回路の開発が待たれていた。
行するに際し、従来はディジタル計算機を使用せざるを
得なかったので、専用のハードウェアによって7アジイ
推論を行なう速度そのものは早くできたとしても「事実
」を入力してから推論結果が表示部に表示されるまでの
速度が上記のディジタル計算機の処理能力で制限されて
しまう。したがって、ファジィ情報の入出力は勿論のこ
と、ファジィ演算そのものが効果的に行なえるファジィ
計算機専用のファジィ演算回路の開発が待たれていた。
ま九、ディジタルメモリを介して現在の素子の状態量か
ら制御量に直接マツピングしてしまう方式も提案されて
おp、該方式によれば演算時間は飛躍的に短縮できる可
能性はあるが、パラメータの細かな調整が困難である。
ら制御量に直接マツピングしてしまう方式も提案されて
おp、該方式によれば演算時間は飛躍的に短縮できる可
能性はあるが、パラメータの細かな調整が困難である。
更に演算増幅等を多数組合わせ念構成のアナログ型ファ
ジィ情報処理チップも現在開発されてはいるが、演算速
度あるいは処理能力の点で不十分である。
ジィ情報処理チップも現在開発されてはいるが、演算速
度あるいは処理能力の点で不十分である。
に) 問題点を解決するための手段
CCDに代表される電荷転送型素子は、1970年に最
初、ボイル(Boyle )によって発表され念比較的
若いS1デバイス素子で、マイノリティキャリアとダイ
ナミックな電界効果を利用したものであるが、電荷転送
によって機能デバイスを構成するという新規な技術思想
とLSI技術の進歩に伴って著しく発展した。そしてC
ODのもつ性質を利用して撮像素子、大容量メモリ、ア
ナログ信号処理、マツチドフィルタをはじめとする各種
フィルタ、遅延線などが実用化されている。しかしなが
ら、ファジィ計算機のような高度の情報処理装置には、
まだ、あまり利用されていないのが現状である。
初、ボイル(Boyle )によって発表され念比較的
若いS1デバイス素子で、マイノリティキャリアとダイ
ナミックな電界効果を利用したものであるが、電荷転送
によって機能デバイスを構成するという新規な技術思想
とLSI技術の進歩に伴って著しく発展した。そしてC
ODのもつ性質を利用して撮像素子、大容量メモリ、ア
ナログ信号処理、マツチドフィルタをはじめとする各種
フィルタ、遅延線などが実用化されている。しかしなが
ら、ファジィ計算機のような高度の情報処理装置には、
まだ、あまり利用されていないのが現状である。
本発明はCODの有する多機能性、すなわちアナログメ
モリとしての機能、アナログ量が直接取扱える特徴、低
消費電力、低雑音など、電荷転送機能に伴なう上記のC
CDの性質を利用して基本ファジィ演算回路および該演
算回路を利用した経済的なファジィ計算機を提供するこ
と金目的としている。
モリとしての機能、アナログ量が直接取扱える特徴、低
消費電力、低雑音など、電荷転送機能に伴なう上記のC
CDの性質を利用して基本ファジィ演算回路および該演
算回路を利用した経済的なファジィ計算機を提供するこ
と金目的としている。
ところで、ファジィ演算に必要な最小機能は、周知の「
ファジィ推論エンジン」(例えば、知識としてのAとB
1および事実としてのにを入力して結論としてのB′を
出力するアーキテクチャ)の性質からして(その詳細は
、例えば講談社、昭和63年8月19日発行、山川烈著
「FUZZY コンピュータの発想」参照)、結局、
下記の二種の基本的機能とその組合わせによって実現可
能である。すなわち、 I)複数の7アジイ情報のうち、最大または最小の情報
上選択して出力する機能、および11)複数の序列化さ
れたファジィ情報に対してその代表値を決定しうる機能
、とに集約される。
ファジィ推論エンジン」(例えば、知識としてのAとB
1および事実としてのにを入力して結論としてのB′を
出力するアーキテクチャ)の性質からして(その詳細は
、例えば講談社、昭和63年8月19日発行、山川烈著
「FUZZY コンピュータの発想」参照)、結局、
下記の二種の基本的機能とその組合わせによって実現可
能である。すなわち、 I)複数の7アジイ情報のうち、最大または最小の情報
上選択して出力する機能、および11)複数の序列化さ
れたファジィ情報に対してその代表値を決定しうる機能
、とに集約される。
このため、本発明においては、CODを用いて基本的な
ファジィ演算回路素子およびデアアジファイアを構成す
ると共に前記ファジィ演算回路素子を多数組合わせかつ
前記デフアシファイアを接続してなるファジィ計算機を
構成している。
ファジィ演算回路素子およびデアアジファイアを構成す
ると共に前記ファジィ演算回路素子を多数組合わせかつ
前記デフアシファイアを接続してなるファジィ計算機を
構成している。
(ホ) 作用
COD f:用いてANDおよびOR機能を含む基本フ
ァジィ演算回路素子とデフアシファイアが実現されたの
で前記回路素子をファジィ変数の数だけ並列に接続し、
その出力側に前記デフアシファイアを接続することによ
ってファジィ制御専用の高速ファジィ計算機が実現でき
る。
ァジィ演算回路素子とデフアシファイアが実現されたの
で前記回路素子をファジィ変数の数だけ並列に接続し、
その出力側に前記デフアシファイアを接続することによ
ってファジィ制御専用の高速ファジィ計算機が実現でき
る。
(へ)実施例
第1図(a)は本発明によるCODを用いたファジィ演
算回路の1つの実施例を示す。この実施例において、C
ODの転送電極のポテンシャル井戸への信号電荷を注入
するのに三相のPR法(potential equi
libration−電荷の電位平衡法)を採用してい
る。
算回路の1つの実施例を示す。この実施例において、C
ODの転送電極のポテンシャル井戸への信号電荷を注入
するのに三相のPR法(potential equi
libration−電荷の電位平衡法)を採用してい
る。
図中、IDは入力ダイオード、G1は第1ゲー)%極、
G2は第2ゲート電極、T1は第1転送電極、T2は第
2転送電極、T3は第3転送電極、FGはフローティン
グ・ゲート、OG、は第1出カゲート電極、OG2は第
2出力ゲート電極、ODlは第1出力ダイオード、OD
2は第2出力ダイオード、1と2はオアゲート、3はイ
ンバータ、4はFG増幅器、Hはチャンネルストップ、
Sは入力端子、φ1.φ2.φ3は駆動パルスの入力端
子、Fは制御信号の取り出し端子、Cは選択信号の入力
端子、0UT1および0UT2は出力端子を示す。
G2は第2ゲート電極、T1は第1転送電極、T2は第
2転送電極、T3は第3転送電極、FGはフローティン
グ・ゲート、OG、は第1出カゲート電極、OG2は第
2出力ゲート電極、ODlは第1出力ダイオード、OD
2は第2出力ダイオード、1と2はオアゲート、3はイ
ンバータ、4はFG増幅器、Hはチャンネルストップ、
Sは入力端子、φ1.φ2.φ3は駆動パルスの入力端
子、Fは制御信号の取り出し端子、Cは選択信号の入力
端子、0UT1および0UT2は出力端子を示す。
動作においては、IDへ短いパルス電圧全加工てIDか
らの電荷を01の障壁を横切ってG2のポテンシャル井
戸に注入させる。次いでIDI逆バイアスさせてG1の
障壁ヲ超えるG2の余分の電荷をIDへ注入してから各
転送電極T2.T3゜T1に駆動パルスφ2.φ3.φ
1を順次与えて電荷を転送する。
らの電荷を01の障壁を横切ってG2のポテンシャル井
戸に注入させる。次いでIDI逆バイアスさせてG1の
障壁ヲ超えるG2の余分の電荷をIDへ注入してから各
転送電極T2.T3゜T1に駆動パルスφ2.φ3.φ
1を順次与えて電荷を転送する。
入力側から順次転送され次電荷はFGに達すると、FG
で電荷が検出され、電荷量に対応する電圧信号が誘起さ
れFG増幅器4を介して増幅した後、制御信号がFから
と9出される。
で電荷が検出され、電荷量に対応する電圧信号が誘起さ
れFG増幅器4を介して増幅した後、制御信号がFから
と9出される。
一方、端子Cには選択信号が与えられるので、ゲート1
または2を介して出力ゲー) OG、1次はOG2が作
動され、対応する出力ダイオードOD1またはOD2か
ら電荷信号が出力される。選択信号は、例えば低レベル
のとき大なる方の出力信号0UT1t−選択し、高レベ
ルで小嘔い方の出力信号OUT 、を選択するようにし
てもよい。
または2を介して出力ゲー) OG、1次はOG2が作
動され、対応する出力ダイオードOD1またはOD2か
ら電荷信号が出力される。選択信号は、例えば低レベル
のとき大なる方の出力信号0UT1t−選択し、高レベ
ルで小嘔い方の出力信号OUT 、を選択するようにし
てもよい。
第1図中)は、上記のように構成され作動する第1図(
a)の基本回路を1つのシンボルで表わした図である。
a)の基本回路を1つのシンボルで表わした図である。
後はど述べるように、本発明においては該シンボルで表
わされた基本回路素子を多数組合わせて別の選択回路を
構成してゆく。
わされた基本回路素子を多数組合わせて別の選択回路を
構成してゆく。
なお、入出力信号が電荷の形で基本回路に入出力される
場合には、入力側の入力ダイオードID第1および第2
のゲート電極G1.G2、および出力側の第1および第
2の出力ダイオードOD1.OD2は省略することがで
きる。第2図(a)はそのような構成を示し、第2図(
′b)はそのシンボルを示す。
場合には、入力側の入力ダイオードID第1および第2
のゲート電極G1.G2、および出力側の第1および第
2の出力ダイオードOD1.OD2は省略することがで
きる。第2図(a)はそのような構成を示し、第2図(
′b)はそのシンボルを示す。
第3図(aJは、第1図(b)または第2図(b)に示
す基本回路を2個組合わせて構成した2人力信号用最小
値選択回路の実施例を示す。
す基本回路を2個組合わせて構成した2人力信号用最小
値選択回路の実施例を示す。
同図において、前記の基本回路10.11を2個並列に
接続し、それぞれの端子Fi比較器12の各入力へ接続
すると共に前記比較器12の出力側を、一方ではインバ
ータ13を介して基本回路10の端子Cに接続し、他方
では基本回路11の端子Cに直接接続した構成になって
いる。
接続し、それぞれの端子Fi比較器12の各入力へ接続
すると共に前記比較器12の出力側を、一方ではインバ
ータ13を介して基本回路10の端子Cに接続し、他方
では基本回路11の端子Cに直接接続した構成になって
いる。
したがって、2つの基本回路10.11の各フローティ
ングゲート端子Fで検出された制御信号を比較器12で
比較することによって、出力端子0ut2からは大きい
方の転送電荷に対応する出力が、そして出力端子Ou
t 1からは小さい方の転送電荷に対応する出力が得ら
れる。
ングゲート端子Fで検出された制御信号を比較器12で
比較することによって、出力端子0ut2からは大きい
方の転送電荷に対応する出力が、そして出力端子Ou
t 1からは小さい方の転送電荷に対応する出力が得ら
れる。
第3図(b)は、このように一体的に構成され作動する
第3図(a)の基本回路のシンボルを示す。
第3図(a)の基本回路のシンボルを示す。
第4図(a)は、多数の入力信号のうちから最大の入力
信号を選択して出力する選択回路の実施例を示す。
信号を選択して出力する選択回路の実施例を示す。
この実施例においては第1図(b)または第2図(b)
に示すような基本回路1.2.3.・・・Nを用いて第
4図(a)のように、各F1. F2. F3・・・F
〜端子からの出力、および各C,,C2,C3・・・C
^端子へ与える入力を、オペアンプA1. A2. A
、、・・・Anおよび抵抗’11〜”IN・R21〜R
2N・”31〜”5N・・・・R21〜R2Nによりマ
トリックス状に構成すればにューラルネットワークのア
ナログ電子回路モデルと等価、−合原一幸著「ニューラ
ルコンピュータ」東京電機大学出版、1988年、参照
)、全入力信号のうち最大の入力信号が与えられ九基本
回路iからの出力全選択することができる。
に示すような基本回路1.2.3.・・・Nを用いて第
4図(a)のように、各F1. F2. F3・・・F
〜端子からの出力、および各C,,C2,C3・・・C
^端子へ与える入力を、オペアンプA1. A2. A
、、・・・Anおよび抵抗’11〜”IN・R21〜R
2N・”31〜”5N・・・・R21〜R2Nによりマ
トリックス状に構成すればにューラルネットワークのア
ナログ電子回路モデルと等価、−合原一幸著「ニューラ
ルコンピュータ」東京電機大学出版、1988年、参照
)、全入力信号のうち最大の入力信号が与えられ九基本
回路iからの出力全選択することができる。
すなわち、各オペアンプの入出力特性を第4図中で示し
た特性にしておけば、名段について等しい数の入力電圧
が抵抗R11〜R1n(i = 1゜2.3・・・N)
を介して加算されて各オペアンプにそれぞれ印加される
ので、名アンプの入出力特性の閾値を適当にしておくこ
とによって入力信号のうちの最大の信号が出力端子Ou
tから取シ出せる。
た特性にしておけば、名段について等しい数の入力電圧
が抵抗R11〜R1n(i = 1゜2.3・・・N)
を介して加算されて各オペアンプにそれぞれ印加される
ので、名アンプの入出力特性の閾値を適当にしておくこ
とによって入力信号のうちの最大の信号が出力端子Ou
tから取シ出せる。
第4図(b)は、このように多入力信号のうち、最大の
信号を選択する第4図(a)の基本回路を、単体として
のシンボルで示している。なお、第4図において端子D
rainからの出力は当面は不要であるが、アンプの入
出力特性を適当に選ぶことによって多入力信号のうち最
小の信号を選択することもできることは当業者には明ら
かであろう。
信号を選択する第4図(a)の基本回路を、単体として
のシンボルで示している。なお、第4図において端子D
rainからの出力は当面は不要であるが、アンプの入
出力特性を適当に選ぶことによって多入力信号のうち最
小の信号を選択することもできることは当業者には明ら
かであろう。
第5図(a)は、OR@理およびAND論理機能を実現
するファジィORおよびファジィAND回路の実施例を
示す。この実施例においては、第3図(b)に示した2
人力選択回路を複数個並列に接続し21.22.25.
・・・ijとし、各2人力選択回路の入力には、2つの
メンバーシップ関数を構成しているそれぞれの要素(エ
レメント)F1F2を入力すれば、出力端子の一方には
ファジ・「AND出力が、そして他方の出力端子にはフ
ァジィOR出力がと)出せる。すなわち、第6図に示す
ように2つのメンバーシップ関数F1jF2のエンベロ
ープのうち、共通の部分をもたない双峰型のエンベロー
プはファジィORがとられ、共通部分はファジィAND
がとられる。
するファジィORおよびファジィAND回路の実施例を
示す。この実施例においては、第3図(b)に示した2
人力選択回路を複数個並列に接続し21.22.25.
・・・ijとし、各2人力選択回路の入力には、2つの
メンバーシップ関数を構成しているそれぞれの要素(エ
レメント)F1F2を入力すれば、出力端子の一方には
ファジ・「AND出力が、そして他方の出力端子にはフ
ァジィOR出力がと)出せる。すなわち、第6図に示す
ように2つのメンバーシップ関数F1jF2のエンベロ
ープのうち、共通の部分をもたない双峰型のエンベロー
プはファジィORがとられ、共通部分はファジィAND
がとられる。
第5図φンは、上記のように構成され作動する第5図(
a)のファジィAND−OR演算素子のシンボルを示す
。
a)のファジィAND−OR演算素子のシンボルを示す
。
第7図は、ファジィ計算機に必要なデフアシファイアを
CODで構成した実施例を示す。
CODで構成した実施例を示す。
図中、T1は第1転送電極、T2は第2転送電極、T3
は第3転送電極、G1はゲート電極、T4は第4転送電
極、B、は第1バス、B2は第2パス、S、 、 B2
はFET )ランジスタ、1−Ll、 R2は抵抗、
ORはオペアンプ、Hにチャンネルストップをそれぞれ
示す。
は第3転送電極、G1はゲート電極、T4は第4転送電
極、B、は第1バス、B2は第2パス、S、 、 B2
はFET )ランジスタ、1−Ll、 R2は抵抗、
ORはオペアンプ、Hにチャンネルストップをそれぞれ
示す。
ゲート電極G1は、各チャンネルCH1〜CHNにおい
てそれぞれが異なる長さのblとB2に2分割されてい
る。すなわち、分割の比率す、=b2が名チャンネル毎
に所定の率で変えてあり、例えば左からb1/(b1+
b2)=o、1. [12,α3・・・α9のように構
成され、各チャンネルもメンバーシップ関数を構成する
エレメント数、すなわち、ファジィワードのエレメント
数に対応している。
てそれぞれが異なる長さのblとB2に2分割されてい
る。すなわち、分割の比率す、=b2が名チャンネル毎
に所定の率で変えてあり、例えば左からb1/(b1+
b2)=o、1. [12,α3・・・α9のように構
成され、各チャンネルもメンバーシップ関数を構成する
エレメント数、すなわち、ファジィワードのエレメント
数に対応している。
このような構成によって、冒頭に述べたII )の機能
である複数の序列化された信号に対してその代表値を決
定する機能、換言すれば、全体のファジィ推論結果の重
心を求める作用を行なわせることかできる。
である複数の序列化された信号に対してその代表値を決
定する機能、換言すれば、全体のファジィ推論結果の重
心を求める作用を行なわせることかできる。
すなわち、動作において、デフアシファイアの入力に与
えられfe、電荷q1 、G2.G5.”” qNは、
駆動パルスφ3.φ1.φ2が印加された各転送電極T
1. T、 T3t−介して転送されゲート電極G、に
達する。そして該ゲート電極G1において分割比率b1
/b1+b2のそれぞれ異なるチャンネルを経て転送電
極Tに至るまでにパス馬およびパスB2には前記分割率
b1およびB2で決まる電荷が集められる。バスB2は
FET )ランジスタS2のソースに、ま九バス馬は8
1のソースに接続されているので、B4.B2のゲート
電極にφ3が与えられると両者のバスB、、B、2の積
算電荷の差に対応する電位差がとり出されオペアンプ0
Pt−介して出力される。
えられfe、電荷q1 、G2.G5.”” qNは、
駆動パルスφ3.φ1.φ2が印加された各転送電極T
1. T、 T3t−介して転送されゲート電極G、に
達する。そして該ゲート電極G1において分割比率b1
/b1+b2のそれぞれ異なるチャンネルを経て転送電
極Tに至るまでにパス馬およびパスB2には前記分割率
b1およびB2で決まる電荷が集められる。バスB2は
FET )ランジスタS2のソースに、ま九バス馬は8
1のソースに接続されているので、B4.B2のゲート
電極にφ3が与えられると両者のバスB、、B、2の積
算電荷の差に対応する電位差がとり出されオペアンプ0
Pt−介して出力される。
すなわち、各チャンネルの01は第7図(a)に示す実
施例の場合に(10チヤンネルと仮定すると)、左から
1:9.2:8.3=7.・・・9:1の割合に分割さ
れているので、オペアンプOPから出力される電位Vは V=K ((Q、9 X ql +18 XQ2 +C
L 7 xq g”・0. I XQ9 )−(0,I
Xq+0.2XQ +0.3Xq ・・・・・・α9X
q9))1 2 3I で表われる(但し、Kは回路で決まる感度係数)。
施例の場合に(10チヤンネルと仮定すると)、左から
1:9.2:8.3=7.・・・9:1の割合に分割さ
れているので、オペアンプOPから出力される電位Vは V=K ((Q、9 X ql +18 XQ2 +C
L 7 xq g”・0. I XQ9 )−(0,I
Xq+0.2XQ +0.3Xq ・・・・・・α9X
q9))1 2 3I で表われる(但し、Kは回路で決まる感度係数)。
第4転送電極T4で、全チャンネルを介して転送され念
総電荷量を検出できる手段を設けておくことによって(
図示せず)、電荷分布の重心位置をとシ出すことができ
る。すなわち、前記■は全チャンネルの電荷量のモーメ
ントを求める式と同じことであるので、入力された総電
荷量q +q +q+・・・q、が一定であれば、前記
V式は電荷分布の重心位tを直接表わし、総電荷量が変
動するような場合には出力を、T4で検出し念総電荷量
で除算することによって同様に重心位置を求めることが
できる。このことは、ファジィ制御において各ファジィ
推論結果から得られる最終メンバーシップ関数の重心(
該最終メンバーシップ関数の面積を等しく2分する位置
)?:算出するデファジフイケーションが行ないうろこ
とを示している。
総電荷量を検出できる手段を設けておくことによって(
図示せず)、電荷分布の重心位置をとシ出すことができ
る。すなわち、前記■は全チャンネルの電荷量のモーメ
ントを求める式と同じことであるので、入力された総電
荷量q +q +q+・・・q、が一定であれば、前記
V式は電荷分布の重心位tを直接表わし、総電荷量が変
動するような場合には出力を、T4で検出し念総電荷量
で除算することによって同様に重心位置を求めることが
できる。このことは、ファジィ制御において各ファジィ
推論結果から得られる最終メンバーシップ関数の重心(
該最終メンバーシップ関数の面積を等しく2分する位置
)?:算出するデファジフイケーションが行ないうろこ
とを示している。
第7図(6)は、上記のように構成され作動する第7図
(a)のデアアジファイアの基本回路のシンボルを表わ
す。
(a)のデアアジファイアの基本回路のシンボルを表わ
す。
第8図は、本発明による前記各基本回路素子を用いて構
成したファジィ計算機の実施例を示す。
成したファジィ計算機の実施例を示す。
本発明によるファジィ計算機は大きく分けて3つの部分
で構成されている。すなわち、適合度算出部100、ト
ランケーション兼合成部200、およびデフアシファイ
ア300からなっている。
で構成されている。すなわち、適合度算出部100、ト
ランケーション兼合成部200、およびデフアシファイ
ア300からなっている。
適合度算出部300は、ファジィ制御ルール1゜2.3
.・・・Kの名前件部ifに対応する第1のメンバーシ
ップ関数f1の各エレメントが記憶されている記憶素子
M11〜MI N%第2のメンバーシップ関数f2の各
エレメントが記憶されている記憶素子M21〜M2N、
・・・第にのメンバーシップ関数fKO名エレメントが
記憶されている記憶素子MK、〜MKNの外に2人力の
うち小さい方を選択する第3図(b)に示した各素子か
らなる各選択回路C1該各選択回路から出力される信号
のうち最大値を選択する第4図(b)に示した各選択回
路Eから構成されている。
.・・・Kの名前件部ifに対応する第1のメンバーシ
ップ関数f1の各エレメントが記憶されている記憶素子
M11〜MI N%第2のメンバーシップ関数f2の各
エレメントが記憶されている記憶素子M21〜M2N、
・・・第にのメンバーシップ関数fKO名エレメントが
記憶されている記憶素子MK、〜MKNの外に2人力の
うち小さい方を選択する第3図(b)に示した各素子か
らなる各選択回路C1該各選択回路から出力される信号
のうち最大値を選択する第4図(b)に示した各選択回
路Eから構成されている。
一方、トランケーション兼合成部200は、前記ファジ
ィ制御ルール1.2.3・・・Kの各後件部thenに
対応する第1のメンバーシップ関数(/。
ィ制御ルール1.2.3・・・Kの各後件部thenに
対応する第1のメンバーシップ関数(/。
の各エレメントが記憶されている記憶素子M1′1〜M
1′N1同第1〜メンバーシップ関数が記憶されている
M2′、〜Mム、・・・同第にのメンバーシップ関数f
kの各エレメントが記憶されている記憶素子町、〜Mk
Nの外に、適合度算出部100の各最大値選択回路Eか
らの各出力により前記後件部thenの各メンバーシッ
プ関数をトランフートする(切シとる)4!を選択回路
C1それに前記名選択回路Cからの出力のうち最大出力
を選択する各選択回路Eから構成されている。
1′N1同第1〜メンバーシップ関数が記憶されている
M2′、〜Mム、・・・同第にのメンバーシップ関数f
kの各エレメントが記憶されている記憶素子町、〜Mk
Nの外に、適合度算出部100の各最大値選択回路Eか
らの各出力により前記後件部thenの各メンバーシッ
プ関数をトランフートする(切シとる)4!を選択回路
C1それに前記名選択回路Cからの出力のうち最大出力
を選択する各選択回路Eから構成されている。
更に、デフアシファイア300は、第7図(b)で示し
た基本回路で構成されている。
た基本回路で構成されている。
なお、第8図において、50は第1のシフトレジスタで
あり、これは入力端子Aから入力される前記名メンバー
シップ関数f1.f2.・・・fKの各エレメント情報
を前記各記憶素子へ送り込むシフトレジスタ、60は第
2のシフトレジスタであって、これは入力端子Bから入
力される前記冬メンバーシップ関数fq、fl、・・・
fkの名エレメント情報を前記各記憶素子M1′1〜M
1′89M61〜M!2N・・・9M′に1〜MIEN
へ送り込むシフトレジスタであり、それにA1〜AKは
各増幅器をそれぞれ示す。
あり、これは入力端子Aから入力される前記名メンバー
シップ関数f1.f2.・・・fKの各エレメント情報
を前記各記憶素子へ送り込むシフトレジスタ、60は第
2のシフトレジスタであって、これは入力端子Bから入
力される前記冬メンバーシップ関数fq、fl、・・・
fkの名エレメント情報を前記各記憶素子M1′1〜M
1′89M61〜M!2N・・・9M′に1〜MIEN
へ送り込むシフトレジスタであり、それにA1〜AKは
各増幅器をそれぞれ示す。
上記のように構成された本発明によるファジィ計算機の
動作を説明する。
動作を説明する。
適合度算出部100の入力に、1つの「事実」に対応す
るファジィワード(事実のメンバーシップ関数)を構成
する各エレメント1N1〜1NNが入力されると名記憶
素子M11〜M12− M21〜M2N・・・MK1〜
MKN内に記憶されている各メンバーシップ関数f4.
f2・・・fKの内容と比較され、小さい方の信号が
各選択回路Cからそれぞれ選択される。そして各ファジ
ィ制御ルール1.2.5・・・・・・Kに対応する各選
択回路Cからの出力のうち最大出力が各選択回路Eから
出力され、名増幅器人1〜ANヲ介してトランケート兼
合成部200へ送られる。
るファジィワード(事実のメンバーシップ関数)を構成
する各エレメント1N1〜1NNが入力されると名記憶
素子M11〜M12− M21〜M2N・・・MK1〜
MKN内に記憶されている各メンバーシップ関数f4.
f2・・・fKの内容と比較され、小さい方の信号が
各選択回路Cからそれぞれ選択される。そして各ファジ
ィ制御ルール1.2.5・・・・・・Kに対応する各選
択回路Cからの出力のうち最大出力が各選択回路Eから
出力され、名増幅器人1〜ANヲ介してトランケート兼
合成部200へ送られる。
このようにして各回路Eから出力された名田力(@最大
値)、各記憶素子Mf1〜MIN2M61〜M6N、・
・・Mk1〜MICNに記憶されているファジィ制御ル
ールの後件部thenの各メンバーシップ関数f/、、
f/、・・・陥がそれぞれトランケートされる。
値)、各記憶素子Mf1〜MIN2M61〜M6N、・
・・Mk1〜MICNに記憶されているファジィ制御ル
ールの後件部thenの各メンバーシップ関数f/、、
f/、・・・陥がそれぞれトランケートされる。
このようにして所定の値でそれぞれ切りとられた各メン
バーシップ関数f/ 、 f、;、、・・・躯のエンベ
ロープに相当する各最大値、すなわち、各ファジィ推論
結果が合成され念1つの総合推論結果メンバーシップ関
数に対応する信号u1〜uNがトランケーション兼合成
部200の各最大値選択回路Cから出力され、それらの
信号がデフアシファイア300へ与えられる。
バーシップ関数f/ 、 f、;、、・・・躯のエンベ
ロープに相当する各最大値、すなわち、各ファジィ推論
結果が合成され念1つの総合推論結果メンバーシップ関
数に対応する信号u1〜uNがトランケーション兼合成
部200の各最大値選択回路Cから出力され、それらの
信号がデフアシファイア300へ与えられる。
デフアシファイア300では、第7図(a)について説
明した原理にもとづき、各入力信号u1〜uNのモーメ
ン)1−求めて上記総合推論結果メンバーシップ関数の
重心位置を求め確定値として出力する。
明した原理にもとづき、各入力信号u1〜uNのモーメ
ン)1−求めて上記総合推論結果メンバーシップ関数の
重心位置を求め確定値として出力する。
第9図(a)Ia、、第8図のファジィ計算機の適合度
算出手段100への1つの事実として入力されたファジ
ィ入力について、縦の各記憶素子に記憶されたファジィ
制御ルール前件部の各メンバーシップ関数との適合度が
調べられ、その適合度分布出力が発生される様子をシミ
ュレーションモデルで示したものである。
算出手段100への1つの事実として入力されたファジ
ィ入力について、縦の各記憶素子に記憶されたファジィ
制御ルール前件部の各メンバーシップ関数との適合度が
調べられ、その適合度分布出力が発生される様子をシミ
ュレーションモデルで示したものである。
第9図(b)は、第8図に示したファジィ計算機のトラ
ンケーション兼合成部200へ印加された各適合度出力
により、前記ファジィルールの後件部の名メンバーシッ
プ関数が切りとられ合成される様子を別のシミュレーシ
ョンモデルで示したものである。
ンケーション兼合成部200へ印加された各適合度出力
により、前記ファジィルールの後件部の名メンバーシッ
プ関数が切りとられ合成される様子を別のシミュレーシ
ョンモデルで示したものである。
さて、第8図に示し念ファジィ計算機においては、ファ
ジィ制御ルールの前件部は入力Fiが1つのメンバーシ
ップ関数であったので、それぞれ1つであった。すなわ
ち、第8図は簡略化すれば第10図(a)のように表わ
せる。
ジィ制御ルールの前件部は入力Fiが1つのメンバーシ
ップ関数であったので、それぞれ1つであった。すなわ
ち、第8図は簡略化すれば第10図(a)のように表わ
せる。
しかしながら、前記ルールの前件部ifが、例えば、「
A1およびA2がdならば、Bをeとせよ」のように2
つの条件(AND)設定されてい入力メンバーシップ関
数を扱うことになる。したがって、この場合は第10図
(b)に示すように構成することができる。すなわち、
2個の適合度算出部100を−使って両者を第5図に示
したファジィAND−OR回路の7アジイAND出力を
とり出してトランケーション兼合成部200へ与え、各
デフアシファイア300−1.300−2を介して重心
をとり出せば、更に複雑な演算が行なえる。
A1およびA2がdならば、Bをeとせよ」のように2
つの条件(AND)設定されてい入力メンバーシップ関
数を扱うことになる。したがって、この場合は第10図
(b)に示すように構成することができる。すなわち、
2個の適合度算出部100を−使って両者を第5図に示
したファジィAND−OR回路の7アジイAND出力を
とり出してトランケーション兼合成部200へ与え、各
デフアシファイア300−1.300−2を介して重心
をとり出せば、更に複雑な演算が行なえる。
ファジィ制御ルールの前件部が3つ以上あっても理屈は
同じであるので本発明の7アジイ計算機によって一層複
雑な演算制御が可能となる。
同じであるので本発明の7アジイ計算機によって一層複
雑な演算制御が可能となる。
(ト) 発明の効果
以上、ファジィ演算を行なうのに必要な各種基本演算回
路およびそれらの回路素子を用いたファジィ計算機の実
施例について述べてきたが、本発明においては数々の優
れた特質、特性を有するCOD素子を用いてデフアシフ
ァイアをも含めた基本的なファジィ演算回路を構成し、
そのようなファジィ演算回路素子を多数用いて本格的な
ファジィ計算機を構成した。
路およびそれらの回路素子を用いたファジィ計算機の実
施例について述べてきたが、本発明においては数々の優
れた特質、特性を有するCOD素子を用いてデフアシフ
ァイアをも含めた基本的なファジィ演算回路を構成し、
そのようなファジィ演算回路素子を多数用いて本格的な
ファジィ計算機を構成した。
したがって入出力部が従来のディジタル計算機を用いる
ファジィ制御装置と異って、本発明によるファジィ計算
機は入出力部も含めて回路はすべて「マツシブ・パラレ
ル」に構成さnているので、ファジィ情報の効率的な情
報処理が行なえる。
ファジィ制御装置と異って、本発明によるファジィ計算
機は入出力部も含めて回路はすべて「マツシブ・パラレ
ル」に構成さnているので、ファジィ情報の効率的な情
報処理が行なえる。
なお、第1図または第2図に示す基本回路においてCO
D受光素子群をファジィ入力信号源として利用すれば、
光が照射された受光素子群上の照度分布状態などを直接
処理することができるので画像処理分野においても本発
明は効果的である。
D受光素子群をファジィ入力信号源として利用すれば、
光が照射された受光素子群上の照度分布状態などを直接
処理することができるので画像処理分野においても本発
明は効果的である。
第1図(a) (b)は本発明による基本回路の実施例
のうちの1つで、CODを用いた2人力に対する出力選
択回路の実施例とそのシンボルを表わす図、第2図(a
) (b)は電荷入力型の2人力に対する出力選択回路
の別の実施例、第3図(a) (b)は第1図tたけ第
2図の回路を2つ組合わせて構成した2人力に対する大
小選択回路とそのシンボルを表わす図、第4図(a)
(b)は第3図の選択回路を多数用いて抵抗とオペアン
プとをマトリックス状に接続した多入力信号に対する最
大入力信号選択回路の実施例とそのシンボルを表わす図
、第5図(a) (b)はファジィAND−OR回路の
実施例とそのシンボルを表わす図、第6図は2つのファ
ジィメンバシップ関数の論理出力を表わす図、第7図(
a)(ロ)はCODを用いたデアアジファイアの実施例
とそのシンボルを表わす図、第8図は本発明による各基
本回路を多数用いて構成したファジィ計算機の実施例、
第9図(a) (b)は第8図においてファジィ入力が
与えられてから適合度算出を経てトランケーション兼合
成信号出力が出されるまでに至る処理を説明するシミュ
レーション・モデル図、および第10図は、ファジィ制
御ルールが2つAND前件部を有する場合のファジィ計
算機の概略構成図、をそれぞれ示す。 図中、よりは入力ダイオード、G1.G2は第1および
第2のゲート電極、T4. T2. T3は第1〜第3
の転送電極、0G10G2は第1および第2の出力ゲー
ト電極、0D10D2は第1および第2の出力ダイオー
ド、FGはフローティングゲート、Hはチャンネルスト
ップ、1,2はオアゲート、3はインバータ、4はFG
増幅器、50゜60はシフトレジスタ、M11〜MKN
は第1群の記憶素子、100は適合度算出部、200は
トランケーション兼合成部、M1′1〜M晶は第2群の
記憶素子、300はデフアシファイア、Cは入力に対す
る大小選択回路、Eは多入力に対する最大入力選択回路
、人、〜AKは増幅器をそれぞれ示す。 (b) 第1図 X〈)? 第6図 (b) 第9図
のうちの1つで、CODを用いた2人力に対する出力選
択回路の実施例とそのシンボルを表わす図、第2図(a
) (b)は電荷入力型の2人力に対する出力選択回路
の別の実施例、第3図(a) (b)は第1図tたけ第
2図の回路を2つ組合わせて構成した2人力に対する大
小選択回路とそのシンボルを表わす図、第4図(a)
(b)は第3図の選択回路を多数用いて抵抗とオペアン
プとをマトリックス状に接続した多入力信号に対する最
大入力信号選択回路の実施例とそのシンボルを表わす図
、第5図(a) (b)はファジィAND−OR回路の
実施例とそのシンボルを表わす図、第6図は2つのファ
ジィメンバシップ関数の論理出力を表わす図、第7図(
a)(ロ)はCODを用いたデアアジファイアの実施例
とそのシンボルを表わす図、第8図は本発明による各基
本回路を多数用いて構成したファジィ計算機の実施例、
第9図(a) (b)は第8図においてファジィ入力が
与えられてから適合度算出を経てトランケーション兼合
成信号出力が出されるまでに至る処理を説明するシミュ
レーション・モデル図、および第10図は、ファジィ制
御ルールが2つAND前件部を有する場合のファジィ計
算機の概略構成図、をそれぞれ示す。 図中、よりは入力ダイオード、G1.G2は第1および
第2のゲート電極、T4. T2. T3は第1〜第3
の転送電極、0G10G2は第1および第2の出力ゲー
ト電極、0D10D2は第1および第2の出力ダイオー
ド、FGはフローティングゲート、Hはチャンネルスト
ップ、1,2はオアゲート、3はインバータ、4はFG
増幅器、50゜60はシフトレジスタ、M11〜MKN
は第1群の記憶素子、100は適合度算出部、200は
トランケーション兼合成部、M1′1〜M晶は第2群の
記憶素子、300はデフアシファイア、Cは入力に対す
る大小選択回路、Eは多入力に対する最大入力選択回路
、人、〜AKは増幅器をそれぞれ示す。 (b) 第1図 X〈)? 第6図 (b) 第9図
Claims (1)
- 【特許請求の範囲】 1)入力側において駆動パルスが印加され る少なくとも第1、第2、第3の電荷転送電極、および
出力側において少なくとも第1および第2のゲート電極
とを有する同一のCCD素子を2個並列に接続し、前記
各CCD素子の前記第3の転送電極にフローティングゲ
ートをそれぞれ設け、該2つのフローティングゲートか
らの電荷検出信号を比較手段を介して比較し、その比較
出力によつて二入力のうち小さい方または大きい方の入
力信号を選択することを特徴とする2入力用ファジィ演
算回路。 2)入力側において駆動パルスが印加され る少なくとも第1、第2、第3の電荷転送電極、および
出力側において少なくとも第1および第2のゲート電極
とを有する同一のCCD素子を多数並列に接続すると共
に前記各CCD素子の第3の各電荷転送電極に設けられ
た各フローティングゲートおよび出力側の各選択端子間
に最大入力信号選択回路網を接続し、よつて入力された
多入力信号のうち最大入力信号のみを選択して出力する
よう構成されたことを特徴とする最大入力選択用ファジ
ィ演算回路。 3)CCDを用いたファジィ計算機であつて、(a)所
定数(1,2,…K)のファジィ制御ルールのそれぞれ
に対応して、それらのルールの各前件部ifの各メンバ
ーシップ関数(f_1,f_2,…f_K)を記憶する
各Nエレメントからなる第1列〜第K列の複数の第1記
憶素子群(M_1_1〜M_1_N,M_2_1〜M_
2_N…M_K_1〜M_K_N)と、少なくとも1つ
の事実としての入力信号のメンバーシップ関数を構成す
るエレメント情報が入力されるN本の入力線と、前記各
記憶素子に記憶された各メンバーシップ関数と前記入力
信号の各エレメント情報とを並列に比較して小さい方の
値を選択する複数のマトリックス状選択回路(C,C,
…C)と、前記各選択回路からの各メンバーシップ関数
出力のうち最大値を選択する複数の最大値選択回路(E
,E…E)とからなる適合度算出部(100)、 b)前記所定数のファジィ制御ルールの各後件部the
nの各メンバーシップ関数(f′_1,f′_2…f′
_K)を記憶する各Nエレメントからなる第1列〜第K
列の複数の第2記憶素子群(M_1_1〜M_1_N,
M′_2_1〜M′_2_N…M′_K_1〜M′_K
_N)と、前記適合度算出部からの各最大値選択回路の
出力により前記各記憶素子に記憶された後件部の各メン
バーシップ関数を同時に切りとるマトリックス状に接続
された複数の選択回路と、該各選択回路からの各メンバ
ーシップ関数出力のうちの各最大値を選択する複数の最
大値選択回路からなるトランケーシヨン兼合成部(20
0)、および c)前記トランケーシヨン兼合成部の前記各最大値選択
回路からの各出力に基づいてその重心位置を算出するデ
フアジフアイアとを備え、よつて入力から出力に至るま
でファジィ演算処理されるように構成したことを特徴と
するフアジイ計算機。 4)特許請求の範囲第3項記載のファジィ計算機におい
て、前記デフアジフアイアは、入力側において少なくと
も第1、第2、第3の電荷転送電極、次いでゲート電極
、そして第4の電荷転送電極の順からなるNチャンネル
のCCD素子で構成され、各チャンネルストップ間に形
成された前記各チャンネル中の前記ゲート電極は、それ
ぞれ異なる分割比率で2分割され、各分割比率b_1/
(b_1+b_2)に応じた電荷の累積の差に相当する
電圧信号から、前記デフアジフアイアに入力された入力
信号としての総合推論メンバーシップ関数の重心位置、
すなわち代表値をとり出すように構成されたことを特徴
とするファジィ計算機。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1028697A JPH02208787A (ja) | 1989-02-09 | 1989-02-09 | フアジイ演算回路および該回路を用いたファジイ計算機 |
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US07/760,745 US5247472A (en) | 1989-02-09 | 1991-10-15 | Fuzzy logic operation circuit utilizing charge coupled devices |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP1028697A JPH02208787A (ja) | 1989-02-09 | 1989-02-09 | フアジイ演算回路および該回路を用いたファジイ計算機 |
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Publication Number | Publication Date |
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JPH0532792B2 JPH0532792B2 (ja) | 1993-05-17 |
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Family Applications (1)
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---|---|---|---|
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-
1990
- 1990-02-09 US US07/478,136 patent/US5136685A/en not_active Expired - Fee Related
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JPH0532792B2 (ja) | 1993-05-17 |
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