JPH02208787A

JPH02208787A - フアジイ演算回路および該回路を用いたファジイ計算機

Info

Publication number: JPH02208787A
Application number: JP1028697A
Authority: JP
Inventors: Yasuo Nagazumi; 永積　靖夫
Original assignee: G D S KK
Current assignee: G D S KK
Priority date: 1989-02-09
Filing date: 1989-02-09
Publication date: 1990-08-20
Also published as: US5136685A; JPH0532792B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は電荷転送デバイス素子（ＣＯＤ　）　’ｅ用い
たファジィ演算回路、特Ｋ　ＣＯＤが有する優れた性質
を利用して高速ファジィ演算が行ないうるファジィ演算
回路および該演算回路を用いたファジィ計算機に関する
ものである。

（ロ）従来の技術１９６５年、米国カルフォルニア大学のザブ−（Ｌ、　
Ａ　　ｚａｄｅｈ　）教授によりファジィ理論と応用に
ついて「ジャーナル・オブ・インフォーメーション・ア
ンド・コントロールＪ　Ｉｃ発表すして以来、幾多の経
緯を辿った後、今日においてはその優れた性質が見直さ
れてファジィ理論を応用し念ファジィ制御・ファジィ計
算機、ファジィ人工頭脳における実用面の研究と開発が
活発になってきている。

ファジィ制御は、特定分野の熟練者（エキスパート）が
長年の経験から得たカン（勘）など、人間の感覚や言葉
のもつあいまいさ（曖昧さ）を定量化し処理するために
、制御アルゴリズムｆ　ｉ　ｆ　ｗ　ｔｈｅｎ　（もし
・・・・・・ならば、〜せよ）形式（ファジィ制御ルー
ル）で表現し、ファジィ推論を用いて計算機にその実行
をなさしめるものでおる。

すなわち、例えば速度について「ゆっくり」、「中位の
スピード」、「早く」などに対応するあいまいな言語情
報を各メンバーシップ関数で表わし、ｉ　ｆ−ｔｈｅｎ
形式の各７アジイルールに対して、１つの事実を照合し
て凡その合致度を調べ、前記ルールの前件部ｉｆの合致
度によって、後件部ｔｈｅｎのメンバーシップ関数を切
りとり、各推論結果を得てから、該あいまいな情報から
なる全推論結果から核心（エツセンス）を抽出（これを
デ７アジフイケーションと称する）する。なお、デ７ア
ジフイケーション方法は、いろいろ提案されているが重
心法が最も多く用いられているのが実情である。

次に、ファジィ推論を実行する計算機（ここでこれを仮
に７アジイ計算機と称する）というものについて考えて
みる。従来のディジタル計算機の取扱う情報は全て２元
情報（０，１０組合わせのバイナリ−ワード〕で表わさ
れた明確な情報であるが、ファジィ計算機はあいまいな
言語情報ごとにメンバーシップ関数で特定され次情報を
取扱い、処理すべきワード（仮にこれをファジィワード
と称する）は、各メンバーシップ関数についてＯから１
までのグレードにおいて、０．α１．０．２．０．５・
・・などの少数で表わされた多数の情報を処理しなけれ
ばならない。

ファジィ計算機においては、「ゆつ＜シ」だの「もつと
早く」だのというあいまいな言語情報を扱うと言っても
、ファジィ計算機内のファジィ論理回路で実行される推
論の「事実」（入力情報）と出力情報は確定し念値（例
えば１５℃であるとか、５■であるとか）であるので、
これらの入出力情報を高速に処理できなければ、内部で
実行しているファジィ推論が高速であっても、その処理
が大きく制限されてしまうことになる。

（ハ）　発明が解決しようとする問題点ファジィ理論を
応用したファジィ制御によるエキスパートシステムのは
しす（スチームエンジンの７アジイ制＃）ｆ：、１９７
４年にロンドン大学のマンダニ教授（Ｍａｍｄａｎｉ　
）がはじめて発表して以後においても、ファジィ制御技
術の歴史は未だ浅い。しかし、最近になってやっと本格
的なエキスパートシステムがいくつか実現され、それら
の効果が高く評価嘔れるようになってきている。

しかしながら、ファジィ制御のための７アジイ推論を実
行するに際し、従来はディジタル計算機を使用せざるを
得なかったので、専用のハードウェアによって７アジイ
推論を行なう速度そのものは早くできたとしても「事実
」を入力してから推論結果が表示部に表示されるまでの
速度が上記のディジタル計算機の処理能力で制限されて
しまう。したがって、ファジィ情報の入出力は勿論のこ
と、ファジィ演算そのものが効果的に行なえるファジィ
計算機専用のファジィ演算回路の開発が待たれていた。

ま九、ディジタルメモリを介して現在の素子の状態量か
ら制御量に直接マツピングしてしまう方式も提案されて
おｐ、該方式によれば演算時間は飛躍的に短縮できる可
能性はあるが、パラメータの細かな調整が困難である。

更に演算増幅等を多数組合わせ念構成のアナログ型ファ
ジィ情報処理チップも現在開発されてはいるが、演算速
度あるいは処理能力の点で不十分である。

に）　問題点を解決するための手段ＣＣＤに代表される電荷転送型素子は、１９７０年に最
初、ボイル（Ｂｏｙｌｅ　）によって発表され念比較的
若いＳ１デバイス素子で、マイノリティキャリアとダイ
ナミックな電界効果を利用したものであるが、電荷転送
によって機能デバイスを構成するという新規な技術思想
とＬＳＩ技術の進歩に伴って著しく発展した。そしてＣ
ＯＤのもつ性質を利用して撮像素子、大容量メモリ、ア
ナログ信号処理、マツチドフィルタをはじめとする各種
フィルタ、遅延線などが実用化されている。しかしなが
ら、ファジィ計算機のような高度の情報処理装置には、
まだ、あまり利用されていないのが現状である。

本発明はＣＯＤの有する多機能性、すなわちアナログメ
モリとしての機能、アナログ量が直接取扱える特徴、低
消費電力、低雑音など、電荷転送機能に伴なう上記のＣ
ＣＤの性質を利用して基本ファジィ演算回路および該演
算回路を利用した経済的なファジィ計算機を提供するこ
と金目的としている。

ところで、ファジィ演算に必要な最小機能は、周知の「
ファジィ推論エンジン」（例えば、知識としてのＡとＢ
１および事実としてのにを入力して結論としてのＢ′を
出力するアーキテクチャ）の性質からして（その詳細は
、例えば講談社、昭和６３年８月１９日発行、山川烈著
「ＦＵＺＺＹ　　コンピュータの発想」参照）、結局、
下記の二種の基本的機能とその組合わせによって実現可
能である。すなわち、Ｉ）複数の７アジイ情報のうち、最大または最小の情報
上選択して出力する機能、および１１）複数の序列化さ
れたファジィ情報に対してその代表値を決定しうる機能
、とに集約される。

このため、本発明においては、ＣＯＤを用いて基本的な
ファジィ演算回路素子およびデアアジファイアを構成す
ると共に前記ファジィ演算回路素子を多数組合わせかつ
前記デフアシファイアを接続してなるファジィ計算機を
構成している。

（ホ）　作用ＣＯＤ　ｆ：用いてＡＮＤおよびＯＲ機能を含む基本フ
ァジィ演算回路素子とデフアシファイアが実現されたの
で前記回路素子をファジィ変数の数だけ並列に接続し、
その出力側に前記デフアシファイアを接続することによ
ってファジィ制御専用の高速ファジィ計算機が実現でき
る。

（へ）実施例第１図（ａ）は本発明によるＣＯＤを用いたファジィ演
算回路の１つの実施例を示す。この実施例において、Ｃ
ＯＤの転送電極のポテンシャル井戸への信号電荷を注入
するのに三相のＰＲ法（ｐｏｔｅｎｔｉａｌ　ｅｑｕｉ
ｌｉｂｒａｔｉｏｎ−電荷の電位平衡法）を採用してい
る。

図中、ＩＤは入力ダイオード、Ｇ１は第１ゲー）％極、
Ｇ２は第２ゲート電極、Ｔ１は第１転送電極、Ｔ２は第
２転送電極、Ｔ３は第３転送電極、ＦＧはフローティン
グ・ゲート、ＯＧ、は第１出カゲート電極、ＯＧ２は第
２出力ゲート電極、ＯＤｌは第１出力ダイオード、ＯＤ
２は第２出力ダイオード、１と２はオアゲート、３はイ
ンバータ、４はＦＧ増幅器、Ｈはチャンネルストップ、
Ｓは入力端子、φ１．φ２．φ３は駆動パルスの入力端
子、Ｆは制御信号の取り出し端子、Ｃは選択信号の入力
端子、０ＵＴ１および０ＵＴ２は出力端子を示す。

動作においては、ＩＤへ短いパルス電圧全加工てＩＤか
らの電荷を０１の障壁を横切ってＧ２のポテンシャル井
戸に注入させる。次いでＩＤＩ逆バイアスさせてＧ１の
障壁ヲ超えるＧ２の余分の電荷をＩＤへ注入してから各
転送電極Ｔ２．Ｔ３゜Ｔ１に駆動パルスφ２．φ３．φ
１を順次与えて電荷を転送する。

入力側から順次転送され次電荷はＦＧに達すると、ＦＧ
で電荷が検出され、電荷量に対応する電圧信号が誘起さ
れＦＧ増幅器４を介して増幅した後、制御信号がＦから
と９出される。

一方、端子Ｃには選択信号が与えられるので、ゲート１
または２を介して出力ゲー）　ＯＧ、１次はＯＧ２が作
動され、対応する出力ダイオードＯＤ１またはＯＤ２か
ら電荷信号が出力される。選択信号は、例えば低レベル
のとき大なる方の出力信号０ＵＴ１ｔ−選択し、高レベ
ルで小嘔い方の出力信号ＯＵＴ　、を選択するようにし
てもよい。

第１図中）は、上記のように構成され作動する第１図（
ａ）の基本回路を１つのシンボルで表わした図である。

後はど述べるように、本発明においては該シンボルで表
わされた基本回路素子を多数組合わせて別の選択回路を
構成してゆく。

なお、入出力信号が電荷の形で基本回路に入出力される
場合には、入力側の入力ダイオードＩＤ第１および第２
のゲート電極Ｇ１．Ｇ２、および出力側の第１および第
２の出力ダイオードＯＤ１．ＯＤ２は省略することがで
きる。第２図（ａ）はそのような構成を示し、第２図（
′ｂ）はそのシンボルを示す。

第３図（ａＪは、第１図（ｂ）または第２図（ｂ）に示
す基本回路を２個組合わせて構成した２人力信号用最小
値選択回路の実施例を示す。

同図において、前記の基本回路１０．１１を２個並列に
接続し、それぞれの端子Ｆｉ比較器１２の各入力へ接続
すると共に前記比較器１２の出力側を、一方ではインバ
ータ１３を介して基本回路１０の端子Ｃに接続し、他方
では基本回路１１の端子Ｃに直接接続した構成になって
いる。

したがって、２つの基本回路１０．１１の各フローティ
ングゲート端子Ｆで検出された制御信号を比較器１２で
比較することによって、出力端子０ｕｔ２からは大きい
方の転送電荷に対応する出力が、そして出力端子Ｏｕ　
ｔ　１からは小さい方の転送電荷に対応する出力が得ら
れる。

第３図（ｂ）は、このように一体的に構成され作動する
第３図（ａ）の基本回路のシンボルを示す。

第４図（ａ）は、多数の入力信号のうちから最大の入力
信号を選択して出力する選択回路の実施例を示す。

この実施例においては第１図（ｂ）または第２図（ｂ）
に示すような基本回路１．２．３．・・・Ｎを用いて第
４図（ａ）のように、各Ｆ１．　Ｆ２．　Ｆ３・・・Ｆ
〜端子からの出力、および各Ｃ，，Ｃ２，Ｃ３・・・Ｃ
＾端子へ与える入力を、オペアンプＡ１．　Ａ２．　Ａ
、、・・・Ａｎおよび抵抗’１１〜”ＩＮ・Ｒ２１〜Ｒ
２Ｎ・”３１〜”５Ｎ・・・・Ｒ２１〜Ｒ２Ｎによりマ
トリックス状に構成すればにューラルネットワークのア
ナログ電子回路モデルと等価、−合原一幸著「ニューラ
ルコンピュータ」東京電機大学出版、１９８８年、参照
）、全入力信号のうち最大の入力信号が与えられ九基本
回路ｉからの出力全選択することができる。

すなわち、各オペアンプの入出力特性を第４図中で示し
た特性にしておけば、名段について等しい数の入力電圧
が抵抗Ｒ１１〜Ｒ１ｎ（ｉ　＝　１゜２．３・・・Ｎ）
を介して加算されて各オペアンプにそれぞれ印加される
ので、名アンプの入出力特性の閾値を適当にしておくこ
とによって入力信号のうちの最大の信号が出力端子Ｏｕ
ｔから取シ出せる。

第４図（ｂ）は、このように多入力信号のうち、最大の
信号を選択する第４図（ａ）の基本回路を、単体として
のシンボルで示している。なお、第４図において端子Ｄ
ｒａｉｎからの出力は当面は不要であるが、アンプの入
出力特性を適当に選ぶことによって多入力信号のうち最
小の信号を選択することもできることは当業者には明ら
かであろう。

第５図（ａ）は、ＯＲ＠理およびＡＮＤ論理機能を実現
するファジィＯＲおよびファジィＡＮＤ回路の実施例を
示す。この実施例においては、第３図（ｂ）に示した２
人力選択回路を複数個並列に接続し２１．２２．２５．
・・・ｉｊとし、各２人力選択回路の入力には、２つの
メンバーシップ関数を構成しているそれぞれの要素（エ
レメント）Ｆ１Ｆ２を入力すれば、出力端子の一方には
ファジ・「ＡＮＤ出力が、そして他方の出力端子にはフ
ァジィＯＲ出力がと）出せる。すなわち、第６図に示す
ように２つのメンバーシップ関数Ｆ１ｊＦ２のエンベロ
ープのうち、共通の部分をもたない双峰型のエンベロー
プはファジィＯＲがとられ、共通部分はファジィＡＮＤ
がとられる。

第５図φンは、上記のように構成され作動する第５図（
ａ）のファジィＡＮＤ−ＯＲ演算素子のシンボルを示す
。

第７図は、ファジィ計算機に必要なデフアシファイアを
ＣＯＤで構成した実施例を示す。

図中、Ｔ１は第１転送電極、Ｔ２は第２転送電極、Ｔ３
は第３転送電極、Ｇ１はゲート電極、Ｔ４は第４転送電
極、Ｂ、は第１バス、Ｂ２は第２パス、Ｓ、　、　Ｂ２
はＦＥＴ　　）ランジスタ、１−Ｌｌ、　Ｒ２は抵抗、
ＯＲはオペアンプ、Ｈにチャンネルストップをそれぞれ
示す。

ゲート電極Ｇ１は、各チャンネルＣＨ１〜ＣＨＮにおい
てそれぞれが異なる長さのｂｌとＢ２に２分割されてい
る。すなわち、分割の比率す、＝ｂ２が名チャンネル毎
に所定の率で変えてあり、例えば左からｂ１／（ｂ１＋
ｂ２）＝ｏ、１．　［１２，α３・・・α９のように構
成され、各チャンネルもメンバーシップ関数を構成する
エレメント数、すなわち、ファジィワードのエレメント
数に対応している。

このような構成によって、冒頭に述べたＩＩ　）の機能
である複数の序列化された信号に対してその代表値を決
定する機能、換言すれば、全体のファジィ推論結果の重
心を求める作用を行なわせることかできる。

すなわち、動作において、デフアシファイアの入力に与
えられｆｅ、電荷ｑ１　、Ｇ２．Ｇ５．””　ｑＮは、
駆動パルスφ３．φ１．φ２が印加された各転送電極Ｔ
１．　Ｔ、　Ｔ３ｔ−介して転送されゲート電極Ｇ、に
達する。そして該ゲート電極Ｇ１において分割比率ｂ１
／ｂ１＋ｂ２のそれぞれ異なるチャンネルを経て転送電
極Ｔに至るまでにパス馬およびパスＢ２には前記分割率
ｂ１およびＢ２で決まる電荷が集められる。バスＢ２は
ＦＥＴ　）ランジスタＳ２のソースに、ま九バス馬は８
１のソースに接続されているので、Ｂ４．Ｂ２のゲート
電極にφ３が与えられると両者のバスＢ、、Ｂ、２の積
算電荷の差に対応する電位差がとり出されオペアンプ０
Ｐｔ−介して出力される。

すなわち、各チャンネルの０１は第７図（ａ）に示す実
施例の場合に（１０チヤンネルと仮定すると）、左から
１：９．２：８．３＝７．・・・９：１の割合に分割さ
れているので、オペアンプＯＰから出力される電位ＶはＶ＝Ｋ　（（Ｑ、９　Ｘ　ｑｌ　＋１８　ＸＱ２　＋Ｃ
Ｌ　７　ｘｑ　ｇ”・０．　Ｉ　ＸＱ９　）−（０，Ｉ
Ｘｑ＋０．２ＸＱ　＋０．３Ｘｑ　・・・・・・α９Ｘ
ｑ９））１　　　　　　２　　　　　　３Ｉで表われる（但し、Ｋは回路で決まる感度係数）。

第４転送電極Ｔ４で、全チャンネルを介して転送され念
総電荷量を検出できる手段を設けておくことによって（
図示せず）、電荷分布の重心位置をとシ出すことができ
る。すなわち、前記■は全チャンネルの電荷量のモーメ
ントを求める式と同じことであるので、入力された総電
荷量ｑ　＋ｑ　＋ｑ＋・・・ｑ、が一定であれば、前記
Ｖ式は電荷分布の重心位ｔを直接表わし、総電荷量が変
動するような場合には出力を、Ｔ４で検出し念総電荷量
で除算することによって同様に重心位置を求めることが
できる。このことは、ファジィ制御において各ファジィ
推論結果から得られる最終メンバーシップ関数の重心（
該最終メンバーシップ関数の面積を等しく２分する位置
）？：算出するデファジフイケーションが行ないうろこ
とを示している。

第７図（６）は、上記のように構成され作動する第７図
（ａ）のデアアジファイアの基本回路のシンボルを表わ
す。

第８図は、本発明による前記各基本回路素子を用いて構
成したファジィ計算機の実施例を示す。

本発明によるファジィ計算機は大きく分けて３つの部分
で構成されている。すなわち、適合度算出部１００、ト
ランケーション兼合成部２００、およびデフアシファイ
ア３００からなっている。

適合度算出部３００は、ファジィ制御ルール１゜２．３
．・・・Ｋの名前件部ｉｆに対応する第１のメンバーシ
ップ関数ｆ１の各エレメントが記憶されている記憶素子
Ｍ１１〜ＭＩ　Ｎ％第２のメンバーシップ関数ｆ２の各
エレメントが記憶されている記憶素子Ｍ２１〜Ｍ２Ｎ、
・・・第にのメンバーシップ関数ｆＫＯ名エレメントが
記憶されている記憶素子ＭＫ、〜ＭＫＮの外に２人力の
うち小さい方を選択する第３図（ｂ）に示した各素子か
らなる各選択回路Ｃ１該各選択回路から出力される信号
のうち最大値を選択する第４図（ｂ）に示した各選択回
路Ｅから構成されている。

一方、トランケーション兼合成部２００は、前記ファジ
ィ制御ルール１．２．３・・・Ｋの各後件部ｔｈｅｎに
対応する第１のメンバーシップ関数（／。

の各エレメントが記憶されている記憶素子Ｍ１′１〜Ｍ
１′Ｎ１同第１〜メンバーシップ関数が記憶されている
Ｍ２′、〜Ｍム、・・・同第にのメンバーシップ関数ｆ
ｋの各エレメントが記憶されている記憶素子町、〜Ｍｋ
Ｎの外に、適合度算出部１００の各最大値選択回路Ｅか
らの各出力により前記後件部ｔｈｅｎの各メンバーシッ
プ関数をトランフートする（切シとる）４！を選択回路
Ｃ１それに前記名選択回路Ｃからの出力のうち最大出力
を選択する各選択回路Ｅから構成されている。

更に、デフアシファイア３００は、第７図（ｂ）で示し
た基本回路で構成されている。

なお、第８図において、５０は第１のシフトレジスタで
あり、これは入力端子Ａから入力される前記名メンバー
シップ関数ｆ１．ｆ２．・・・ｆＫの各エレメント情報
を前記各記憶素子へ送り込むシフトレジスタ、６０は第
２のシフトレジスタであって、これは入力端子Ｂから入
力される前記冬メンバーシップ関数ｆｑ、ｆｌ、・・・
ｆｋの名エレメント情報を前記各記憶素子Ｍ１′１〜Ｍ
１′８９Ｍ６１〜Ｍ！２Ｎ・・・９Ｍ′に１〜ＭＩＥＮ
へ送り込むシフトレジスタであり、それにＡ１〜ＡＫは
各増幅器をそれぞれ示す。

上記のように構成された本発明によるファジィ計算機の
動作を説明する。

適合度算出部１００の入力に、１つの「事実」に対応す
るファジィワード（事実のメンバーシップ関数）を構成
する各エレメント１Ｎ１〜１ＮＮが入力されると名記憶
素子Ｍ１１〜Ｍ１２−　Ｍ２１〜Ｍ２Ｎ・・・ＭＫ１〜
ＭＫＮ内に記憶されている各メンバーシップ関数ｆ４．
　ｆ２・・・ｆＫの内容と比較され、小さい方の信号が
各選択回路Ｃからそれぞれ選択される。そして各ファジ
ィ制御ルール１．２．５・・・・・・Ｋに対応する各選
択回路Ｃからの出力のうち最大出力が各選択回路Ｅから
出力され、名増幅器人１〜ＡＮヲ介してトランケート兼
合成部２００へ送られる。

このようにして各回路Ｅから出力された名田力（＠最大
値）、各記憶素子Ｍｆ１〜ＭＩＮ２Ｍ６１〜Ｍ６Ｎ、・
・・Ｍｋ１〜ＭＩＣＮに記憶されているファジィ制御ル
ールの後件部ｔｈｅｎの各メンバーシップ関数ｆ／、、
ｆ／、・・・陥がそれぞれトランケートされる。

このようにして所定の値でそれぞれ切りとられた各メン
バーシップ関数ｆ／　、　ｆ、；、、・・・躯のエンベ
ロープに相当する各最大値、すなわち、各ファジィ推論
結果が合成され念１つの総合推論結果メンバーシップ関
数に対応する信号ｕ１〜ｕＮがトランケーション兼合成
部２００の各最大値選択回路Ｃから出力され、それらの
信号がデフアシファイア３００へ与えられる。

デフアシファイア３００では、第７図（ａ）について説
明した原理にもとづき、各入力信号ｕ１〜ｕＮのモーメ
ン）１−求めて上記総合推論結果メンバーシップ関数の
重心位置を求め確定値として出力する。

第９図（ａ）Ｉａ、、第８図のファジィ計算機の適合度
算出手段１００への１つの事実として入力されたファジ
ィ入力について、縦の各記憶素子に記憶されたファジィ
制御ルール前件部の各メンバーシップ関数との適合度が
調べられ、その適合度分布出力が発生される様子をシミ
ュレーションモデルで示したものである。

第９図（ｂ）は、第８図に示したファジィ計算機のトラ
ンケーション兼合成部２００へ印加された各適合度出力
により、前記ファジィルールの後件部の名メンバーシッ
プ関数が切りとられ合成される様子を別のシミュレーシ
ョンモデルで示したものである。

さて、第８図に示し念ファジィ計算機においては、ファ
ジィ制御ルールの前件部は入力Ｆｉが１つのメンバーシ
ップ関数であったので、それぞれ１つであった。すなわ
ち、第８図は簡略化すれば第１０図（ａ）のように表わ
せる。

しかしながら、前記ルールの前件部ｉｆが、例えば、「
Ａ１およびＡ２がｄならば、Ｂをｅとせよ」のように２
つの条件（ＡＮＤ）設定されてい入力メンバーシップ関
数を扱うことになる。したがって、この場合は第１０図
（ｂ）に示すように構成することができる。すなわち、
２個の適合度算出部１００を−使って両者を第５図に示
したファジィＡＮＤ−ＯＲ回路の７アジイＡＮＤ出力を
とり出してトランケーション兼合成部２００へ与え、各
デフアシファイア３００−１．３００−２を介して重心
をとり出せば、更に複雑な演算が行なえる。

ファジィ制御ルールの前件部が３つ以上あっても理屈は
同じであるので本発明の７アジイ計算機によって一層複
雑な演算制御が可能となる。

（ト）　　発明の効果以上、ファジィ演算を行なうのに必要な各種基本演算回
路およびそれらの回路素子を用いたファジィ計算機の実
施例について述べてきたが、本発明においては数々の優
れた特質、特性を有するＣＯＤ素子を用いてデフアシフ
ァイアをも含めた基本的なファジィ演算回路を構成し、
そのようなファジィ演算回路素子を多数用いて本格的な
ファジィ計算機を構成した。

したがって入出力部が従来のディジタル計算機を用いる
ファジィ制御装置と異って、本発明によるファジィ計算
機は入出力部も含めて回路はすべて「マツシブ・パラレ
ル」に構成さｎているので、ファジィ情報の効率的な情
報処理が行なえる。

なお、第１図または第２図に示す基本回路においてＣＯ
Ｄ受光素子群をファジィ入力信号源として利用すれば、
光が照射された受光素子群上の照度分布状態などを直接
処理することができるので画像処理分野においても本発
明は効果的である。

【図面の簡単な説明】

第１図（ａ）　（ｂ）は本発明による基本回路の実施例
のうちの１つで、ＣＯＤを用いた２人力に対する出力選
択回路の実施例とそのシンボルを表わす図、第２図（ａ
）　（ｂ）は電荷入力型の２人力に対する出力選択回路
の別の実施例、第３図（ａ）　（ｂ）は第１図ｔたけ第
２図の回路を２つ組合わせて構成した２人力に対する大
小選択回路とそのシンボルを表わす図、第４図（ａ）　
（ｂ）は第３図の選択回路を多数用いて抵抗とオペアン
プとをマトリックス状に接続した多入力信号に対する最
大入力信号選択回路の実施例とそのシンボルを表わす図
、第５図（ａ）　（ｂ）はファジィＡＮＤ−ＯＲ回路の
実施例とそのシンボルを表わす図、第６図は２つのファ
ジィメンバシップ関数の論理出力を表わす図、第７図（
ａ）（ロ）はＣＯＤを用いたデアアジファイアの実施例
とそのシンボルを表わす図、第８図は本発明による各基
本回路を多数用いて構成したファジィ計算機の実施例、
第９図（ａ）　（ｂ）は第８図においてファジィ入力が
与えられてから適合度算出を経てトランケーション兼合
成信号出力が出されるまでに至る処理を説明するシミュ
レーション・モデル図、および第１０図は、ファジィ制
御ルールが２つＡＮＤ前件部を有する場合のファジィ計
算機の概略構成図、をそれぞれ示す。図中、よりは入力ダイオード、Ｇ１．Ｇ２は第１および
第２のゲート電極、Ｔ４．　Ｔ２．　Ｔ３は第１〜第３
の転送電極、０Ｇ１０Ｇ２は第１および第２の出力ゲー
ト電極、０Ｄ１０Ｄ２は第１および第２の出力ダイオー
ド、ＦＧはフローティングゲート、Ｈはチャンネルスト
ップ、１，２はオアゲート、３はインバータ、４はＦＧ
増幅器、５０゜６０はシフトレジスタ、Ｍ１１〜ＭＫＮ
は第１群の記憶素子、１００は適合度算出部、２００は
トランケーション兼合成部、Ｍ１′１〜Ｍ晶は第２群の
記憶素子、３００はデフアシファイア、Ｃは入力に対す
る大小選択回路、Ｅは多入力に対する最大入力選択回路
、人、〜ＡＫは増幅器をそれぞれ示す。（ｂ）第１図Ｘ〈）？第６図（ｂ）第９図

Claims

【特許請求の範囲】１）入力側において駆動パルスが印加される少なくとも第１、第２、第３の電荷転送電極、および
出力側において少なくとも第１および第２のゲート電極
とを有する同一のＣＣＤ素子を２個並列に接続し、前記
各ＣＣＤ素子の前記第３の転送電極にフローティングゲ
ートをそれぞれ設け、該２つのフローティングゲートか
らの電荷検出信号を比較手段を介して比較し、その比較
出力によつて二入力のうち小さい方または大きい方の入
力信号を選択することを特徴とする２入力用ファジィ演
算回路。２）入力側において駆動パルスが印加される少なくとも第１、第２、第３の電荷転送電極、および
出力側において少なくとも第１および第２のゲート電極
とを有する同一のＣＣＤ素子を多数並列に接続すると共
に前記各ＣＣＤ素子の第３の各電荷転送電極に設けられ
た各フローティングゲートおよび出力側の各選択端子間
に最大入力信号選択回路網を接続し、よつて入力された
多入力信号のうち最大入力信号のみを選択して出力する
よう構成されたことを特徴とする最大入力選択用ファジ
ィ演算回路。３）ＣＣＤを用いたファジィ計算機であつて、（ａ）所
定数（１，２，…Ｋ）のファジィ制御ルールのそれぞれ
に対応して、それらのルールの各前件部ｉｆの各メンバ
ーシップ関数（ｆ＿１，ｆ＿２，…ｆ＿Ｋ）を記憶する
各Ｎエレメントからなる第１列〜第Ｋ列の複数の第１記
憶素子群（Ｍ＿１＿１〜Ｍ＿１＿Ｎ，Ｍ＿２＿１〜Ｍ＿
２＿Ｎ…Ｍ＿Ｋ＿１〜Ｍ＿Ｋ＿Ｎ）と、少なくとも１つ
の事実としての入力信号のメンバーシップ関数を構成す
るエレメント情報が入力されるＮ本の入力線と、前記各
記憶素子に記憶された各メンバーシップ関数と前記入力
信号の各エレメント情報とを並列に比較して小さい方の
値を選択する複数のマトリックス状選択回路（Ｃ，Ｃ，
…Ｃ）と、前記各選択回路からの各メンバーシップ関数
出力のうち最大値を選択する複数の最大値選択回路（Ｅ
，Ｅ…Ｅ）とからなる適合度算出部（１００）、ｂ）前記所定数のファジィ制御ルールの各後件部ｔｈｅ
ｎの各メンバーシップ関数（ｆ′＿１，ｆ′＿２…ｆ′
＿Ｋ）を記憶する各Ｎエレメントからなる第１列〜第Ｋ
列の複数の第２記憶素子群（Ｍ＿１＿１〜Ｍ＿１＿Ｎ，
Ｍ′＿２＿１〜Ｍ′＿２＿Ｎ…Ｍ′＿Ｋ＿１〜Ｍ′＿Ｋ
＿Ｎ）と、前記適合度算出部からの各最大値選択回路の
出力により前記各記憶素子に記憶された後件部の各メン
バーシップ関数を同時に切りとるマトリックス状に接続
された複数の選択回路と、該各選択回路からの各メンバ
ーシップ関数出力のうちの各最大値を選択する複数の最
大値選択回路からなるトランケーシヨン兼合成部（２０
０）、およびｃ）前記トランケーシヨン兼合成部の前記各最大値選択
回路からの各出力に基づいてその重心位置を算出するデ
フアジフアイアとを備え、よつて入力から出力に至るま
でファジィ演算処理されるように構成したことを特徴と
するフアジイ計算機。４）特許請求の範囲第３項記載のファジィ計算機におい
て、前記デフアジフアイアは、入力側において少なくと
も第１、第２、第３の電荷転送電極、次いでゲート電極
、そして第４の電荷転送電極の順からなるＮチャンネル
のＣＣＤ素子で構成され、各チャンネルストップ間に形
成された前記各チャンネル中の前記ゲート電極は、それ
ぞれ異なる分割比率で２分割され、各分割比率ｂ＿１／
（ｂ＿１＋ｂ＿２）に応じた電荷の累積の差に相当する
電圧信号から、前記デフアジフアイアに入力された入力
信号としての総合推論メンバーシップ関数の重心位置、
すなわち代表値をとり出すように構成されたことを特徴
とするファジィ計算機。