JPS5911980B2 - ランダムアクセスメモリソウチ - Google Patents
ランダムアクセスメモリソウチInfo
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- JPS5911980B2 JPS5911980B2 JP50152906A JP15290675A JPS5911980B2 JP S5911980 B2 JPS5911980 B2 JP S5911980B2 JP 50152906 A JP50152906 A JP 50152906A JP 15290675 A JP15290675 A JP 15290675A JP S5911980 B2 JPS5911980 B2 JP S5911980B2
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- Expired
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/02—Storage circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Digital Computer Display Output (AREA)
- Information Transfer Systems (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は電子計算機の記憶装置、特に記憶装置内に記憶
されている情報を計算機の主動作とは無関係に読み出す
のに適した記憶装置に関するものである。
されている情報を計算機の主動作とは無関係に読み出す
のに適した記憶装置に関するものである。
電子計算機の記憶装置において、計算機の動作状態もし
くは記憶装置の動作状態とは独立に、記憶装置に記憶さ
れている情報を読み出したい場合がある。
くは記憶装置の動作状態とは独立に、記憶装置に記憶さ
れている情報を読み出したい場合がある。
たとえば記憶装置に記憶している情報を表示装置に表示
したい場合は、記憶装置に記憶している情報を制御命令
により一旦表示用レジスタに転送し、その上で表示させ
ることが従来多く行なわれている。このような装置にお
いては、上に説明したように、表示用レジスタを特別に
設ける必要があるばかりではなく、転送のための制御命
◆を出すプログラムが必要となり、好ましいものではな
かつた。したがつて本発明の目的は、構造が簡単で且つ
特別のプログラムを設けることなく、記憶されている情
報を計算機の主動作に関係なく読出せるようにした記憶
装置を得ようとするものである。
したい場合は、記憶装置に記憶している情報を制御命令
により一旦表示用レジスタに転送し、その上で表示させ
ることが従来多く行なわれている。このような装置にお
いては、上に説明したように、表示用レジスタを特別に
設ける必要があるばかりではなく、転送のための制御命
◆を出すプログラムが必要となり、好ましいものではな
かつた。したがつて本発明の目的は、構造が簡単で且つ
特別のプログラムを設けることなく、記憶されている情
報を計算機の主動作に関係なく読出せるようにした記憶
装置を得ようとするものである。
本発明の記憶装置は、ランダムアクセスメモリ（以下Ｒ
ＡＭと略称する）と、このＲＡＭの記憶番地を指定する
主たる記憶番地指定人力手段（以下主アドレス入力と略
称する）と、記憶番地のうちの一部の記憶番地を指定し
且つ読み出すことが可能な副たる記憶番地指定入力手段
（以下副アドレス入力と略称する）と、主アドレス入力
が前記一部の記憶番地のいずれかの記憶番地を指定して
いる場合に副アドレス入力のうち前記の指定されたいず
れかの記憶番地を指定可能な副アドレス入力を不能化な
らしめるようにした入力切替手段を備えた装置であつて
、副アドレス入力が前記一部の記憶番地を指定するのは
、指定しようとする特定の記憶番地が前記主アドレス入
力によつて指定されていない限り可能であるようにした
ランダムアクセスメモリ装置である。次に図面を参照し
て説明する。
ＡＭと略称する）と、このＲＡＭの記憶番地を指定する
主たる記憶番地指定人力手段（以下主アドレス入力と略
称する）と、記憶番地のうちの一部の記憶番地を指定し
且つ読み出すことが可能な副たる記憶番地指定入力手段
（以下副アドレス入力と略称する）と、主アドレス入力
が前記一部の記憶番地のいずれかの記憶番地を指定して
いる場合に副アドレス入力のうち前記の指定されたいず
れかの記憶番地を指定可能な副アドレス入力を不能化な
らしめるようにした入力切替手段を備えた装置であつて
、副アドレス入力が前記一部の記憶番地を指定するのは
、指定しようとする特定の記憶番地が前記主アドレス入
力によつて指定されていない限り可能であるようにした
ランダムアクセスメモリ装置である。次に図面を参照し
て説明する。
第１図は記憶されている情報を計算機の主動作とは無関
係に読出すのに適した従来の記憶装置および直接関連し
た装置をプロツクで示したものである。
係に読出すのに適した従来の記憶装置および直接関連し
た装置をプロツクで示したものである。
入力情報、あるいは中央情報処理装置（以下ＣＰＵと略
称する）２１内で演算した結果は、一度記憶装置である
ＲＡＭ２２に記憶しておき、表示の必要に応じてＣＰＵ
２ｌを介して表示用レジスタ２３に転送し、表示してい
る。ｊしたがつて、先に述べたように、表示用レジスタ
を特別に設けねばならないという不便さと、情報が記憶
されているＲＡＭ２２から表示用レジスタ２３へ情報を
転送させるための命令が必要であるためプログラムが増
えるという欠点があつた。第２図は本発明のＲＡＭ装置
とこれと直接関連した装置をプロツクで示したものであ
つて、次に詳しく説明するＲＡＭ装置２４のような構成
をとることによつて、第１図の場合に比べて表示用レジ
スタ２３が不要であり又プログラムの複雑化が避けられ
る。
称する）２１内で演算した結果は、一度記憶装置である
ＲＡＭ２２に記憶しておき、表示の必要に応じてＣＰＵ
２ｌを介して表示用レジスタ２３に転送し、表示してい
る。ｊしたがつて、先に述べたように、表示用レジスタ
を特別に設けねばならないという不便さと、情報が記憶
されているＲＡＭ２２から表示用レジスタ２３へ情報を
転送させるための命令が必要であるためプログラムが増
えるという欠点があつた。第２図は本発明のＲＡＭ装置
とこれと直接関連した装置をプロツクで示したものであ
つて、次に詳しく説明するＲＡＭ装置２４のような構成
をとることによつて、第１図の場合に比べて表示用レジ
スタ２３が不要であり又プログラムの複雑化が避けられ
る。
第３図は本発明のＲＡＭ装置の一実施例の構成をプロツ
クで示した図である。
クで示した図である。
はじめにその概要を説明すると、３１はＣＰＵからの主
アドレス入力ＡＢＯ−ＡＢ５によつてのみ記憶の入出力
を行なうようにした１６×３×４ビツトの第１のＲＡＭ
であり、３２はＣＰＵからの主アドレス入力によつて記
臆の入出力を行なうと共に図示してない副アドレス発生
装置からの副アドレス入力Ｔ。−Ｔ，５によつても記瞳
の読出しのできる１６×１×４ビツトの第２のＲＡＭで
あり、３３は主アドレス入力のうちＡＢ４およびＡＢ５
により前記２つのＲＡＭ３ｌおよび３２の入出力ライン
を制御する回路のほかＡＢ４およびＡＢ，の指定により
後に述べる信号切替装置を制御するための出力端子Ｘ，
Ｙを備れた多方向性マルチプレクサであり、３４は主ア
ドレス入力のＡＢＯ−ＡＢ３によつて第１のＲＡＭ３ｌ
の信号ライン、および信号切替装置経由での第２のＲＡ
Ｍ３２の信号ラインを制御するためのデコーダである。
３５はすでに２回に亘つて内容の説明なしに示した１６
回路の入力切替回路であつて、主アドレス入力のＡＢ４
およびＡＢ５が第２のＲＡＭ３２のいずれかの記臆番地
の入出力を指定しているときは前述の双方向性マルチプ
レクサ３３の出力端子Ｘ，Ｙからの指定信号により第２
のＲＡＭ３２の該当信号ラインを第１のＲＡＭ３ｌの信
号ラインに接続し、指定していないときは出力端子Ｘ，
Ｙからの非指定信号により第２のＲＡＭ３２の信号ライ
ンを副アドレス入力Ｔ。
アドレス入力ＡＢＯ−ＡＢ５によつてのみ記憶の入出力
を行なうようにした１６×３×４ビツトの第１のＲＡＭ
であり、３２はＣＰＵからの主アドレス入力によつて記
臆の入出力を行なうと共に図示してない副アドレス発生
装置からの副アドレス入力Ｔ。−Ｔ，５によつても記瞳
の読出しのできる１６×１×４ビツトの第２のＲＡＭで
あり、３３は主アドレス入力のうちＡＢ４およびＡＢ５
により前記２つのＲＡＭ３ｌおよび３２の入出力ライン
を制御する回路のほかＡＢ４およびＡＢ，の指定により
後に述べる信号切替装置を制御するための出力端子Ｘ，
Ｙを備れた多方向性マルチプレクサであり、３４は主ア
ドレス入力のＡＢＯ−ＡＢ３によつて第１のＲＡＭ３ｌ
の信号ライン、および信号切替装置経由での第２のＲＡ
Ｍ３２の信号ラインを制御するためのデコーダである。
３５はすでに２回に亘つて内容の説明なしに示した１６
回路の入力切替回路であつて、主アドレス入力のＡＢ４
およびＡＢ５が第２のＲＡＭ３２のいずれかの記臆番地
の入出力を指定しているときは前述の双方向性マルチプ
レクサ３３の出力端子Ｘ，Ｙからの指定信号により第２
のＲＡＭ３２の該当信号ラインを第１のＲＡＭ３ｌの信
号ラインに接続し、指定していないときは出力端子Ｘ，
Ｙからの非指定信号により第２のＲＡＭ３２の信号ライ
ンを副アドレス入力Ｔ。
〜Ｔ，５に接続するようになつている。したがつて第２
のＲＡＭ３２中の各記臆番地は、主アドレス入力によつ
て指定されていない限り副アドレス入力によつて直接読
出すことが可能であり、而もこれによつてＲＡＭ装置全
体の動作機能は少しも妨げられることはない。なおいう
までもないが、この第３図の装置全体としては１６×４
×４ビツトのＲＡＭ装置であり、また先に記憶番地のう
ちの一部の記臆番地という表現を用いたが、全体とは第
１のＲＡＭ３ｌと第２のＲＡＭ３２の合計を、一部とは
第２のＲＡＭ３２を意味するものである。次に第３図の
各プロツクにつき更に詳細な図を用いてその構成および
機能につき詳細に説明する。第４図は第１のＲＡＭ３ｌ
の４つの部分のうちの１つ３１−１（第３図）を稍詳細
に示したもので、横に１６個、縦に３個のメモリセル３
６を並べた構造になつている。横の１６個のメモリセル
の組は共通な入出力ラインＩ。ｌ，Ｏ２，ｌＯ３にそれ
ぞれ接続され、縦の３個のメモリセルの組はセルをアク
チブにする信号ラインＷ。−Ｗｌ５にそれぞれ接続され
ている。信号ラインＷｉ（１＝０〜１５、以下同じ）は
、デコーダ３４の出力Ａｉとそれぞれ接続している。他
の３つの部分３１−２，３１−３，３１−４も３１−１
と同じ構造である。第５図は第４図に示したメモリセル
３６を詳細に示したもので、６個のＭＯＳＦＥＴによつ
て構成されているが、これは従来のものと特に変つてい
ない。第６図は第２のＲＡＭ３２の４つの部分の１つ３
２−１を示したもので、１６個のメモリセル３６が横に
一列に並んだ構造になつており、各セルの入出力ライン
は共通な入出力ラインＩ′００に接続されている。
のＲＡＭ３２中の各記臆番地は、主アドレス入力によつ
て指定されていない限り副アドレス入力によつて直接読
出すことが可能であり、而もこれによつてＲＡＭ装置全
体の動作機能は少しも妨げられることはない。なおいう
までもないが、この第３図の装置全体としては１６×４
×４ビツトのＲＡＭ装置であり、また先に記憶番地のう
ちの一部の記臆番地という表現を用いたが、全体とは第
１のＲＡＭ３ｌと第２のＲＡＭ３２の合計を、一部とは
第２のＲＡＭ３２を意味するものである。次に第３図の
各プロツクにつき更に詳細な図を用いてその構成および
機能につき詳細に説明する。第４図は第１のＲＡＭ３ｌ
の４つの部分のうちの１つ３１−１（第３図）を稍詳細
に示したもので、横に１６個、縦に３個のメモリセル３
６を並べた構造になつている。横の１６個のメモリセル
の組は共通な入出力ラインＩ。ｌ，Ｏ２，ｌＯ３にそれ
ぞれ接続され、縦の３個のメモリセルの組はセルをアク
チブにする信号ラインＷ。−Ｗｌ５にそれぞれ接続され
ている。信号ラインＷｉ（１＝０〜１５、以下同じ）は
、デコーダ３４の出力Ａｉとそれぞれ接続している。他
の３つの部分３１−２，３１−３，３１−４も３１−１
と同じ構造である。第５図は第４図に示したメモリセル
３６を詳細に示したもので、６個のＭＯＳＦＥＴによつ
て構成されているが、これは従来のものと特に変つてい
ない。第６図は第２のＲＡＭ３２の４つの部分の１つ３
２−１を示したもので、１６個のメモリセル３６が横に
一列に並んだ構造になつており、各セルの入出力ライン
は共通な入出力ラインＩ′００に接続されている。
各メモリセルにはメモリセルをアクチブにする信号線ｗ
゛・がそれぞれ接続されている。入出力ラインＩ′００
はバツフアＢを通して出力０Ｐ０に接続される。他の３
つの部分３２−２〜３２−４も同じ構造である。第７図
は双方向性マルチプレクサ３３の５つの部分のうちの１
つ３３−１について構造を示したものであり、ＲＡＭの
入出力ラインＩ。
゛・がそれぞれ接続されている。入出力ラインＩ′００
はバツフアＢを通して出力０Ｐ０に接続される。他の３
つの部分３２−２〜３２−４も同じ構造である。第７図
は双方向性マルチプレクサ３３の５つの部分のうちの１
つ３３−１について構造を示したものであり、ＲＡＭの
入出力ラインＩ。
Ｏ−１０３およびＩ′００にそれぞれ接続されたＤ。Ｏ
−ＤＯ３の４本の入出力ラインに対し、主アドレス入力
のうちＡＢ４，ＡＢ５のコードに従つて１本を選択し、
入出力ライン０。と接続する。これは情報をＲＡＭに書
込む場合も読出す場合も同じである。３３−２〜３３−
４についても同様である。
−ＤＯ３の４本の入出力ラインに対し、主アドレス入力
のうちＡＢ４，ＡＢ５のコードに従つて１本を選択し、
入出力ライン０。と接続する。これは情報をＲＡＭに書
込む場合も読出す場合も同じである。３３−２〜３３−
４についても同様である。
なお５つの部分のうちの１つである３３−５はこの双方
向性マルチプレクサ３３に入力される主アドレス入力Ａ
Ｂ４，ＡＢ５の判定回路であり、両入力が第２のＲＡＭ
３２内のセルを指定する場合には出力Ｘ，Ｙにｘ＝１，
ｙ＝０を出力し、そうでない場合はｘ＝０，ｙ−１を出
力するような構造になつている。
向性マルチプレクサ３３に入力される主アドレス入力Ａ
Ｂ４，ＡＢ５の判定回路であり、両入力が第２のＲＡＭ
３２内のセルを指定する場合には出力Ｘ，Ｙにｘ＝１，
ｙ＝０を出力し、そうでない場合はｘ＝０，ｙ−１を出
力するような構造になつている。
第８図は論理回路を１６回路持つ切替回路３５のｌ＋１
番目の入力切替回路の構成を示したものであり、１ｉ，
ｍｉ，ｘ，ｙはこの回路の入力であり、Ｅｉは出力であ
る。
番目の入力切替回路の構成を示したものであり、１ｉ，
ｍｉ，ｘ，ｙはこの回路の入力であり、Ｅｉは出力であ
る。
入力１１は副アドレス入力Ｔｉに接続され、ｘおよびｙ
は判定回路３３一５のＸ，Ｙに接続され、Ｅｉは第２の
ＲＡＭ３２の信号ラインＷ′ｉに接続してある。ここで
主アドレス入力のうちのＡＢ４およびＡＢ５によつて第
２のＲＡＭ３２内の記臆番地が指定された場合すなわち
マルチプレクサ３３の端子Ｄｊｋ（ｊ＝Ｏ〜３，ｋ＝Ｏ
〜３、以下同じ）のうち、ＤＯＯ，ＤｌＯ，Ｄ２Ｏ，Ｄ
３Ｏが０。
は判定回路３３一５のＸ，Ｙに接続され、Ｅｉは第２の
ＲＡＭ３２の信号ラインＷ′ｉに接続してある。ここで
主アドレス入力のうちのＡＢ４およびＡＢ５によつて第
２のＲＡＭ３２内の記臆番地が指定された場合すなわち
マルチプレクサ３３の端子Ｄｊｋ（ｊ＝Ｏ〜３，ｋ＝Ｏ
〜３、以下同じ）のうち、ＤＯＯ，ＤｌＯ，Ｄ２Ｏ，Ｄ
３Ｏが０。
−０３にそれぞれ接続するよう指定された場合、マルチ
プレクサ３３のＸ端子にＸ＝１、Ｙ端子にＹ＝０が出力
される。すなわち入力切替回路３５のＸ，ｙ入力端子に
ｘ＝１，ｙ−０が入力されることにより、アンドゲート
３８の出力にはＡｉが出力され、アンドゲート３９には
０が出力される。したがつてオアゲート４０を通してＥ
ｉにはＡｉが出力される。たとえば主アドレス入力ＡＢ
Ｏ−ＡＢ３により、Ａｉのなかでｈ＋１番目のＡｈが指
定されアクチブな状態になつている場合、ＥｉにはＡｉ
がＥｈにはＡｈがそれぞれ出力されることにより、Ｗ′
ｈがアクチブな状態となる。すなわちＷ′ｈが接続され
ている第２のＲＡＭ３２内のメモリセルが入出力可能な
伏態となる。同様にＡｉがＷｉと接続されていることに
より、第１のＲＡＭ３ｌ内のＷｈに接続されているメモ
リセルも入出力可能な状態となる。たとえば情報の読出
しを行なう場合を例にとると、Ａｈがアクチブであるこ
とによりＷｈとＷ′ｈがいずれもアクチブな状態にとな
り、これらＷｈ，Ｗ′ｈに接続されている両ＲＡＭ３ｌ
および３２内の各メモリセルは読出し状態となり、各情
報はＩｊｋおよび”Ｊｋに出力される。主アドレス入力
ＡＢ４，ＡＢ５は第２のＲＡＭ３２内の記臆番地を指定
しているから、Ｉ′Ｊｋのうち、Ｉ′００，『１０９『
２０Ｐ『３０が選択されＤＯＯラＤｌＯラＤ２Ｏおよび
Ｄ３Ｏを経て０。−０３に出力される。従つて第２のＲ
ＡＭ３２内の記臆番地が指定される場合には従来の１６
×４×４ビツトのＲＡＭと同じ働きをする。次に主アド
レス入力によつて第２のＲＡＭ３２内の記臆番地が指定
されない場合についていえば、双方向性マルチプレクサ
３３のＸ，Ｙ端子にはＸ＝０，Ｙ＝１が出力される。
プレクサ３３のＸ端子にＸ＝１、Ｙ端子にＹ＝０が出力
される。すなわち入力切替回路３５のＸ，ｙ入力端子に
ｘ＝１，ｙ−０が入力されることにより、アンドゲート
３８の出力にはＡｉが出力され、アンドゲート３９には
０が出力される。したがつてオアゲート４０を通してＥ
ｉにはＡｉが出力される。たとえば主アドレス入力ＡＢ
Ｏ−ＡＢ３により、Ａｉのなかでｈ＋１番目のＡｈが指
定されアクチブな状態になつている場合、ＥｉにはＡｉ
がＥｈにはＡｈがそれぞれ出力されることにより、Ｗ′
ｈがアクチブな状態となる。すなわちＷ′ｈが接続され
ている第２のＲＡＭ３２内のメモリセルが入出力可能な
伏態となる。同様にＡｉがＷｉと接続されていることに
より、第１のＲＡＭ３ｌ内のＷｈに接続されているメモ
リセルも入出力可能な状態となる。たとえば情報の読出
しを行なう場合を例にとると、Ａｈがアクチブであるこ
とによりＷｈとＷ′ｈがいずれもアクチブな状態にとな
り、これらＷｈ，Ｗ′ｈに接続されている両ＲＡＭ３ｌ
および３２内の各メモリセルは読出し状態となり、各情
報はＩｊｋおよび”Ｊｋに出力される。主アドレス入力
ＡＢ４，ＡＢ５は第２のＲＡＭ３２内の記臆番地を指定
しているから、Ｉ′Ｊｋのうち、Ｉ′００，『１０９『
２０Ｐ『３０が選択されＤＯＯラＤｌＯラＤ２Ｏおよび
Ｄ３Ｏを経て０。−０３に出力される。従つて第２のＲ
ＡＭ３２内の記臆番地が指定される場合には従来の１６
×４×４ビツトのＲＡＭと同じ働きをする。次に主アド
レス入力によつて第２のＲＡＭ３２内の記臆番地が指定
されない場合についていえば、双方向性マルチプレクサ
３３のＸ，Ｙ端子にはＸ＝０，Ｙ＝１が出力される。
従つて入力切替回路３５のＸ，ｙ入力にはｘ−０，ｙ＝
１が入力され、Ｅｉには副アドレス入力Ｔｉが出力され
る。これによつてｈ＋１番目のＴｈがアクチブな伏態に
なると、Ｅｈがアクチブな状態となり、従つてＥｈに接
続されているＷ′ｈがアクチブとなり、Ｗ′ｈが接続さ
れている第２のＲＡＭ３２内のメモリセルが読出し状態
となり、Ｉ′００，Ｉ”１０，Ｉ゛２０，Ｉ゛３０に出
力される。これらの出力は、双方向性マルチプレクサ３
３に接続されてはいるものの、ＡＢ４，ＡＢ５がＲＡＭ
３２内の記臆番地を指定していないので、選択されるこ
となく、バツフアＢを通して０Ｐ０−０Ｐ３に出力され
る。すなわち第２のＲＡＭ３２内の任意の記障番地の情
報を読み出すことができる。以上のとおりであるから、
第２のＲＡＭ３２内の記障番地は主アドレス入力によつ
て指定されていないときは副アドレス入力によつてその
任意の記憶番地を読み出すことができ、しかも通常のＲ
ＡＭ装置としての機能は妨げられることはない。
１が入力され、Ｅｉには副アドレス入力Ｔｉが出力され
る。これによつてｈ＋１番目のＴｈがアクチブな伏態に
なると、Ｅｈがアクチブな状態となり、従つてＥｈに接
続されているＷ′ｈがアクチブとなり、Ｗ′ｈが接続さ
れている第２のＲＡＭ３２内のメモリセルが読出し状態
となり、Ｉ′００，Ｉ”１０，Ｉ゛２０，Ｉ゛３０に出
力される。これらの出力は、双方向性マルチプレクサ３
３に接続されてはいるものの、ＡＢ４，ＡＢ５がＲＡＭ
３２内の記臆番地を指定していないので、選択されるこ
となく、バツフアＢを通して０Ｐ０−０Ｐ３に出力され
る。すなわち第２のＲＡＭ３２内の任意の記障番地の情
報を読み出すことができる。以上のとおりであるから、
第２のＲＡＭ３２内の記障番地は主アドレス入力によつ
て指定されていないときは副アドレス入力によつてその
任意の記憶番地を読み出すことができ、しかも通常のＲ
ＡＭ装置としての機能は妨げられることはない。
以上において各ＲＡＭの部分の数、一つの部分における
横の列の数、一つの列におけるセルの数その他は上記の
説明中の数値に限定されるものではなく、また各セル３
６の構成あるいは入力切替回路の構成などいずれも図示
あるいは説明されたものに限定されるものではなく、種
種の型のものを用いることができる。
横の列の数、一つの列におけるセルの数その他は上記の
説明中の数値に限定されるものではなく、また各セル３
６の構成あるいは入力切替回路の構成などいずれも図示
あるいは説明されたものに限定されるものではなく、種
種の型のものを用いることができる。
第１図は従来のＲＡＭ装置および関連装置をプロツクで
示した図、第２図は本発明のＲＡＭ装置および関連装置
をプロツクで示した図、第３図は本発明のＲＡＭ装置の
構成の一例を示した図、第４図は第３図の装置の第１の
ＲＡＭの一部を示した図、第５図は第４図の回路に用い
られるセルを詳しく示した図、第６図は第３図の装置の
第２のＲＡＭの一部を示した図、第７図は同じく双方向
性マルチプレクサを示した図、第８図は同じく入力切替
回路を示した図である。 記号の説明：２１は中央情報処理装置（ＣＰＵ）、２４
はＲＡＭ装置、３１は第１のＲＡＭｌ３２は第２のＲＡ
Ｍｌ３３は双方向性マルチプレクサ、３４はデコーダ、
３５は入力切替回路、ＡＢＯ〜ＡＢ５は主アドレス入力
、ＴＯ−Ｔ，５は副アドレス入力を示す。
示した図、第２図は本発明のＲＡＭ装置および関連装置
をプロツクで示した図、第３図は本発明のＲＡＭ装置の
構成の一例を示した図、第４図は第３図の装置の第１の
ＲＡＭの一部を示した図、第５図は第４図の回路に用い
られるセルを詳しく示した図、第６図は第３図の装置の
第２のＲＡＭの一部を示した図、第７図は同じく双方向
性マルチプレクサを示した図、第８図は同じく入力切替
回路を示した図である。 記号の説明：２１は中央情報処理装置（ＣＰＵ）、２４
はＲＡＭ装置、３１は第１のＲＡＭｌ３２は第２のＲＡ
Ｍｌ３３は双方向性マルチプレクサ、３４はデコーダ、
３５は入力切替回路、ＡＢＯ〜ＡＢ５は主アドレス入力
、ＴＯ−Ｔ，５は副アドレス入力を示す。
Claims (1)
- 【特許請求の範囲】 １ ランダムアクセスメモリと、このランダムアクセス
メモリの記憶番地を指定する主記憶番地指定手段と、前
記記憶番地のうち一部の記憶番地を指定可能な副記憶番
地指定手段と、前記一部の記憶番地内の記憶番地の指定
を前記主記憶番地指定手段および前記副記憶番地指定手
段のいずれによつても可能ならしめる入力切替手段を備
えたランダムアクセスメモリ装置。 ２ 第１のメモリーセル群と、第２のメモリーセル群と
、上記第１および第２のメモリーセル群のいずれも指定
しうる主記憶番地指定手段と、上記第２のメモリーセル
群を指定しうる副記憶番地指定手段と、上記第１および
第２のメモリーセル群のメモリーセルの内選択されたメ
モリーセルからの読み出し情報を出力する第１の出力手
段と、上記第２のメモリーセル群のメモリーセルの内選
択されたメモリーセルからの読み出し情報を出力する第
２の出力手段と、上記副記憶番地指定手段が該第２のメ
モリーセル群を選択することを可能ならしめる制御手段
とを有することを特徴とするランダムメモリアクセス装
置。 ３ それぞれが第１と第２の部分に分割された複数の列
線と、上記列線の第１の部分と交差する複数の第１の行
線と、上記列線の第２の部分と交差する複数の第２の行
線と、上記第１および第２の行線と上記列線との交差部
に配された複数のメモリーセルと、上記第１および第２
の行線の内選択されたものからの出力を得る第１の出力
線と、上記第２の行線からの出力を得る第２の出力線と
、上記第１および第２の行線のいずれをも選択しうる第
１の選択手段と、上記列線の第２の部分のみを選択する
ための第２の選択手段と、上記第１の選択手段が上記第
２の行線を選択されている時は上記列線のそれぞれの第
１の部分の信号をそれぞれの第２の部分に伝達すると共
に上記第２の選択手段を該第２の部分から分離し、上記
第１の選択手段が該第２の行線を選択していないときは
上記列線のそれぞれの第１と第２の部分とを電気的に分
離するとともに上記第２の選択手段を該列線の該第２の
部分に接続する制御手段とを有することを特徴とするメ
モリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50152906A JPS5911980B2 (ja) | 1975-12-23 | 1975-12-23 | ランダムアクセスメモリソウチ |
| US05/934,982 US4277836A (en) | 1975-12-23 | 1978-08-18 | Composite random access memory providing direct and auxiliary memory access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50152906A JPS5911980B2 (ja) | 1975-12-23 | 1975-12-23 | ランダムアクセスメモリソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52103925A JPS52103925A (en) | 1977-08-31 |
| JPS5911980B2 true JPS5911980B2 (ja) | 1984-03-19 |
Family
ID=15550711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50152906A Expired JPS5911980B2 (ja) | 1975-12-23 | 1975-12-23 | ランダムアクセスメモリソウチ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4277836A (ja) |
| JP (1) | JPS5911980B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174929A (ja) * | 1983-03-25 | 1984-10-03 | Hitachi Ltd | 周辺制御集積回路装置 |
| CA1204171A (en) * | 1983-07-15 | 1986-05-06 | Stephen K. Sunter | Programmable logic array |
| US4669056A (en) * | 1984-07-31 | 1987-05-26 | International Business Machines Corporation | Data processing system with a plurality of processors accessing a common bus to interleaved storage |
| US5155807A (en) * | 1986-02-24 | 1992-10-13 | International Business Machines Corporation | Multi-processor communications channel utilizing random access/sequential access memories |
| WO1995015528A1 (en) * | 1993-11-30 | 1995-06-08 | Vlsi Technology, Inc. | A reallocatable memory subsystem enabling transparent transfer of memory function during upgrade |
| EP1310963B1 (en) * | 2000-06-29 | 2006-12-27 | Fujitsu Limited | Semiconductor memory device |
| US8367460B2 (en) | 2010-06-22 | 2013-02-05 | Micron Technology, Inc. | Horizontally oriented and vertically stacked memory cells |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3753242A (en) * | 1971-12-16 | 1973-08-14 | Honeywell Inf Systems | Memory overlay system |
| US3737879A (en) * | 1972-01-05 | 1973-06-05 | Mos Technology Inc | Self-refreshing memory |
| US3790961A (en) * | 1972-06-09 | 1974-02-05 | Advanced Memory Syst Inc | Random access dynamic semiconductor memory system |
| US3846765A (en) * | 1973-02-14 | 1974-11-05 | Monolithic Syst Corp | Dynamic cell semiconductor memory with interlace refresh |
| US3940747A (en) * | 1973-08-02 | 1976-02-24 | Texas Instruments Incorporated | High density, high speed random access read-write memory |
| US3903510A (en) * | 1973-11-09 | 1975-09-02 | Teletype Corp | Scrolling circuit for a visual display apparatus |
| US3911404A (en) * | 1974-09-03 | 1975-10-07 | Gte Information Syst Inc | Data storage and processing apparatus including processing of new line characters |
| US3936812A (en) * | 1974-12-30 | 1976-02-03 | Ibm Corporation | Segmented parallel rail paths for input/output signals |
| IT1063025B (it) * | 1975-04-29 | 1985-02-11 | Siemens Ag | Disposizione circuitale logica integrata e programmabile |
-
1975
- 1975-12-23 JP JP50152906A patent/JPS5911980B2/ja not_active Expired
-
1978
- 1978-08-18 US US05/934,982 patent/US4277836A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4277836A (en) | 1981-07-07 |
| JPS52103925A (en) | 1977-08-31 |
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