JP2561015B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2561015B2
JP2561015B2 JP5312416A JP31241693A JP2561015B2 JP 2561015 B2 JP2561015 B2 JP 2561015B2 JP 5312416 A JP5312416 A JP 5312416A JP 31241693 A JP31241693 A JP 31241693A JP 2561015 B2 JP2561015 B2 JP 2561015B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にコンタクト部にバリアメタルを有する半導
体装置の製造方法に関する。
【0002】
【従来の技術】従来より半導体装置のコンタクト部にお
けるバリアメタルは、層間絶縁膜の形成およびコンタク
ト孔の開口の後に形成し、連続して配線金属を形成する
のが一般的な方法であった。
【0003】一方、半製品から短期間で半導体装置を完
成させるため、あるいは複数段のバリアメタル構造を得
るために、あらかじめバリアメタルパターンを形成した
後で層間絶縁膜をその上に形成する方法が提案されてい
る(例えば、特公平4−58185号公報、実開昭61
−96560号)。このような方法を用いると、バリア
メタルパターンを内蔵して層間絶縁膜を全面に堆積した
状態で半導体装置の半製品をストックすることができる
から工程管理のうえから有利となる。また層間絶縁膜に
無関係にバリアメタルのパターニングが出来るから有利
となる。
【0004】この方法をDRAM(ダイナミック・ラン
ダム・アクセス・メモリ)に適用した場合を図2に示
す。
【0005】フィ−ルド酸化膜2に囲まれたP型シリコ
ン基板1の素子領域に一対のトランジスタが形成され、
それぞれのトランジスタにスタック型のMOS容量素子
が結合して一対のDRAMセルを構成している。トラン
ジスタはソースおよびドレイン領域の一方の領域となる
N型拡散層3を共通にし、他方の領域となるN型拡散層
4を有している。ゲート絶縁膜5を介してゲート電極6
が形成されてPSG,BSGあるいはBPSG等のガラ
ス膜からなる絶縁膜(下層の層間絶縁膜)7で被覆され
ている。絶縁膜7にはN型拡散層3,4に達するコンタ
クト孔8,9がそれぞれ形成され、コンタクト孔8,9
の側壁から上面にかけて絶縁膜7のリフロー処理によ
り、図に示すようになだらかな面となっている。コンタ
クト孔9を通して、下部電極、容量誘電体膜および上部
電極からなるスタック型容量素子15の下部電極が拡散
層4にそれぞれ接続している。また、薄い絶縁膜11が
スタック型容量素子15上から絶縁膜7上にかけて形成
されている。
【0006】一方、一対のゲート電極6間に位置するコ
ンタクト孔8を通してバリアメタルパターン10が拡散
層3に接続され、全面に層間絶縁膜12が形成され、層
間絶縁膜12に形成された開口部13を通してビット配
線層14がバリアメタルパターン10に接続されてい
る。
【0007】
【発明が解決しようとする課題】上記構成においてバリ
アメタル10の膜厚を薄くすると開口部13が深くなり
このアスペクト比が大きくなるから、この段部における
配線層14の被着性が悪化する。したがって実用的の見
地から、バリアメタル10の膜厚はコンタクト部上にお
ける層間絶縁膜12の膜厚の10%以上に厚くする必要
がある。
【0008】ここで等方性エッチングでバリアメタルを
エッチングするとサイドエッチング作用により正確にパ
ターニングできないから、バリアメタルを正確精密にパ
ターニングするには、異方性エッチングを用いなければ
ならない。
【0009】しかしながら厚い膜厚のバリアメタルを異
方性エッチングでパターニングすると、図2に示すよう
に、その縁端上部21が鋭利な形状となりこれが層間絶
縁膜12の上面に反映して段差22、例えば50nmの
段差が形成されこれにより配線層に段切れ(断線)が発
生する懸念を生じる。特に絶縁膜7のリフローによりコ
ンタクト孔9の側壁から上面に傾斜形状となっている場
合はバリアメタルパターン10の縁端部の膜厚が中央部
の膜厚より大きくなり縁端上部の形状がより鋭利にな
る。
【0010】
【課題を解決するための手段】本発明の特徴は、半導体
基板上の絶縁膜に前記半導体基板のコンタクト領域を露
出するコンタクト孔を形成する工程と、前記絶縁膜上か
ら前記コンタクト孔内にかけてバリアメタルを形成する
工程と、前記コンタクト孔上に位置する前記バリアメタ
ルの表面に前記コンタクト孔より大きい面積のマスクパ
ターンを形成する工程と、前記マスクパターンをマスク
として前記バリアメタルを異方性エッチングして前記コ
ンタクト領域に被着して前記コンタクト孔の側壁上から
前記コンタクト孔周辺の前記絶縁膜上にかけてバリアメ
タルパターンを形成する工程と、引き続き前記マスクパ
ターンをマスクにして等方性エッチングにより前記バリ
アメタルパターンの周辺角部をエッチング除去する工程
と、全面に層間絶縁膜を形成する工程と、前記層間絶縁
膜に前記バリアメタルパターンの上面が露出する開口部
を形成する工程と、前記開口部を通して前記バリアメタ
ルパターンの露出せる上面に接続し前記層間絶縁膜上を
延在する配線層を形成する工程とを有する半導体装置の
製造方法にある。ここで前記バリアメタルの膜厚は前記
層間絶縁膜の10%以上であることが好ましい。また、
絶縁膜はPSG,BSG,BPSG等のガラス膜であ
り、リフロー処理により前記コンタクト孔の上端部を含
む上面がなだらかになっていることができる。一般的に
は、前記異方性エッチングはリアクティブイオンエッチ
ングであり、前記等方性エッチングは化学エッチングで
ある。また、本発明はDRAMセルのビット線とトラン
ジスタのソースおよびドレイン領域の一方の領域とのコ
ンタクト構造に用いると特に有効である。
【0011】
【実施例】以下、図面を参照して本発明を説明する。
【0012】図1は本発明の一実施例の半導体装置の製
造方法を工程順に示した断面図である。図1は本発明を
DRAMに適用した場合である。
【0013】まず図1(a)に示すように、フィ−ルド
酸化膜2に囲まれたP型シリコン基板1の素子領域に、
ゲート酸化膜5上のポリシリコンから成るゲート電極6
に対して自己整合的にN型拡散層3,4を形成する。N
型拡散層3は一対のトランジスタのソースおよびドレイ
ン領域の一方の共通領域であり、N型拡散層4はそれぞ
れ他方の領域となる。PSG,BSGあるいはBPSG
等のガラス膜からなる絶縁膜(下層の層間絶縁膜)7で
被覆し、この絶縁膜7にN型拡散層3,4に達するコン
タクト孔8,9をそれぞれ形成する。コンタクト孔の側
壁から上面にかけて絶縁膜7のリフロー熱処理により、
図に示すようになだらかな面とする。コンタクト孔9を
通して下部電極が拡散層4にそれぞれ接続する、ポリシ
リコンから成る下部電極、容量誘電体膜およびポリシリ
コンから成る上部電極から構成されるスタック型容量素
子15を形成し、全体を膜厚20nmの薄いCVDシリ
コン酸化膜11で被覆し、一対のゲート電極6間に位置
するコンタクト孔内の拡散層3上の薄いシリコン酸化膜
11を除去する。この薄いCVDシリコン酸化膜11に
より次の工程で堆積されるパターニング前のバリアメタ
ルがスタック型容量素子15に直接被着することを防止
する。
【0014】次に図1(b)に示すように、平坦面上の
膜厚が50nmのMo,W,Ti等のバリアメタル20
を全体に被着する。
【0015】次に図1(c)に示すように、フォトリソ
グラフィ−工程により、コンタクト孔8上に位置するバ
リアメタル20の表面にコンタクト孔8より大きい面積
のマスクパターン25をフォトレジスト層により形成す
る。そしてリアクティブイオンエッチングによりマスク
パターン25をマスクとしてバリアメタル20を異方性
エッチングして拡散層3のコンタクト領域に被着してコ
ンタクト孔8の側壁上からコンタクト孔周辺の絶縁膜上
にかけてバリアメタルパターン10を形成する。この図
1(c)の工程におけるバリアメタルパターン10は、
図2の従来技術と同様に、傾斜面上の周辺部の膜厚は7
0−100nmと厚く(高く)なり周辺端上部(エッジ
部)は鋭利な形状21となっている。
【0016】しかしながら本実施例ではこの後の工程
で、図1(d)に示すように、引き続きマスクパターン
25をマスクにして等方性エッチングである化学エッチ
ングすることにより、バリアメタルパターン10の鋭利
の端部上部21をエッチング除去して、a点からb点ま
での高さを平坦面上の膜厚と同様な値の約50nmとし
丸みをおびた形状31の周辺端上部(エッジ部)を有す
るバリアメタルパターン30とする。
【0017】次に図1(e)に示すように、レジスト層
のマスクパターン25を除去し、コンタクト部およびそ
の周辺における膜厚が350−450nmとなるCVD
シリコン酸化膜の層間絶縁膜12を全面に被着し、この
層間絶縁膜12にバリアメタルパターン30より小面積
でバリアメタルパターン30の上面の中央部が露出する
開口部13を形成する。そして開口部13を通してバリ
アメタルパターン30の露出せる上面に接続し層間絶縁
膜12上を延在するアルミ等の金属層によるビット配線
層14を形成する。ここでバリアメタルパターン30の
エッジ部は等方性エッチングで低くなっているから、従
来技術の図2の段差22が低減され、本実施例の図1
(e)の層間絶縁膜12の上面には配線層の断線を起こ
すような段差は形成されない。
【0018】
【発明の効果】以上説明したように本発明は、層間絶縁
膜の開口部のアスペクト比を小にするために厚いバリヤ
メタルを用い、精度の良いバリヤメタルパターンを得る
ために異方性エッチングを用いた場合に、バリヤメタル
パターンの鋭利な縁端上部を等方性エッチングでエッチ
ング除去するから、層間絶縁膜上面に形成されるは配線
層の段切れの問題が無くなる。また、バリヤメタルパタ
ーンが半導体基板に接続するコンタクト孔の側壁がリフ
ロー工程で傾斜している場合にバリヤメタルパターンの
縁端上部が鋭利に突出するから、このような半導体装置
の製造に本発明は特に有効である。
【図面の簡単な説明】
【図1】本発明の実施例の半導体装置の製造方法を工程
順に示す断面図である。
【図2】従来技術の製造方法により得られた半導体装置
を示す断面図である。
【符号の説明】
1 P型シリコン基板 2 フィ−ルド酸化膜 3,4 N型拡散層 5 ゲート絶縁膜 6 ゲート電極 7 絶縁膜 8,9 コンタクト孔 10 バリアメタルパターン 11 薄い絶縁膜 12 層間絶縁膜 13 開口部 14 ビット配線層 15 スタック型容量素子 20,30 バリアメタル 21 バリアメタルパターンの鋭利なエッジ形状 22 層間絶縁膜上面の段差 31 バリアメタルパターンの丸みをおびたエッジ形

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板上の絶縁膜に前記半導体基板
    のコンタクト領域を露出するコンタクト孔を形成する工
    程と、前記絶縁膜上から前記コンタクト孔内にかけてバ
    リアメタルを形成する工程と、前記コンタクト孔上に位
    置する前記バリアメタルの表面に前記コンタクト孔より
    大きい面積のマスクパターンを形成する工程と、前記マ
    スクパターンをマスクとして前記バリアメタルを異方性
    エッチングして前記コンタクト領域に被着して前記コン
    タクト孔の側壁上から前記コンタクト孔周辺の前記絶縁
    膜上にかけてバリアメタルパターンを形成する工程と、
    引き続き前記マスクパターンをマスクにして等方性エッ
    チングにより前記バリアメタルパターンの周辺角部をエ
    ッチング除去する工程と、全面に層間絶縁膜を形成する
    工程と、前記層間絶縁膜に前記バリアメタルパターンの
    上面が露出する開口部を形成する工程と、前記開口部を
    通して前記バリアメタルパターンの露出せる上面に接続
    し前記層間絶縁膜上を延在する配線層を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 【請求項2】 前記バリアメタルの膜厚は前記層間絶縁
    膜の10%以上であることを特徴とする請求項1に記載
    の半導体装置の製造方法。
  3. 【請求項3】 前記絶縁膜はリフロー処理により前記コ
    ンタクト孔の上端部を含む上面がなだらかになっている
    ことを特徴とする請求項1に記載の半導体装置の製造方
    法。
  4. 【請求項4】 前記異方性エッチングはリアクティブイ
    オンエッチングであり、前記等方性エッチングは化学エ
    ッチングであることを特徴とする請求項1に記載の半導
    体装置の製造方法。
  5. 【請求項5】 フィ−ルド絶縁膜に囲まれた前記半導体
    基板の素子領域に該半導体基板と逆の導電型の不純物拡
    散層が形成されており、前記コンタクト領域は該不純物
    拡散層の領域であることを特徴とする請求項1に記載の
    半導体装置の製造方法。
  6. 【請求項6】 前記素子領域に一対のDRAMセルのそ
    れぞれのトランジスタがソースおよびドレイン領域の一
    方の領域を共通にして形成されており、該一方の領域が
    前記不純物拡散層であり、該一対のトランジスタのゲー
    ト電極間に前記コンタクト孔が形成されていることを特
    徴とする請求項5に記載の半導体装置の製造方法。
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