JP2560985B2 - 記録回路 - Google Patents
記録回路Info
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- JP2560985B2 JP2560985B2 JP5182959A JP18295993A JP2560985B2 JP 2560985 B2 JP2560985 B2 JP 2560985B2 JP 5182959 A JP5182959 A JP 5182959A JP 18295993 A JP18295993 A JP 18295993A JP 2560985 B2 JP2560985 B2 JP 2560985B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
Landscapes
- Digital Magnetic Recording (AREA)
Description
【0001】
【産業上の利用分野】本発明は、磁気記録装置における
記録回路に関し、特に、CMOS論理回路との接続に適
した記録回路に関する。
記録回路に関し、特に、CMOS論理回路との接続に適
した記録回路に関する。
【0002】
【従来の技術】磁気記録装置として、ハードディスク装
置やフロッピーディスク装置、磁気テープ装置などが使
用されている。そしてこれら磁気記録装置には、ライト
データ信号WDに応じて磁気記録媒体に情報を書込む記
録回路が設けられている。図5は、従来の記録回路の構
成を示すブロック図である。TTL(Transistor-Trans
istor Logic)レベルで送られてくるライトデータ信号
WDをECL(Emitter Coupled Logic)レベルの信号
に変換する信号変換回路91と、ECLで構成され信号
変換回路91の出力側に設けられたT型フリップフロッ
プ回路92と、T型フリップフロップ回路92の出力と
ヘッドセレクト信号HSとを受けてヘッドを駆動するた
めの信号を作成するヘッドセレクト回路93と、2個の
磁気記録ヘッドH0,H1を実際に駆動するヘッド駆動回
路94とによって構成されている。
置やフロッピーディスク装置、磁気テープ装置などが使
用されている。そしてこれら磁気記録装置には、ライト
データ信号WDに応じて磁気記録媒体に情報を書込む記
録回路が設けられている。図5は、従来の記録回路の構
成を示すブロック図である。TTL(Transistor-Trans
istor Logic)レベルで送られてくるライトデータ信号
WDをECL(Emitter Coupled Logic)レベルの信号
に変換する信号変換回路91と、ECLで構成され信号
変換回路91の出力側に設けられたT型フリップフロッ
プ回路92と、T型フリップフロップ回路92の出力と
ヘッドセレクト信号HSとを受けてヘッドを駆動するた
めの信号を作成するヘッドセレクト回路93と、2個の
磁気記録ヘッドH0,H1を実際に駆動するヘッド駆動回
路94とによって構成されている。
【0003】ヘッド駆動回路94は、精度のよい定電流
Iを発生する定電流源95を有し、この定電流Iをヘッ
ドH0またはヘッドH1にそれぞれ流すための差動トラン
ジスタQ91,Q92または差動トランジスタQ93,Q94によ
って構成されている。各トランジスタQ91〜Q94のベー
スには、それぞれヘッドセレクト回路93からの4本の
出力線のいずれかが接続されている。
Iを発生する定電流源95を有し、この定電流Iをヘッ
ドH0またはヘッドH1にそれぞれ流すための差動トラン
ジスタQ91,Q92または差動トランジスタQ93,Q94によ
って構成されている。各トランジスタQ91〜Q94のベー
スには、それぞれヘッドセレクト回路93からの4本の
出力線のいずれかが接続されている。
【0004】この記録回路では、信号変換回路91によ
って入力信号であるライトデータ信号WDをECLレベ
ルに変換した後、T型フリップフロップ回路92によっ
て、RZ(Return to Zero)信号−NRZ(Non Return
to Zero)信号変換が行なわれる。さらに、ヘッドセレ
クト回路93によってレベルシフトが行なわれ実際にヘ
ッドを駆動するための信号が生成される。
って入力信号であるライトデータ信号WDをECLレベ
ルに変換した後、T型フリップフロップ回路92によっ
て、RZ(Return to Zero)信号−NRZ(Non Return
to Zero)信号変換が行なわれる。さらに、ヘッドセレ
クト回路93によってレベルシフトが行なわれ実際にヘ
ッドを駆動するための信号が生成される。
【0005】図6は、上述した記録回路の構成例を具体
的に示す回路図である。TTLからECLレベルへの変
換を行なう信号変換回路91、ECLによるT型フリッ
プフロップ回路92の構成は周知であるので、これらの
回路の具体的構成についての説明は省略する。
的に示す回路図である。TTLからECLレベルへの変
換を行なう信号変換回路91、ECLによるT型フリッ
プフロップ回路92の構成は周知であるので、これらの
回路の具体的構成についての説明は省略する。
【0006】ヘッドセレクト回路93では、T型フリッ
プフロップ回路92からの1対の出力を差動トランジス
タQ81,Q82で受け、これらトランジスタQ81,Q82のコ
レクタ電流をカレントミラーを介して、それぞれ、トラ
ンジスタQ83,Q84の各コレクタおよびトランジスタQ
85,Q86の各コレクタに出力している。また、ヘッドセ
レクト信号HSによって制御されるトランジスタQ
87と、インバータ96を介してヘッドセレクト信号HS
によって制御されるトランジスタQ88とが設けられてい
る。これらトランジスタQ87,Q88は、ヘッドセレクト
信号HSにより、トランジスタQ83,Q84のコレクタ電
圧か、トランジスタQ85,Q86のコレクタ電圧かを選択
的に接地電位に近い電圧まで加工させるためのものであ
る。
プフロップ回路92からの1対の出力を差動トランジス
タQ81,Q82で受け、これらトランジスタQ81,Q82のコ
レクタ電流をカレントミラーを介して、それぞれ、トラ
ンジスタQ83,Q84の各コレクタおよびトランジスタQ
85,Q86の各コレクタに出力している。また、ヘッドセ
レクト信号HSによって制御されるトランジスタQ
87と、インバータ96を介してヘッドセレクト信号HS
によって制御されるトランジスタQ88とが設けられてい
る。これらトランジスタQ87,Q88は、ヘッドセレクト
信号HSにより、トランジスタQ83,Q84のコレクタ電
圧か、トランジスタQ85,Q86のコレクタ電圧かを選択
的に接地電位に近い電圧まで加工させるためのものであ
る。
【0007】このように構成することにより、ヘッドセ
レクト信号HSがハイレベルにある場合には、トランジ
スタQ83あるいはQ84のいずれかのコレクタ電圧がライ
トデータWDに応じてハイレベルとなり、ヘッド駆動回
路94のトランジスタQ91またはQ92のいずれかが動作
し、ヘッドH0による書込みが行なわれる。このとき、
トランジスタQ93とQ94とはともに非動作状態であっ
て、ヘッドH1による書込みは行なわれない。
レクト信号HSがハイレベルにある場合には、トランジ
スタQ83あるいはQ84のいずれかのコレクタ電圧がライ
トデータWDに応じてハイレベルとなり、ヘッド駆動回
路94のトランジスタQ91またはQ92のいずれかが動作
し、ヘッドH0による書込みが行なわれる。このとき、
トランジスタQ93とQ94とはともに非動作状態であっ
て、ヘッドH1による書込みは行なわれない。
【0008】逆に、ヘッドセレクト信号HSがローレベ
ルにある場合には、トランジスタQ 93,Q94のいずれか
が動作し、ヘッドH1による書込みが行なわれる。ここ
では、磁気ヘッドの数を2個としたが、ヘッドを4個あ
るいは8個設けたものなどもある。
ルにある場合には、トランジスタQ 93,Q94のいずれか
が動作し、ヘッドH1による書込みが行なわれる。ここ
では、磁気ヘッドの数を2個としたが、ヘッドを4個あ
るいは8個設けたものなどもある。
【0009】ここで述べた従来の記録回路において、ヘ
ッド駆動回路94はバイポーラトランジスタを用いて構
成されていたが、ヘッド駆動回路をCMOSインバータ
回路によって構成することも可能である。特開平2−2
23002号公報には、CMOSインバータ回路を用い
たヘッド駆動回路が開示されている。図7は、CMOS
構成によるヘッド駆動回路を示している。
ッド駆動回路94はバイポーラトランジスタを用いて構
成されていたが、ヘッド駆動回路をCMOSインバータ
回路によって構成することも可能である。特開平2−2
23002号公報には、CMOSインバータ回路を用い
たヘッド駆動回路が開示されている。図7は、CMOS
構成によるヘッド駆動回路を示している。
【0010】この回路は、定電流Iの定電流源97と、
MOSトランジスタQ95,Q96からなる第1のCMOS
インバータと、MOSトランジスタQ97,Q98からなる
第2のCMOSインバータを備え、両方のインバータの
出力端子間にヘッドH0を挿入した構成となっている。
そしてロジック回路99により、これらCMOSインバ
ータが制御されるようになっている。ヘッドH0に流れ
る電流の向きによって記録が行なわれる。第1の記録を
行なう場合には、トランジスタQ95,Q98とをオンさせ
て、定電流源97→トランジスタQ95→ヘッドH0→ト
ランジスタQ98→接地点と電流を流し、第2の記録の場
合には、トランジスタQ96,97をオンさせ、定電流源9
7→トランジスタQ96→ヘッドH0→トランジスタQ97
→接地点と電流を流す。第1の記録と第2の記録とで
は、ヘッドH0に流れる電流の向きが逆となっている。
MOSトランジスタQ95,Q96からなる第1のCMOS
インバータと、MOSトランジスタQ97,Q98からなる
第2のCMOSインバータを備え、両方のインバータの
出力端子間にヘッドH0を挿入した構成となっている。
そしてロジック回路99により、これらCMOSインバ
ータが制御されるようになっている。ヘッドH0に流れ
る電流の向きによって記録が行なわれる。第1の記録を
行なう場合には、トランジスタQ95,Q98とをオンさせ
て、定電流源97→トランジスタQ95→ヘッドH0→ト
ランジスタQ98→接地点と電流を流し、第2の記録の場
合には、トランジスタQ96,97をオンさせ、定電流源9
7→トランジスタQ96→ヘッドH0→トランジスタQ97
→接地点と電流を流す。第1の記録と第2の記録とで
は、ヘッドH0に流れる電流の向きが逆となっている。
【0011】
【発明が解決しようとする課題】図6に示したような従
来の記録回路では、機能のわりに回路構成が複雑であ
り、しかもECL回路を使用し、バイアス電流を必要と
する箇所が多いので、高価かつ消費電力が大きいという
問題点がある。また、図4に示したようなCMOSイン
バータを用いた記録回路では、データ書込み時のヘッド
に流さなければならない数〜数十mAものの電流を相互
コンダクタンスgmの小さいMOSトランジスタに流す
必要があり、このためMOSトランジスタを大きなサイ
ズで作る必要があって、高価になってしまうという問題
点がある。
来の記録回路では、機能のわりに回路構成が複雑であ
り、しかもECL回路を使用し、バイアス電流を必要と
する箇所が多いので、高価かつ消費電力が大きいという
問題点がある。また、図4に示したようなCMOSイン
バータを用いた記録回路では、データ書込み時のヘッド
に流さなければならない数〜数十mAものの電流を相互
コンダクタンスgmの小さいMOSトランジスタに流す
必要があり、このためMOSトランジスタを大きなサイ
ズで作る必要があって、高価になってしまうという問題
点がある。
【0012】本発明の目的は、素子数が少なく、消費電
流が小さくかつ安価な記録回路を提供することにある。
流が小さくかつ安価な記録回路を提供することにある。
【0013】
【課題を解決するための手段】本発明の記録回路は、記
録用の磁気ヘッドに接続され前記磁気ヘッドを電流駆動
する差動トランジスタ対を有する磁気記録装置の記録回
路において、入力するライトデータ信号をNRZ信号に
変換するCMOS型T型フリップフロップ回路と、前記
CMOS型T型フリップフロップ回路の出力側に設けら
れ、択一的に所定電圧を出力するベース電圧制御回路と
を有し、前記差動トランジスタ対を構成する各トランジ
スタのベースに、それぞれ前記ベース電圧制御回路の各
出力が接続されている。
録用の磁気ヘッドに接続され前記磁気ヘッドを電流駆動
する差動トランジスタ対を有する磁気記録装置の記録回
路において、入力するライトデータ信号をNRZ信号に
変換するCMOS型T型フリップフロップ回路と、前記
CMOS型T型フリップフロップ回路の出力側に設けら
れ、択一的に所定電圧を出力するベース電圧制御回路と
を有し、前記差動トランジスタ対を構成する各トランジ
スタのベースに、それぞれ前記ベース電圧制御回路の各
出力が接続されている。
【0014】
【作用】本発明は、ライトデータ信号をNRZ信号に変
換するT型フリップフロップ回路にCMOS型のものを
使用し、さらに、このT型フリップフロップ回路とヘッ
ド駆動回路とのインタフェースを工夫したものである。
すなわち、従来は、TTLレベルの信号を一旦ECLレ
ベルの信号に変換し、ECL型フリップフロップとレベ
ルシフタとを介してヘッド駆動回路に入力していたが、
本発明の記録回路では、MOSトランジスタを主に使用
した簡単な回路でヘッド駆動回路を制御することができ
る。記録ヘッドを直接駆動する駆動回路としては、一対
の差動トランジスタからなるものが使用される。差動ト
ランジスタは、典型的には、駆動能力の大きなバイポー
ラトランジスタで構成される。
換するT型フリップフロップ回路にCMOS型のものを
使用し、さらに、このT型フリップフロップ回路とヘッ
ド駆動回路とのインタフェースを工夫したものである。
すなわち、従来は、TTLレベルの信号を一旦ECLレ
ベルの信号に変換し、ECL型フリップフロップとレベ
ルシフタとを介してヘッド駆動回路に入力していたが、
本発明の記録回路では、MOSトランジスタを主に使用
した簡単な回路でヘッド駆動回路を制御することができ
る。記録ヘッドを直接駆動する駆動回路としては、一対
の差動トランジスタからなるものが使用される。差動ト
ランジスタは、典型的には、駆動能力の大きなバイポー
ラトランジスタで構成される。
【0015】以上のように記録回路を構成することによ
り、ECL回路やレベルシフタが不要となり、必要な素
子数も減り、消費電力やチップ面積が減少し、低電圧動
作が可能となって、コストも低下する。
り、ECL回路やレベルシフタが不要となり、必要な素
子数も減り、消費電力やチップ面積が減少し、低電圧動
作が可能となって、コストも低下する。
【0016】ベース電圧制御回路としては、例えば、
バイアス電圧をMOSスイッチで択一的に切り換える回
路、MOSスイッチにより択一的に電圧を異ならしめ
る回路、あるいは定電流をMOSスイッチによって択
一的に負荷抵抗に流すことにより電圧を生じさせる回
路、などを使用することができる。
バイアス電圧をMOSスイッチで択一的に切り換える回
路、MOSスイッチにより択一的に電圧を異ならしめ
る回路、あるいは定電流をMOSスイッチによって択
一的に負荷抵抗に流すことにより電圧を生じさせる回
路、などを使用することができる。
【0017】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0018】《第1の実施例》図1は、本発明の第1の
実施例の記録回路の構成を示す回路図である。この記録
回路は、2個の記録ヘッドH0,H1を用いてデータの書
込みを行なうときに使用されるものであって、ライトデ
ータ信号WDをNRZ信号に変換するT型フリップフロ
ップ回路1、ヘッドセレクト信号HSとT型フリップフ
ロップ回路1の一対の出力とが入力するデコーダ回路
2、デコーダ回路2の出力側に設けられたベース電圧制
御回路3、ベース電圧制御回路3に接続され実際に各記
録ヘッドH 0,H1の駆動を行なうヘッド駆動回路4とに
よって、構成されている。ここで、ヘッドセレクト信号
HSは、記録ヘッドH0とH1との選択を行なうための信
号である。
実施例の記録回路の構成を示す回路図である。この記録
回路は、2個の記録ヘッドH0,H1を用いてデータの書
込みを行なうときに使用されるものであって、ライトデ
ータ信号WDをNRZ信号に変換するT型フリップフロ
ップ回路1、ヘッドセレクト信号HSとT型フリップフ
ロップ回路1の一対の出力とが入力するデコーダ回路
2、デコーダ回路2の出力側に設けられたベース電圧制
御回路3、ベース電圧制御回路3に接続され実際に各記
録ヘッドH 0,H1の駆動を行なうヘッド駆動回路4とに
よって、構成されている。ここで、ヘッドセレクト信号
HSは、記録ヘッドH0とH1との選択を行なうための信
号である。
【0019】T型フリップフロップ回路1は、CMOS
を使用した公知の構成のものである。そして、デコード
回路2は、CMOS論理回路によるものであって、ヘッ
ドセレクト信号HSが入力するインバータ12と4個の
NANDゲート131〜134によって構成されており、
T型フリップフロップ回路1の一対の出力
を使用した公知の構成のものである。そして、デコード
回路2は、CMOS論理回路によるものであって、ヘッ
ドセレクト信号HSが入力するインバータ12と4個の
NANDゲート131〜134によって構成されており、
T型フリップフロップ回路1の一対の出力
【0020】
【外1】 Qおよび とヘッドセレクト信号HSとに基づいて、同時にはいず
れか1つのNANDゲート131〜134のみが"0"を出
力するようになっている。
れか1つのNANDゲート131〜134のみが"0"を出
力するようになっている。
【0021】ヘッド駆動回路4は、バイポーラトランジ
スタを用いた差動トランジスタ対を有する公知の構成の
ものであって、4個のトランジスタQ1〜Q4と定電流I
の定電流源11とを有している。各記録ヘッドH0,H1
は、巻線に中点を有するタイプのものであって、これら
中点には電圧Vccが印加されている。記録ヘッドH0の
巻線の両端には、それぞれトランジスタQ1,Q2のコレ
クタが接続されている。同様に、記録ヘッドH1の巻線
の両端には、それぞれトランジスタQ3,Q4のコレクタ
が接続されている。各トランジスタQ1〜Q4のエミッタ
は共通接続され、この共通接続点と接地点との間に定電
流源11が挿入されている。
スタを用いた差動トランジスタ対を有する公知の構成の
ものであって、4個のトランジスタQ1〜Q4と定電流I
の定電流源11とを有している。各記録ヘッドH0,H1
は、巻線に中点を有するタイプのものであって、これら
中点には電圧Vccが印加されている。記録ヘッドH0の
巻線の両端には、それぞれトランジスタQ1,Q2のコレ
クタが接続されている。同様に、記録ヘッドH1の巻線
の両端には、それぞれトランジスタQ3,Q4のコレクタ
が接続されている。各トランジスタQ1〜Q4のエミッタ
は共通接続され、この共通接続点と接地点との間に定電
流源11が挿入されている。
【0022】ベース電圧制御回路3は、PMOSトラン
ジスタからなる4個のスイッチS1〜S4と、バイアス電
源VBとによって構成されている。スイッチS1は、デコ
ード回路2のNANDゲート131の出力によってゲー
ト制御されるのであって、バイアス電源VBとヘッド駆
動回路4のトランジスタQ1のゲートとを接続してい
る。同様に、スイッチS2〜S4は、それぞれNANDゲ
ート132〜134でゲート制御されるものであり、トラ
ンジスタQ2〜Q4とバイアス電源VBとを接続してい
る。
ジスタからなる4個のスイッチS1〜S4と、バイアス電
源VBとによって構成されている。スイッチS1は、デコ
ード回路2のNANDゲート131の出力によってゲー
ト制御されるのであって、バイアス電源VBとヘッド駆
動回路4のトランジスタQ1のゲートとを接続してい
る。同様に、スイッチS2〜S4は、それぞれNANDゲ
ート132〜134でゲート制御されるものであり、トラ
ンジスタQ2〜Q4とバイアス電源VBとを接続してい
る。
【0023】次に、この記録回路の動作について説明す
る。入力信号であるライトデータ信号WDは、T型フリ
ップフロップ回路1によってNRZ信号に変換され、デ
コーダ回路2によってヘッドセレクト信号HSをも用い
てデコードされる。ヘッドH 0を選択する場合、ヘッド
セレクト信号HSはローレベルであり、その結果、T型
フリップフロップ回路1の出力に応じて、NANDゲー
ト131,132のいずれかがローレベルを出力する。そ
の結果、スイッチS1,S2のいずれかがオン状態となっ
て、トランジスタQ1,Q2のいずれか一方のベースにバ
イアス電圧VBが選択的に印加され、記録ヘッドH0が駆
動される。このとき、スイッチS3,S4はいずれもオフ
状態にあるから、トランジスタQ3,Q4のベースにバイ
アス電圧VBが印加されることはなく、記録ヘッドH1が
駆動されることはない。一方、ヘッドセレクト信号HS
がハイレベルのときは、記録ヘッドH1が選択され、上
述と同様に記録ヘッドH1が駆動される。このとき、ス
イッチS1,S2はいずれもオフ状態であり、記録ヘッド
H0が駆動されることはない。
る。入力信号であるライトデータ信号WDは、T型フリ
ップフロップ回路1によってNRZ信号に変換され、デ
コーダ回路2によってヘッドセレクト信号HSをも用い
てデコードされる。ヘッドH 0を選択する場合、ヘッド
セレクト信号HSはローレベルであり、その結果、T型
フリップフロップ回路1の出力に応じて、NANDゲー
ト131,132のいずれかがローレベルを出力する。そ
の結果、スイッチS1,S2のいずれかがオン状態となっ
て、トランジスタQ1,Q2のいずれか一方のベースにバ
イアス電圧VBが選択的に印加され、記録ヘッドH0が駆
動される。このとき、スイッチS3,S4はいずれもオフ
状態にあるから、トランジスタQ3,Q4のベースにバイ
アス電圧VBが印加されることはなく、記録ヘッドH1が
駆動されることはない。一方、ヘッドセレクト信号HS
がハイレベルのときは、記録ヘッドH1が選択され、上
述と同様に記録ヘッドH1が駆動される。このとき、ス
イッチS1,S2はいずれもオフ状態であり、記録ヘッド
H0が駆動されることはない。
【0024】以上の説明から明らかなように、スイッチ
S1〜S4のうち、同時には1個のみがオン状態となるの
で、トランジスタQ1〜Q4のうちベースにバイアス電圧
VBが印加されるのは、同時には1個だけである。
S1〜S4のうち、同時には1個のみがオン状態となるの
で、トランジスタQ1〜Q4のうちベースにバイアス電圧
VBが印加されるのは、同時には1個だけである。
【0025】この記録回路と図6に示した従来の記録回
路とを比較した場合、本実施例の記録回路の方が大幅に
素子数を少なくして実現されている。しかも、論理回路
部分を検討すると、CMOS論理回路用のMOSトラン
ジスタの方がバイポーラトランジスタより小さい面積で
形成できるので、回路図上での見かけよりも、さらに小
さなサイズで本実施例の記録回路を構成できる。また、
本実施例では、T型フリップフリップ回路1、デコーダ
回路2およびベース電圧制御回路3とも定常時には電流
を全く消費しないので、極めて低消費電力の回路となっ
ている。
路とを比較した場合、本実施例の記録回路の方が大幅に
素子数を少なくして実現されている。しかも、論理回路
部分を検討すると、CMOS論理回路用のMOSトラン
ジスタの方がバイポーラトランジスタより小さい面積で
形成できるので、回路図上での見かけよりも、さらに小
さなサイズで本実施例の記録回路を構成できる。また、
本実施例では、T型フリップフリップ回路1、デコーダ
回路2およびベース電圧制御回路3とも定常時には電流
を全く消費しないので、極めて低消費電力の回路となっ
ている。
【0026】《第2の実施例》次に、本発明の第2の実
施例について、図2を用いて説明する。この記録回路
は、上述の第1の実施例におけるスイッチS1〜S4のオ
ン抵抗のばらつきによる影響を抑えたものであり、第1
の実施例とはベース電圧制御回路の構成のみが異なって
いる。すなわち、本実施例のベース電圧制御回路3aで
は、第1の実施例の各スイッチS1〜S4の代りに、4個
のスイッチ回路20が設けられている。各スイッチ回路
20は同一構成なので、ここでは、ヘッド駆動回路4の
トランジスタQ1に接続されるスイッチ回路20につい
て説明する。
施例について、図2を用いて説明する。この記録回路
は、上述の第1の実施例におけるスイッチS1〜S4のオ
ン抵抗のばらつきによる影響を抑えたものであり、第1
の実施例とはベース電圧制御回路の構成のみが異なって
いる。すなわち、本実施例のベース電圧制御回路3aで
は、第1の実施例の各スイッチS1〜S4の代りに、4個
のスイッチ回路20が設けられている。各スイッチ回路
20は同一構成なので、ここでは、ヘッド駆動回路4の
トランジスタQ1に接続されるスイッチ回路20につい
て説明する。
【0027】スイッチ回路20は、PMOSトランジス
タによるスイッチS11、NMOSトランジスタによる2
個のスイッチS12,S13と、コレクタが電源Vccに接続
されたバイポーラトランジスタQ11とによって構成され
ている。各スイッチS11〜S 13は、デコーダ回路2のN
ANDゲート131の出力によってゲート制御がなされ
ている。トランジスタQ11のゲートは、スイッチS11を
介してバイアス電源V B'に接続されている。トランジス
タQ11のエミッタはスイッチS12を介して接地されてい
る。また、スイッチS13は、トランジスタQ11のゲート
と接地点とを短絡するために設けられている。
タによるスイッチS11、NMOSトランジスタによる2
個のスイッチS12,S13と、コレクタが電源Vccに接続
されたバイポーラトランジスタQ11とによって構成され
ている。各スイッチS11〜S 13は、デコーダ回路2のN
ANDゲート131の出力によってゲート制御がなされ
ている。トランジスタQ11のゲートは、スイッチS11を
介してバイアス電源V B'に接続されている。トランジス
タQ11のエミッタはスイッチS12を介して接地されてい
る。また、スイッチS13は、トランジスタQ11のゲート
と接地点とを短絡するために設けられている。
【0028】ここで、ヘッド駆動回路4のトランジスタ
Q1のベース電流について検討する。トランジスタQ1が
オンのとき、そのベース電流は、I/hfeで与えれる。
Iは定電流源11の定電流値である。I=30mA、h
fe=100とすると、このベース電流は300μA程度
となる。第1の実施例(図1参照)でスイッチS1のオ
ン抵抗が1kΩであるとすると、スイッチS1の両端で
300mVの電圧降下が生じることになる。これによ
り、スイッチのオン抵抗のばらつきなどによって、動作
電圧のばらつきが生じることになり、このばらつきを抑
えようとすれば、スイッチS1のオン抵抗を1/10程
度(サイズは10倍になる)にする必要がある。
Q1のベース電流について検討する。トランジスタQ1が
オンのとき、そのベース電流は、I/hfeで与えれる。
Iは定電流源11の定電流値である。I=30mA、h
fe=100とすると、このベース電流は300μA程度
となる。第1の実施例(図1参照)でスイッチS1のオ
ン抵抗が1kΩであるとすると、スイッチS1の両端で
300mVの電圧降下が生じることになる。これによ
り、スイッチのオン抵抗のばらつきなどによって、動作
電圧のばらつきが生じることになり、このばらつきを抑
えようとすれば、スイッチS1のオン抵抗を1/10程
度(サイズは10倍になる)にする必要がある。
【0029】本実施例では、MOSスイッチのサイズ増
加を抑えるため、トランジスタQ11をダーリントントラ
ンジスタとして使用し、これによりトランジスタQ31の
ベース電流、すなわちMOSスイッチS11で実際に流れ
る電流を上記のさらに1/h feとなるようにした。この
結果、スイッチS11のオン抵抗が1kΩであっても、ス
イッチS11の両端での電圧降下は典型的には3mVで済
むようになる。このため、動作電圧のばらつきの問題は
生じない。なお、本実施例におけるバイアス電圧VB'
は、上述の第1の実施例におけるバイアス電圧VBより
も、トランジスタQ11のベース−エミッタ電圧VBE分だ
け高く設定しておく。なお、スイッチS12,S13は、ト
ランジスタQ1,Q11がオフ状態になったときにこれらト
ランジスタQ1,Q11のベースを強制的に接地し、蓄積電
荷を引き抜くためのものである。これによって、さらに
動作速度の向上が図られる。
加を抑えるため、トランジスタQ11をダーリントントラ
ンジスタとして使用し、これによりトランジスタQ31の
ベース電流、すなわちMOSスイッチS11で実際に流れ
る電流を上記のさらに1/h feとなるようにした。この
結果、スイッチS11のオン抵抗が1kΩであっても、ス
イッチS11の両端での電圧降下は典型的には3mVで済
むようになる。このため、動作電圧のばらつきの問題は
生じない。なお、本実施例におけるバイアス電圧VB'
は、上述の第1の実施例におけるバイアス電圧VBより
も、トランジスタQ11のベース−エミッタ電圧VBE分だ
け高く設定しておく。なお、スイッチS12,S13は、ト
ランジスタQ1,Q11がオフ状態になったときにこれらト
ランジスタQ1,Q11のベースを強制的に接地し、蓄積電
荷を引き抜くためのものである。これによって、さらに
動作速度の向上が図られる。
【0030】本実施例では、NANDゲート131の出
力がローレベルのとき、スイッチS1 1がオン、スイッチ
S12,S13がオフとなり、トランジスタQ11が動作し、
ヘッド駆動回路4のトランジスタQ1のベースに電圧が
印加される。一方、NANDゲート131の出力がハイ
レベルのとき、スイッチS11がオフ、スイッチS12,S
13がオンとなり、トランジスタQ11はカットオフとなっ
て、ヘッド駆動回路4のトランジスタQ1のベースには
電圧が印加されない。
力がローレベルのとき、スイッチS1 1がオン、スイッチ
S12,S13がオフとなり、トランジスタQ11が動作し、
ヘッド駆動回路4のトランジスタQ1のベースに電圧が
印加される。一方、NANDゲート131の出力がハイ
レベルのとき、スイッチS11がオフ、スイッチS12,S
13がオンとなり、トランジスタQ11はカットオフとなっ
て、ヘッド駆動回路4のトランジスタQ1のベースには
電圧が印加されない。
【0031】《第3の実施例》次に、本発明の第3の実
施例について、図3を用いて説明する。この実施例は、
デコーダ回路を簡素化して、ヘッドセレクト信号HSの
入力するインバータ12のみでデコーダ回路を構成した
ものである。T型フリップフロップ回路1や、ヘッド駆
動回路4の構成は、上述の各実施例と同様である。
施例について、図3を用いて説明する。この実施例は、
デコーダ回路を簡素化して、ヘッドセレクト信号HSの
入力するインバータ12のみでデコーダ回路を構成した
ものである。T型フリップフロップ回路1や、ヘッド駆
動回路4の構成は、上述の各実施例と同様である。
【0032】ベース電圧制御回路3bは、4個のPMO
SスイッチS21,S22,S24,S25と、2個のNMOSス
イッチS23,S26と、2個のバイアス電源VB1,VB2と、
8本の抵抗R11〜R18とによって構成されている。各ス
イッチS21,S22,S24,S25は、一端が電源電圧Vccに
共通に接続され、他端にはそれぞれ抵抗R11,R13,
R 15,R17が接続されている。抵抗R11とR12は直列接
続され、その直列接続の中点にはヘッド駆動回路4のト
ランジスタQ1のベースが接続されている。同様に、抵
抗R13とR14、抵抗R15と16、抵抗R17とR18は直列接
続されており、これらの中点はそれぞれトランジスタQ
2〜Q4のベースに接続されている。さらに、抵抗R12と
R14とが接続され、これらの接続点と接地点との間に、
スイッチS23とバイアス電源VB1とが並列に設けられて
いる。また、抵抗R16とR18とが接続され、これらの接
続点と接地点との間に、スイッチS26とバイアス電源V
B2とが並列に設けられている。スイッチS22,S25は、
T型フリップフロップ回路1のQ出力でゲート制御さ
れ、スイッチS21,S24は、T型フリップフロップ回路
1の
SスイッチS21,S22,S24,S25と、2個のNMOSス
イッチS23,S26と、2個のバイアス電源VB1,VB2と、
8本の抵抗R11〜R18とによって構成されている。各ス
イッチS21,S22,S24,S25は、一端が電源電圧Vccに
共通に接続され、他端にはそれぞれ抵抗R11,R13,
R 15,R17が接続されている。抵抗R11とR12は直列接
続され、その直列接続の中点にはヘッド駆動回路4のト
ランジスタQ1のベースが接続されている。同様に、抵
抗R13とR14、抵抗R15と16、抵抗R17とR18は直列接
続されており、これらの中点はそれぞれトランジスタQ
2〜Q4のベースに接続されている。さらに、抵抗R12と
R14とが接続され、これらの接続点と接地点との間に、
スイッチS23とバイアス電源VB1とが並列に設けられて
いる。また、抵抗R16とR18とが接続され、これらの接
続点と接地点との間に、スイッチS26とバイアス電源V
B2とが並列に設けられている。スイッチS22,S25は、
T型フリップフロップ回路1のQ出力でゲート制御さ
れ、スイッチS21,S24は、T型フリップフロップ回路
1の
【0033】
【外2】 出力 でゲート制御されている。また、スイッチS23はヘッド
セレクト信号HSでゲート制御され、スイッチS26はイ
ンバータ12を介してヘッドセレクト信号HSでゲート
制御されている。
セレクト信号HSでゲート制御され、スイッチS26はイ
ンバータ12を介してヘッドセレクト信号HSでゲート
制御されている。
【0034】ヘッドセレクト信号HSがローレベルのと
き、スイッチS23はオフであり、このときT型フリップ
フロップ回路1のQ出力がハイであればスイッチS21が
オン状態となって、トランジスタQ1のベース電圧は、
バイアス電圧VB1より抵抗比分だけ高い電圧となる。一
方、スイッチS22がオフなので、トランジスタQ2のベ
ースには、バイアス電圧VB1がそのまま印加されること
になる。また、スイッチS26がオンとなっているので、
トランジスタQ3,Q4のベース電位はほぼ接地電位とな
る。このため、トランジスタQ1にのみ、定電流Iが流
れることになる。同様にQ出力がローレベルになれば、
すなわち
き、スイッチS23はオフであり、このときT型フリップ
フロップ回路1のQ出力がハイであればスイッチS21が
オン状態となって、トランジスタQ1のベース電圧は、
バイアス電圧VB1より抵抗比分だけ高い電圧となる。一
方、スイッチS22がオフなので、トランジスタQ2のベ
ースには、バイアス電圧VB1がそのまま印加されること
になる。また、スイッチS26がオンとなっているので、
トランジスタQ3,Q4のベース電位はほぼ接地電位とな
る。このため、トランジスタQ1にのみ、定電流Iが流
れることになる。同様にQ出力がローレベルになれば、
すなわち
【0035】
【外3】 出力 がハイレベルになれば、スイッチS22がオンとなってト
ランジスタQ2に定電流Iが流れることになる。ヘッド
セレクト信号HSがハイレベルのときは、同様にして、
トランジスタQ3,Q4のどちらか一方に定電流Iが流れ
ることになる。
ランジスタQ2に定電流Iが流れることになる。ヘッド
セレクト信号HSがハイレベルのときは、同様にして、
トランジスタQ3,Q4のどちらか一方に定電流Iが流れ
ることになる。
【0036】本実施例では、ヘッド駆動回路の各トラン
ジスタのベースに与えるバイアス電圧を記録ヘッドごと
に切り換えるようにベース電圧制御回路3bが構成され
ており、デコード回路が簡略化されてコストをさらに低
下させることができる。
ジスタのベースに与えるバイアス電圧を記録ヘッドごと
に切り換えるようにベース電圧制御回路3bが構成され
ており、デコード回路が簡略化されてコストをさらに低
下させることができる。
【0037】《第4の実施例》次に、本発明の第4の実
施例について、図4を用いて説明する。この実施例で
は、上述の第3の実施例と同様にインバータ12のみで
デコード回路を構成し、さらに上述の各実施例とヘッド
駆動回路の構成が若干異なっている。T型フリップフロ
ップ回路1の構成は、上述の各実施例と同様である。
施例について、図4を用いて説明する。この実施例で
は、上述の第3の実施例と同様にインバータ12のみで
デコード回路を構成し、さらに上述の各実施例とヘッド
駆動回路の構成が若干異なっている。T型フリップフロ
ップ回路1の構成は、上述の各実施例と同様である。
【0038】ヘッド駆動回路4aは、定電流源の代りに
抵抗R1を用いているほかは、第1〜第3の実施例のヘ
ッド駆動回路4と同じ構成である。ベース電圧制御回路
3cは、ヘッド駆動回路4aの各トランジスタQ1〜Q4
にそれぞれ対応する4個のスイッチ回路30を有し、さ
らに2個のPMOSスイッチS34,S36と、2個のNM
OSスイッチS35,S37と、定電流I'の定電流源31
と、抵抗R1によって構成されている。
抵抗R1を用いているほかは、第1〜第3の実施例のヘ
ッド駆動回路4と同じ構成である。ベース電圧制御回路
3cは、ヘッド駆動回路4aの各トランジスタQ1〜Q4
にそれぞれ対応する4個のスイッチ回路30を有し、さ
らに2個のPMOSスイッチS34,S36と、2個のNM
OSスイッチS35,S37と、定電流I'の定電流源31
と、抵抗R1によって構成されている。
【0039】各スイッチ回路30は、PMOSスイッチ
S31、2個のNMOSスイッチS32,33と、2個のバイ
ポーラトランジスタQ31,Q32とによって構成されてい
る。トランジスタQ31のコレクタは電源Vccに接続され
ており、トランジスタQ31のベースとトランジスタQ32
のコレクタ、トランジスタQ31のエミッタとトランジス
タQ32のベースがそれぞれ接続されている。トランジス
タQ31のエミッタは、さらに、ヘッド駆動回路4aの対
応するトランジスタ(トランジスタQ1〜Q4のいずれ
か)のベースに接続されている。スイッチS32,S
33は、それぞれトランジスタQ31のエミッタおよびベー
スを接地するために設けられている。スイッチS 31の一
端は、トランジスタQ31のベースに接続されている。各
スイッチ回路30のトランジスタQ32のエミッタは共通
接続され、抵抗R1を介して接地されている。
S31、2個のNMOSスイッチS32,33と、2個のバイ
ポーラトランジスタQ31,Q32とによって構成されてい
る。トランジスタQ31のコレクタは電源Vccに接続され
ており、トランジスタQ31のベースとトランジスタQ32
のコレクタ、トランジスタQ31のエミッタとトランジス
タQ32のベースがそれぞれ接続されている。トランジス
タQ31のエミッタは、さらに、ヘッド駆動回路4aの対
応するトランジスタ(トランジスタQ1〜Q4のいずれ
か)のベースに接続されている。スイッチS32,S
33は、それぞれトランジスタQ31のエミッタおよびベー
スを接地するために設けられている。スイッチS 31の一
端は、トランジスタQ31のベースに接続されている。各
スイッチ回路30のトランジスタQ32のエミッタは共通
接続され、抵抗R1を介して接地されている。
【0040】ヘッド駆動回路4aのトランジスタQ1お
よびQ3に対応するスイッチ回路では、各スイッチS31
〜S33が、T型フリップフロップ回路1の
よびQ3に対応するスイッチ回路では、各スイッチS31
〜S33が、T型フリップフロップ回路1の
【0041】
【外4】 出力 でゲート制御されている。同様に、トランジスタQ2お
よびQ4に対応するスイッチ回路では、各スイッチS31
〜S33が、T型フリップフロップ回路1のQ出力でゲー
ト制御されている。また、スイッチS34とS35、スイッ
チS36とS37は、それぞれ直列に接続され、これら直列
接続されたものは、PMOS側が定電流源31側となる
ようにして、定電流源31と接地点との間に並列に設け
られている。スイッチS34,S37はヘッドセレクト信号
HSでゲート制御され、スイッチS35,S36はインバー
タ12を介してヘッドセレクト信号HSでゲート制御さ
れている。スイッチS34,S35の共通接続点には、スイ
ッチ回路30のうちトランジスタQ1とQ2に対応するも
ののスイッチS31の他端が接続されている。同様に、ス
イッチS36,S37の共通接続点には、スイッチ回路30
のうちトランジスタQ3とQ 4に対応するもののスイッチ
S31の他端が接続されている。
よびQ4に対応するスイッチ回路では、各スイッチS31
〜S33が、T型フリップフロップ回路1のQ出力でゲー
ト制御されている。また、スイッチS34とS35、スイッ
チS36とS37は、それぞれ直列に接続され、これら直列
接続されたものは、PMOS側が定電流源31側となる
ようにして、定電流源31と接地点との間に並列に設け
られている。スイッチS34,S37はヘッドセレクト信号
HSでゲート制御され、スイッチS35,S36はインバー
タ12を介してヘッドセレクト信号HSでゲート制御さ
れている。スイッチS34,S35の共通接続点には、スイ
ッチ回路30のうちトランジスタQ1とQ2に対応するも
ののスイッチS31の他端が接続されている。同様に、ス
イッチS36,S37の共通接続点には、スイッチ回路30
のうちトランジスタQ3とQ 4に対応するもののスイッチ
S31の他端が接続されている。
【0042】T型フリップフロップ回路1のQ出力がハ
イレベルであってヘッドセレクト信号HSがローレベル
のとき、定電流源31によって、スイッチS34,S31を
介して、トランジスタQ1に対応するスイッチ回路30
のトランジスタQ31,Q32および抵抗R1からなる直列回
路に電位差が生じる。これにより、このスイッチ回路3
0でのトランジスタQ32のベース電圧は、I'R1+VBE
となり、これがヘッド駆動回路4aのトランジスタQ1
のベースに与えられる。トランジスタQ1のエミッタに
は抵抗R2が接続されているので、結局、カレントミラ
ー回路として動作し、トランジスタQ1のコレクタ電流
は、I'R1/R2となる。このとき、他のトランジスタ
Q2〜Q4は、非動作状態にある。
イレベルであってヘッドセレクト信号HSがローレベル
のとき、定電流源31によって、スイッチS34,S31を
介して、トランジスタQ1に対応するスイッチ回路30
のトランジスタQ31,Q32および抵抗R1からなる直列回
路に電位差が生じる。これにより、このスイッチ回路3
0でのトランジスタQ32のベース電圧は、I'R1+VBE
となり、これがヘッド駆動回路4aのトランジスタQ1
のベースに与えられる。トランジスタQ1のエミッタに
は抵抗R2が接続されているので、結局、カレントミラ
ー回路として動作し、トランジスタQ1のコレクタ電流
は、I'R1/R2となる。このとき、他のトランジスタ
Q2〜Q4は、非動作状態にある。
【0043】この回路の特徴は、ベース電圧制御回路が
電流モードで動作している点である。また、記録ヘッド
ごとにバイアス電流源(定電流源31)を切り換えるた
めにスイッチS34,S36を設けてあり、これによって、
第3の実施例と同様にデコード回路を簡略化することが
できた。なお、スイッチS32,S33,S35,S37は、蓄積
電荷の急速放電用であり、トランジスタQ31は、hfeの
補償用である。
電流モードで動作している点である。また、記録ヘッド
ごとにバイアス電流源(定電流源31)を切り換えるた
めにスイッチS34,S36を設けてあり、これによって、
第3の実施例と同様にデコード回路を簡略化することが
できた。なお、スイッチS32,S33,S35,S37は、蓄積
電荷の急速放電用であり、トランジスタQ31は、hfeの
補償用である。
【0044】以上の説明から明らかなように、ヘッドセ
レクト信号HSとT型フリップフロップ回路1との出力
に応じて、上述と同様にして他のトランジスタQ2〜Q4
も駆動される。この場合、同時に動作するのはトランジ
スタQ1〜Q4のうちの1個だけである。また本実施例で
は、ヘッド駆動回路4aにおいて定電流源の代りに抵抗
R2を設けてあるので、定電流源を使用した場合に比
べ、記録ヘッドH0,H1に対する出力ダイナミックレン
ジが拡大する。
レクト信号HSとT型フリップフロップ回路1との出力
に応じて、上述と同様にして他のトランジスタQ2〜Q4
も駆動される。この場合、同時に動作するのはトランジ
スタQ1〜Q4のうちの1個だけである。また本実施例で
は、ヘッド駆動回路4aにおいて定電流源の代りに抵抗
R2を設けてあるので、定電流源を使用した場合に比
べ、記録ヘッドH0,H1に対する出力ダイナミックレン
ジが拡大する。
【0045】以上、本発明の実施例について記録ヘッド
が2本の場合について説明したが、記録ヘッド数を増や
すのは、極めて容易である。例えば3本のヘッドセレク
ト入力線と3→8デコーダ回路を用いることにより、容
易に8ヘッドの場合に拡張することができる。また、デ
コード回路、ベース電圧制御回路の構成は、上述の実施
例に示されたものに限定されるものではない。
が2本の場合について説明したが、記録ヘッド数を増や
すのは、極めて容易である。例えば3本のヘッドセレク
ト入力線と3→8デコーダ回路を用いることにより、容
易に8ヘッドの場合に拡張することができる。また、デ
コード回路、ベース電圧制御回路の構成は、上述の実施
例に示されたものに限定されるものではない。
【0046】
【発明の効果】以上説明したように本発明は、入力する
ライトデータ信号をNRZ信号に変換するCMOS型T
型フリップフロップ回路と、CMOS型T型フリップフ
ロップ回路の出力側に設けられ、択一的に所定電圧を出
力するベース電圧制御回路とを設け、ヘッド駆動回路の
差動トランジスタ対を構成する各トランジスタのベース
に、それぞれベース電圧制御回路の各出力が接続される
ようにすることにより、ECL回路やレベルシフタが不
要となり、必要な素子数も減り、消費電力やチップ面積
が減少し、低電圧動作が可能となって、コストも低下す
るという効果がある。
ライトデータ信号をNRZ信号に変換するCMOS型T
型フリップフロップ回路と、CMOS型T型フリップフ
ロップ回路の出力側に設けられ、択一的に所定電圧を出
力するベース電圧制御回路とを設け、ヘッド駆動回路の
差動トランジスタ対を構成する各トランジスタのベース
に、それぞれベース電圧制御回路の各出力が接続される
ようにすることにより、ECL回路やレベルシフタが不
要となり、必要な素子数も減り、消費電力やチップ面積
が減少し、低電圧動作が可能となって、コストも低下す
るという効果がある。
【図1】本発明の第1の実施例の記録回路の構成を示す
回路図である。
回路図である。
【図2】本発明の第2の実施例の記録回路の構成を示す
回路図である。
回路図である。
【図3】本発明の第3の実施例の記録回路の構成を示す
回路図である。
回路図である。
【図4】本発明の第4の実施例の記録回路の構成を示す
回路図である。
回路図である。
【図5】従来の記録回路の構成を示すブロック図であ
る。
る。
【図6】従来の記録回路の構成の一例を示す回路図であ
る。
る。
【図7】従来の記録回路の構成の別の例を示す回路図で
ある。
ある。
1 T型フリップフロップ回路 2 デコーダ回路 3,3a,3b,3c ベース電圧制御回路 4,4a ヘッド駆動回路 11 定電流源 H0,H1 ヘッド HS ヘッドセレクト信号 WD ライトデータ信号 S1〜S4 スイッチ
Claims (6)
- 【請求項1】 記録用の磁気ヘッドに接続され前記磁気
ヘッドを電流駆動する差動トランジスタ対を有する磁気
記録装置の記録回路において、 入力するライトデータ信号をNRZ信号に変換するCM
OS型T型フリップフロップ回路と、 前記CMOS型T型フリップフロップ回路の出力側に設
けられ、択一的に所定電圧を出力するベース電圧制御回
路とを有し、 前記差動トランジスタ対を構成する各トランジスタのベ
ースに、それぞれ前記ベース電圧制御回路の各出力が接
続されていることを特徴とする記録回路。 - 【請求項2】 複数個の磁気ヘッドに対応し、前記ベー
ス電圧制御回路が、前記CMOS型T型フリップフロッ
プ回路の一対の出力と前記複数の磁気ヘッドのうちのい
ずれかを選択するための信号とからデコードされる信号
により、択一的に所定の電圧を出力するものである請求
項1に記載の記録回路。 - 【請求項3】 前記差動トランジスタ対がバイポーラト
ランジスタで構成される請求項1ないし2に記載の記録
回路。 - 【請求項4】 前記ベース電圧制御回路が、バイアス電
圧をMOSスイッチで択一的に切り換える回路である請
求項1または2に記載の記録回路。 - 【請求項5】 前記ベース電圧制御回路が、MOSスイ
ッチにより択一的に電圧を異ならしめる回路である請求
項1または2に記載の記録回路。 - 【請求項6】 前記ベース電圧制御回路が、定電流をM
OSスイッチによって択一的に負荷抵抗に流すことによ
り電圧を生じさせる回路である請求項1または2に記載
の記録回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5182959A JP2560985B2 (ja) | 1993-07-23 | 1993-07-23 | 記録回路 |
KR1019940017736A KR950004106A (ko) | 1993-07-23 | 1994-07-22 | 자기 기록 장치용 기록 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5182959A JP2560985B2 (ja) | 1993-07-23 | 1993-07-23 | 記録回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0737211A JPH0737211A (ja) | 1995-02-07 |
JP2560985B2 true JP2560985B2 (ja) | 1996-12-04 |
Family
ID=16127336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5182959A Expired - Lifetime JP2560985B2 (ja) | 1993-07-23 | 1993-07-23 | 記録回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2560985B2 (ja) |
KR (1) | KR950004106A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001187158A (ja) * | 1999-12-28 | 2001-07-10 | Ya Man Ltd | レーザ光照射プローブ |
-
1993
- 1993-07-23 JP JP5182959A patent/JP2560985B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-22 KR KR1019940017736A patent/KR950004106A/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR950004106A (ko) | 1995-02-17 |
JPH0737211A (ja) | 1995-02-07 |
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