JP2560985B2

JP2560985B2 - 記録回路

Info

Publication number: JP2560985B2
Application number: JP5182959A
Authority: JP
Inventors: 光俊菅原
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1993-07-23
Filing date: 1993-07-23
Publication date: 1996-12-04
Anticipated expiration: 2011-12-04
Also published as: KR950004106A; JPH0737211A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、磁気記録装置における
記録回路に関し、特に、ＣＭＯＳ論理回路との接続に適
した記録回路に関する。

【０００２】

【従来の技術】磁気記録装置として、ハードディスク装
置やフロッピーディスク装置、磁気テープ装置などが使
用されている。そしてこれら磁気記録装置には、ライト
データ信号ＷＤに応じて磁気記録媒体に情報を書込む記
録回路が設けられている。図５は、従来の記録回路の構
成を示すブロック図である。ＴＴＬ（Transistor-Trans
istor Logic）レベルで送られてくるライトデータ信号
ＷＤをＥＣＬ（Emitter Coupled Logic）レベルの信号
に変換する信号変換回路９１と、ＥＣＬで構成され信号
変換回路９１の出力側に設けられたＴ型フリップフロッ
プ回路９２と、Ｔ型フリップフロップ回路９２の出力と
ヘッドセレクト信号ＨＳとを受けてヘッドを駆動するた
めの信号を作成するヘッドセレクト回路９３と、２個の
磁気記録ヘッドＨ₀,Ｈ₁を実際に駆動するヘッド駆動回
路９４とによって構成されている。

【０００３】ヘッド駆動回路９４は、精度のよい定電流
Ｉを発生する定電流源９５を有し、この定電流Ｉをヘッ
ドＨ₀またはヘッドＨ₁にそれぞれ流すための差動トラン
ジスタＱ₉₁,Ｑ₉₂または差動トランジスタＱ₉₃,Ｑ₉₄によ
って構成されている。各トランジスタＱ₉₁〜Ｑ₉₄のベー
スには、それぞれヘッドセレクト回路９３からの４本の
出力線のいずれかが接続されている。

【０００４】この記録回路では、信号変換回路９１によ
って入力信号であるライトデータ信号ＷＤをＥＣＬレベ
ルに変換した後、Ｔ型フリップフロップ回路９２によっ
て、ＲＺ（Return to Zero）信号−ＮＲＺ（Non Return
to Zero）信号変換が行なわれる。さらに、ヘッドセレ
クト回路９３によってレベルシフトが行なわれ実際にヘ
ッドを駆動するための信号が生成される。

【０００５】図６は、上述した記録回路の構成例を具体
的に示す回路図である。ＴＴＬからＥＣＬレベルへの変
換を行なう信号変換回路９１、ＥＣＬによるＴ型フリッ
プフロップ回路９２の構成は周知であるので、これらの
回路の具体的構成についての説明は省略する。

【０００６】ヘッドセレクト回路９３では、Ｔ型フリッ
プフロップ回路９２からの１対の出力を差動トランジス
タＱ₈₁,Ｑ₈₂で受け、これらトランジスタＱ₈₁,Ｑ₈₂のコ
レクタ電流をカレントミラーを介して、それぞれ、トラ
ンジスタＱ₈₃,Ｑ₈₄の各コレクタおよびトランジスタＱ
₈₅,Ｑ₈₆の各コレクタに出力している。また、ヘッドセ
レクト信号ＨＳによって制御されるトランジスタＱ
₈₇と、インバータ９６を介してヘッドセレクト信号ＨＳ
によって制御されるトランジスタＱ₈₈とが設けられてい
る。これらトランジスタＱ₈₇,Ｑ₈₈は、ヘッドセレクト
信号ＨＳにより、トランジスタＱ₈₃,Ｑ₈₄のコレクタ電
圧か、トランジスタＱ₈₅,Ｑ₈₆のコレクタ電圧かを選択
的に接地電位に近い電圧まで加工させるためのものであ
る。

【０００７】このように構成することにより、ヘッドセ
レクト信号ＨＳがハイレベルにある場合には、トランジ
スタＱ₈₃あるいはＱ₈₄のいずれかのコレクタ電圧がライ
トデータＷＤに応じてハイレベルとなり、ヘッド駆動回
路９４のトランジスタＱ₉₁またはＱ₉₂のいずれかが動作
し、ヘッドＨ₀による書込みが行なわれる。このとき、
トランジスタＱ₉₃とＱ₉₄とはともに非動作状態であっ
て、ヘッドＨ₁による書込みは行なわれない。

【０００８】逆に、ヘッドセレクト信号ＨＳがローレベ
ルにある場合には、トランジスタＱ ₉₃,Ｑ₉₄のいずれか
が動作し、ヘッドＨ₁による書込みが行なわれる。ここ
では、磁気ヘッドの数を２個としたが、ヘッドを４個あ
るいは８個設けたものなどもある。

【０００９】ここで述べた従来の記録回路において、ヘ
ッド駆動回路９４はバイポーラトランジスタを用いて構
成されていたが、ヘッド駆動回路をＣＭＯＳインバータ
回路によって構成することも可能である。特開平２−２
２３００２号公報には、ＣＭＯＳインバータ回路を用い
たヘッド駆動回路が開示されている。図７は、ＣＭＯＳ
構成によるヘッド駆動回路を示している。

【００１０】この回路は、定電流Ｉの定電流源９７と、
ＭＯＳトランジスタＱ₉₅,Ｑ₉₆からなる第１のＣＭＯＳ
インバータと、ＭＯＳトランジスタＱ₉₇,Ｑ₉₈からなる
第２のＣＭＯＳインバータを備え、両方のインバータの
出力端子間にヘッドＨ₀を挿入した構成となっている。
そしてロジック回路９９により、これらＣＭＯＳインバ
ータが制御されるようになっている。ヘッドＨ₀に流れ
る電流の向きによって記録が行なわれる。第１の記録を
行なう場合には、トランジスタＱ₉₅,Ｑ₉₈とをオンさせ
て、定電流源９７→トランジスタＱ₉₅→ヘッドＨ₀→ト
ランジスタＱ₉₈→接地点と電流を流し、第２の記録の場
合には、トランジスタＱ₉₆,₉₇をオンさせ、定電流源９
７→トランジスタＱ₉₆→ヘッドＨ₀→トランジスタＱ₉₇
→接地点と電流を流す。第１の記録と第２の記録とで
は、ヘッドＨ₀に流れる電流の向きが逆となっている。

【００１１】

【発明が解決しようとする課題】図６に示したような従
来の記録回路では、機能のわりに回路構成が複雑であ
り、しかもＥＣＬ回路を使用し、バイアス電流を必要と
する箇所が多いので、高価かつ消費電力が大きいという
問題点がある。また、図４に示したようなＣＭＯＳイン
バータを用いた記録回路では、データ書込み時のヘッド
に流さなければならない数〜数十ｍＡものの電流を相互
コンダクタンスｇ_mの小さいＭＯＳトランジスタに流す
必要があり、このためＭＯＳトランジスタを大きなサイ
ズで作る必要があって、高価になってしまうという問題
点がある。

【００１２】本発明の目的は、素子数が少なく、消費電
流が小さくかつ安価な記録回路を提供することにある。

【００１３】

【課題を解決するための手段】本発明の記録回路は、記
録用の磁気ヘッドに接続され前記磁気ヘッドを電流駆動
する差動トランジスタ対を有する磁気記録装置の記録回
路において、入力するライトデータ信号をＮＲＺ信号に
変換するＣＭＯＳ型Ｔ型フリップフロップ回路と、前記
ＣＭＯＳ型Ｔ型フリップフロップ回路の出力側に設けら
れ、択一的に所定電圧を出力するベース電圧制御回路と
を有し、前記差動トランジスタ対を構成する各トランジ
スタのベースに、それぞれ前記ベース電圧制御回路の各
出力が接続されている。

【００１４】

【作用】本発明は、ライトデータ信号をＮＲＺ信号に変
換するＴ型フリップフロップ回路にＣＭＯＳ型のものを
使用し、さらに、このＴ型フリップフロップ回路とヘッ
ド駆動回路とのインタフェースを工夫したものである。
すなわち、従来は、ＴＴＬレベルの信号を一旦ＥＣＬレ
ベルの信号に変換し、ＥＣＬ型フリップフロップとレベ
ルシフタとを介してヘッド駆動回路に入力していたが、
本発明の記録回路では、ＭＯＳトランジスタを主に使用
した簡単な回路でヘッド駆動回路を制御することができ
る。記録ヘッドを直接駆動する駆動回路としては、一対
の差動トランジスタからなるものが使用される。差動ト
ランジスタは、典型的には、駆動能力の大きなバイポー
ラトランジスタで構成される。

【００１５】以上のように記録回路を構成することによ
り、ＥＣＬ回路やレベルシフタが不要となり、必要な素
子数も減り、消費電力やチップ面積が減少し、低電圧動
作が可能となって、コストも低下する。

【００１６】ベース電圧制御回路としては、例えば、
バイアス電圧をＭＯＳスイッチで択一的に切り換える回
路、ＭＯＳスイッチにより択一的に電圧を異ならしめ
る回路、あるいは定電流をＭＯＳスイッチによって択
一的に負荷抵抗に流すことにより電圧を生じさせる回
路、などを使用することができる。

【００１７】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１８】《第１の実施例》図１は、本発明の第１の
実施例の記録回路の構成を示す回路図である。この記録
回路は、２個の記録ヘッドＨ₀,Ｈ₁を用いてデータの書
込みを行なうときに使用されるものであって、ライトデ
ータ信号ＷＤをＮＲＺ信号に変換するＴ型フリップフロ
ップ回路１、ヘッドセレクト信号ＨＳとＴ型フリップフ
ロップ回路１の一対の出力とが入力するデコーダ回路
２、デコーダ回路２の出力側に設けられたベース電圧制
御回路３、ベース電圧制御回路３に接続され実際に各記
録ヘッドＨ ₀,Ｈ₁の駆動を行なうヘッド駆動回路４とに
よって、構成されている。ここで、ヘッドセレクト信号
ＨＳは、記録ヘッドＨ₀とＨ₁との選択を行なうための信
号である。

【００１９】Ｔ型フリップフロップ回路１は、ＣＭＯＳ
を使用した公知の構成のものである。そして、デコード
回路２は、ＣＭＯＳ論理回路によるものであって、ヘッ
ドセレクト信号ＨＳが入力するインバータ１２と４個の
ＮＡＮＤゲート１３₁〜１３₄によって構成されており、
Ｔ型フリップフロップ回路１の一対の出力

【００２０】

【外１】Ｑおよびとヘッドセレクト信号ＨＳとに基づいて、同時にはいず
れか１つのＮＡＮＤゲート１３₁〜１３₄のみが"０"を出
力するようになっている。

【００２１】ヘッド駆動回路４は、バイポーラトランジ
スタを用いた差動トランジスタ対を有する公知の構成の
ものであって、４個のトランジスタＱ₁〜Ｑ₄と定電流Ｉ
の定電流源１１とを有している。各記録ヘッドＨ₀,Ｈ₁
は、巻線に中点を有するタイプのものであって、これら
中点には電圧Ｖ_ccが印加されている。記録ヘッドＨ₀の
巻線の両端には、それぞれトランジスタＱ₁,Ｑ₂のコレ
クタが接続されている。同様に、記録ヘッドＨ₁の巻線
の両端には、それぞれトランジスタＱ₃,Ｑ₄のコレクタ
が接続されている。各トランジスタＱ₁〜Ｑ₄のエミッタ
は共通接続され、この共通接続点と接地点との間に定電
流源１１が挿入されている。

【００２２】ベース電圧制御回路３は、ＰＭＯＳトラン
ジスタからなる４個のスイッチＳ₁〜Ｓ₄と、バイアス電
源Ｖ_Bとによって構成されている。スイッチＳ₁は、デコ
ード回路２のＮＡＮＤゲート１３₁の出力によってゲー
ト制御されるのであって、バイアス電源Ｖ_Bとヘッド駆
動回路４のトランジスタＱ₁のゲートとを接続してい
る。同様に、スイッチＳ₂〜Ｓ₄は、それぞれＮＡＮＤゲ
ート１３₂〜１３₄でゲート制御されるものであり、トラ
ンジスタＱ₂〜Ｑ₄とバイアス電源Ｖ_Bとを接続してい
る。

【００２３】次に、この記録回路の動作について説明す
る。入力信号であるライトデータ信号ＷＤは、Ｔ型フリ
ップフロップ回路１によってＮＲＺ信号に変換され、デ
コーダ回路２によってヘッドセレクト信号ＨＳをも用い
てデコードされる。ヘッドＨ ₀を選択する場合、ヘッド
セレクト信号ＨＳはローレベルであり、その結果、Ｔ型
フリップフロップ回路１の出力に応じて、ＮＡＮＤゲー
ト１３₁,１３₂のいずれかがローレベルを出力する。そ
の結果、スイッチＳ₁,Ｓ₂のいずれかがオン状態となっ
て、トランジスタＱ₁,Ｑ₂のいずれか一方のベースにバ
イアス電圧Ｖ_Bが選択的に印加され、記録ヘッドＨ₀が駆
動される。このとき、スイッチＳ₃,Ｓ₄はいずれもオフ
状態にあるから、トランジスタＱ₃,Ｑ₄のベースにバイ
アス電圧Ｖ_Bが印加されることはなく、記録ヘッドＨ₁が
駆動されることはない。一方、ヘッドセレクト信号ＨＳ
がハイレベルのときは、記録ヘッドＨ₁が選択され、上
述と同様に記録ヘッドＨ₁が駆動される。このとき、ス
イッチＳ₁,Ｓ₂はいずれもオフ状態であり、記録ヘッド
Ｈ₀が駆動されることはない。

【００２４】以上の説明から明らかなように、スイッチ
Ｓ₁〜Ｓ₄のうち、同時には１個のみがオン状態となるの
で、トランジスタＱ₁〜Ｑ₄のうちベースにバイアス電圧
Ｖ_Bが印加されるのは、同時には１個だけである。

【００２５】この記録回路と図６に示した従来の記録回
路とを比較した場合、本実施例の記録回路の方が大幅に
素子数を少なくして実現されている。しかも、論理回路
部分を検討すると、ＣＭＯＳ論理回路用のＭＯＳトラン
ジスタの方がバイポーラトランジスタより小さい面積で
形成できるので、回路図上での見かけよりも、さらに小
さなサイズで本実施例の記録回路を構成できる。また、
本実施例では、Ｔ型フリップフリップ回路１、デコーダ
回路２およびベース電圧制御回路３とも定常時には電流
を全く消費しないので、極めて低消費電力の回路となっ
ている。

【００２６】《第２の実施例》次に、本発明の第２の実
施例について、図２を用いて説明する。この記録回路
は、上述の第１の実施例におけるスイッチＳ₁〜Ｓ₄のオ
ン抵抗のばらつきによる影響を抑えたものであり、第１
の実施例とはベース電圧制御回路の構成のみが異なって
いる。すなわち、本実施例のベース電圧制御回路３ａで
は、第１の実施例の各スイッチＳ₁〜Ｓ₄の代りに、４個
のスイッチ回路２０が設けられている。各スイッチ回路
２０は同一構成なので、ここでは、ヘッド駆動回路４の
トランジスタＱ₁に接続されるスイッチ回路２０につい
て説明する。

【００２７】スイッチ回路２０は、ＰＭＯＳトランジス
タによるスイッチＳ₁₁、ＮＭＯＳトランジスタによる２
個のスイッチＳ₁₂,Ｓ₁₃と、コレクタが電源Ｖ_ccに接続
されたバイポーラトランジスタＱ₁₁とによって構成され
ている。各スイッチＳ₁₁〜Ｓ ₁₃は、デコーダ回路２のＮ
ＡＮＤゲート１３₁の出力によってゲート制御がなされ
ている。トランジスタＱ₁₁のゲートは、スイッチＳ₁₁を
介してバイアス電源Ｖ _B'に接続されている。トランジス
タＱ₁₁のエミッタはスイッチＳ₁₂を介して接地されてい
る。また、スイッチＳ₁₃は、トランジスタＱ₁₁のゲート
と接地点とを短絡するために設けられている。

【００２８】ここで、ヘッド駆動回路４のトランジスタ
Ｑ₁のベース電流について検討する。トランジスタＱ₁が
オンのとき、そのベース電流は、Ｉ／ｈ_feで与えれる。
Ｉは定電流源１１の定電流値である。Ｉ＝３０ｍＡ、ｈ
_fe＝１００とすると、このベース電流は３００μＡ程度
となる。第１の実施例（図１参照）でスイッチＳ₁のオ
ン抵抗が１ｋΩであるとすると、スイッチＳ₁の両端で
３００ｍＶの電圧降下が生じることになる。これによ
り、スイッチのオン抵抗のばらつきなどによって、動作
電圧のばらつきが生じることになり、このばらつきを抑
えようとすれば、スイッチＳ₁のオン抵抗を１／１０程
度（サイズは１０倍になる）にする必要がある。

【００２９】本実施例では、ＭＯＳスイッチのサイズ増
加を抑えるため、トランジスタＱ₁₁をダーリントントラ
ンジスタとして使用し、これによりトランジスタＱ₃₁の
ベース電流、すなわちＭＯＳスイッチＳ₁₁で実際に流れ
る電流を上記のさらに１／ｈ _feとなるようにした。この
結果、スイッチＳ₁₁のオン抵抗が１ｋΩであっても、ス
イッチＳ₁₁の両端での電圧降下は典型的には３ｍＶで済
むようになる。このため、動作電圧のばらつきの問題は
生じない。なお、本実施例におけるバイアス電圧Ｖ_B'
は、上述の第１の実施例におけるバイアス電圧Ｖ_Bより
も、トランジスタＱ₁₁のベース−エミッタ電圧Ｖ_BE分だ
け高く設定しておく。なお、スイッチＳ₁₂,Ｓ₁₃は、ト
ランジスタＱ₁,Ｑ₁₁がオフ状態になったときにこれらト
ランジスタＱ₁,Ｑ₁₁のベースを強制的に接地し、蓄積電
荷を引き抜くためのものである。これによって、さらに
動作速度の向上が図られる。

【００３０】本実施例では、ＮＡＮＤゲート１３₁の出
力がローレベルのとき、スイッチＳ₁ ₁がオン、スイッチ
Ｓ₁₂,Ｓ₁₃がオフとなり、トランジスタＱ₁₁が動作し、
ヘッド駆動回路４のトランジスタＱ₁のベースに電圧が
印加される。一方、ＮＡＮＤゲート１３₁の出力がハイ
レベルのとき、スイッチＳ₁₁がオフ、スイッチＳ₁₂,Ｓ
₁₃がオンとなり、トランジスタＱ₁₁はカットオフとなっ
て、ヘッド駆動回路４のトランジスタＱ₁のベースには
電圧が印加されない。

【００３１】《第３の実施例》次に、本発明の第３の実
施例について、図３を用いて説明する。この実施例は、
デコーダ回路を簡素化して、ヘッドセレクト信号ＨＳの
入力するインバータ１２のみでデコーダ回路を構成した
ものである。Ｔ型フリップフロップ回路１や、ヘッド駆
動回路４の構成は、上述の各実施例と同様である。

【００３２】ベース電圧制御回路３ｂは、４個のＰＭＯ
ＳスイッチＳ₂₁,Ｓ₂₂,Ｓ₂₄,Ｓ₂₅と、２個のＮＭＯＳス
イッチＳ₂₃,Ｓ₂₆と、２個のバイアス電源Ｖ_B1,Ｖ_B2と、
８本の抵抗Ｒ₁₁〜Ｒ₁₈とによって構成されている。各ス
イッチＳ₂₁,Ｓ₂₂,Ｓ₂₄,Ｓ₂₅は、一端が電源電圧Ｖ_ccに
共通に接続され、他端にはそれぞれ抵抗Ｒ₁₁,Ｒ₁₃,
Ｒ ₁₅,Ｒ₁₇が接続されている。抵抗Ｒ₁₁とＲ₁₂は直列接
続され、その直列接続の中点にはヘッド駆動回路４のト
ランジスタＱ₁のベースが接続されている。同様に、抵
抗Ｒ₁₃とＲ₁₄、抵抗Ｒ₁₅と₁₆、抵抗Ｒ₁₇とＲ₁₈は直列接
続されており、これらの中点はそれぞれトランジスタＱ
₂〜Ｑ₄のベースに接続されている。さらに、抵抗Ｒ₁₂と
Ｒ₁₄とが接続され、これらの接続点と接地点との間に、
スイッチＳ₂₃とバイアス電源Ｖ_B1とが並列に設けられて
いる。また、抵抗Ｒ₁₆とＲ₁₈とが接続され、これらの接
続点と接地点との間に、スイッチＳ₂₆とバイアス電源Ｖ
_B2とが並列に設けられている。スイッチＳ₂₂,Ｓ₂₅は、
Ｔ型フリップフロップ回路１のＱ出力でゲート制御さ
れ、スイッチＳ₂₁,Ｓ₂₄は、Ｔ型フリップフロップ回路
１の

【００３３】

【外２】出力でゲート制御されている。また、スイッチＳ₂₃はヘッド
セレクト信号ＨＳでゲート制御され、スイッチＳ₂₆はイ
ンバータ１２を介してヘッドセレクト信号ＨＳでゲート
制御されている。

【００３４】ヘッドセレクト信号ＨＳがローレベルのと
き、スイッチＳ₂₃はオフであり、このときＴ型フリップ
フロップ回路１のＱ出力がハイであればスイッチＳ₂₁が
オン状態となって、トランジスタＱ₁のベース電圧は、
バイアス電圧Ｖ_B1より抵抗比分だけ高い電圧となる。一
方、スイッチＳ₂₂がオフなので、トランジスタＱ₂のベ
ースには、バイアス電圧Ｖ_B1がそのまま印加されること
になる。また、スイッチＳ₂₆がオンとなっているので、
トランジスタＱ₃,Ｑ₄のベース電位はほぼ接地電位とな
る。このため、トランジスタＱ₁にのみ、定電流Ｉが流
れることになる。同様にＱ出力がローレベルになれば、
すなわち

【００３５】

【外３】出力がハイレベルになれば、スイッチＳ₂₂がオンとなってト
ランジスタＱ₂に定電流Ｉが流れることになる。ヘッド
セレクト信号ＨＳがハイレベルのときは、同様にして、
トランジスタＱ₃,Ｑ₄のどちらか一方に定電流Ｉが流れ
ることになる。

【００３６】本実施例では、ヘッド駆動回路の各トラン
ジスタのベースに与えるバイアス電圧を記録ヘッドごと
に切り換えるようにベース電圧制御回路３ｂが構成され
ており、デコード回路が簡略化されてコストをさらに低
下させることができる。

【００３７】《第４の実施例》次に、本発明の第４の実
施例について、図４を用いて説明する。この実施例で
は、上述の第３の実施例と同様にインバータ１２のみで
デコード回路を構成し、さらに上述の各実施例とヘッド
駆動回路の構成が若干異なっている。Ｔ型フリップフロ
ップ回路１の構成は、上述の各実施例と同様である。

【００３８】ヘッド駆動回路４ａは、定電流源の代りに
抵抗Ｒ₁を用いているほかは、第１〜第３の実施例のヘ
ッド駆動回路４と同じ構成である。ベース電圧制御回路
３ｃは、ヘッド駆動回路４ａの各トランジスタＱ₁〜Ｑ₄
にそれぞれ対応する４個のスイッチ回路３０を有し、さ
らに２個のＰＭＯＳスイッチＳ₃₄,Ｓ₃₆と、２個のＮＭ
ＯＳスイッチＳ₃₅,Ｓ₃₇と、定電流Ｉ'の定電流源３１
と、抵抗Ｒ₁によって構成されている。

【００３９】各スイッチ回路３０は、ＰＭＯＳスイッチ
Ｓ₃₁、２個のＮＭＯＳスイッチＳ₃₂,₃₃と、２個のバイ
ポーラトランジスタＱ₃₁,Ｑ₃₂とによって構成されてい
る。トランジスタＱ₃₁のコレクタは電源Ｖ_ccに接続され
ており、トランジスタＱ₃₁のベースとトランジスタＱ₃₂
のコレクタ、トランジスタＱ₃₁のエミッタとトランジス
タＱ₃₂のベースがそれぞれ接続されている。トランジス
タＱ₃₁のエミッタは、さらに、ヘッド駆動回路４ａの対
応するトランジスタ（トランジスタＱ₁〜Ｑ₄のいずれ
か）のベースに接続されている。スイッチＳ₃₂,Ｓ
₃₃は、それぞれトランジスタＱ₃₁のエミッタおよびベー
スを接地するために設けられている。スイッチＳ ₃₁の一
端は、トランジスタＱ₃₁のベースに接続されている。各
スイッチ回路３０のトランジスタＱ₃₂のエミッタは共通
接続され、抵抗Ｒ₁を介して接地されている。

【００４０】ヘッド駆動回路４ａのトランジスタＱ₁お
よびＱ₃に対応するスイッチ回路では、各スイッチＳ₃₁
〜Ｓ₃₃が、Ｔ型フリップフロップ回路１の

【００４１】

【外４】出力でゲート制御されている。同様に、トランジスタＱ₂お
よびＱ₄に対応するスイッチ回路では、各スイッチＳ₃₁
〜Ｓ₃₃が、Ｔ型フリップフロップ回路１のＱ出力でゲー
ト制御されている。また、スイッチＳ₃₄とＳ₃₅、スイッ
チＳ₃₆とＳ₃₇は、それぞれ直列に接続され、これら直列
接続されたものは、ＰＭＯＳ側が定電流源３１側となる
ようにして、定電流源３１と接地点との間に並列に設け
られている。スイッチＳ₃₄,Ｓ₃₇はヘッドセレクト信号
ＨＳでゲート制御され、スイッチＳ₃₅,Ｓ₃₆はインバー
タ１２を介してヘッドセレクト信号ＨＳでゲート制御さ
れている。スイッチＳ₃₄,Ｓ₃₅の共通接続点には、スイ
ッチ回路３０のうちトランジスタＱ₁とＱ₂に対応するも
ののスイッチＳ₃₁の他端が接続されている。同様に、ス
イッチＳ₃₆,Ｓ₃₇の共通接続点には、スイッチ回路３０
のうちトランジスタＱ₃とＱ ₄に対応するもののスイッチ
Ｓ₃₁の他端が接続されている。

【００４２】Ｔ型フリップフロップ回路１のＱ出力がハ
イレベルであってヘッドセレクト信号ＨＳがローレベル
のとき、定電流源３１によって、スイッチＳ₃₄,Ｓ₃₁を
介して、トランジスタＱ₁に対応するスイッチ回路３０
のトランジスタＱ₃₁,Ｑ₃₂および抵抗Ｒ₁からなる直列回
路に電位差が生じる。これにより、このスイッチ回路３
０でのトランジスタＱ₃₂のベース電圧は、Ｉ'Ｒ₁＋Ｖ_BE
となり、これがヘッド駆動回路４ａのトランジスタＱ₁
のベースに与えられる。トランジスタＱ₁のエミッタに
は抵抗Ｒ₂が接続されているので、結局、カレントミラ
ー回路として動作し、トランジスタＱ₁のコレクタ電流
は、Ｉ'Ｒ₁／Ｒ₂となる。このとき、他のトランジスタ
Ｑ₂〜Ｑ₄は、非動作状態にある。

【００４３】この回路の特徴は、ベース電圧制御回路が
電流モードで動作している点である。また、記録ヘッド
ごとにバイアス電流源（定電流源３１）を切り換えるた
めにスイッチＳ₃₄,Ｓ₃₆を設けてあり、これによって、
第３の実施例と同様にデコード回路を簡略化することが
できた。なお、スイッチＳ₃₂,Ｓ₃₃,Ｓ₃₅,Ｓ₃₇は、蓄積
電荷の急速放電用であり、トランジスタＱ₃₁は、ｈ_feの
補償用である。

【００４４】以上の説明から明らかなように、ヘッドセ
レクト信号ＨＳとＴ型フリップフロップ回路１との出力
に応じて、上述と同様にして他のトランジスタＱ₂〜Ｑ₄
も駆動される。この場合、同時に動作するのはトランジ
スタＱ₁〜Ｑ₄のうちの１個だけである。また本実施例で
は、ヘッド駆動回路４ａにおいて定電流源の代りに抵抗
Ｒ₂を設けてあるので、定電流源を使用した場合に比
べ、記録ヘッドＨ₀,Ｈ₁に対する出力ダイナミックレン
ジが拡大する。

【００４５】以上、本発明の実施例について記録ヘッド
が２本の場合について説明したが、記録ヘッド数を増や
すのは、極めて容易である。例えば３本のヘッドセレク
ト入力線と３→８デコーダ回路を用いることにより、容
易に８ヘッドの場合に拡張することができる。また、デ
コード回路、ベース電圧制御回路の構成は、上述の実施
例に示されたものに限定されるものではない。

【００４６】

【発明の効果】以上説明したように本発明は、入力する
ライトデータ信号をＮＲＺ信号に変換するＣＭＯＳ型Ｔ
型フリップフロップ回路と、ＣＭＯＳ型Ｔ型フリップフ
ロップ回路の出力側に設けられ、択一的に所定電圧を出
力するベース電圧制御回路とを設け、ヘッド駆動回路の
差動トランジスタ対を構成する各トランジスタのベース
に、それぞれベース電圧制御回路の各出力が接続される
ようにすることにより、ＥＣＬ回路やレベルシフタが不
要となり、必要な素子数も減り、消費電力やチップ面積
が減少し、低電圧動作が可能となって、コストも低下す
るという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の記録回路の構成を示す
回路図である。

【図２】本発明の第２の実施例の記録回路の構成を示す
回路図である。

【図３】本発明の第３の実施例の記録回路の構成を示す
回路図である。

【図４】本発明の第４の実施例の記録回路の構成を示す
回路図である。

【図５】従来の記録回路の構成を示すブロック図であ
る。

【図６】従来の記録回路の構成の一例を示す回路図であ
る。

【図７】従来の記録回路の構成の別の例を示す回路図で
ある。

【符号の説明】

１Ｔ型フリップフロップ回路２デコーダ回路３,３ａ,３ｂ,３ｃベース電圧制御回路４,４ａヘッド駆動回路１１定電流源Ｈ₀,Ｈ₁ ヘッドＨＳヘッドセレクト信号ＷＤライトデータ信号Ｓ₁〜Ｓ₄ スイッチ

Claims

(57)【特許請求の範囲】

【請求項１】記録用の磁気ヘッドに接続され前記磁気
ヘッドを電流駆動する差動トランジスタ対を有する磁気
記録装置の記録回路において、入力するライトデータ信号をＮＲＺ信号に変換するＣＭ
ＯＳ型Ｔ型フリップフロップ回路と、前記ＣＭＯＳ型Ｔ型フリップフロップ回路の出力側に設
けられ、択一的に所定電圧を出力するベース電圧制御回
路とを有し、前記差動トランジスタ対を構成する各トランジスタのベ
ースに、それぞれ前記ベース電圧制御回路の各出力が接
続されていることを特徴とする記録回路。
【請求項２】複数個の磁気ヘッドに対応し、前記ベー
ス電圧制御回路が、前記ＣＭＯＳ型Ｔ型フリップフロッ
プ回路の一対の出力と前記複数の磁気ヘッドのうちのい
ずれかを選択するための信号とからデコードされる信号
により、択一的に所定の電圧を出力するものである請求
項１に記載の記録回路。
【請求項３】前記差動トランジスタ対がバイポーラト
ランジスタで構成される請求項１ないし２に記載の記録
回路。
【請求項４】前記ベース電圧制御回路が、バイアス電
圧をＭＯＳスイッチで択一的に切り換える回路である請
求項１または２に記載の記録回路。
【請求項５】前記ベース電圧制御回路が、ＭＯＳスイ
ッチにより択一的に電圧を異ならしめる回路である請求
項１または２に記載の記録回路。
【請求項６】前記ベース電圧制御回路が、定電流をＭ
ＯＳスイッチによって択一的に負荷抵抗に流すことによ
り電圧を生じさせる回路である請求項１または２に記載
の記録回路。