JP2560406B2 - ディジタル位相制御回路 - Google Patents
ディジタル位相制御回路Info
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- JP2560406B2 JP2560406B2 JP63103281A JP10328188A JP2560406B2 JP 2560406 B2 JP2560406 B2 JP 2560406B2 JP 63103281 A JP63103281 A JP 63103281A JP 10328188 A JP10328188 A JP 10328188A JP 2560406 B2 JP2560406 B2 JP 2560406B2
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル位相制御回路に関し、特にフロ
ッピィディスク駆動装置に使用されるディジタル位相制
御回路に関する。
ッピィディスク駆動装置に使用されるディジタル位相制
御回路に関する。
フロッピィディスクには、FM（Frequency Moduratio
n）方式、またはMFM（Modified Frequency Moduratio
n）方式で記録されているので、フロッピィディスク駆
動装置から出力される再生データには、クロックビット
とデータビットが含まれる。従って、フロッピィディス
クからのデータ読み出しの際には、クロックビットとデ
ータビットを分離するために、再生データに同期したク
ロックが必要となる。このクロックを発生するための、
従来のディジタル位相制御回路はフロッピィディスク駆
動装置が出力する再生データを基準クロックによって基
準化する基準化回路32と最上位ビットMSBを送出し、か
つリセット機能を有する二進カウンタ33と、Ｄタイプ・
フリップ・フロップで構成した二分周回路34とで構成さ
れている。ここで説明を簡単にするために、再生データ
31は、MFM方式で、転送速度は、500Kbpsとし、二進カウ
ンタ33は４ビット構成とする。この時第３図の構成よ
り、出力クロックを500KHzとするためには、基準クロッ
クは16MHzとすればよい。また基準化されたデータが、
出力クロックの中央に位置するときを理想的な位相関係
とする。第４図（ａ）に再生データ31が入力されないと
きの出力クロックと、二進カウンタ33の出力値との関係
を示す。第４図（ａ）において、前記の理想的な位相関
係とは、基準化された再生データが二進カウンタ33の出
力値が零のときに位置することである。従って第３図に
示すように、基準化された再生データによって、二進カ
ウンタ33をリセットするように構成すれば、理想的な位
相関係を保つことができることになる。第４図（ｂ）に
再生データ31が入力されたときの出力クロック、基準化
された再生データ、及び二進カウンタ33の出力値の関係
を示す。第４図（ｂ）の再生データは、10101……のパ
ターンで、２つの再生データのビットの間隔は基準クロ
ック２クロック分の２μsecとし、ジッタ等の再生デー
タのゆらぎはないものとしといる。
n）方式、またはMFM（Modified Frequency Moduratio
n）方式で記録されているので、フロッピィディスク駆
動装置から出力される再生データには、クロックビット
とデータビットが含まれる。従って、フロッピィディス
クからのデータ読み出しの際には、クロックビットとデ
ータビットを分離するために、再生データに同期したク
ロックが必要となる。このクロックを発生するための、
従来のディジタル位相制御回路はフロッピィディスク駆
動装置が出力する再生データを基準クロックによって基
準化する基準化回路32と最上位ビットMSBを送出し、か
つリセット機能を有する二進カウンタ33と、Ｄタイプ・
フリップ・フロップで構成した二分周回路34とで構成さ
れている。ここで説明を簡単にするために、再生データ
31は、MFM方式で、転送速度は、500Kbpsとし、二進カウ
ンタ33は４ビット構成とする。この時第３図の構成よ
り、出力クロックを500KHzとするためには、基準クロッ
クは16MHzとすればよい。また基準化されたデータが、
出力クロックの中央に位置するときを理想的な位相関係
とする。第４図（ａ）に再生データ31が入力されないと
きの出力クロックと、二進カウンタ33の出力値との関係
を示す。第４図（ａ）において、前記の理想的な位相関
係とは、基準化された再生データが二進カウンタ33の出
力値が零のときに位置することである。従って第３図に
示すように、基準化された再生データによって、二進カ
ウンタ33をリセットするように構成すれば、理想的な位
相関係を保つことができることになる。第４図（ｂ）に
再生データ31が入力されたときの出力クロック、基準化
された再生データ、及び二進カウンタ33の出力値の関係
を示す。第４図（ｂ）の再生データは、10101……のパ
ターンで、２つの再生データのビットの間隔は基準クロ
ック２クロック分の２μsecとし、ジッタ等の再生デー
タのゆらぎはないものとしといる。
上述した従来のディジタル位相制御回路は、再生デー
タが入力されると、直ちに位相補正を行うため、その直
後の再生データに対して、位相補正の影響が直接出てし
まうことになる。従って、フロッピィディスク駆動装置
が出力する再生データの特徴のひとつであるピークシフ
トを持ったデータのように、ある再生データのビット
と、その直後のビットとの位相のずれの方向が互いに逆
になっているような場合には、ある再生データのビット
によって行われた位相補正の方向が、その直後のビット
に必要な位相補正の方向とは逆になってしまうため、同
期がはずれやすくなるという欠点を有している。第５図
に前記の同期がはずれてしまう場合の例を示す。第５図
で、実線がピークシフトを持っている場合の再生データ
の例で、前後に基準クロックで５クロック分位相がずれ
ている。また点線はピークシフトを持たなかった場合を
示す。
タが入力されると、直ちに位相補正を行うため、その直
後の再生データに対して、位相補正の影響が直接出てし
まうことになる。従って、フロッピィディスク駆動装置
が出力する再生データの特徴のひとつであるピークシフ
トを持ったデータのように、ある再生データのビット
と、その直後のビットとの位相のずれの方向が互いに逆
になっているような場合には、ある再生データのビット
によって行われた位相補正の方向が、その直後のビット
に必要な位相補正の方向とは逆になってしまうため、同
期がはずれやすくなるという欠点を有している。第５図
に前記の同期がはずれてしまう場合の例を示す。第５図
で、実線がピークシフトを持っている場合の再生データ
の例で、前後に基準クロックで５クロック分位相がずれ
ている。また点線はピークシフトを持たなかった場合を
示す。
上述した従来のディジタル位相制御回路に対し、本発
明は、入力データＮピット分の位相差の平均値と平均値
を所定の範囲に制限した値とを入力データ列の状態に応
じて選択し、位相補正量として用いることを特徴として
いる。従って、プロッピィディスク駆動装置の出力する
再生データの特徴のひとつであるピークシフトを持った
データのように、連続した２ビットのデータの位相のず
れの方向が互いに逆になっている場合にも、所定の範囲
に制限した値を選択して位相補正量として用いることに
すれば、この２ビットの連続したデータのうち、前のデ
ータの位相ずれに対する位相補正が、後のデータに過大
に影響することがなくなるので同期がはずれることなく
追従することができる。またピークシフトのない領域で
は、平均値を選択して位相補正量として用いることによ
り、より高速に位相補正を行うことができるという独創
的内容を有する。
明は、入力データＮピット分の位相差の平均値と平均値
を所定の範囲に制限した値とを入力データ列の状態に応
じて選択し、位相補正量として用いることを特徴として
いる。従って、プロッピィディスク駆動装置の出力する
再生データの特徴のひとつであるピークシフトを持った
データのように、連続した２ビットのデータの位相のず
れの方向が互いに逆になっている場合にも、所定の範囲
に制限した値を選択して位相補正量として用いることに
すれば、この２ビットの連続したデータのうち、前のデ
ータの位相ずれに対する位相補正が、後のデータに過大
に影響することがなくなるので同期がはずれることなく
追従することができる。またピークシフトのない領域で
は、平均値を選択して位相補正量として用いることによ
り、より高速に位相補正を行うことができるという独創
的内容を有する。
本発明のディジタル位相制御回路は、連続したＮビッ
トの入力データと出力信号との位相差を検出する手段
と、前記位相差を保持するＮ個のレジスタと、前記レジ
スタに保持されたＮ個の値の平均値を得る平均手段と、
前記平均値を所定の範囲の値の制限する手段と、前記平
均値と所定の値のうちどちらか一方を入力されるデータ
列の状態に応じて選択する手段と、選択された値に応じ
て前記出力信号の位相を制御する手段とを有している。
トの入力データと出力信号との位相差を検出する手段
と、前記位相差を保持するＮ個のレジスタと、前記レジ
スタに保持されたＮ個の値の平均値を得る平均手段と、
前記平均値を所定の範囲の値の制限する手段と、前記平
均値と所定の値のうちどちらか一方を入力されるデータ
列の状態に応じて選択する手段と、選択された値に応じ
て前記出力信号の位相を制御する手段とを有している。
次に本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図（ａ）は、本発明の一実施例のブロック図であ
る。第１図（ａ）において、本実施例は、説明を具体的
にするためにＮの値を２としている。基準化回路11は、
フロップィ・ディスク駆動装置からの再生データ101
と、基準クロック102を入力し、再生データ101にクロッ
クビットまたはデータビットが存在するときに、基準ク
ロック102に同期し、パルス幅が基準クロックの一周期
分である信号103を生成する回路である。位相差検出回
路12は、基準化された信号103が入力されたとき、出力
クロック104との理想的な位相位置から、基準クロック1
02の何周期分ずれているかを検出する回路で、この回路
の出力する値105の符号によって、時間的に早い方向に
ずれているのか遅い方向にずれているのかを区別する。
レジスタ選択回路13は、基準化された信号103が入力さ
れる毎に、位相差検出回路12の出力値105が、後述のレ
ジスタ14,15に対して交互に入力されるように、レジス
タ14,15を選択する回路である。レジスタ14,15は、位相
差検出回路12の出力値105を、レジスタ選択回路13によ
って選択されたときに保持するレジスタである。従っ
て、この２つのレジスタ14,15は、常に、連続した２つ
の再生データのビットと出力クロック104との位相差を
保持することになる。平均化回路16は、前記２つのレジ
スタ14,15が保持している値を符号も含めて平均する回
路である。位相補正量制限回路17は、平均化回路16の出
力値を一定の範囲の値に制限する回路である。本実施例
では、±２に制限することにする。第１表に平均化回路
16の出力値と位相補正量制限回路17の出力値の関係を示
す。
る。第１図（ａ）において、本実施例は、説明を具体的
にするためにＮの値を２としている。基準化回路11は、
フロップィ・ディスク駆動装置からの再生データ101
と、基準クロック102を入力し、再生データ101にクロッ
クビットまたはデータビットが存在するときに、基準ク
ロック102に同期し、パルス幅が基準クロックの一周期
分である信号103を生成する回路である。位相差検出回
路12は、基準化された信号103が入力されたとき、出力
クロック104との理想的な位相位置から、基準クロック1
02の何周期分ずれているかを検出する回路で、この回路
の出力する値105の符号によって、時間的に早い方向に
ずれているのか遅い方向にずれているのかを区別する。
レジスタ選択回路13は、基準化された信号103が入力さ
れる毎に、位相差検出回路12の出力値105が、後述のレ
ジスタ14,15に対して交互に入力されるように、レジス
タ14,15を選択する回路である。レジスタ14,15は、位相
差検出回路12の出力値105を、レジスタ選択回路13によ
って選択されたときに保持するレジスタである。従っ
て、この２つのレジスタ14,15は、常に、連続した２つ
の再生データのビットと出力クロック104との位相差を
保持することになる。平均化回路16は、前記２つのレジ
スタ14,15が保持している値を符号も含めて平均する回
路である。位相補正量制限回路17は、平均化回路16の出
力値を一定の範囲の値に制限する回路である。本実施例
では、±２に制限することにする。第１表に平均化回路
16の出力値と位相補正量制限回路17の出力値の関係を示
す。
位相補正量選択回路18は、平均化回路16の出力値と、
位相補正量制限回路17の出力値とを入力し、入力される
データ列の状態に応じて、どちらか一方を選択して出力
する回路である。本実施例では、ディスク駆動装置から
出力されるデータ列のうち、ID部とデータ部の先頭に付
加されているSYNC部の開始時には平均化回路16の出力値
を選択し、SYNC部のデータ・パターンを２バイト検出し
たら位相補正量制限回路17の出力値を選択することにす
る。従って、本実施例では、位相補正量選択回路18には
SYNC部のデータ・パターン検出器も含むことになる。位
相制御回路19は、位相補正量選択回路18が出力する値に
応じて、出力クロック104の位相を制御する回路であ
る。
位相補正量制限回路17の出力値とを入力し、入力される
データ列の状態に応じて、どちらか一方を選択して出力
する回路である。本実施例では、ディスク駆動装置から
出力されるデータ列のうち、ID部とデータ部の先頭に付
加されているSYNC部の開始時には平均化回路16の出力値
を選択し、SYNC部のデータ・パターンを２バイト検出し
たら位相補正量制限回路17の出力値を選択することにす
る。従って、本実施例では、位相補正量選択回路18には
SYNC部のデータ・パターン検出器も含むことになる。位
相制御回路19は、位相補正量選択回路18が出力する値に
応じて、出力クロック104の位相を制御する回路であ
る。
ここで従来例との比較のために、再生データはMEM方
式で、転送速度は500Kbpsとし、基準クロック102の周波
数は16MHzとする。位相のずれの方向は、負の値が位相
進みの方向で、正の値が位相遅れの方向とする。従っ
て、位相制御回路19は、負の値が入力されると、出力ク
ロック104を構成している基準クロック102のクロック数
を減少して、出力クロック104の位相を進め、正の値が
入力されると、出力クロック104を構成している基準ク
ロック102のクロック数を増加して、出力クロック104の
位相を遅らせるように構成する。第１図（ｂ）に、従来
例で用いた第５図のピークシフトを持った再生データの
２ビットが入力された場合の本実施例の出力クロック10
4と基準化データ103との関係を示す。但し、ピークシフ
トを持ったデータビットがフロッピィ・ディスク駆動装
置から出力されるのは、SYNC部以外の場所なので、位相
補正量選択回路18は、位相補正量制限回路17の出力値を
選択して出力しているものとする。また、図中の数字
は、基準クロック102のクロック数を示す。第１図
（ｂ）で、左側のデータビットが入力されたときの位相
差検出回路12の出力値は−５である。また左側のデータ
ビットの直前のデータビットは、この様な場合、遅れ位
相か、または位相差≒０≒となるのが普通なので、本実
施例では、最悪の条件となる位相差≒０≒であったとす
る。従って、左側のデータビットが入力された時点で
は、レジスタ14,15は0,−５を保持することになる。こ
の時、平均化回路16は、−３を出力（２値の和を１ビッ
ト右シフトする）するので、位相補正量制限回路17は−
２を出力し、位相補正量選択回路18は位相補正量制限回
路の出力値である−２を選択して出力する。位相制御回
路19は、位相補正量選択回路18の出力値−２を入力し
て、出力クロック104の位相を基準クロック102の二周期
分進めることになる。しかし、第１図（ｂ）から明らか
なように、右側のデータビットは同期からはずれていな
い。尚、右側のデータビットが入力された時点では、前
回の位相補正によって、出力クロック104の位相が、左
側に基準クロック102の２周期分ずれるので、位相補正
が行われなかった場合の位相差である基準クロック102
の５周期分と合わせて、基準クロック102の７周期分右
側に位相がずれていることになるので、位相差検出回路
12は、＋７を出力する。従って、レジスタ14,15は、−
5,7を保持するので、平均化回路16は＋１を出力し、位
相補正量制限回路17,位相補正量選択回路18は、ともに
＋１を出力する。位相制御回路19は、位相補正量選択回
路18の出力値＋１を入力して、出力クロック104の位相
を基準クロック102の１周期分遅らせることになる。
尚、位相補正量選択回路18が、平均化回路16の出力値を
選択して出力するSYNC部では、ピークシフトを生じない
ようになっているので、位相補正量を制限する必要がな
く、平均化回路16の出力値を、そのまま位相補正量とし
て用いることにより、より高速に位相補正を行うことが
できる。
式で、転送速度は500Kbpsとし、基準クロック102の周波
数は16MHzとする。位相のずれの方向は、負の値が位相
進みの方向で、正の値が位相遅れの方向とする。従っ
て、位相制御回路19は、負の値が入力されると、出力ク
ロック104を構成している基準クロック102のクロック数
を減少して、出力クロック104の位相を進め、正の値が
入力されると、出力クロック104を構成している基準ク
ロック102のクロック数を増加して、出力クロック104の
位相を遅らせるように構成する。第１図（ｂ）に、従来
例で用いた第５図のピークシフトを持った再生データの
２ビットが入力された場合の本実施例の出力クロック10
4と基準化データ103との関係を示す。但し、ピークシフ
トを持ったデータビットがフロッピィ・ディスク駆動装
置から出力されるのは、SYNC部以外の場所なので、位相
補正量選択回路18は、位相補正量制限回路17の出力値を
選択して出力しているものとする。また、図中の数字
は、基準クロック102のクロック数を示す。第１図
（ｂ）で、左側のデータビットが入力されたときの位相
差検出回路12の出力値は−５である。また左側のデータ
ビットの直前のデータビットは、この様な場合、遅れ位
相か、または位相差≒０≒となるのが普通なので、本実
施例では、最悪の条件となる位相差≒０≒であったとす
る。従って、左側のデータビットが入力された時点で
は、レジスタ14,15は0,−５を保持することになる。こ
の時、平均化回路16は、−３を出力（２値の和を１ビッ
ト右シフトする）するので、位相補正量制限回路17は−
２を出力し、位相補正量選択回路18は位相補正量制限回
路の出力値である−２を選択して出力する。位相制御回
路19は、位相補正量選択回路18の出力値−２を入力し
て、出力クロック104の位相を基準クロック102の二周期
分進めることになる。しかし、第１図（ｂ）から明らか
なように、右側のデータビットは同期からはずれていな
い。尚、右側のデータビットが入力された時点では、前
回の位相補正によって、出力クロック104の位相が、左
側に基準クロック102の２周期分ずれるので、位相補正
が行われなかった場合の位相差である基準クロック102
の５周期分と合わせて、基準クロック102の７周期分右
側に位相がずれていることになるので、位相差検出回路
12は、＋７を出力する。従って、レジスタ14,15は、−
5,7を保持するので、平均化回路16は＋１を出力し、位
相補正量制限回路17,位相補正量選択回路18は、ともに
＋１を出力する。位相制御回路19は、位相補正量選択回
路18の出力値＋１を入力して、出力クロック104の位相
を基準クロック102の１周期分遅らせることになる。
尚、位相補正量選択回路18が、平均化回路16の出力値を
選択して出力するSYNC部では、ピークシフトを生じない
ようになっているので、位相補正量を制限する必要がな
く、平均化回路16の出力値を、そのまま位相補正量とし
て用いることにより、より高速に位相補正を行うことが
できる。
第２図は、本発明の第２の実施例のブロック図であ
る。第１の実施例のレジスタ選択回路13を省略するため
に、レジスタ23の出力値をレジスタ24に入力する構成と
している。この構成により、基準化された信号203が入
力される毎に、レジスタ23は、基準化された信号203
と、出力クロック204との位相差を保持し、レジスタ24
は、レジスタ23の内容、つまりその直前に入力された基
準化された信号203と、出力クロック204との位相差を法
持する。従って、第１の実施例と同様に、二つのレジス
タ23,24は、連続した二つの再生データビットと出力ク
ロックとの位相差を保持することになる。以降の動作
は、第１の実施例と全く同様なので省略する。
る。第１の実施例のレジスタ選択回路13を省略するため
に、レジスタ23の出力値をレジスタ24に入力する構成と
している。この構成により、基準化された信号203が入
力される毎に、レジスタ23は、基準化された信号203
と、出力クロック204との位相差を保持し、レジスタ24
は、レジスタ23の内容、つまりその直前に入力された基
準化された信号203と、出力クロック204との位相差を法
持する。従って、第１の実施例と同様に、二つのレジス
タ23,24は、連続した二つの再生データビットと出力ク
ロックとの位相差を保持することになる。以降の動作
は、第１の実施例と全く同様なので省略する。
以上説明したように本発明は、連続するＮビットの入
力データと出力クロックの位相差を平均した値と、さら
にその平均値を一定の範囲に制限した値のうち、どちら
か一方を、入力されるデータ列の状態に応じて選択して
位相補正量とする機能を持ち、従来のディジタル位相制
御回路では、フロッピィ・ディスク駆動装置が出力する
再生データの特徴であるピークシフトを持ったデータ列
に対して同期がはずれやすいという欠点が、前記制限し
た値を選択することによって解消し、ピークシフトを持
たない領域では、前記平均値を選択することによって、
より高速に位相補正が行われるので、信頼性の高い位相
制御回路が構成できるという効果がある。
力データと出力クロックの位相差を平均した値と、さら
にその平均値を一定の範囲に制限した値のうち、どちら
か一方を、入力されるデータ列の状態に応じて選択して
位相補正量とする機能を持ち、従来のディジタル位相制
御回路では、フロッピィ・ディスク駆動装置が出力する
再生データの特徴であるピークシフトを持ったデータ列
に対して同期がはずれやすいという欠点が、前記制限し
た値を選択することによって解消し、ピークシフトを持
たない領域では、前記平均値を選択することによって、
より高速に位相補正が行われるので、信頼性の高い位相
制御回路が構成できるという効果がある。
第１図（ａ）は、本発明の第１の実施例を示すブロック
図で、第１図（ｂ）は、第１の実施例の動作を示すタイ
ミング図、第２図は、本発明の第２の実施例を示すブロ
ック図、第３図は、従来のディジタル位相制御回路の一
例を示す図、第４図（ａ），（ｂ）および第５図は、従
来のディジタル位相制御回路の動作を示すタイミング図
である。 11,21……基準化回路、12,22……位相差検出回路、13…
…レジスタ選択回路、14,15,23,24……レジスタ、16,25
……平均化回路、17,26……位相補正量制限回路、18,27
……位相補正量選択回路、19,28……位相制御回路、10
1,201……フロッピィ・ディスク駆動装置からの再生デ
ータ、102,202……基準クロック、103,203……基準化さ
れた信号、104,204……出力クロック、31……フロッピ
ィ・ディスク駆動装置からの再生データ、32……基準化
回路、33……リセット機能付き二進カウンタ、34……Ｄ
タイプ・フリップ・フロップ。
図で、第１図（ｂ）は、第１の実施例の動作を示すタイ
ミング図、第２図は、本発明の第２の実施例を示すブロ
ック図、第３図は、従来のディジタル位相制御回路の一
例を示す図、第４図（ａ），（ｂ）および第５図は、従
来のディジタル位相制御回路の動作を示すタイミング図
である。 11,21……基準化回路、12,22……位相差検出回路、13…
…レジスタ選択回路、14,15,23,24……レジスタ、16,25
……平均化回路、17,26……位相補正量制限回路、18,27
……位相補正量選択回路、19,28……位相制御回路、10
1,201……フロッピィ・ディスク駆動装置からの再生デ
ータ、102,202……基準クロック、103,203……基準化さ
れた信号、104,204……出力クロック、31……フロッピ
ィ・ディスク駆動装置からの再生データ、32……基準化
回路、33……リセット機能付き二進カウンタ、34……Ｄ
タイプ・フリップ・フロップ。
Claims (1)
- 【請求項１】入力データと所定の位相関係を持つ信号を
出力するディジタル位相制御回路において、連続したＮ
ビットの入力データと前記出力信号との位相差を検出す
る手段と、前記位相差を保持するＮ個のレジスタと、該
レジスタに保持されたＮ個の値の平均値を得る平均手段
と、前記平均値を所定の範囲の値に制限する手段と、前
記平均値と所定の値のうちどちらか一方を入力データ列
の状態に応じて選択する手段と、選択された値に応じて
前記出力信号の位相を制御する手段とを有することを特
徴とするディジタル位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103281A JP2560406B2 (ja) | 1988-04-25 | 1988-04-25 | ディジタル位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103281A JP2560406B2 (ja) | 1988-04-25 | 1988-04-25 | ディジタル位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01272324A JPH01272324A (ja) | 1989-10-31 |
| JP2560406B2 true JP2560406B2 (ja) | 1996-12-04 |
Family
ID=14349954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63103281A Expired - Lifetime JP2560406B2 (ja) | 1988-04-25 | 1988-04-25 | ディジタル位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560406B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04179314A (ja) * | 1990-11-14 | 1992-06-26 | Hitachi Ltd | ディジタルｖｆｏ誤差制御方式 |
| JP3688183B2 (ja) | 2000-04-19 | 2005-08-24 | Ｎｅｃマイクロシステム株式会社 | ディジタルｖｆｏの位相制御装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177169A (ja) * | 1984-09-25 | 1986-04-19 | Mitsubishi Electric Corp | Ｐｌｌ回路におけるロツク安定化装置 |
| JP2538866B2 (ja) * | 1985-10-14 | 1996-10-02 | 日本電信電話株式会社 | デイジタル位相同期発振器 |
-
1988
- 1988-04-25 JP JP63103281A patent/JP2560406B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01272324A (ja) | 1989-10-31 |
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