JP2702445B2 - 光ディスクコントローラ - Google Patents
光ディスクコントローラInfo
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- JP2702445B2 JP2702445B2 JP12496695A JP12496695A JP2702445B2 JP 2702445 B2 JP2702445 B2 JP 2702445B2 JP 12496695 A JP12496695 A JP 12496695A JP 12496695 A JP12496695 A JP 12496695A JP 2702445 B2 JP2702445 B2 JP 2702445B2
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- Japan
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- signal
- synchronization
- output
- mark
- circuit
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Description
【0001】
【産業上の利用分野】本発明は光ディスクコントローラ
に関し、特にエッジ記憶方式により記録された光ディス
クの既記録情報を再生する光ディスクコントローラに関
する。
に関し、特にエッジ記憶方式により記録された光ディス
クの既記録情報を再生する光ディスクコントローラに関
する。
【0002】
【従来の技術】従来の光ディスクコントローラの構成が
図14に示される。本従来例は、特開平5−33475
4号公報により開示されている光ディスク再生装置例で
あり、図14に示されるように、再生波101が入力さ
れる端子80に対応して、エッジ検出回路13と、スラ
イスレベル発生回路14と、固定遅延回路71と、可変
遅延回路72と、合成回路73と、位相比較回路74お
よび77と、LPF(低域フィルタ)75および78
と、VCO(電圧制御発振回路)76と、データ弁別回
路79とを備えて構成される。
図14に示される。本従来例は、特開平5−33475
4号公報により開示されている光ディスク再生装置例で
あり、図14に示されるように、再生波101が入力さ
れる端子80に対応して、エッジ検出回路13と、スラ
イスレベル発生回路14と、固定遅延回路71と、可変
遅延回路72と、合成回路73と、位相比較回路74お
よび77と、LPF(低域フィルタ)75および78
と、VCO(電圧制御発振回路)76と、データ弁別回
路79とを備えて構成される。
【0003】図14を参照して、上記の従来例の動作を
説明する前に、当該光ディスクコントローラにおけるエ
ッジ記録再生の動作原理について、図15(a)、
(b)、(c)、(d)、(e)、(f)および(g)
に示される動作タイミング図を参照して説明する。図1
5において、光ディスクに対して記録の対象となる記録
データ(図15(a)参照)が2値信号である場合に
は、媒体上に対するレーザ光の発光パターン(図15
(b)参照)は、当該記録データの値「1」のビット位
置においてのみ光強度が反転されるように作成される。
この発光パターンに従って、記録光ビームが媒体上に照
射されて記録が行われると、媒体平面上の1本のトラッ
クに、図15(c)に示されるような記録マークによる
記録ビットが形成される。このビット列に対して再生光
スポットを照射することにより、ビットの状態に応じた
再生波(図15(d)参照)が得られる。そして、この
再生波を入力して、当該再生波のエッジ位置を検出し、
同期クロック信号に基づいて、当該再生波の前縁パルス
(図15(e)参照)または後縁パルス(図15(f)
参照)が存在する場合には「1」として再生データが得
られ、またこれらのパルスが存在しない場合には「0」
として再生データが得られる(図15(g)参照)。
説明する前に、当該光ディスクコントローラにおけるエ
ッジ記録再生の動作原理について、図15(a)、
(b)、(c)、(d)、(e)、(f)および(g)
に示される動作タイミング図を参照して説明する。図1
5において、光ディスクに対して記録の対象となる記録
データ(図15(a)参照)が2値信号である場合に
は、媒体上に対するレーザ光の発光パターン(図15
(b)参照)は、当該記録データの値「1」のビット位
置においてのみ光強度が反転されるように作成される。
この発光パターンに従って、記録光ビームが媒体上に照
射されて記録が行われると、媒体平面上の1本のトラッ
クに、図15(c)に示されるような記録マークによる
記録ビットが形成される。このビット列に対して再生光
スポットを照射することにより、ビットの状態に応じた
再生波(図15(d)参照)が得られる。そして、この
再生波を入力して、当該再生波のエッジ位置を検出し、
同期クロック信号に基づいて、当該再生波の前縁パルス
(図15(e)参照)または後縁パルス(図15(f)
参照)が存在する場合には「1」として再生データが得
られ、またこれらのパルスが存在しない場合には「0」
として再生データが得られる(図15(g)参照)。
【0004】一般に、光ディスクとしては、磁化膜によ
る磁気カー効果により記録の再生を行う光磁気ディスク
と、光学的な反射率の違いにより記録の再生を行う相変
化型光ディスクなどがある。これらの光ディスクに対す
る記録は、共にレーザ光スポット照射加熱により記録を
行うものであり、環境温度変化、媒体感度のバラツキお
よび機械工学的なバラツキなどにより記録データのビッ
ト長に変動が生じる。これらのビット長の変動に起因す
る前記前縁パルスまたは後縁パルスのエッジの位置変動
は、記録再生時においては、正しい位置に補正して記録
再生することが必要不可欠である。
る磁気カー効果により記録の再生を行う光磁気ディスク
と、光学的な反射率の違いにより記録の再生を行う相変
化型光ディスクなどがある。これらの光ディスクに対す
る記録は、共にレーザ光スポット照射加熱により記録を
行うものであり、環境温度変化、媒体感度のバラツキお
よび機械工学的なバラツキなどにより記録データのビッ
ト長に変動が生じる。これらのビット長の変動に起因す
る前記前縁パルスまたは後縁パルスのエッジの位置変動
は、記録再生時においては、正しい位置に補正して記録
再生することが必要不可欠である。
【0005】次に、上記の予備説明を踏まえて、図14
を参照して、従来例の光ディスクコントローラの動作に
ついて説明する。図14において、端子80からは再生
波101が入力され、エッジ検出回路13およびスライ
スレベル発生回路14に、それぞれ入力される。スライ
スレベル発生回路14においては、再生波101の入力
を受けて所定のスライスレベルが生成され、エッジ検出
回路13に入力される。エッジ検出回路13において
は、前記スライスレベルを基に再生波101の前縁パル
ス信号102および後縁パルス信号103が検出されて
出力され、それぞれ固定遅延回路71および可変遅延回
路72に入力される。固定遅延回路71の出力信号は合
成回路73に入力されるとともに位相比較回路74に入
力される。また、可変遅延回路72の出力信号は合成回
路73に入力されるとともに位相比較回路77に入力さ
れる。
を参照して、従来例の光ディスクコントローラの動作に
ついて説明する。図14において、端子80からは再生
波101が入力され、エッジ検出回路13およびスライ
スレベル発生回路14に、それぞれ入力される。スライ
スレベル発生回路14においては、再生波101の入力
を受けて所定のスライスレベルが生成され、エッジ検出
回路13に入力される。エッジ検出回路13において
は、前記スライスレベルを基に再生波101の前縁パル
ス信号102および後縁パルス信号103が検出されて
出力され、それぞれ固定遅延回路71および可変遅延回
路72に入力される。固定遅延回路71の出力信号は合
成回路73に入力されるとともに位相比較回路74に入
力される。また、可変遅延回路72の出力信号は合成回
路73に入力されるとともに位相比較回路77に入力さ
れる。
【0006】位相比較回路74、LPF75およびVC
O76は位相同期回路を形成しており、VCO76から
は、固定遅延回路71より出力される前縁パルス信号の
位相に同期した信号が出力されて、データ弁別回路79
および位相比較回路77に入力される。位相比較回路7
7においては、VCO76より入力される同期信号と可
変遅延回路72より入力される後縁パルス信号の位相が
比較され、両信号の位相差信号はLPF78を介して可
変遅延回路72に入力されて、当該可変遅延回路72よ
り出力される後縁パルス信号の位相は、固定遅延回路7
1より出力される前縁パルス信号と同位相となるように
当該可変遅延回路72の遅延時間が制御調整される。従
って、上記の位相同期系により、固定遅延回路71より
出力される前縁パルス信号と、可変遅延回路72より出
力される後縁パルス信号は、同位相にて合成回路73に
入力される。合成回路71においては、これらの前縁パ
ルス信号と後縁パルス信号が同位相にて合成されて出力
され、データ弁別回路79に入力される。データ弁別回
路79においては、VCO76より入力される同期信号
を介して、再生波101に対応するデータ信号が再生出
力される。
O76は位相同期回路を形成しており、VCO76から
は、固定遅延回路71より出力される前縁パルス信号の
位相に同期した信号が出力されて、データ弁別回路79
および位相比較回路77に入力される。位相比較回路7
7においては、VCO76より入力される同期信号と可
変遅延回路72より入力される後縁パルス信号の位相が
比較され、両信号の位相差信号はLPF78を介して可
変遅延回路72に入力されて、当該可変遅延回路72よ
り出力される後縁パルス信号の位相は、固定遅延回路7
1より出力される前縁パルス信号と同位相となるように
当該可変遅延回路72の遅延時間が制御調整される。従
って、上記の位相同期系により、固定遅延回路71より
出力される前縁パルス信号と、可変遅延回路72より出
力される後縁パルス信号は、同位相にて合成回路73に
入力される。合成回路71においては、これらの前縁パ
ルス信号と後縁パルス信号が同位相にて合成されて出力
され、データ弁別回路79に入力される。データ弁別回
路79においては、VCO76より入力される同期信号
を介して、再生波101に対応するデータ信号が再生出
力される。
【0007】
【発明が解決しようとする課題】上述した従来の光ディ
スクコントローラにおいては、光ディスクの容量が増大
するに伴ない、同期クロック周波数もより高い周波数と
なる傾向にあり、これにより、光ディスクの媒体からの
再生波におけるビット長変動が、同期クロックの1周期
以上にもなるような場合には、当該ビット長変動の大き
さが1周期以上の変動値なのか、或はまた1周期以内の
変動値であるのかの区別がつかないままに、1周期を越
えた分だけ補正される可能性があり、前縁パルス信号か
ら得られる再生データと、後縁パルス信号から得られる
再生データとの間にビット長単位の時間ずれが残るとい
う事態が生じ、正確なデータ再生が不可能になる危惧が
あるという欠点がある。
スクコントローラにおいては、光ディスクの容量が増大
するに伴ない、同期クロック周波数もより高い周波数と
なる傾向にあり、これにより、光ディスクの媒体からの
再生波におけるビット長変動が、同期クロックの1周期
以上にもなるような場合には、当該ビット長変動の大き
さが1周期以上の変動値なのか、或はまた1周期以内の
変動値であるのかの区別がつかないままに、1周期を越
えた分だけ補正される可能性があり、前縁パルス信号か
ら得られる再生データと、後縁パルス信号から得られる
再生データとの間にビット長単位の時間ずれが残るとい
う事態が生じ、正確なデータ再生が不可能になる危惧が
あるという欠点がある。
【0008】この欠点を解決する手段として、従来用い
られている2重の位相同期系による場合においては、前
縁パルス信号と後縁パルス信号との時間差を1周期以内
に収めるようにするためには、当該回路構成をより一層
複雑化することが必要となり、結果的にコストアップす
るという欠点がある。
られている2重の位相同期系による場合においては、前
縁パルス信号と後縁パルス信号との時間差を1周期以内
に収めるようにするためには、当該回路構成をより一層
複雑化することが必要となり、結果的にコストアップす
るという欠点がある。
【0009】
【課題を解決するための手段】第1の発明の光ディスク
コントローラは、光ディスクに記録されたビット列に光
ビームを照射して得られる再生波より、各ビットごとに
検出される前縁パルス信号および後縁パルス信号により
それぞれ形成される第1および第2のデータ信号と、前
記第1および第2のデータ信号のそれぞれに同期して形
成される第1および第2の同期クロック信号を介して、
前記光ディスクに記録されているデータ信号を再生する
光ディスクコントローラにおいて、前記第1の同期クロ
ック信号を入力同期クロック信号として、前記第1のデ
ータ信号を入力する第1の同期化回路と、前記第2の同
期クロック信号を入力同期クロック信号として、前記第
2のデータ信号を入力する第2の同期化回路と、前記第
1の同期クロック信号を入力同期クロック信号として、
前記第1の同期化回路より出力されるデータ信号を入力
する第1のシフトレジスタと、前記第1のシフトレジス
タより出力されるパラレル・データ信号より第1のフレ
ーム同期マーク信号を検出して出力する第1のマーク検
出器と、前記第1の同期クロック信号を入力同期クロッ
ク信号として、前記第2の同期化回路より出力されるデ
ータ信号を入力する第2のシフトレジスタと、前記第2
のシフトレジスタより出力されるパラレル・データ信号
より第2のフレーム同期マーク信号を検出して出力する
第2のマーク検出器と、前記第1および第2のマーク検
出器より出力される第1および第2のフレーム同期マー
ク信号を入力し、当該2つのフレーム同期マーク信号を
参照して、それぞれのフレーム同期マーク信号に対応す
る第1および第2のセレクタ制御信号を出力するセレク
タ制御回路と、前記セレクタ制御回路より出力される第
1のセレクタ制御信号により制御され、前記第1のマー
ク検出器より出力される第1のフレーム同期マーク信号
を参照して、前記第1のシフトレジスタより出力される
パラレル・データ信号を形成する複数ビットの内より特
定の1ビットを選択し、第1のデータ出力信号を形成し
て出力する第1のセレクタと、前記セレクタ制御回路よ
り出力される第2のセレクタ制御信号により制御され、
前記第2のマーク検出器より出力される第2のフレーム
同期マーク信号を参照して、前記第2のシフトレジスタ
より出力されるパラレル・データ信号を形成する複数ビ
ットの内より特定の1ビットを選択し、第2のデータ出
力信号を形成して出力する第2のセレクタと、前記第1
および第2のデータ出力信号の合成して出力する信号合
成回路と、を備えて構成されることを特徴としている。
コントローラは、光ディスクに記録されたビット列に光
ビームを照射して得られる再生波より、各ビットごとに
検出される前縁パルス信号および後縁パルス信号により
それぞれ形成される第1および第2のデータ信号と、前
記第1および第2のデータ信号のそれぞれに同期して形
成される第1および第2の同期クロック信号を介して、
前記光ディスクに記録されているデータ信号を再生する
光ディスクコントローラにおいて、前記第1の同期クロ
ック信号を入力同期クロック信号として、前記第1のデ
ータ信号を入力する第1の同期化回路と、前記第2の同
期クロック信号を入力同期クロック信号として、前記第
2のデータ信号を入力する第2の同期化回路と、前記第
1の同期クロック信号を入力同期クロック信号として、
前記第1の同期化回路より出力されるデータ信号を入力
する第1のシフトレジスタと、前記第1のシフトレジス
タより出力されるパラレル・データ信号より第1のフレ
ーム同期マーク信号を検出して出力する第1のマーク検
出器と、前記第1の同期クロック信号を入力同期クロッ
ク信号として、前記第2の同期化回路より出力されるデ
ータ信号を入力する第2のシフトレジスタと、前記第2
のシフトレジスタより出力されるパラレル・データ信号
より第2のフレーム同期マーク信号を検出して出力する
第2のマーク検出器と、前記第1および第2のマーク検
出器より出力される第1および第2のフレーム同期マー
ク信号を入力し、当該2つのフレーム同期マーク信号を
参照して、それぞれのフレーム同期マーク信号に対応す
る第1および第2のセレクタ制御信号を出力するセレク
タ制御回路と、前記セレクタ制御回路より出力される第
1のセレクタ制御信号により制御され、前記第1のマー
ク検出器より出力される第1のフレーム同期マーク信号
を参照して、前記第1のシフトレジスタより出力される
パラレル・データ信号を形成する複数ビットの内より特
定の1ビットを選択し、第1のデータ出力信号を形成し
て出力する第1のセレクタと、前記セレクタ制御回路よ
り出力される第2のセレクタ制御信号により制御され、
前記第2のマーク検出器より出力される第2のフレーム
同期マーク信号を参照して、前記第2のシフトレジスタ
より出力されるパラレル・データ信号を形成する複数ビ
ットの内より特定の1ビットを選択し、第2のデータ出
力信号を形成して出力する第2のセレクタと、前記第1
および第2のデータ出力信号の合成して出力する信号合
成回路と、を備えて構成されることを特徴としている。
【0010】また、第2の発明の光ディスクコントロー
ラは、光ディスクに記録されたビット列に光ビームを照
射して得られる再生波より、各ビットごとに検出される
前縁パルス信号および後縁パルス信号によりそれぞれ形
成される第1および第2のデータ信号と、前記第1およ
び第2のデータ信号のそれぞれに同期して形成される第
1および第2の同期クロック信号を介して、前記光ディ
スクに記録されているデータ信号を再生する光ディスク
コントローラにおいて、前記第1の同期クロック信号を
入力同期クロック信号として、前記第1のデータ信号を
入力する第1の同期化回路と、前記第2の同期クロック
信号を入力同期クロック信号として、前記第2のデータ
信号を入力する第2の同期化回路と、前記第2の同期ク
ロック信号を入力同期クロック信号として、前記第1の
同期化回路より出力されるデータ信号を入力する第1の
シフトレジスタと、前記第1のシフトレジスタより出力
されるパラレル・データ信号より第1のフレーム同期マ
ーク信号を検出して出力する第1のマーク検出器と、前
記第2の同期クロック信号を入力同期クロック信号とし
て、前記第2の同期化回路より出力されるデータ信号を
入力する第2のシフトレジスタと、前記第2のシフトレ
ジスタより出力されるパラレル・データ信号より第2の
フレーム同期マーク信号を検出して出力する第2のマー
ク検出器と、前記第1および第2のマーク検出器より出
力される第1および第2のフレーム同期マーク信号を入
力し、当該2つのフレーム同期マーク信号を参照して、
それぞれのフレーム同期マーク信号に対応する第1およ
び第2のセレクタ制御信号を出力するセレクタ制御回路
と、前記セレクタ制御回路より出力される第1のセレク
タ制御信号により制御され、前記第1のマーク検出器よ
り出力される第1のフレーム同期マーク信号を参照し
て、前記第1のシフトレジスタより出力されるパラレル
・データ信号を形成する複数ビットの内より特定の1ビ
ットを選択し、第1のデータ出力信号を形成して出力す
る第1のセレクタと、前記セレクタ制御回路より出力さ
れる第2のセレクタ制御信号により制御され、前記第2
のマーク検出器より出力される第2のフレーム同期マー
ク信号を参照して、前記第2のシフトレジスタより出力
されるパラレル・データ信号を形成する複数ビットの内
より特定の1ビットを選択し、第2のデータ出力信号を
形成して出力する第2のセレクタと、前記第1および第
2のデータ出力信号の合成して出力する信号合成回路
と、を備えて構成されることを特徴としている。
ラは、光ディスクに記録されたビット列に光ビームを照
射して得られる再生波より、各ビットごとに検出される
前縁パルス信号および後縁パルス信号によりそれぞれ形
成される第1および第2のデータ信号と、前記第1およ
び第2のデータ信号のそれぞれに同期して形成される第
1および第2の同期クロック信号を介して、前記光ディ
スクに記録されているデータ信号を再生する光ディスク
コントローラにおいて、前記第1の同期クロック信号を
入力同期クロック信号として、前記第1のデータ信号を
入力する第1の同期化回路と、前記第2の同期クロック
信号を入力同期クロック信号として、前記第2のデータ
信号を入力する第2の同期化回路と、前記第2の同期ク
ロック信号を入力同期クロック信号として、前記第1の
同期化回路より出力されるデータ信号を入力する第1の
シフトレジスタと、前記第1のシフトレジスタより出力
されるパラレル・データ信号より第1のフレーム同期マ
ーク信号を検出して出力する第1のマーク検出器と、前
記第2の同期クロック信号を入力同期クロック信号とし
て、前記第2の同期化回路より出力されるデータ信号を
入力する第2のシフトレジスタと、前記第2のシフトレ
ジスタより出力されるパラレル・データ信号より第2の
フレーム同期マーク信号を検出して出力する第2のマー
ク検出器と、前記第1および第2のマーク検出器より出
力される第1および第2のフレーム同期マーク信号を入
力し、当該2つのフレーム同期マーク信号を参照して、
それぞれのフレーム同期マーク信号に対応する第1およ
び第2のセレクタ制御信号を出力するセレクタ制御回路
と、前記セレクタ制御回路より出力される第1のセレク
タ制御信号により制御され、前記第1のマーク検出器よ
り出力される第1のフレーム同期マーク信号を参照し
て、前記第1のシフトレジスタより出力されるパラレル
・データ信号を形成する複数ビットの内より特定の1ビ
ットを選択し、第1のデータ出力信号を形成して出力す
る第1のセレクタと、前記セレクタ制御回路より出力さ
れる第2のセレクタ制御信号により制御され、前記第2
のマーク検出器より出力される第2のフレーム同期マー
ク信号を参照して、前記第2のシフトレジスタより出力
されるパラレル・データ信号を形成する複数ビットの内
より特定の1ビットを選択し、第2のデータ出力信号を
形成して出力する第2のセレクタと、前記第1および第
2のデータ出力信号の合成して出力する信号合成回路
と、を備えて構成されることを特徴としている。
【0011】なお、前記第1の発明においては、前記第
1の同期化回路を同期FIFOにより構成し、前記第2
の同期化回路を非同期FIFOにより構成してもよく、
或はまた前記第1および第2の同期化回路を、共に非同
期FIFOにより構成してもよい。
1の同期化回路を同期FIFOにより構成し、前記第2
の同期化回路を非同期FIFOにより構成してもよく、
或はまた前記第1および第2の同期化回路を、共に非同
期FIFOにより構成してもよい。
【0012】また、前記第2の発明においては、前記第
1の同期化回路を非同期FIFOにより構成し、前記第
2の同期化回路を同期FIFOにより構成してもよく、
或はまた前記第1および第2の同期化回路を、共に非同
期FIFOにより構成してもよい。
1の同期化回路を非同期FIFOにより構成し、前記第
2の同期化回路を同期FIFOにより構成してもよく、
或はまた前記第1および第2の同期化回路を、共に非同
期FIFOにより構成してもよい。
【0013】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0014】図1は本発明の第1の実施例を示すブロッ
ク図である。図1に示されるように、本実施例は、再生
波101が入力される端子22に対応して、エッジ検出
回路14と、スライスレベル発生回路15と、位相比較
回路16と、LPF18およびVCO20を含む第1の
位相同期回路と、位相比較回路17、LPF19および
VCO21を含む第2の位相同期回路と、ディスクイン
ターフェース・ブロック1とを備えて構成される。ま
た、図2は、ディスクインターフェース・ブロック1の
1実施例の内部構成を示すブロック図であり、同期FI
FO2と、非同期FIFO3と、チャネルビット・シフ
トレジスタ(A)4と、チャネルビット・シフトレジス
タ(B)5と、セレクタ(A)6と、セレクタ(B)7
と、マーク検出器(A)8と、マーク検出器(B)9
と、セレクタ制御回路10と、OR回路11とを備えて
構成される。以下、図1および図2を参照して、本実施
例の動作について説明する。
ク図である。図1に示されるように、本実施例は、再生
波101が入力される端子22に対応して、エッジ検出
回路14と、スライスレベル発生回路15と、位相比較
回路16と、LPF18およびVCO20を含む第1の
位相同期回路と、位相比較回路17、LPF19および
VCO21を含む第2の位相同期回路と、ディスクイン
ターフェース・ブロック1とを備えて構成される。ま
た、図2は、ディスクインターフェース・ブロック1の
1実施例の内部構成を示すブロック図であり、同期FI
FO2と、非同期FIFO3と、チャネルビット・シフ
トレジスタ(A)4と、チャネルビット・シフトレジス
タ(B)5と、セレクタ(A)6と、セレクタ(B)7
と、マーク検出器(A)8と、マーク検出器(B)9
と、セレクタ制御回路10と、OR回路11とを備えて
構成される。以下、図1および図2を参照して、本実施
例の動作について説明する。
【0015】図1において、端子22からは再生波10
1が入力され、エッジ検出回路14およびスライスレベ
ル発生回路15に、それぞれ入力される。スライスレベ
ル発生回路15においては、再生波101の入力を受け
て所定のスライスレベルの電圧が生成され、エッジ検出
回路14に入力される。エッジ検出回路14において
は、前記スライスレベルに基づいて再生波101の前縁
パルス信号102および後縁パルス信号103が検出さ
れて出力される。前縁パルス信号102は、位相比較回
路16、LPF18およびVCO20により形成される
位相同期回路に入力され、当該前縁パルス信号102に
同期した同期クロック信号(A)104がVCO20よ
り再生出力されて、前縁パルス信号102とともにディ
スクインターフェ−ス・ブロック1に入力される。同様
に、後縁パルス信号103は、位相比較回路17、LP
F19およびVCO21により形成される位相同期回路
に入力され、当該後縁パルス信号103に同期した同期
クロック信号(B)105がVCO21より再生出力さ
れて、後縁パルス信号103とともにディスクインター
フェ−ス・ブロック1に入力される。なお、以降におい
ては、前縁パルス信号102および後縁パルス信号10
3を、それぞれデータ信号(A)102およびデータ信
号(B)103と呼称するものとする。
1が入力され、エッジ検出回路14およびスライスレベ
ル発生回路15に、それぞれ入力される。スライスレベ
ル発生回路15においては、再生波101の入力を受け
て所定のスライスレベルの電圧が生成され、エッジ検出
回路14に入力される。エッジ検出回路14において
は、前記スライスレベルに基づいて再生波101の前縁
パルス信号102および後縁パルス信号103が検出さ
れて出力される。前縁パルス信号102は、位相比較回
路16、LPF18およびVCO20により形成される
位相同期回路に入力され、当該前縁パルス信号102に
同期した同期クロック信号(A)104がVCO20よ
り再生出力されて、前縁パルス信号102とともにディ
スクインターフェ−ス・ブロック1に入力される。同様
に、後縁パルス信号103は、位相比較回路17、LP
F19およびVCO21により形成される位相同期回路
に入力され、当該後縁パルス信号103に同期した同期
クロック信号(B)105がVCO21より再生出力さ
れて、後縁パルス信号103とともにディスクインター
フェ−ス・ブロック1に入力される。なお、以降におい
ては、前縁パルス信号102および後縁パルス信号10
3を、それぞれデータ信号(A)102およびデータ信
号(B)103と呼称するものとする。
【0016】次に、図2に示されるディスクインターフ
ェ−ス・ブロック1においては、データ信号(A)10
2は、同期クロック信号(A)104に同期したデータ
信号として、同期FIFO2に入力される。同期FIF
O2においては、同期クロック信号(A)104により
データ信号(A)102が取込まれる。この同期FIF
O2は、D−F/F(フリップフロップ)またはシフト
レジスタにより構成されており、同期クロック信号
(A)104に同期したタイミングにおいてデータ信号
(A)を出力する。この同期クロック信号(A)104
は、当該ディスクインターフェ−ス・ブロック1からの
出力同期クロック信号として機能しており、以下におい
ては、この同期クロック信号(A)104を単に同期ク
ロック信号104と呼称するものとする。同期FIFO
2より出力されるデータ信号(A)は、前記同期クロッ
ク信号104のタイミングでx cbits長のチャネルビッ
ト・シフトレジスタ(A)4に入力される。チャネルビ
ット・シフトレジスタ(A)4から出力されるデータ信
号は、x cbits幅のパラレルデータとして形成されてお
り、チャネルビット・シフトレジスタ(A)4の入力段
に近い方から、n cbits(n≦x)幅のパラレルデ−タ
出力がn cbitsのセレクタ(A)6に出力され、また、
x cbits幅のパラレルデータ出力がマーク検出器(A)
8に出力される。マーク検出器(A)8においては、入
力されるx cbits幅のパラレルデータが、特定のマーク
データ(光ディスクのフォ−マットにより決まる同期マ
ークデータ)と比較照合されて、当該比較照合によりマ
ークデータが見付けられるタイミングにおいてマーク検
出信号(A)が出力され、セレクタ(A)6およびセレ
クタ制御回路10に入力される。
ェ−ス・ブロック1においては、データ信号(A)10
2は、同期クロック信号(A)104に同期したデータ
信号として、同期FIFO2に入力される。同期FIF
O2においては、同期クロック信号(A)104により
データ信号(A)102が取込まれる。この同期FIF
O2は、D−F/F(フリップフロップ)またはシフト
レジスタにより構成されており、同期クロック信号
(A)104に同期したタイミングにおいてデータ信号
(A)を出力する。この同期クロック信号(A)104
は、当該ディスクインターフェ−ス・ブロック1からの
出力同期クロック信号として機能しており、以下におい
ては、この同期クロック信号(A)104を単に同期ク
ロック信号104と呼称するものとする。同期FIFO
2より出力されるデータ信号(A)は、前記同期クロッ
ク信号104のタイミングでx cbits長のチャネルビッ
ト・シフトレジスタ(A)4に入力される。チャネルビ
ット・シフトレジスタ(A)4から出力されるデータ信
号は、x cbits幅のパラレルデータとして形成されてお
り、チャネルビット・シフトレジスタ(A)4の入力段
に近い方から、n cbits(n≦x)幅のパラレルデ−タ
出力がn cbitsのセレクタ(A)6に出力され、また、
x cbits幅のパラレルデータ出力がマーク検出器(A)
8に出力される。マーク検出器(A)8においては、入
力されるx cbits幅のパラレルデータが、特定のマーク
データ(光ディスクのフォ−マットにより決まる同期マ
ークデータ)と比較照合されて、当該比較照合によりマ
ークデータが見付けられるタイミングにおいてマーク検
出信号(A)が出力され、セレクタ(A)6およびセレ
クタ制御回路10に入力される。
【0017】他方において、データ信号(B)103
は、同期クロック信号(B)105に同期したデータ信
号として、非同期FIFO3に入力される。この非同期
FIFO3は、データ信号(B)103が入力されるタ
イミング・クロック信号(同期クロック信号(B)10
5)と、当該FIFO内のデータ信号を取出すタイミン
グ・クロック信号とを非同期に入力することのできるF
IFOであり、当該非同期FIFO3からデータ信号を
取出すタイミング・クロック信号を同期クロック信号
(A)104(以降においては、同期クロック信号10
4と呼称する)とすることにより、同期クロック信号
(A)104と同期クロック信号(B)105との間に
存在するリニアな位相ずれを、チャネルビット( cbit
s)単位で吸収して補正することができる。しかしなが
ら、チャネルビット以上の位相ずれがある場合において
は、このような補正のみでは当該位相ずれを吸収するこ
とが不可能となる。
は、同期クロック信号(B)105に同期したデータ信
号として、非同期FIFO3に入力される。この非同期
FIFO3は、データ信号(B)103が入力されるタ
イミング・クロック信号(同期クロック信号(B)10
5)と、当該FIFO内のデータ信号を取出すタイミン
グ・クロック信号とを非同期に入力することのできるF
IFOであり、当該非同期FIFO3からデータ信号を
取出すタイミング・クロック信号を同期クロック信号
(A)104(以降においては、同期クロック信号10
4と呼称する)とすることにより、同期クロック信号
(A)104と同期クロック信号(B)105との間に
存在するリニアな位相ずれを、チャネルビット( cbit
s)単位で吸収して補正することができる。しかしなが
ら、チャネルビット以上の位相ずれがある場合において
は、このような補正のみでは当該位相ずれを吸収するこ
とが不可能となる。
【0018】非同期FIFO3より取出されたデータ信
号(B)は、前記同期クロック信号104のタイミング
でx cbits長のチャネルビット・シフトレジスタ(B)
5に入力される。チャネルビット・シフトレジスタ
(B)5から出力されるデータ信号は、x cbits幅のパ
ラレルデータとして形成されており、チャネルビット・
シフトレジスタ(B)5の入力段に近い方から、n cbi
ts(n≦x)幅のパラレルデ−タ出力がn cbitsのセレ
クタ(B)7に出力され、x cbits幅のパラレルデータ
出力がマーク検出器(B)9に出力される。マーク検出
器(B)9においては、入力されるx cbits幅のパラレ
ルデータが、特定のマークデータ(光ディスクのフォ−
マットにより決まる同期マークデータ)と比較照合され
て、当該比較照合によりマークデータが見付けられるタ
イミングにおいてマーク検出信号(B)が出力され、セ
レクタ(B)7およびセレクタ制御回路10に入力され
る。
号(B)は、前記同期クロック信号104のタイミング
でx cbits長のチャネルビット・シフトレジスタ(B)
5に入力される。チャネルビット・シフトレジスタ
(B)5から出力されるデータ信号は、x cbits幅のパ
ラレルデータとして形成されており、チャネルビット・
シフトレジスタ(B)5の入力段に近い方から、n cbi
ts(n≦x)幅のパラレルデ−タ出力がn cbitsのセレ
クタ(B)7に出力され、x cbits幅のパラレルデータ
出力がマーク検出器(B)9に出力される。マーク検出
器(B)9においては、入力されるx cbits幅のパラレ
ルデータが、特定のマークデータ(光ディスクのフォ−
マットにより決まる同期マークデータ)と比較照合され
て、当該比較照合によりマークデータが見付けられるタ
イミングにおいてマーク検出信号(B)が出力され、セ
レクタ(B)7およびセレクタ制御回路10に入力され
る。
【0019】セレクタ制御回路10においては、マーク
検出器(A)8からのマーク検出信号(A)およびマー
ク検出器(B)9からのマーク検出信号(B)の入力を
受けて、どちらか先にマークデータを検出した側のセレ
クタに対して、セレクタ制御信号が出力される。当該セ
レクタ制御信号が入力されるセレクタにおいては、対応
するマーク検出器より入力されるマーク検出信号によ
り、n cbitsのパラレルデータの内で最もチャネルビッ
ト・シフトレジスタの入力段に近い方(こちらを1とす
る)のチャネルビットが選択される。セレクタ制御回路
10より出力されるセレクタ制御信号は、同期クロック
信号104を基にして、後からのマークデータが検出さ
れるまで継続して出力されるクロック信号であり、この
クロック信号により、セレクタ内のチャネルビット選択
が逐次シフトされてゆく。そして、両方のマークデータ
が見付けられる時点においては、双方のセレクタにおい
て選択されたチャネルビット・データ信号が完全に同期
がとれた状態となり、双方のセレクタ、即ちセレクタ
(A)6とセレクタ(B)7より出力されるチャネルビ
ット・データ信号は、論理和回路11に入力されて合成
され、所定のデータ信号として出力される。このように
して、前縁パルス信号(データ信号(A))102と後
縁パルス信号(データ信号(B))103の同期クロッ
ク信号104における1周期以上のリニアな位相ずれが
完全に吸収されて補正される。なお、この場合において
は、x cbits長は、実際にはマークデータの最大長に合
わせて決定される。また、n cbits長は、実際には最大
位相ずれ長を吸収することができる長さに合わせて決定
される。
検出器(A)8からのマーク検出信号(A)およびマー
ク検出器(B)9からのマーク検出信号(B)の入力を
受けて、どちらか先にマークデータを検出した側のセレ
クタに対して、セレクタ制御信号が出力される。当該セ
レクタ制御信号が入力されるセレクタにおいては、対応
するマーク検出器より入力されるマーク検出信号によ
り、n cbitsのパラレルデータの内で最もチャネルビッ
ト・シフトレジスタの入力段に近い方(こちらを1とす
る)のチャネルビットが選択される。セレクタ制御回路
10より出力されるセレクタ制御信号は、同期クロック
信号104を基にして、後からのマークデータが検出さ
れるまで継続して出力されるクロック信号であり、この
クロック信号により、セレクタ内のチャネルビット選択
が逐次シフトされてゆく。そして、両方のマークデータ
が見付けられる時点においては、双方のセレクタにおい
て選択されたチャネルビット・データ信号が完全に同期
がとれた状態となり、双方のセレクタ、即ちセレクタ
(A)6とセレクタ(B)7より出力されるチャネルビ
ット・データ信号は、論理和回路11に入力されて合成
され、所定のデータ信号として出力される。このように
して、前縁パルス信号(データ信号(A))102と後
縁パルス信号(データ信号(B))103の同期クロッ
ク信号104における1周期以上のリニアな位相ずれが
完全に吸収されて補正される。なお、この場合において
は、x cbits長は、実際にはマークデータの最大長に合
わせて決定される。また、n cbits長は、実際には最大
位相ずれ長を吸収することができる長さに合わせて決定
される。
【0020】次に、本発明の第2の実施例について説明
する。当該第2の実施例は、図1におけるディスクイン
ターフェ−ス・ブロック1の内部構成が、第1の実施例
の場合と異なる点に特徴がある。図3は、本実施例にお
けるディスクインターフェ−ス・ブロック1の内部構成
を示す図であり、非同期FIFO(A)12と、非同期
FIFO(B)13と、チャネルビット・シフトレジス
タ(A)4と、チャネルビット・シフトレジスタ(B)
5と、セレクタ(A)6と、セレクタ(B)7と、マー
ク検出器(A)8と、マーク検出器(B)9と、セレク
タ制御回路10と、OR回路11とを備えて構成され
る。図2との対比により明らかなように、本実施例にお
けるディスクインターフェ−ス・ブロック1において
は、図2の同期FIFO2は非同期FIFO(A)12
に置換えられている。なお、非同期FIFO(B)13
は、図2における非同期FIFO3と同様のFIFOで
ある。
する。当該第2の実施例は、図1におけるディスクイン
ターフェ−ス・ブロック1の内部構成が、第1の実施例
の場合と異なる点に特徴がある。図3は、本実施例にお
けるディスクインターフェ−ス・ブロック1の内部構成
を示す図であり、非同期FIFO(A)12と、非同期
FIFO(B)13と、チャネルビット・シフトレジス
タ(A)4と、チャネルビット・シフトレジスタ(B)
5と、セレクタ(A)6と、セレクタ(B)7と、マー
ク検出器(A)8と、マーク検出器(B)9と、セレク
タ制御回路10と、OR回路11とを備えて構成され
る。図2との対比により明らかなように、本実施例にお
けるディスクインターフェ−ス・ブロック1において
は、図2の同期FIFO2は非同期FIFO(A)12
に置換えられている。なお、非同期FIFO(B)13
は、図2における非同期FIFO3と同様のFIFOで
ある。
【0021】本実施例においては、第1の実施例の場合
と同様に、同期クロック信号(A)104をデータ出力
用の同期クロック信号104として規定し、非同期FI
FO(A)12および非同期FIFO(B)13を含む
双方の非同期FIFOからデータ信号を取出すためのク
ロック信号としている。これにより、双方の非同期FI
FOから取出されるデータ信号の位相ずれを吸収して補
正することができるようにしている。なお、これらの第
1および第2の実施例においては、共に、前縁パルス信
号をデータ信号(A)とし、また後縁パルス信号をデー
タ信号(B)としているが、これらのデータ信号を逆に
置換えて、前縁パルス信号をデータ信号(B)とし、後
縁パルス信号をデータ信号(A)として、後縁パルス信
号を位相基準として同期クロック信号104を形成して
も、本発明が同様に機能することは云うまでもない。
と同様に、同期クロック信号(A)104をデータ出力
用の同期クロック信号104として規定し、非同期FI
FO(A)12および非同期FIFO(B)13を含む
双方の非同期FIFOからデータ信号を取出すためのク
ロック信号としている。これにより、双方の非同期FI
FOから取出されるデータ信号の位相ずれを吸収して補
正することができるようにしている。なお、これらの第
1および第2の実施例においては、共に、前縁パルス信
号をデータ信号(A)とし、また後縁パルス信号をデー
タ信号(B)としているが、これらのデータ信号を逆に
置換えて、前縁パルス信号をデータ信号(B)とし、後
縁パルス信号をデータ信号(A)として、後縁パルス信
号を位相基準として同期クロック信号104を形成して
も、本発明が同様に機能することは云うまでもない。
【0022】図4は、本発明において用いられている非
同期FIFOの第1の実施例の構成を示すブロック図で
ある。図4に示されるように、当該非同期FIFO(図
2における非同期FIFO3)は、それぞれデータを保
持する機能を有するF/F(フリップフロップ:以下F
/Fと云う)23、24および25と、フラグa26、
フラグb27およびフラグc28と、AND回路29お
よび30とを備えて構成される。図4において、最初の
段階において、全てのF/F23、24および25に格
納されているデータ信号は空の状態にあり、また、フラ
グa26、フラグb27およびフラグc28も全てクリ
アされた状態にあるものとする。データ信号(B)10
3は、同期クロック信号(B)105によりF/F23
に書込まれ、それと同時に、フラグa26は同期クロッ
ク信号(B)105によりセットされる。フラグb27
がクリア状態にあって、フラグa26がセットされる
と、AND回路29においては、フラグa26およびフ
ラグb27の出力を受けて、F/F24に対して、F/
F23に格納されているデータ信号を書込むための信号
が生成されてF/F24に出力される。そして、当該F
/F24にデータ信号が書込まれると同時にフラグa2
6がクリアされ、フラグb27がセットされる。次い
で、フラグc28がクリア状態にあって、フラグb27
がセットされる状態になると、同様にして、AND回路
30においては、フラグb27およびフラグc28の出
力を受けて、F/F25に対して、F/F24に格納さ
れているデータ信号を書込むための信号が生成されてF
/F25に出力される。そして、当該F/F25にデー
タ信号が書込まれると同時にフラグb27がクリアさ
れ、フラグc28がセットされる。
同期FIFOの第1の実施例の構成を示すブロック図で
ある。図4に示されるように、当該非同期FIFO(図
2における非同期FIFO3)は、それぞれデータを保
持する機能を有するF/F(フリップフロップ:以下F
/Fと云う)23、24および25と、フラグa26、
フラグb27およびフラグc28と、AND回路29お
よび30とを備えて構成される。図4において、最初の
段階において、全てのF/F23、24および25に格
納されているデータ信号は空の状態にあり、また、フラ
グa26、フラグb27およびフラグc28も全てクリ
アされた状態にあるものとする。データ信号(B)10
3は、同期クロック信号(B)105によりF/F23
に書込まれ、それと同時に、フラグa26は同期クロッ
ク信号(B)105によりセットされる。フラグb27
がクリア状態にあって、フラグa26がセットされる
と、AND回路29においては、フラグa26およびフ
ラグb27の出力を受けて、F/F24に対して、F/
F23に格納されているデータ信号を書込むための信号
が生成されてF/F24に出力される。そして、当該F
/F24にデータ信号が書込まれると同時にフラグa2
6がクリアされ、フラグb27がセットされる。次い
で、フラグc28がクリア状態にあって、フラグb27
がセットされる状態になると、同様にして、AND回路
30においては、フラグb27およびフラグc28の出
力を受けて、F/F25に対して、F/F24に格納さ
れているデータ信号を書込むための信号が生成されてF
/F25に出力される。そして、当該F/F25にデー
タ信号が書込まれると同時にフラグb27がクリアさ
れ、フラグc28がセットされる。
【0023】このようにして、同期クロック信号(B)
105によりF/F23に書込まれたデータ信号(B)
103は、F/F25に伝達され、読出しの同期クロッ
ク信号104の入力によりF/F25より読出されて、
ビット同期化データ信号(B)106として、当該非同
期FIFOより読出される。そして、同時に、フラグc
28はクリアされる。このようにして、書込み側の同期
クロック信号(B)105と、読出し側の同期クロック
信号104との間に存在する1周期以内のリニアな位相
ずれに対応することが可能となる。なお、図4の1実施
例は、F/Fの数が3つの場合であるが、書込み側の同
期クロック信号(B)105と読出し側の同期クロック
信号104の位相ずれの程度によっては、これらのF/
Fの数は3つよりも多い数となる。
105によりF/F23に書込まれたデータ信号(B)
103は、F/F25に伝達され、読出しの同期クロッ
ク信号104の入力によりF/F25より読出されて、
ビット同期化データ信号(B)106として、当該非同
期FIFOより読出される。そして、同時に、フラグc
28はクリアされる。このようにして、書込み側の同期
クロック信号(B)105と、読出し側の同期クロック
信号104との間に存在する1周期以内のリニアな位相
ずれに対応することが可能となる。なお、図4の1実施
例は、F/Fの数が3つの場合であるが、書込み側の同
期クロック信号(B)105と読出し側の同期クロック
信号104の位相ずれの程度によっては、これらのF/
Fの数は3つよりも多い数となる。
【0024】図5は、本発明において用いられている非
同期FIFOの第2の実施例の構成を示すブロック図で
ある。図5に示されるように、当該非同期FIFOは、
書込みポインタ制御回路31と、それぞれデータを保持
する機能を有するF/F32、33、34および35
と、読出しポインタ制御回路36とを備えて構成され
る。図5において、最初の段階においては、全てのF/
F32、33、34および35に格納されているデータ
信号が空の状態にあるものとする。データ信号(B)1
03は、4つのF/F32、33、34および35の全
ての入力に接続されており、同期クロック信号(B)1
05によりどのF/Fにデータ信号(B)103を書込
むのかは、書込みポインタ制御回路31より出力される
制御信号により選択制御される。書込みポインタ制御回
路31においては、同期クロック信号(B)105が入
力されると、F/F32に対する書込み信号107が出
力されて当該F/F32に入力される。次いで、同期ク
ロック信号(B)105が入力されると、F/F33に
対する書込み信号108が出力されて当該F/F33に
入力される。以下同様に、F/F34に対しては書込み
信号109が入力され、F/F35に対しては書込み信
号110が入力される。このようにして、書込みポイン
タ制御回路31からは、同期クロック信号(B)105
が入力される度ごとに、F/F32、33、34および
35の何れかのF/Fに対する書込み信号が出力され
て、対応するF/Fに入力される。
同期FIFOの第2の実施例の構成を示すブロック図で
ある。図5に示されるように、当該非同期FIFOは、
書込みポインタ制御回路31と、それぞれデータを保持
する機能を有するF/F32、33、34および35
と、読出しポインタ制御回路36とを備えて構成され
る。図5において、最初の段階においては、全てのF/
F32、33、34および35に格納されているデータ
信号が空の状態にあるものとする。データ信号(B)1
03は、4つのF/F32、33、34および35の全
ての入力に接続されており、同期クロック信号(B)1
05によりどのF/Fにデータ信号(B)103を書込
むのかは、書込みポインタ制御回路31より出力される
制御信号により選択制御される。書込みポインタ制御回
路31においては、同期クロック信号(B)105が入
力されると、F/F32に対する書込み信号107が出
力されて当該F/F32に入力される。次いで、同期ク
ロック信号(B)105が入力されると、F/F33に
対する書込み信号108が出力されて当該F/F33に
入力される。以下同様に、F/F34に対しては書込み
信号109が入力され、F/F35に対しては書込み信
号110が入力される。このようにして、書込みポイン
タ制御回路31からは、同期クロック信号(B)105
が入力される度ごとに、F/F32、33、34および
35の何れかのF/Fに対する書込み信号が出力され
て、対応するF/Fに入力される。
【0025】この非同期FIFOから、同期クロック信
号104によりビット同期化データ信号(B)106の
読出しを行う場合には、4つのF/Fの内の何れのF/
Fからデータ読出しを行うのかは、読出しポインタ制御
回路36の読出し制御作用による。読出しポインタ制御
回路36においては、読出し側の同期クロック信号10
4が入力されると、例えば、或る時点において、同期ク
ロック信号104の入力に対応して、F/F34に格納
されているデータ信号がビット同期化データ信号(B)
106として読出される場合には、次の同期クロック信
号104が入力されると、次段のF/F35に格納され
ているデータ信号がビット同期化データ信号(B)10
6として読出される。このようにして、読出しポインタ
制御回路36に対して同期クロック信号104が入力さ
れる度ごとに、当該読出しポインタ制御回路36による
制御作用を介して、F/F32、33、34および35
の何れかのF/Fに格納されているデータ信号が逐次読
出され、ビット同期化データ信号106として出力され
る。
号104によりビット同期化データ信号(B)106の
読出しを行う場合には、4つのF/Fの内の何れのF/
Fからデータ読出しを行うのかは、読出しポインタ制御
回路36の読出し制御作用による。読出しポインタ制御
回路36においては、読出し側の同期クロック信号10
4が入力されると、例えば、或る時点において、同期ク
ロック信号104の入力に対応して、F/F34に格納
されているデータ信号がビット同期化データ信号(B)
106として読出される場合には、次の同期クロック信
号104が入力されると、次段のF/F35に格納され
ているデータ信号がビット同期化データ信号(B)10
6として読出される。このようにして、読出しポインタ
制御回路36に対して同期クロック信号104が入力さ
れる度ごとに、当該読出しポインタ制御回路36による
制御作用を介して、F/F32、33、34および35
の何れかのF/Fに格納されているデータ信号が逐次読
出され、ビット同期化データ信号106として出力され
る。
【0026】図6は、図5の非同期FIFOにおける書
込みポインタ制御回路31の1実施例を示すブロック図
であり、構成ビット38、39、40および41により
形成される4ビットのシフトレジスタ37と、AND回
路42、43、44および45とを備えて構成される。
また、図7(a)、(b)、(c)、(d)、(e)、
(f)、(g)、(h)、(i)および(j)は、この
書込みポインタ制御回路31の動作タイミング図であ
る。図6において、シフトレジスタ37のビット数は、
非同期FIFOに含まれるF/Fの数に依存している。
最初の段階において、このシフトレジスタ37には、プ
リセット111を介して、構成ビット38の値が
「1」、構成ビット39、40および41の値がそれぞ
れ「0」にプリセットされているものとする。またシフ
トレジスタ37の構成ビット41の出力が、帰還入力と
して構成ビット38にフィ−ドバックされ、同期クロッ
ク信号(B)105の立ち下がりエッジのタイミングで
シフト動作が行われるものとする。シフトレジスタ37
の構成ビット38の出力は、4クロックごとに1度
「1」となり、後の3クロック分のタイミングにおいて
は「0」となるように動作する。また、他の構成ビット
39、40および41においても同様に動作するが、こ
れらの構成ビットが「1」となるタイミングは、それぞ
れ図7(b)、(c)、(d)および(e)に示される
ように、相互に重ならないように動作している。構成ビ
ット38の出力信号(図7(b)参照)と同期クロック
信号(B)105は、AND回路42に入力されて論理
積がとられ、F/F32(図5参照)に対する書込み信
号107が出力される(図7(f)参照)。同様に構成
ビット39、40および41の出力信号(図7(c)、
(d)および(e)参照)と同期クロック信号(B)1
05は、それぞれ対応するAND回路43、44および
45に入力されて論理積がとられ、F/F33、34お
よび35(図5参照)に対する書込み信号108、10
9および110が出力される(図7(g)、(h)およ
び(i)参照)。データ信号(B)103(図5参照)
は、図7(j)に示されるように、同期クロック信号
(B)105の立ち上りエッジから立ち下がりエッジの
間において有効となるので、AND回路42より出力さ
れる書込み信号107の立ち上がりエッジにおいて、F
/F32にデータ信号(B)103が書込まれる。この
ことは、他の構成ビット39、40および41に対応し
て、それぞれAND回路43、44および45より出力
される書込み信号41、42および43においても同様
であり、それぞれの書込み信号の立ち上がりエッジにお
いて、F/F33、34および35にデータ信号(B)
103が書込まれる。
込みポインタ制御回路31の1実施例を示すブロック図
であり、構成ビット38、39、40および41により
形成される4ビットのシフトレジスタ37と、AND回
路42、43、44および45とを備えて構成される。
また、図7(a)、(b)、(c)、(d)、(e)、
(f)、(g)、(h)、(i)および(j)は、この
書込みポインタ制御回路31の動作タイミング図であ
る。図6において、シフトレジスタ37のビット数は、
非同期FIFOに含まれるF/Fの数に依存している。
最初の段階において、このシフトレジスタ37には、プ
リセット111を介して、構成ビット38の値が
「1」、構成ビット39、40および41の値がそれぞ
れ「0」にプリセットされているものとする。またシフ
トレジスタ37の構成ビット41の出力が、帰還入力と
して構成ビット38にフィ−ドバックされ、同期クロッ
ク信号(B)105の立ち下がりエッジのタイミングで
シフト動作が行われるものとする。シフトレジスタ37
の構成ビット38の出力は、4クロックごとに1度
「1」となり、後の3クロック分のタイミングにおいて
は「0」となるように動作する。また、他の構成ビット
39、40および41においても同様に動作するが、こ
れらの構成ビットが「1」となるタイミングは、それぞ
れ図7(b)、(c)、(d)および(e)に示される
ように、相互に重ならないように動作している。構成ビ
ット38の出力信号(図7(b)参照)と同期クロック
信号(B)105は、AND回路42に入力されて論理
積がとられ、F/F32(図5参照)に対する書込み信
号107が出力される(図7(f)参照)。同様に構成
ビット39、40および41の出力信号(図7(c)、
(d)および(e)参照)と同期クロック信号(B)1
05は、それぞれ対応するAND回路43、44および
45に入力されて論理積がとられ、F/F33、34お
よび35(図5参照)に対する書込み信号108、10
9および110が出力される(図7(g)、(h)およ
び(i)参照)。データ信号(B)103(図5参照)
は、図7(j)に示されるように、同期クロック信号
(B)105の立ち上りエッジから立ち下がりエッジの
間において有効となるので、AND回路42より出力さ
れる書込み信号107の立ち上がりエッジにおいて、F
/F32にデータ信号(B)103が書込まれる。この
ことは、他の構成ビット39、40および41に対応し
て、それぞれAND回路43、44および45より出力
される書込み信号41、42および43においても同様
であり、それぞれの書込み信号の立ち上がりエッジにお
いて、F/F33、34および35にデータ信号(B)
103が書込まれる。
【0027】次に、図8は、図5の非同期FIFOにお
ける読出しポインタ制御回路36の1実施例を示すブロ
ック図であり、構成ビット47、48、49および50
により形成される4ビットのシフトレジスタ46と、A
ND回路51、52、53および54と、OR回路55
とを備えて構成される。また、図9(a)、(b)、
(c)、(d)、(e)および(f)は、読出しポイン
タ制御回路の動作タイミング図である。図8において、
シフトレジスタ46のビット数は、非同期FIFOに含
まれるF/Fの数に依存している。最初の段階におい
て、このシフトレジスタ46においては、プリセット1
11を介して、構成ビット47、48および50の値が
共に「0」にプリセットされ、構成ビット49の値が
「1」にプリセットされているものとする。またシフト
レジスタ46の構成ビット50の出力が、帰還入力とし
て構成ビット47にフィ−ドバックされ、同期クロック
信号104の立ち下がりエッジのタイミングでシフト動
作が行われるものとする。シフトレジスタ46の構成ビ
ット47の出力は、4クロックごとに1度「1」とな
り、後の3クロック分のタイミングにおいては「0」と
なるように動作する。また、他の構成ビット48、49
および50においても同様に動作するが、これらの構成
ビットの出力が「1」となるタイミングは、それぞれ図
9(b)、(c)、(d)および(e)に示されるよう
に、相互に重ならないように動作している。構成ビット
47、48、49および50の出力(図7(b)、
(c)、(d)および(e)参照)は、それぞれ対応す
るAND回路51、52、53および54に入力される
が、これらのAND回路には、図5における各F/Fよ
り読出されたデータ信号RDT0 、RDT1 、RDT2
およびRDT3 も入力されており、それぞれの構成ビッ
トの出力が「1」となるタイミングにおいて、AND回
路51、52、53および54からは、上記のデータ信
号RDT0 、RDT1 、RDT2 およびRDT3 がそれ
ぞれ出力されてOR回路55に入力され、これらのデー
タ信号が合成されてビット同期化データ信号(B)10
6として出力される。
ける読出しポインタ制御回路36の1実施例を示すブロ
ック図であり、構成ビット47、48、49および50
により形成される4ビットのシフトレジスタ46と、A
ND回路51、52、53および54と、OR回路55
とを備えて構成される。また、図9(a)、(b)、
(c)、(d)、(e)および(f)は、読出しポイン
タ制御回路の動作タイミング図である。図8において、
シフトレジスタ46のビット数は、非同期FIFOに含
まれるF/Fの数に依存している。最初の段階におい
て、このシフトレジスタ46においては、プリセット1
11を介して、構成ビット47、48および50の値が
共に「0」にプリセットされ、構成ビット49の値が
「1」にプリセットされているものとする。またシフト
レジスタ46の構成ビット50の出力が、帰還入力とし
て構成ビット47にフィ−ドバックされ、同期クロック
信号104の立ち下がりエッジのタイミングでシフト動
作が行われるものとする。シフトレジスタ46の構成ビ
ット47の出力は、4クロックごとに1度「1」とな
り、後の3クロック分のタイミングにおいては「0」と
なるように動作する。また、他の構成ビット48、49
および50においても同様に動作するが、これらの構成
ビットの出力が「1」となるタイミングは、それぞれ図
9(b)、(c)、(d)および(e)に示されるよう
に、相互に重ならないように動作している。構成ビット
47、48、49および50の出力(図7(b)、
(c)、(d)および(e)参照)は、それぞれ対応す
るAND回路51、52、53および54に入力される
が、これらのAND回路には、図5における各F/Fよ
り読出されたデータ信号RDT0 、RDT1 、RDT2
およびRDT3 も入力されており、それぞれの構成ビッ
トの出力が「1」となるタイミングにおいて、AND回
路51、52、53および54からは、上記のデータ信
号RDT0 、RDT1 、RDT2 およびRDT3 がそれ
ぞれ出力されてOR回路55に入力され、これらのデー
タ信号が合成されてビット同期化データ信号(B)10
6として出力される。
【0028】以上説明したように、書込みポインタ制御
回路31に含まれる4ビットのシフトレジスタ37のプ
リセット値と、読出しポインタ制御回路36に含まれる
4ビットのシフトレジスタ46のプリセット値の「1」
が、相互に重ならないように設定することにより、図5
に示される非同期FIFOの4つのF/Fの書込みの対
象と読出しの対象のタイミングをずらせ、その間に少な
くとも1つのF/Fが存在するようにポインタ制御の動
作を設定することにより、非同期FIFOに対する書込
み側の同期クロック信号(B)105と、読出し側の同
期クロック信号104との間における1周期以内のリニ
アな位相ずれに対応する補正が可能となる。なお、図5
に示される非同期FIFO3の実施例の場合にはF/F
の数が4つであるが、書込み側の同期クロック信号
(B)105と、読出し側の同期クロック信号104の
間の位相ずれの程度によっては、F/Fの数は4つより
も多い数となる。
回路31に含まれる4ビットのシフトレジスタ37のプ
リセット値と、読出しポインタ制御回路36に含まれる
4ビットのシフトレジスタ46のプリセット値の「1」
が、相互に重ならないように設定することにより、図5
に示される非同期FIFOの4つのF/Fの書込みの対
象と読出しの対象のタイミングをずらせ、その間に少な
くとも1つのF/Fが存在するようにポインタ制御の動
作を設定することにより、非同期FIFOに対する書込
み側の同期クロック信号(B)105と、読出し側の同
期クロック信号104との間における1周期以内のリニ
アな位相ずれに対応する補正が可能となる。なお、図5
に示される非同期FIFO3の実施例の場合にはF/F
の数が4つであるが、書込み側の同期クロック信号
(B)105と、読出し側の同期クロック信号104の
間の位相ずれの程度によっては、F/Fの数は4つより
も多い数となる。
【0029】次に、図10は本発明に含まれるディスク
インターフェ−ス・ブロック1において用いられている
セレクタ(A)6およびセレクタ(B)7の1実施例の
構成を示すブロック図であり、nビットのシフトレジス
タ56と、n個のAND回路57、58、…………、5
9と、n入力のOR回路60とを備えて構成される。ま
た、図11(a)、(b)、(c)、(d)、(e)お
よび(f)は、当該セレクタの動作タイミング図であ
る。図10において、シフトレジスタ56においては、
セレクタ制御回路10より出力されるセレクタ制御クロ
ック信号112により制御されてシフト動作が行われ
る。なお、ここでは、セレクタ(A)6およびセレクタ
(B)7は、共に同一機能を有する回路であるため、単
純にセレクタと呼称し、また関連するマーク検出器
(A)8、マーク検出器(B)9、マーク検出信号
(A)およびマーク検出信号(B)等の呼称について
も、単にマーク検出器およびマーク検出信号等と呼び、
共通に動作説明するものとする。
インターフェ−ス・ブロック1において用いられている
セレクタ(A)6およびセレクタ(B)7の1実施例の
構成を示すブロック図であり、nビットのシフトレジス
タ56と、n個のAND回路57、58、…………、5
9と、n入力のOR回路60とを備えて構成される。ま
た、図11(a)、(b)、(c)、(d)、(e)お
よび(f)は、当該セレクタの動作タイミング図であ
る。図10において、シフトレジスタ56においては、
セレクタ制御回路10より出力されるセレクタ制御クロ
ック信号112により制御されてシフト動作が行われ
る。なお、ここでは、セレクタ(A)6およびセレクタ
(B)7は、共に同一機能を有する回路であるため、単
純にセレクタと呼称し、また関連するマーク検出器
(A)8、マーク検出器(B)9、マーク検出信号
(A)およびマーク検出信号(B)等の呼称について
も、単にマーク検出器およびマーク検出信号等と呼び、
共通に動作説明するものとする。
【0030】図10において、マーク検出器においてマ
ークデータが検出され、当該セレクタに対してマーク検
出信号113が「1」の値で入力されると(図11
(b)参照)、シフトレジスタ56の入力段の1ビット
がセットされる。シフトレジスタ56に対する入力を
「0」にしておくことにより、セレクタ制御クロック信
号112(図11(d)参照)が入力されると、図11
(e)に示されるように、当該セレクタ制御クロック信
号112のクロック数分だけマーク検出信号113の
「1」の位置がシフトされて、セレクト信号として生成
される。シフトレジスタ56から出力されるn本のパラ
レル・データ信号は、それぞれ対応するn個のAND回
路57、58、…………、59に入力される。これらの
AND回路の他方の入力端には、チャネルビット・シフ
トレジスタ(A)4から出力されるnビットのパラレル
データ信号114が入力されており、マーク検出器にお
いてマークが検出された後においては、シフトレジスタ
56には、nビット中の1ビットだけが「1」となり、
他のビットは全て「0」になっている。仮に2ビット目
が「1」であるものとすると、シフトレジスタ56から
AND回路58に対する入力のみが「1」であり、その
他の(n−1)個のAND回路57、…………、59
(AND回路58を除く)に対するシフトレジスタ56
からの入力は全て「0」になっている。即ち、この場合
には、nビットの入力パラレルデータ信号114の内の
第2ビット目だけがAND回路56の出力として現われ
ており、その他のAND回路の出力は全て「0」のまま
の状態となる。これらのAND回路からのn本のデータ
信号出力はOR回路60に入力されて合成され、チャネ
ルビット・データ信号115(図11(f)参照)とし
て出力される。図11(f)に示されるように、当該チ
ャネルビット・データ信号115としては、マーク検出
信号113の入力を受けて、マーク検出が行われた時点
からデータ信号として生成されるが、図11(d)のセ
レクタ制御クロック信号112がシフトレジスタ56に
入力されている間においては、チャネルビット・データ
信号115として現われるデータ信号は無効出力信号で
あり、前記セレクタ信号が生成され、セレクタ制御クロ
ック信号112が停止した時点において、始めてチャネ
ルビット・データ信号115の有効信号として出力され
る(図11(f)参照)。
ークデータが検出され、当該セレクタに対してマーク検
出信号113が「1」の値で入力されると(図11
(b)参照)、シフトレジスタ56の入力段の1ビット
がセットされる。シフトレジスタ56に対する入力を
「0」にしておくことにより、セレクタ制御クロック信
号112(図11(d)参照)が入力されると、図11
(e)に示されるように、当該セレクタ制御クロック信
号112のクロック数分だけマーク検出信号113の
「1」の位置がシフトされて、セレクト信号として生成
される。シフトレジスタ56から出力されるn本のパラ
レル・データ信号は、それぞれ対応するn個のAND回
路57、58、…………、59に入力される。これらの
AND回路の他方の入力端には、チャネルビット・シフ
トレジスタ(A)4から出力されるnビットのパラレル
データ信号114が入力されており、マーク検出器にお
いてマークが検出された後においては、シフトレジスタ
56には、nビット中の1ビットだけが「1」となり、
他のビットは全て「0」になっている。仮に2ビット目
が「1」であるものとすると、シフトレジスタ56から
AND回路58に対する入力のみが「1」であり、その
他の(n−1)個のAND回路57、…………、59
(AND回路58を除く)に対するシフトレジスタ56
からの入力は全て「0」になっている。即ち、この場合
には、nビットの入力パラレルデータ信号114の内の
第2ビット目だけがAND回路56の出力として現われ
ており、その他のAND回路の出力は全て「0」のまま
の状態となる。これらのAND回路からのn本のデータ
信号出力はOR回路60に入力されて合成され、チャネ
ルビット・データ信号115(図11(f)参照)とし
て出力される。図11(f)に示されるように、当該チ
ャネルビット・データ信号115としては、マーク検出
信号113の入力を受けて、マーク検出が行われた時点
からデータ信号として生成されるが、図11(d)のセ
レクタ制御クロック信号112がシフトレジスタ56に
入力されている間においては、チャネルビット・データ
信号115として現われるデータ信号は無効出力信号で
あり、前記セレクタ信号が生成され、セレクタ制御クロ
ック信号112が停止した時点において、始めてチャネ
ルビット・データ信号115の有効信号として出力され
る(図11(f)参照)。
【0031】次に、本発明のディスクインターフェ−ス
・ブロック1において用いられているセレクタ制御回路
10の1実施例について説明する。図12は、当該セレ
クタ制御回路10の構成を示すブロック図であり、RS
−F/F62および63と、EXOR回路63と、AN
D回路64、65、66、69および70と、D−F/
F67および68とを備えて構成される。また、図13
(a)、(b)、(c)、(d)、(e)、(f)、
(g)および(h)は、セレクタ制御回路10の動作タ
イミング図である。図12において、2つのRS−F/
F61および62は、最初クリアされているものとす
る。今、図13(b)に示されるように、マーク検出器
(A)6より出力されるマーク検出信号(A)116が
「1」の値で入力されたものとすると、RS−F/F6
1はこれを受けてセットされる。この時点においては、
マーク検出信号(B)117は未だ入力されていないた
めに、EXOR回路63の出力信号は「1」となってい
る。このEXOR回路63の出力信号の値「1」はAN
D回路65に入力される。この場合には、RS−F/F
61がセットされているために、AND回路65の出力
は「1」となり、D−F/F67においては、図13
(c)に示されるように、同期クロック信号104の1
クロック分遅延された「1」の値のゲート制御信号
(A)118として出力されAND回路69に入力され
る。このAND回路69に対しては、同時に同期クロッ
ク信号104も入力されており、D−F/F67より出
力されるゲート制御信号(A)118が「1」として出
力されている間においては、AND回路69からは、図
13(d)に示されるように、セレクタ制御信号(A)
119が出力される。次に、図13(e)に示されるよ
うに、マーク検出器(B)9より出力されるマーク検出
信号(B)117が入力されると、RS−F/F62は
これを受けてセットされ、EXOR回路63の出力信号
は「0」となり、同時にAND回路64の出力信号の値
は「1」となる。AND回路64の出力信号は、RS−
F/F61およびRS−F/F62に対するリセット信
号120となり、これを受けて、RS−F/F61およ
びRS−F/F62は共にクリアされる。上記のよう
に、EXOR回路63の出力信号が「0」になることに
より、図13(d)に示されるように、セレクタ制御ク
ロック信号(A)119の出力は停止され、また、他
方、F/F68より出力されるゲート制御信号(B)1
21は「0」の値がそのまま維持されている。従って、
AND回路70より出力されるセレクタ制御信号(B)
122も「0」の値がそのまま維持されており、図13
(g)に示されるように、当該セレクタ制御信号(B)
122が有効に出力されることはない。
・ブロック1において用いられているセレクタ制御回路
10の1実施例について説明する。図12は、当該セレ
クタ制御回路10の構成を示すブロック図であり、RS
−F/F62および63と、EXOR回路63と、AN
D回路64、65、66、69および70と、D−F/
F67および68とを備えて構成される。また、図13
(a)、(b)、(c)、(d)、(e)、(f)、
(g)および(h)は、セレクタ制御回路10の動作タ
イミング図である。図12において、2つのRS−F/
F61および62は、最初クリアされているものとす
る。今、図13(b)に示されるように、マーク検出器
(A)6より出力されるマーク検出信号(A)116が
「1」の値で入力されたものとすると、RS−F/F6
1はこれを受けてセットされる。この時点においては、
マーク検出信号(B)117は未だ入力されていないた
めに、EXOR回路63の出力信号は「1」となってい
る。このEXOR回路63の出力信号の値「1」はAN
D回路65に入力される。この場合には、RS−F/F
61がセットされているために、AND回路65の出力
は「1」となり、D−F/F67においては、図13
(c)に示されるように、同期クロック信号104の1
クロック分遅延された「1」の値のゲート制御信号
(A)118として出力されAND回路69に入力され
る。このAND回路69に対しては、同時に同期クロッ
ク信号104も入力されており、D−F/F67より出
力されるゲート制御信号(A)118が「1」として出
力されている間においては、AND回路69からは、図
13(d)に示されるように、セレクタ制御信号(A)
119が出力される。次に、図13(e)に示されるよ
うに、マーク検出器(B)9より出力されるマーク検出
信号(B)117が入力されると、RS−F/F62は
これを受けてセットされ、EXOR回路63の出力信号
は「0」となり、同時にAND回路64の出力信号の値
は「1」となる。AND回路64の出力信号は、RS−
F/F61およびRS−F/F62に対するリセット信
号120となり、これを受けて、RS−F/F61およ
びRS−F/F62は共にクリアされる。上記のよう
に、EXOR回路63の出力信号が「0」になることに
より、図13(d)に示されるように、セレクタ制御ク
ロック信号(A)119の出力は停止され、また、他
方、F/F68より出力されるゲート制御信号(B)1
21は「0」の値がそのまま維持されている。従って、
AND回路70より出力されるセレクタ制御信号(B)
122も「0」の値がそのまま維持されており、図13
(g)に示されるように、当該セレクタ制御信号(B)
122が有効に出力されることはない。
【0032】
【発明の効果】以上説明したように、本発明は、光ディ
スクからの再生波より検出される前縁パルス信号ならび
に当該前縁パルス信号に同期する同期クロック信号
(A)と、前記再生波より検出される後縁パルス信号な
らびに当該後縁パルス信号に同期する同期クロック信号
(B)とを入力して、前記同期クロック信号(A)と、
前記同期クロック信号(B)との間に存在する位相ずれ
を、チャネルビット選択作用による補正機能を介して、
前記光ディスクのデータ信号を再生出力するディスクイ
ンターフェ−ス・ブロックを備えることにより、前記位
相ずれの大きさが1周期を越えるような状態において
も、光ディスクのデータ信号を正確に再生することがで
きるという効果がある。
スクからの再生波より検出される前縁パルス信号ならび
に当該前縁パルス信号に同期する同期クロック信号
(A)と、前記再生波より検出される後縁パルス信号な
らびに当該後縁パルス信号に同期する同期クロック信号
(B)とを入力して、前記同期クロック信号(A)と、
前記同期クロック信号(B)との間に存在する位相ずれ
を、チャネルビット選択作用による補正機能を介して、
前記光ディスクのデータ信号を再生出力するディスクイ
ンターフェ−ス・ブロックを備えることにより、前記位
相ずれの大きさが1周期を越えるような状態において
も、光ディスクのデータ信号を正確に再生することがで
きるという効果がある。
【図1】本発明の1実施例を示すブロック図である。
【図2】本実施例におけるディスクインターフェ−ス・
ブロックの第1の実施例の構成を示すブロック図であ
る。
ブロックの第1の実施例の構成を示すブロック図であ
る。
【図3】本実施例におけるディスクインターフェ−ス・
ブロックの第2の実施例の構成を示すブロック図であ
る。
ブロックの第2の実施例の構成を示すブロック図であ
る。
【図4】前記ディスクインターフェ−ス・ブロックに含
まれる非同期FIFOの構成を示すブロック図である。
まれる非同期FIFOの構成を示すブロック図である。
【図5】前記ディスクインターフェ−ス・ブロックに含
まれる他の非同期FIFOの構成を示すブロック図であ
る。
まれる他の非同期FIFOの構成を示すブロック図であ
る。
【図6】前記非同期FIFOに含まれる書込みポインタ
制御回路の構成を示すブロック図である。
制御回路の構成を示すブロック図である。
【図7】前記書込みポインタ制御回路の動作タイミング
図である。
図である。
【図8】前記非同期FIFOに含まれる読出しポインタ
制御回路の構成を示すブロック図である。
制御回路の構成を示すブロック図である。
【図9】前記読出しポインタ制御回路の動作タイミング
図である。
図である。
【図10】前記ディスクインターフェ−ス・ブロックに
含まれるセレクタの1実施例の構成を示すブロック図で
ある。
含まれるセレクタの1実施例の構成を示すブロック図で
ある。
【図11】前記セレクタの動作タイミング図である。
【図12】前記ディスクインターフェ−ス・ブロックに
含まれるセレクタ制御回路の構成を示すブロック図であ
る。
含まれるセレクタ制御回路の構成を示すブロック図であ
る。
【図13】前記セレクタ制御回路の動作タイミング図で
ある。
ある。
【図14】従来例を示すブロック図である。
【図15】エッジ記録再生時の動作波形図である。
1 ディスクインターフェ−ス・ブロック 2 同期FIFO 3 非同期FIFO 4 チャネルビット・シフトレジスタ(A) 5 チャネルビット・シフトレジスタ(B) 6 セレクタ(A) 7 セレクタ(B) 8 マーク検出器(A) 9 マーク検出器(B) 10 セレクタ制御回路 11 OR回路 12 非同期FIFO(A) 13 非同期FIFO(B) 14 エッジ検出回路 15 スライスレベル発生回路 16、17、74、77 位相比較回路 18、19、75、78 LPF 20、21、76 VCO 22、80 端子 23〜25、32〜35 F/F 26 フラグa 27 フラグb 28 フラグc 29、30、42〜45、51〜54、57〜59、6
4〜66、69、70AND回路 31 書込みポインタ制御回路 36 読出しポインタ制御回路 37、46、56 シフトレジスタ 38〜41、47〜50 構成ビット 55、60 OR回路 61、62 RS−F/F 63 EXOR回路 67、68 D−F/F 71 固定遅延回路 72 可変遅延回路 73 合成回路 79 データ弁別回路 101 再生波 102 前縁パルス信号/データ信号(A) 103 後縁パルス信号/データ信号(B) 104 同期クロック信号(A)/同期クロック信号 105 同期クロック信号(B) 106 ビット同期化データ信号(B) 107〜110 書込み信号 111 プリセット 112 セレクタ制御クロック信号 113 マーク検出信号 114 パラレル・データ信号 115 チャネルビット・データ信号 116 マーク検出信号(A) 117 マーク検出信号(B) 118 ゲート制御信号(A) 119 セレクタ制御信号(A) 120 リセット信号 121 ゲート制御信号(B) 122 セレクタ制御信号(B)
4〜66、69、70AND回路 31 書込みポインタ制御回路 36 読出しポインタ制御回路 37、46、56 シフトレジスタ 38〜41、47〜50 構成ビット 55、60 OR回路 61、62 RS−F/F 63 EXOR回路 67、68 D−F/F 71 固定遅延回路 72 可変遅延回路 73 合成回路 79 データ弁別回路 101 再生波 102 前縁パルス信号/データ信号(A) 103 後縁パルス信号/データ信号(B) 104 同期クロック信号(A)/同期クロック信号 105 同期クロック信号(B) 106 ビット同期化データ信号(B) 107〜110 書込み信号 111 プリセット 112 セレクタ制御クロック信号 113 マーク検出信号 114 パラレル・データ信号 115 チャネルビット・データ信号 116 マーク検出信号(A) 117 マーク検出信号(B) 118 ゲート制御信号(A) 119 セレクタ制御信号(A) 120 リセット信号 121 ゲート制御信号(B) 122 セレクタ制御信号(B)
Claims (5)
- 【請求項1】 光ディスクに記録されたビット列に光ビ
ームを照射して得られる再生波より、各ビットごとに検
出される前縁パルス信号および後縁パルス信号によりそ
れぞれ形成される第1および第2のデータ信号と、前記
第1および第2のデータ信号のそれぞれに同期して形成
される第1および第2の同期クロック信号を介して、前
記光ディスクに記録されているデータ信号を再生する光
ディスクコントローラにおいて、 前記第1の同期クロック信号を入力同期クロック信号と
して、前記第1のデータ信号を入力する第1の同期化回
路と、 前記第2の同期クロック信号を入力同期クロック信号と
して、前記第2のデータ信号を入力する第2の同期化回
路と、 前記第1の同期クロック信号を入力同期クロック信号と
して、前記第1の同期化回路より出力されるデータ信号
を入力する第1のシフトレジスタと、 前記第1のシフトレジスタより出力されるパラレル・デ
ータ信号より第1のフレーム同期マーク信号を検出して
出力する第1のマーク検出器と、 前記第1の同期クロック信号を入力同期クロック信号と
して、前記第2の同期化回路より出力されるデータ信号
を入力する第2のシフトレジスタと、 前記第2のシフトレジスタより出力されるパラレル・デ
ータ信号より第2のフレーム同期マーク信号を検出して
出力する第2のマーク検出器と、 前記第1および第2のマーク検出器より出力される第1
および第2のフレーム同期マーク信号を入力し、当該2
つのフレーム同期マーク信号を参照して、それぞれのフ
レーム同期マーク信号に対応する第1および第2のセレ
クタ制御信号を出力するセレクタ制御回路と、 前記セレクタ制御回路より出力される第1のセレクタ制
御信号により制御され、前記第1のマーク検出器より出
力される第1のフレーム同期マーク信号を参照して、前
記第1のシフトレジスタより出力されるパラレル・デー
タ信号を形成する複数ビットの内より特定の1ビットを
選択し、第1のデータ出力信号を形成して出力する第1
のセレクタと、 前記セレクタ制御回路より出力される第2のセレクタ制
御信号により制御され、前記第2のマーク検出器より出
力される第2のフレーム同期マーク信号を参照して、前
記第2のシフトレジスタより出力されるパラレル・デー
タ信号を形成する複数ビットの内より特定の1ビットを
選択し、第2のデータ出力信号を形成して出力する第2
のセレクタと、 前記第1および第2のデータ出力信号の合成して出力す
る信号合成回路と、 を備えて構成されることを特徴とする光ディスクコント
ローラ。 - 【請求項2】 光ディスクに記録されたビット列に光ビ
ームを照射して得られる再生波より、各ビットごとに検
出される前縁パルス信号および後縁パルス信号によりそ
れぞれ形成される第1および第2のデータ信号と、前記
第1および第2のデータ信号のそれぞれに同期して形成
される第1および第2の同期クロック信号を介して、前
記光ディスクに記録されているデータ信号を再生する光
ディスクコントローラにおいて、 前記第1の同期クロック信号を入力同期クロック信号と
して、前記第1のデータ信号を入力する第1の同期化回
路と、 前記第2の同期クロック信号を入力同期クロック信号と
して、前記第2のデータ信号を入力する第2の同期化回
路と、 前記第2の同期クロック信号を入力同期クロック信号と
して、前記第1の同期化回路より出力されるデータ信号
を入力する第1のシフトレジスタと、 前記第1のシフトレジスタより出力されるパラレル・デ
ータ信号より第1のフレーム同期マーク信号を検出して
出力する第1のマーク検出器と、 前記第2の同期クロック信号を入力同期クロック信号と
して、前記第2の同期化回路より出力されるデータ信号
を入力する第2のシフトレジスタと、 前記第2のシフトレジスタより出力されるパラレル・デ
ータ信号より第2のフレーム同期マーク信号を検出して
出力する第2のマーク検出器と、 前記第1および第2のマーク検出器より出力される第1
および第2のフレーム同期マーク信号を入力し、当該2
つのフレーム同期マーク信号を参照して、それぞれのフ
レーム同期マーク信号に対応する第1および第2のセレ
クタ制御信号を出力するセレクタ制御回路と、 前記セレクタ制御回路より出力される第1のセレクタ制
御信号により制御され、前記第1のマーク検出器より出
力される第1のフレーム同期マーク信号を参照して、前
記第1のシフトレジスタより出力されるパラレル・デー
タ信号を形成する複数ビットの内より特定の1ビットを
選択し、第1のデータ出力信号を形成して出力する第1
のセレクタと、 前記セレクタ制御回路より出力される第2のセレクタ制
御信号により制御され、前記第2のマーク検出器より出
力される第2のフレーム同期マーク信号を参照して、前
記第2のシフトレジスタより出力されるパラレル・デー
タ信号を形成する複数ビットの内より特定の1ビットを
選択し、第2のデータ出力信号を形成して出力する第2
のセレクタと、 前記第1および第2のデータ出力信号の合成して出力す
る信号合成回路と、 を備えて構成されることを特徴とする光ディスクコント
ローラ。 - 【請求項3】 前記第1の同期化回路が同期FIFOに
より構成され、前記第2の同期化回路が非同期FIFO
により構成されることを特徴とする請求項1記載の光デ
ィスクコントローラ。 - 【請求項4】 前記第1の同期化回路が非同期FIFO
により構成され、前記第2の同期化回路が同期FIFO
により構成されることを特徴とする請求項2記載の光デ
ィスクコントローラ。 - 【請求項5】 前記第1および第2の同期化回路が、共
に非同期FIFOにより構成されることを特徴とする請
求項1および2記載の光ディスクコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12496695A JP2702445B2 (ja) | 1995-05-24 | 1995-05-24 | 光ディスクコントローラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12496695A JP2702445B2 (ja) | 1995-05-24 | 1995-05-24 | 光ディスクコントローラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08321044A JPH08321044A (ja) | 1996-12-03 |
JP2702445B2 true JP2702445B2 (ja) | 1998-01-21 |
Family
ID=14898630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12496695A Expired - Lifetime JP2702445B2 (ja) | 1995-05-24 | 1995-05-24 | 光ディスクコントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2702445B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5658838A (en) * | 1995-03-17 | 1997-08-19 | Norton Desmarquest Fine Ceramics | Alumina-based ceramic for sintering, method of manufacture and sliding parts obtained thereby |
JP4445206B2 (ja) * | 2003-03-10 | 2010-04-07 | 株式会社東芝 | ディスク記録再生装置 |
-
1995
- 1995-05-24 JP JP12496695A patent/JP2702445B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08321044A (ja) | 1996-12-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970826 |