JP2702445B2 - 光ディスクコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は光ディスクコントローラ
に関し、特にエッジ記憶方式により記録された光ディス
クの既記録情報を再生する光ディスクコントローラに関
する。

【０００２】

【従来の技術】従来の光ディスクコントローラの構成が
図１４に示される。本従来例は、特開平５−３３４７５
４号公報により開示されている光ディスク再生装置例で
あり、図１４に示されるように、再生波１０１が入力さ
れる端子８０に対応して、エッジ検出回路１３と、スラ
イスレベル発生回路１４と、固定遅延回路７１と、可変
遅延回路７２と、合成回路７３と、位相比較回路７４お
よび７７と、ＬＰＦ（低域フィルタ）７５および７８
と、ＶＣＯ（電圧制御発振回路）７６と、データ弁別回
路７９とを備えて構成される。

【０００３】図１４を参照して、上記の従来例の動作を
説明する前に、当該光ディスクコントローラにおけるエ
ッジ記録再生の動作原理について、図１５（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）
に示される動作タイミング図を参照して説明する。図１
５において、光ディスクに対して記録の対象となる記録
データ（図１５（ａ）参照）が２値信号である場合に
は、媒体上に対するレーザ光の発光パターン（図１５
（ｂ）参照）は、当該記録データの値「１」のビット位
置においてのみ光強度が反転されるように作成される。
この発光パターンに従って、記録光ビームが媒体上に照
射されて記録が行われると、媒体平面上の１本のトラッ
クに、図１５（ｃ）に示されるような記録マークによる
記録ビットが形成される。このビット列に対して再生光
スポットを照射することにより、ビットの状態に応じた
再生波（図１５（ｄ）参照）が得られる。そして、この
再生波を入力して、当該再生波のエッジ位置を検出し、
同期クロック信号に基づいて、当該再生波の前縁パルス
（図１５（ｅ）参照）または後縁パルス（図１５（ｆ）
参照）が存在する場合には「１」として再生データが得
られ、またこれらのパルスが存在しない場合には「０」
として再生データが得られる（図１５（ｇ）参照）。

【０００４】一般に、光ディスクとしては、磁化膜によ
る磁気カー効果により記録の再生を行う光磁気ディスク
と、光学的な反射率の違いにより記録の再生を行う相変
化型光ディスクなどがある。これらの光ディスクに対す
る記録は、共にレーザ光スポット照射加熱により記録を
行うものであり、環境温度変化、媒体感度のバラツキお
よび機械工学的なバラツキなどにより記録データのビッ
ト長に変動が生じる。これらのビット長の変動に起因す
る前記前縁パルスまたは後縁パルスのエッジの位置変動
は、記録再生時においては、正しい位置に補正して記録
再生することが必要不可欠である。

【０００５】次に、上記の予備説明を踏まえて、図１４
を参照して、従来例の光ディスクコントローラの動作に
ついて説明する。図１４において、端子８０からは再生
波１０１が入力され、エッジ検出回路１３およびスライ
スレベル発生回路１４に、それぞれ入力される。スライ
スレベル発生回路１４においては、再生波１０１の入力
を受けて所定のスライスレベルが生成され、エッジ検出
回路１３に入力される。エッジ検出回路１３において
は、前記スライスレベルを基に再生波１０１の前縁パル
ス信号１０２および後縁パルス信号１０３が検出されて
出力され、それぞれ固定遅延回路７１および可変遅延回
路７２に入力される。固定遅延回路７１の出力信号は合
成回路７３に入力されるとともに位相比較回路７４に入
力される。また、可変遅延回路７２の出力信号は合成回
路７３に入力されるとともに位相比較回路７７に入力さ
れる。

【０００６】位相比較回路７４、ＬＰＦ７５およびＶＣ
Ｏ７６は位相同期回路を形成しており、ＶＣＯ７６から
は、固定遅延回路７１より出力される前縁パルス信号の
位相に同期した信号が出力されて、データ弁別回路７９
および位相比較回路７７に入力される。位相比較回路７
７においては、ＶＣＯ７６より入力される同期信号と可
変遅延回路７２より入力される後縁パルス信号の位相が
比較され、両信号の位相差信号はＬＰＦ７８を介して可
変遅延回路７２に入力されて、当該可変遅延回路７２よ
り出力される後縁パルス信号の位相は、固定遅延回路７
１より出力される前縁パルス信号と同位相となるように
当該可変遅延回路７２の遅延時間が制御調整される。従
って、上記の位相同期系により、固定遅延回路７１より
出力される前縁パルス信号と、可変遅延回路７２より出
力される後縁パルス信号は、同位相にて合成回路７３に
入力される。合成回路７１においては、これらの前縁パ
ルス信号と後縁パルス信号が同位相にて合成されて出力
され、データ弁別回路７９に入力される。データ弁別回
路７９においては、ＶＣＯ７６より入力される同期信号
を介して、再生波１０１に対応するデータ信号が再生出
力される。

【０００７】

【発明が解決しようとする課題】上述した従来の光ディ
スクコントローラにおいては、光ディスクの容量が増大
するに伴ない、同期クロック周波数もより高い周波数と
なる傾向にあり、これにより、光ディスクの媒体からの
再生波におけるビット長変動が、同期クロックの１周期
以上にもなるような場合には、当該ビット長変動の大き
さが１周期以上の変動値なのか、或はまた１周期以内の
変動値であるのかの区別がつかないままに、１周期を越
えた分だけ補正される可能性があり、前縁パルス信号か
ら得られる再生データと、後縁パルス信号から得られる
再生データとの間にビット長単位の時間ずれが残るとい
う事態が生じ、正確なデータ再生が不可能になる危惧が
あるという欠点がある。

【０００８】この欠点を解決する手段として、従来用い
られている２重の位相同期系による場合においては、前
縁パルス信号と後縁パルス信号との時間差を１周期以内
に収めるようにするためには、当該回路構成をより一層
複雑化することが必要となり、結果的にコストアップす
るという欠点がある。

【０００９】

【課題を解決するための手段】第１の発明の光ディスク
コントローラは、光ディスクに記録されたビット列に光
ビームを照射して得られる再生波より、各ビットごとに
検出される前縁パルス信号および後縁パルス信号により
それぞれ形成される第１および第２のデータ信号と、前
記第１および第２のデータ信号のそれぞれに同期して形
成される第１および第２の同期クロック信号を介して、
前記光ディスクに記録されているデータ信号を再生する
光ディスクコントローラにおいて、前記第１の同期クロ
ック信号を入力同期クロック信号として、前記第１のデ
ータ信号を入力する第１の同期化回路と、前記第２の同
期クロック信号を入力同期クロック信号として、前記第
２のデータ信号を入力する第２の同期化回路と、前記第
１の同期クロック信号を入力同期クロック信号として、
前記第１の同期化回路より出力されるデータ信号を入力
する第１のシフトレジスタと、前記第１のシフトレジス
タより出力されるパラレル・データ信号より第１のフレ
ーム同期マーク信号を検出して出力する第１のマーク検
出器と、前記第１の同期クロック信号を入力同期クロッ
ク信号として、前記第２の同期化回路より出力されるデ
ータ信号を入力する第２のシフトレジスタと、前記第２
のシフトレジスタより出力されるパラレル・データ信号
より第２のフレーム同期マーク信号を検出して出力する
第２のマーク検出器と、前記第１および第２のマーク検
出器より出力される第１および第２のフレーム同期マー
ク信号を入力し、当該２つのフレーム同期マーク信号を
参照して、それぞれのフレーム同期マーク信号に対応す
る第１および第２のセレクタ制御信号を出力するセレク
タ制御回路と、前記セレクタ制御回路より出力される第
１のセレクタ制御信号により制御され、前記第１のマー
ク検出器より出力される第１のフレーム同期マーク信号
を参照して、前記第１のシフトレジスタより出力される
パラレル・データ信号を形成する複数ビットの内より特
定の１ビットを選択し、第１のデータ出力信号を形成し
て出力する第１のセレクタと、前記セレクタ制御回路よ
り出力される第２のセレクタ制御信号により制御され、
前記第２のマーク検出器より出力される第２のフレーム
同期マーク信号を参照して、前記第２のシフトレジスタ
より出力されるパラレル・データ信号を形成する複数ビ
ットの内より特定の１ビットを選択し、第２のデータ出
力信号を形成して出力する第２のセレクタと、前記第１
および第２のデータ出力信号の合成して出力する信号合
成回路と、を備えて構成されることを特徴としている。

【００１０】また、第２の発明の光ディスクコントロー
ラは、光ディスクに記録されたビット列に光ビームを照
射して得られる再生波より、各ビットごとに検出される
前縁パルス信号および後縁パルス信号によりそれぞれ形
成される第１および第２のデータ信号と、前記第１およ
び第２のデータ信号のそれぞれに同期して形成される第
１および第２の同期クロック信号を介して、前記光ディ
スクに記録されているデータ信号を再生する光ディスク
コントローラにおいて、前記第１の同期クロック信号を
入力同期クロック信号として、前記第１のデータ信号を
入力する第１の同期化回路と、前記第２の同期クロック
信号を入力同期クロック信号として、前記第２のデータ
信号を入力する第２の同期化回路と、前記第２の同期ク
ロック信号を入力同期クロック信号として、前記第１の
同期化回路より出力されるデータ信号を入力する第１の
シフトレジスタと、前記第１のシフトレジスタより出力
されるパラレル・データ信号より第１のフレーム同期マ
ーク信号を検出して出力する第１のマーク検出器と、前
記第２の同期クロック信号を入力同期クロック信号とし
て、前記第２の同期化回路より出力されるデータ信号を
入力する第２のシフトレジスタと、前記第２のシフトレ
ジスタより出力されるパラレル・データ信号より第２の
フレーム同期マーク信号を検出して出力する第２のマー
ク検出器と、前記第１および第２のマーク検出器より出
力される第１および第２のフレーム同期マーク信号を入
力し、当該２つのフレーム同期マーク信号を参照して、
それぞれのフレーム同期マーク信号に対応する第１およ
び第２のセレクタ制御信号を出力するセレクタ制御回路
と、前記セレクタ制御回路より出力される第１のセレク
タ制御信号により制御され、前記第１のマーク検出器よ
り出力される第１のフレーム同期マーク信号を参照し
て、前記第１のシフトレジスタより出力されるパラレル
・データ信号を形成する複数ビットの内より特定の１ビ
ットを選択し、第１のデータ出力信号を形成して出力す
る第１のセレクタと、前記セレクタ制御回路より出力さ
れる第２のセレクタ制御信号により制御され、前記第２
のマーク検出器より出力される第２のフレーム同期マー
ク信号を参照して、前記第２のシフトレジスタより出力
されるパラレル・データ信号を形成する複数ビットの内
より特定の１ビットを選択し、第２のデータ出力信号を
形成して出力する第２のセレクタと、前記第１および第
２のデータ出力信号の合成して出力する信号合成回路
と、を備えて構成されることを特徴としている。

【００１１】なお、前記第１の発明においては、前記第
１の同期化回路を同期ＦＩＦＯにより構成し、前記第２
の同期化回路を非同期ＦＩＦＯにより構成してもよく、
或はまた前記第１および第２の同期化回路を、共に非同
期ＦＩＦＯにより構成してもよい。

【００１２】また、前記第２の発明においては、前記第
１の同期化回路を非同期ＦＩＦＯにより構成し、前記第
２の同期化回路を同期ＦＩＦＯにより構成してもよく、
或はまた前記第１および第２の同期化回路を、共に非同
期ＦＩＦＯにより構成してもよい。

【００１３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１４】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、再生
波１０１が入力される端子２２に対応して、エッジ検出
回路１４と、スライスレベル発生回路１５と、位相比較
回路１６と、ＬＰＦ１８およびＶＣＯ２０を含む第１の
位相同期回路と、位相比較回路１７、ＬＰＦ１９および
ＶＣＯ２１を含む第２の位相同期回路と、ディスクイン
ターフェース・ブロック１とを備えて構成される。ま
た、図２は、ディスクインターフェース・ブロック１の
１実施例の内部構成を示すブロック図であり、同期ＦＩ
ＦＯ２と、非同期ＦＩＦＯ３と、チャネルビット・シフ
トレジスタ（Ａ）４と、チャネルビット・シフトレジス
タ（Ｂ）５と、セレクタ（Ａ）６と、セレクタ（Ｂ）７
と、マーク検出器（Ａ）８と、マーク検出器（Ｂ）９
と、セレクタ制御回路１０と、ＯＲ回路１１とを備えて
構成される。以下、図１および図２を参照して、本実施
例の動作について説明する。

【００１５】図１において、端子２２からは再生波１０
１が入力され、エッジ検出回路１４およびスライスレベ
ル発生回路１５に、それぞれ入力される。スライスレベ
ル発生回路１５においては、再生波１０１の入力を受け
て所定のスライスレベルの電圧が生成され、エッジ検出
回路１４に入力される。エッジ検出回路１４において
は、前記スライスレベルに基づいて再生波１０１の前縁
パルス信号１０２および後縁パルス信号１０３が検出さ
れて出力される。前縁パルス信号１０２は、位相比較回
路１６、ＬＰＦ１８およびＶＣＯ２０により形成される
位相同期回路に入力され、当該前縁パルス信号１０２に
同期した同期クロック信号（Ａ）１０４がＶＣＯ２０よ
り再生出力されて、前縁パルス信号１０２とともにディ
スクインターフェ−ス・ブロック１に入力される。同様
に、後縁パルス信号１０３は、位相比較回路１７、ＬＰ
Ｆ１９およびＶＣＯ２１により形成される位相同期回路
に入力され、当該後縁パルス信号１０３に同期した同期
クロック信号（Ｂ）１０５がＶＣＯ２１より再生出力さ
れて、後縁パルス信号１０３とともにディスクインター
フェ−ス・ブロック１に入力される。なお、以降におい
ては、前縁パルス信号１０２および後縁パルス信号１０
３を、それぞれデータ信号（Ａ）１０２およびデータ信
号（Ｂ）１０３と呼称するものとする。

【００１６】次に、図２に示されるディスクインターフ
ェ−ス・ブロック１においては、データ信号（Ａ）１０
２は、同期クロック信号（Ａ）１０４に同期したデータ
信号として、同期ＦＩＦＯ２に入力される。同期ＦＩＦ
Ｏ２においては、同期クロック信号（Ａ）１０４により
データ信号（Ａ）１０２が取込まれる。この同期ＦＩＦ
Ｏ２は、Ｄ−Ｆ／Ｆ（フリップフロップ）またはシフト
レジスタにより構成されており、同期クロック信号
（Ａ）１０４に同期したタイミングにおいてデータ信号
（Ａ）を出力する。この同期クロック信号（Ａ）１０４
は、当該ディスクインターフェ−ス・ブロック１からの
出力同期クロック信号として機能しており、以下におい
ては、この同期クロック信号（Ａ）１０４を単に同期ク
ロック信号１０４と呼称するものとする。同期ＦＩＦＯ
２より出力されるデータ信号（Ａ）は、前記同期クロッ
ク信号１０４のタイミングでｘ cbits長のチャネルビッ
ト・シフトレジスタ（Ａ）４に入力される。チャネルビ
ット・シフトレジスタ（Ａ）４から出力されるデータ信
号は、ｘ cbits幅のパラレルデータとして形成されてお
り、チャネルビット・シフトレジスタ（Ａ）４の入力段
に近い方から、ｎ cbits（ｎ≦ｘ）幅のパラレルデ−タ
出力がｎ cbitsのセレクタ（Ａ）６に出力され、また、
ｘ cbits幅のパラレルデータ出力がマーク検出器（Ａ）
８に出力される。マーク検出器（Ａ）８においては、入
力されるｘ cbits幅のパラレルデータが、特定のマーク
データ（光ディスクのフォ−マットにより決まる同期マ
ークデータ）と比較照合されて、当該比較照合によりマ
ークデータが見付けられるタイミングにおいてマーク検
出信号（Ａ）が出力され、セレクタ（Ａ）６およびセレ
クタ制御回路１０に入力される。

【００１７】他方において、データ信号（Ｂ）１０３
は、同期クロック信号（Ｂ）１０５に同期したデータ信
号として、非同期ＦＩＦＯ３に入力される。この非同期
ＦＩＦＯ３は、データ信号（Ｂ）１０３が入力されるタ
イミング・クロック信号（同期クロック信号（Ｂ）１０
５）と、当該ＦＩＦＯ内のデータ信号を取出すタイミン
グ・クロック信号とを非同期に入力することのできるＦ
ＩＦＯであり、当該非同期ＦＩＦＯ３からデータ信号を
取出すタイミング・クロック信号を同期クロック信号
（Ａ）１０４（以降においては、同期クロック信号１０
４と呼称する）とすることにより、同期クロック信号
（Ａ）１０４と同期クロック信号（Ｂ）１０５との間に
存在するリニアな位相ずれを、チャネルビット（ cbit
s）単位で吸収して補正することができる。しかしなが
ら、チャネルビット以上の位相ずれがある場合において
は、このような補正のみでは当該位相ずれを吸収するこ
とが不可能となる。

【００１８】非同期ＦＩＦＯ３より取出されたデータ信
号（Ｂ）は、前記同期クロック信号１０４のタイミング
でｘ cbits長のチャネルビット・シフトレジスタ（Ｂ）
５に入力される。チャネルビット・シフトレジスタ
（Ｂ）５から出力されるデータ信号は、ｘ cbits幅のパ
ラレルデータとして形成されており、チャネルビット・
シフトレジスタ（Ｂ）５の入力段に近い方から、ｎ cbi
ts（ｎ≦ｘ）幅のパラレルデ−タ出力がｎ cbitsのセレ
クタ（Ｂ）７に出力され、ｘ cbits幅のパラレルデータ
出力がマーク検出器（Ｂ）９に出力される。マーク検出
器（Ｂ）９においては、入力されるｘ cbits幅のパラレ
ルデータが、特定のマークデータ（光ディスクのフォ−
マットにより決まる同期マークデータ）と比較照合され
て、当該比較照合によりマークデータが見付けられるタ
イミングにおいてマーク検出信号（Ｂ）が出力され、セ
レクタ（Ｂ）７およびセレクタ制御回路１０に入力され
る。

【００１９】セレクタ制御回路１０においては、マーク
検出器（Ａ）８からのマーク検出信号（Ａ）およびマー
ク検出器（Ｂ）９からのマーク検出信号（Ｂ）の入力を
受けて、どちらか先にマークデータを検出した側のセレ
クタに対して、セレクタ制御信号が出力される。当該セ
レクタ制御信号が入力されるセレクタにおいては、対応
するマーク検出器より入力されるマーク検出信号によ
り、ｎ cbitsのパラレルデータの内で最もチャネルビッ
ト・シフトレジスタの入力段に近い方（こちらを１とす
る）のチャネルビットが選択される。セレクタ制御回路
１０より出力されるセレクタ制御信号は、同期クロック
信号１０４を基にして、後からのマークデータが検出さ
れるまで継続して出力されるクロック信号であり、この
クロック信号により、セレクタ内のチャネルビット選択
が逐次シフトされてゆく。そして、両方のマークデータ
が見付けられる時点においては、双方のセレクタにおい
て選択されたチャネルビット・データ信号が完全に同期
がとれた状態となり、双方のセレクタ、即ちセレクタ
（Ａ）６とセレクタ（Ｂ）７より出力されるチャネルビ
ット・データ信号は、論理和回路１１に入力されて合成
され、所定のデータ信号として出力される。このように
して、前縁パルス信号（データ信号（Ａ））１０２と後
縁パルス信号（データ信号（Ｂ））１０３の同期クロッ
ク信号１０４における１周期以上のリニアな位相ずれが
完全に吸収されて補正される。なお、この場合において
は、ｘ cbits長は、実際にはマークデータの最大長に合
わせて決定される。また、ｎ cbits長は、実際には最大
位相ずれ長を吸収することができる長さに合わせて決定
される。

【００２０】次に、本発明の第２の実施例について説明
する。当該第２の実施例は、図１におけるディスクイン
ターフェ−ス・ブロック１の内部構成が、第１の実施例
の場合と異なる点に特徴がある。図３は、本実施例にお
けるディスクインターフェ−ス・ブロック１の内部構成
を示す図であり、非同期ＦＩＦＯ（Ａ）１２と、非同期
ＦＩＦＯ（Ｂ）１３と、チャネルビット・シフトレジス
タ（Ａ）４と、チャネルビット・シフトレジスタ（Ｂ）
５と、セレクタ（Ａ）６と、セレクタ（Ｂ）７と、マー
ク検出器（Ａ）８と、マーク検出器（Ｂ）９と、セレク
タ制御回路１０と、ＯＲ回路１１とを備えて構成され
る。図２との対比により明らかなように、本実施例にお
けるディスクインターフェ−ス・ブロック１において
は、図２の同期ＦＩＦＯ２は非同期ＦＩＦＯ（Ａ）１２
に置換えられている。なお、非同期ＦＩＦＯ（Ｂ）１３
は、図２における非同期ＦＩＦＯ３と同様のＦＩＦＯで
ある。

【００２１】本実施例においては、第１の実施例の場合
と同様に、同期クロック信号（Ａ）１０４をデータ出力
用の同期クロック信号１０４として規定し、非同期ＦＩ
ＦＯ（Ａ）１２および非同期ＦＩＦＯ（Ｂ）１３を含む
双方の非同期ＦＩＦＯからデータ信号を取出すためのク
ロック信号としている。これにより、双方の非同期ＦＩ
ＦＯから取出されるデータ信号の位相ずれを吸収して補
正することができるようにしている。なお、これらの第
１および第２の実施例においては、共に、前縁パルス信
号をデータ信号（Ａ）とし、また後縁パルス信号をデー
タ信号（Ｂ）としているが、これらのデータ信号を逆に
置換えて、前縁パルス信号をデータ信号（Ｂ）とし、後
縁パルス信号をデータ信号（Ａ）として、後縁パルス信
号を位相基準として同期クロック信号１０４を形成して
も、本発明が同様に機能することは云うまでもない。

【００２２】図４は、本発明において用いられている非
同期ＦＩＦＯの第１の実施例の構成を示すブロック図で
ある。図４に示されるように、当該非同期ＦＩＦＯ（図
２における非同期ＦＩＦＯ３）は、それぞれデータを保
持する機能を有するＦ／Ｆ（フリップフロップ：以下Ｆ
／Ｆと云う）２３、２４および２５と、フラグａ２６、
フラグｂ２７およびフラグｃ２８と、ＡＮＤ回路２９お
よび３０とを備えて構成される。図４において、最初の
段階において、全てのＦ／Ｆ２３、２４および２５に格
納されているデータ信号は空の状態にあり、また、フラ
グａ２６、フラグｂ２７およびフラグｃ２８も全てクリ
アされた状態にあるものとする。データ信号（Ｂ）１０
３は、同期クロック信号（Ｂ）１０５によりＦ／Ｆ２３
に書込まれ、それと同時に、フラグａ２６は同期クロッ
ク信号（Ｂ）１０５によりセットされる。フラグｂ２７
がクリア状態にあって、フラグａ２６がセットされる
と、ＡＮＤ回路２９においては、フラグａ２６およびフ
ラグｂ２７の出力を受けて、Ｆ／Ｆ２４に対して、Ｆ／
Ｆ２３に格納されているデータ信号を書込むための信号
が生成されてＦ／Ｆ２４に出力される。そして、当該Ｆ
／Ｆ２４にデータ信号が書込まれると同時にフラグａ２
６がクリアされ、フラグｂ２７がセットされる。次い
で、フラグｃ２８がクリア状態にあって、フラグｂ２７
がセットされる状態になると、同様にして、ＡＮＤ回路
３０においては、フラグｂ２７およびフラグｃ２８の出
力を受けて、Ｆ／Ｆ２５に対して、Ｆ／Ｆ２４に格納さ
れているデータ信号を書込むための信号が生成されてＦ
／Ｆ２５に出力される。そして、当該Ｆ／Ｆ２５にデー
タ信号が書込まれると同時にフラグｂ２７がクリアさ
れ、フラグｃ２８がセットされる。

【００２３】このようにして、同期クロック信号（Ｂ）
１０５によりＦ／Ｆ２３に書込まれたデータ信号（Ｂ）
１０３は、Ｆ／Ｆ２５に伝達され、読出しの同期クロッ
ク信号１０４の入力によりＦ／Ｆ２５より読出されて、
ビット同期化データ信号（Ｂ）１０６として、当該非同
期ＦＩＦＯより読出される。そして、同時に、フラグｃ
２８はクリアされる。このようにして、書込み側の同期
クロック信号（Ｂ）１０５と、読出し側の同期クロック
信号１０４との間に存在する１周期以内のリニアな位相
ずれに対応することが可能となる。なお、図４の１実施
例は、Ｆ／Ｆの数が３つの場合であるが、書込み側の同
期クロック信号（Ｂ）１０５と読出し側の同期クロック
信号１０４の位相ずれの程度によっては、これらのＦ／
Ｆの数は３つよりも多い数となる。

【００２４】図５は、本発明において用いられている非
同期ＦＩＦＯの第２の実施例の構成を示すブロック図で
ある。図５に示されるように、当該非同期ＦＩＦＯは、
書込みポインタ制御回路３１と、それぞれデータを保持
する機能を有するＦ／Ｆ３２、３３、３４および３５
と、読出しポインタ制御回路３６とを備えて構成され
る。図５において、最初の段階においては、全てのＦ／
Ｆ３２、３３、３４および３５に格納されているデータ
信号が空の状態にあるものとする。データ信号（Ｂ）１
０３は、４つのＦ／Ｆ３２、３３、３４および３５の全
ての入力に接続されており、同期クロック信号（Ｂ）１
０５によりどのＦ／Ｆにデータ信号（Ｂ）１０３を書込
むのかは、書込みポインタ制御回路３１より出力される
制御信号により選択制御される。書込みポインタ制御回
路３１においては、同期クロック信号（Ｂ）１０５が入
力されると、Ｆ／Ｆ３２に対する書込み信号１０７が出
力されて当該Ｆ／Ｆ３２に入力される。次いで、同期ク
ロック信号（Ｂ）１０５が入力されると、Ｆ／Ｆ３３に
対する書込み信号１０８が出力されて当該Ｆ／Ｆ３３に
入力される。以下同様に、Ｆ／Ｆ３４に対しては書込み
信号１０９が入力され、Ｆ／Ｆ３５に対しては書込み信
号１１０が入力される。このようにして、書込みポイン
タ制御回路３１からは、同期クロック信号（Ｂ）１０５
が入力される度ごとに、Ｆ／Ｆ３２、３３、３４および
３５の何れかのＦ／Ｆに対する書込み信号が出力され
て、対応するＦ／Ｆに入力される。

【００２５】この非同期ＦＩＦＯから、同期クロック信
号１０４によりビット同期化データ信号（Ｂ）１０６の
読出しを行う場合には、４つのＦ／Ｆの内の何れのＦ／
Ｆからデータ読出しを行うのかは、読出しポインタ制御
回路３６の読出し制御作用による。読出しポインタ制御
回路３６においては、読出し側の同期クロック信号１０
４が入力されると、例えば、或る時点において、同期ク
ロック信号１０４の入力に対応して、Ｆ／Ｆ３４に格納
されているデータ信号がビット同期化データ信号（Ｂ）
１０６として読出される場合には、次の同期クロック信
号１０４が入力されると、次段のＦ／Ｆ３５に格納され
ているデータ信号がビット同期化データ信号（Ｂ）１０
６として読出される。このようにして、読出しポインタ
制御回路３６に対して同期クロック信号１０４が入力さ
れる度ごとに、当該読出しポインタ制御回路３６による
制御作用を介して、Ｆ／Ｆ３２、３３、３４および３５
の何れかのＦ／Ｆに格納されているデータ信号が逐次読
出され、ビット同期化データ信号１０６として出力され
る。

【００２６】図６は、図５の非同期ＦＩＦＯにおける書
込みポインタ制御回路３１の１実施例を示すブロック図
であり、構成ビット３８、３９、４０および４１により
形成される４ビットのシフトレジスタ３７と、ＡＮＤ回
路４２、４３、４４および４５とを備えて構成される。
また、図７（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）、（ｉ）および（ｊ）は、この
書込みポインタ制御回路３１の動作タイミング図であ
る。図６において、シフトレジスタ３７のビット数は、
非同期ＦＩＦＯに含まれるＦ／Ｆの数に依存している。
最初の段階において、このシフトレジスタ３７には、プ
リセット１１１を介して、構成ビット３８の値が
「１」、構成ビット３９、４０および４１の値がそれぞ
れ「０」にプリセットされているものとする。またシフ
トレジスタ３７の構成ビット４１の出力が、帰還入力と
して構成ビット３８にフィ−ドバックされ、同期クロッ
ク信号（Ｂ）１０５の立ち下がりエッジのタイミングで
シフト動作が行われるものとする。シフトレジスタ３７
の構成ビット３８の出力は、４クロックごとに１度
「１」となり、後の３クロック分のタイミングにおいて
は「０」となるように動作する。また、他の構成ビット
３９、４０および４１においても同様に動作するが、こ
れらの構成ビットが「１」となるタイミングは、それぞ
れ図７（ｂ）、（ｃ）、（ｄ）および（ｅ）に示される
ように、相互に重ならないように動作している。構成ビ
ット３８の出力信号（図７（ｂ）参照）と同期クロック
信号（Ｂ）１０５は、ＡＮＤ回路４２に入力されて論理
積がとられ、Ｆ／Ｆ３２（図５参照）に対する書込み信
号１０７が出力される（図７（ｆ）参照）。同様に構成
ビット３９、４０および４１の出力信号（図７（ｃ）、
（ｄ）および（ｅ）参照）と同期クロック信号（Ｂ）１
０５は、それぞれ対応するＡＮＤ回路４３、４４および
４５に入力されて論理積がとられ、Ｆ／Ｆ３３、３４お
よび３５（図５参照）に対する書込み信号１０８、１０
９および１１０が出力される（図７（ｇ）、（ｈ）およ
び（ｉ）参照）。データ信号（Ｂ）１０３（図５参照）
は、図７（ｊ）に示されるように、同期クロック信号
（Ｂ）１０５の立ち上りエッジから立ち下がりエッジの
間において有効となるので、ＡＮＤ回路４２より出力さ
れる書込み信号１０７の立ち上がりエッジにおいて、Ｆ
／Ｆ３２にデータ信号（Ｂ）１０３が書込まれる。この
ことは、他の構成ビット３９、４０および４１に対応し
て、それぞれＡＮＤ回路４３、４４および４５より出力
される書込み信号４１、４２および４３においても同様
であり、それぞれの書込み信号の立ち上がりエッジにお
いて、Ｆ／Ｆ３３、３４および３５にデータ信号（Ｂ）
１０３が書込まれる。

【００２７】次に、図８は、図５の非同期ＦＩＦＯにお
ける読出しポインタ制御回路３６の１実施例を示すブロ
ック図であり、構成ビット４７、４８、４９および５０
により形成される４ビットのシフトレジスタ４６と、Ａ
ＮＤ回路５１、５２、５３および５４と、ＯＲ回路５５
とを備えて構成される。また、図９（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）は、読出しポイン
タ制御回路の動作タイミング図である。図８において、
シフトレジスタ４６のビット数は、非同期ＦＩＦＯに含
まれるＦ／Ｆの数に依存している。最初の段階におい
て、このシフトレジスタ４６においては、プリセット１
１１を介して、構成ビット４７、４８および５０の値が
共に「０」にプリセットされ、構成ビット４９の値が
「１」にプリセットされているものとする。またシフト
レジスタ４６の構成ビット５０の出力が、帰還入力とし
て構成ビット４７にフィ−ドバックされ、同期クロック
信号１０４の立ち下がりエッジのタイミングでシフト動
作が行われるものとする。シフトレジスタ４６の構成ビ
ット４７の出力は、４クロックごとに１度「１」とな
り、後の３クロック分のタイミングにおいては「０」と
なるように動作する。また、他の構成ビット４８、４９
および５０においても同様に動作するが、これらの構成
ビットの出力が「１」となるタイミングは、それぞれ図
９（ｂ）、（ｃ）、（ｄ）および（ｅ）に示されるよう
に、相互に重ならないように動作している。構成ビット
４７、４８、４９および５０の出力（図７（ｂ）、
（ｃ）、（ｄ）および（ｅ）参照）は、それぞれ対応す
るＡＮＤ回路５１、５２、５３および５４に入力される
が、これらのＡＮＤ回路には、図５における各Ｆ／Ｆよ
り読出されたデータ信号ＲＤＴ₀ 、ＲＤＴ₁ 、ＲＤＴ₂
およびＲＤＴ₃ も入力されており、それぞれの構成ビッ
トの出力が「１」となるタイミングにおいて、ＡＮＤ回
路５１、５２、５３および５４からは、上記のデータ信
号ＲＤＴ₀ 、ＲＤＴ₁ 、ＲＤＴ₂ およびＲＤＴ₃ がそれ
ぞれ出力されてＯＲ回路５５に入力され、これらのデー
タ信号が合成されてビット同期化データ信号（Ｂ）１０
６として出力される。

【００２８】以上説明したように、書込みポインタ制御
回路３１に含まれる４ビットのシフトレジスタ３７のプ
リセット値と、読出しポインタ制御回路３６に含まれる
４ビットのシフトレジスタ４６のプリセット値の「１」
が、相互に重ならないように設定することにより、図５
に示される非同期ＦＩＦＯの４つのＦ／Ｆの書込みの対
象と読出しの対象のタイミングをずらせ、その間に少な
くとも１つのＦ／Ｆが存在するようにポインタ制御の動
作を設定することにより、非同期ＦＩＦＯに対する書込
み側の同期クロック信号（Ｂ）１０５と、読出し側の同
期クロック信号１０４との間における１周期以内のリニ
アな位相ずれに対応する補正が可能となる。なお、図５
に示される非同期ＦＩＦＯ３の実施例の場合にはＦ／Ｆ
の数が４つであるが、書込み側の同期クロック信号
（Ｂ）１０５と、読出し側の同期クロック信号１０４の
間の位相ずれの程度によっては、Ｆ／Ｆの数は４つより
も多い数となる。

【００２９】次に、図１０は本発明に含まれるディスク
インターフェ−ス・ブロック１において用いられている
セレクタ（Ａ）６およびセレクタ（Ｂ）７の１実施例の
構成を示すブロック図であり、ｎビットのシフトレジス
タ５６と、ｎ個のＡＮＤ回路５７、５８、…………、５
９と、ｎ入力のＯＲ回路６０とを備えて構成される。ま
た、図１１（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）お
よび（ｆ）は、当該セレクタの動作タイミング図であ
る。図１０において、シフトレジスタ５６においては、
セレクタ制御回路１０より出力されるセレクタ制御クロ
ック信号１１２により制御されてシフト動作が行われ
る。なお、ここでは、セレクタ（Ａ）６およびセレクタ
（Ｂ）７は、共に同一機能を有する回路であるため、単
純にセレクタと呼称し、また関連するマーク検出器
（Ａ）８、マーク検出器（Ｂ）９、マーク検出信号
（Ａ）およびマーク検出信号（Ｂ）等の呼称について
も、単にマーク検出器およびマーク検出信号等と呼び、
共通に動作説明するものとする。

【００３０】図１０において、マーク検出器においてマ
ークデータが検出され、当該セレクタに対してマーク検
出信号１１３が「１」の値で入力されると（図１１
（ｂ）参照）、シフトレジスタ５６の入力段の１ビット
がセットされる。シフトレジスタ５６に対する入力を
「０」にしておくことにより、セレクタ制御クロック信
号１１２（図１１（ｄ）参照）が入力されると、図１１
（ｅ）に示されるように、当該セレクタ制御クロック信
号１１２のクロック数分だけマーク検出信号１１３の
「１」の位置がシフトされて、セレクト信号として生成
される。シフトレジスタ５６から出力されるｎ本のパラ
レル・データ信号は、それぞれ対応するｎ個のＡＮＤ回
路５７、５８、…………、５９に入力される。これらの
ＡＮＤ回路の他方の入力端には、チャネルビット・シフ
トレジスタ（Ａ）４から出力されるｎビットのパラレル
データ信号１１４が入力されており、マーク検出器にお
いてマークが検出された後においては、シフトレジスタ
５６には、ｎビット中の１ビットだけが「１」となり、
他のビットは全て「０」になっている。仮に２ビット目
が「１」であるものとすると、シフトレジスタ５６から
ＡＮＤ回路５８に対する入力のみが「１」であり、その
他の（ｎ−１）個のＡＮＤ回路５７、…………、５９
（ＡＮＤ回路５８を除く）に対するシフトレジスタ５６
からの入力は全て「０」になっている。即ち、この場合
には、ｎビットの入力パラレルデータ信号１１４の内の
第２ビット目だけがＡＮＤ回路５６の出力として現われ
ており、その他のＡＮＤ回路の出力は全て「０」のまま
の状態となる。これらのＡＮＤ回路からのｎ本のデータ
信号出力はＯＲ回路６０に入力されて合成され、チャネ
ルビット・データ信号１１５（図１１（ｆ）参照）とし
て出力される。図１１（ｆ）に示されるように、当該チ
ャネルビット・データ信号１１５としては、マーク検出
信号１１３の入力を受けて、マーク検出が行われた時点
からデータ信号として生成されるが、図１１（ｄ）のセ
レクタ制御クロック信号１１２がシフトレジスタ５６に
入力されている間においては、チャネルビット・データ
信号１１５として現われるデータ信号は無効出力信号で
あり、前記セレクタ信号が生成され、セレクタ制御クロ
ック信号１１２が停止した時点において、始めてチャネ
ルビット・データ信号１１５の有効信号として出力され
る（図１１（ｆ）参照）。

【００３１】次に、本発明のディスクインターフェ−ス
・ブロック１において用いられているセレクタ制御回路
１０の１実施例について説明する。図１２は、当該セレ
クタ制御回路１０の構成を示すブロック図であり、ＲＳ
−Ｆ／Ｆ６２および６３と、ＥＸＯＲ回路６３と、ＡＮ
Ｄ回路６４、６５、６６、６９および７０と、Ｄ−Ｆ／
Ｆ６７および６８とを備えて構成される。また、図１３
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）および（ｈ）は、セレクタ制御回路１０の動作タ
イミング図である。図１２において、２つのＲＳ−Ｆ／
Ｆ６１および６２は、最初クリアされているものとす
る。今、図１３（ｂ）に示されるように、マーク検出器
（Ａ）６より出力されるマーク検出信号（Ａ）１１６が
「１」の値で入力されたものとすると、ＲＳ−Ｆ／Ｆ６
１はこれを受けてセットされる。この時点においては、
マーク検出信号（Ｂ）１１７は未だ入力されていないた
めに、ＥＸＯＲ回路６３の出力信号は「１」となってい
る。このＥＸＯＲ回路６３の出力信号の値「１」はＡＮ
Ｄ回路６５に入力される。この場合には、ＲＳ−Ｆ／Ｆ
６１がセットされているために、ＡＮＤ回路６５の出力
は「１」となり、Ｄ−Ｆ／Ｆ６７においては、図１３
（ｃ）に示されるように、同期クロック信号１０４の１
クロック分遅延された「１」の値のゲート制御信号
（Ａ）１１８として出力されＡＮＤ回路６９に入力され
る。このＡＮＤ回路６９に対しては、同時に同期クロッ
ク信号１０４も入力されており、Ｄ−Ｆ／Ｆ６７より出
力されるゲート制御信号（Ａ）１１８が「１」として出
力されている間においては、ＡＮＤ回路６９からは、図
１３（ｄ）に示されるように、セレクタ制御信号（Ａ）
１１９が出力される。次に、図１３（ｅ）に示されるよ
うに、マーク検出器（Ｂ）９より出力されるマーク検出
信号（Ｂ）１１７が入力されると、ＲＳ−Ｆ／Ｆ６２は
これを受けてセットされ、ＥＸＯＲ回路６３の出力信号
は「０」となり、同時にＡＮＤ回路６４の出力信号の値
は「１」となる。ＡＮＤ回路６４の出力信号は、ＲＳ−
Ｆ／Ｆ６１およびＲＳ−Ｆ／Ｆ６２に対するリセット信
号１２０となり、これを受けて、ＲＳ−Ｆ／Ｆ６１およ
びＲＳ−Ｆ／Ｆ６２は共にクリアされる。上記のよう
に、ＥＸＯＲ回路６３の出力信号が「０」になることに
より、図１３（ｄ）に示されるように、セレクタ制御ク
ロック信号（Ａ）１１９の出力は停止され、また、他
方、Ｆ／Ｆ６８より出力されるゲート制御信号（Ｂ）１
２１は「０」の値がそのまま維持されている。従って、
ＡＮＤ回路７０より出力されるセレクタ制御信号（Ｂ）
１２２も「０」の値がそのまま維持されており、図１３
（ｇ）に示されるように、当該セレクタ制御信号（Ｂ）
１２２が有効に出力されることはない。

【００３２】

【発明の効果】以上説明したように、本発明は、光ディ
スクからの再生波より検出される前縁パルス信号ならび
に当該前縁パルス信号に同期する同期クロック信号
（Ａ）と、前記再生波より検出される後縁パルス信号な
らびに当該後縁パルス信号に同期する同期クロック信号
（Ｂ）とを入力して、前記同期クロック信号（Ａ）と、
前記同期クロック信号（Ｂ）との間に存在する位相ずれ
を、チャネルビット選択作用による補正機能を介して、
前記光ディスクのデータ信号を再生出力するディスクイ
ンターフェ−ス・ブロックを備えることにより、前記位
相ずれの大きさが１周期を越えるような状態において
も、光ディスクのデータ信号を正確に再生することがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の１実施例を示すブロック図である。

【図２】本実施例におけるディスクインターフェ−ス・
ブロックの第１の実施例の構成を示すブロック図であ
る。

【図３】本実施例におけるディスクインターフェ−ス・
ブロックの第２の実施例の構成を示すブロック図であ
る。

【図４】前記ディスクインターフェ−ス・ブロックに含
まれる非同期ＦＩＦＯの構成を示すブロック図である。

【図５】前記ディスクインターフェ−ス・ブロックに含
まれる他の非同期ＦＩＦＯの構成を示すブロック図であ
る。

【図６】前記非同期ＦＩＦＯに含まれる書込みポインタ
制御回路の構成を示すブロック図である。

【図７】前記書込みポインタ制御回路の動作タイミング
図である。

【図８】前記非同期ＦＩＦＯに含まれる読出しポインタ
制御回路の構成を示すブロック図である。

【図９】前記読出しポインタ制御回路の動作タイミング
図である。

【図１０】前記ディスクインターフェ−ス・ブロックに
含まれるセレクタの１実施例の構成を示すブロック図で
ある。

【図１１】前記セレクタの動作タイミング図である。

【図１２】前記ディスクインターフェ−ス・ブロックに
含まれるセレクタ制御回路の構成を示すブロック図であ
る。

【図１３】前記セレクタ制御回路の動作タイミング図で
ある。

【図１４】従来例を示すブロック図である。

【図１５】エッジ記録再生時の動作波形図である。

【符号の説明】

１ ディスクインターフェ−ス・ブロック ２ 同期ＦＩＦＯ ３ 非同期ＦＩＦＯ ４ チャネルビット・シフトレジスタ（Ａ） ５ チャネルビット・シフトレジスタ（Ｂ） ６ セレクタ（Ａ） ７ セレクタ（Ｂ） ８ マーク検出器（Ａ） ９ マーク検出器（Ｂ） １０ セレクタ制御回路 １１ ＯＲ回路 １２ 非同期ＦＩＦＯ（Ａ） １３ 非同期ＦＩＦＯ（Ｂ） １４ エッジ検出回路 １５ スライスレベル発生回路 １６、１７、７４、７７ 位相比較回路 １８、１９、７５、７８ ＬＰＦ ２０、２１、７６ ＶＣＯ ２２、８０ 端子 ２３〜２５、３２〜３５ Ｆ／Ｆ ２６ フラグａ ２７ フラグｂ ２８ フラグｃ ２９、３０、４２〜４５、５１〜５４、５７〜５９、６
４〜６６、６９、７０ＡＮＤ回路 ３１ 書込みポインタ制御回路 ３６ 読出しポインタ制御回路 ３７、４６、５６ シフトレジスタ ３８〜４１、４７〜５０ 構成ビット ５５、６０ ＯＲ回路 ６１、６２ ＲＳ−Ｆ／Ｆ ６３ ＥＸＯＲ回路 ６７、６８ Ｄ−Ｆ／Ｆ ７１ 固定遅延回路 ７２ 可変遅延回路 ７３ 合成回路 ７９ データ弁別回路 １０１ 再生波 １０２ 前縁パルス信号／データ信号（Ａ） １０３ 後縁パルス信号／データ信号（Ｂ） １０４ 同期クロック信号（Ａ）／同期クロック信号 １０５ 同期クロック信号（Ｂ） １０６ ビット同期化データ信号（Ｂ） １０７〜１１０ 書込み信号 １１１ プリセット １１２ セレクタ制御クロック信号 １１３ マーク検出信号 １１４ パラレル・データ信号 １１５ チャネルビット・データ信号 １１６ マーク検出信号（Ａ） １１７ マーク検出信号（Ｂ） １１８ ゲート制御信号（Ａ） １１９ セレクタ制御信号（Ａ） １２０ リセット信号 １２１ ゲート制御信号（Ｂ） １２２ セレクタ制御信号（Ｂ）

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 光ディスクに記録されたビット列に光ビ
   ームを照射して得られる再生波より、各ビットごとに検
   出される前縁パルス信号および後縁パルス信号によりそ
   れぞれ形成される第１および第２のデータ信号と、前記
   第１および第２のデータ信号のそれぞれに同期して形成
   される第１および第２の同期クロック信号を介して、前
   記光ディスクに記録されているデータ信号を再生する光
   ディスクコントローラにおいて、 前記第１の同期クロック信号を入力同期クロック信号と
   して、前記第１のデータ信号を入力する第１の同期化回
   路と、 前記第２の同期クロック信号を入力同期クロック信号と
   して、前記第２のデータ信号を入力する第２の同期化回
   路と、 前記第１の同期クロック信号を入力同期クロック信号と
   して、前記第１の同期化回路より出力されるデータ信号
   を入力する第１のシフトレジスタと、 前記第１のシフトレジスタより出力されるパラレル・デ
   ータ信号より第１のフレーム同期マーク信号を検出して
   出力する第１のマーク検出器と、 前記第１の同期クロック信号を入力同期クロック信号と
   して、前記第２の同期化回路より出力されるデータ信号
   を入力する第２のシフトレジスタと、 前記第２のシフトレジスタより出力されるパラレル・デ
   ータ信号より第２のフレーム同期マーク信号を検出して
   出力する第２のマーク検出器と、 前記第１および第２のマーク検出器より出力される第１
   および第２のフレーム同期マーク信号を入力し、当該２
   つのフレーム同期マーク信号を参照して、それぞれのフ
   レーム同期マーク信号に対応する第１および第２のセレ
   クタ制御信号を出力するセレクタ制御回路と、 前記セレクタ制御回路より出力される第１のセレクタ制
   御信号により制御され、前記第１のマーク検出器より出
   力される第１のフレーム同期マーク信号を参照して、前
   記第１のシフトレジスタより出力されるパラレル・デー
   タ信号を形成する複数ビットの内より特定の１ビットを
   選択し、第１のデータ出力信号を形成して出力する第１
   のセレクタと、 前記セレクタ制御回路より出力される第２のセレクタ制
   御信号により制御され、前記第２のマーク検出器より出
   力される第２のフレーム同期マーク信号を参照して、前
   記第２のシフトレジスタより出力されるパラレル・デー
   タ信号を形成する複数ビットの内より特定の１ビットを
   選択し、第２のデータ出力信号を形成して出力する第２
   のセレクタと、 前記第１および第２のデータ出力信号の合成して出力す
   る信号合成回路と、 を備えて構成されることを特徴とする光ディスクコント
   ローラ。
2. 【請求項２】 光ディスクに記録されたビット列に光ビ
   ームを照射して得られる再生波より、各ビットごとに検
   出される前縁パルス信号および後縁パルス信号によりそ
   れぞれ形成される第１および第２のデータ信号と、前記
   第１および第２のデータ信号のそれぞれに同期して形成
   される第１および第２の同期クロック信号を介して、前
   記光ディスクに記録されているデータ信号を再生する光
   ディスクコントローラにおいて、 前記第１の同期クロック信号を入力同期クロック信号と
   して、前記第１のデータ信号を入力する第１の同期化回
   路と、 前記第２の同期クロック信号を入力同期クロック信号と
   して、前記第２のデータ信号を入力する第２の同期化回
   路と、 前記第２の同期クロック信号を入力同期クロック信号と
   して、前記第１の同期化回路より出力されるデータ信号
   を入力する第１のシフトレジスタと、 前記第１のシフトレジスタより出力されるパラレル・デ
   ータ信号より第１のフレーム同期マーク信号を検出して
   出力する第１のマーク検出器と、 前記第２の同期クロック信号を入力同期クロック信号と
   して、前記第２の同期化回路より出力されるデータ信号
   を入力する第２のシフトレジスタと、 前記第２のシフトレジスタより出力されるパラレル・デ
   ータ信号より第２のフレーム同期マーク信号を検出して
   出力する第２のマーク検出器と、 前記第１および第２のマーク検出器より出力される第１
   および第２のフレーム同期マーク信号を入力し、当該２
   つのフレーム同期マーク信号を参照して、それぞれのフ
   レーム同期マーク信号に対応する第１および第２のセレ
   クタ制御信号を出力するセレクタ制御回路と、 前記セレクタ制御回路より出力される第１のセレクタ制
   御信号により制御され、前記第１のマーク検出器より出
   力される第１のフレーム同期マーク信号を参照して、前
   記第１のシフトレジスタより出力されるパラレル・デー
   タ信号を形成する複数ビットの内より特定の１ビットを
   選択し、第１のデータ出力信号を形成して出力する第１
   のセレクタと、 前記セレクタ制御回路より出力される第２のセレクタ制
   御信号により制御され、前記第２のマーク検出器より出
   力される第２のフレーム同期マーク信号を参照して、前
   記第２のシフトレジスタより出力されるパラレル・デー
   タ信号を形成する複数ビットの内より特定の１ビットを
   選択し、第２のデータ出力信号を形成して出力する第２
   のセレクタと、 前記第１および第２のデータ出力信号の合成して出力す
   る信号合成回路と、 を備えて構成されることを特徴とする光ディスクコント
   ローラ。
3. 【請求項３】 前記第１の同期化回路が同期ＦＩＦＯに
   より構成され、前記第２の同期化回路が非同期ＦＩＦＯ
   により構成されることを特徴とする請求項１記載の光デ
   ィスクコントローラ。
4. 【請求項４】 前記第１の同期化回路が非同期ＦＩＦＯ
   により構成され、前記第２の同期化回路が同期ＦＩＦＯ
   により構成されることを特徴とする請求項２記載の光デ
   ィスクコントローラ。
5. 【請求項５】 前記第１および第２の同期化回路が、共
   に非同期ＦＩＦＯにより構成されることを特徴とする請
   求項１および２記載の光ディスクコントローラ。