JP2545461B2 - 相補形ｍｏｓ回路 - Google Patents
相補形ｍｏｓ回路Info
- Publication number
- JP2545461B2 JP2545461B2 JP1112594A JP11259489A JP2545461B2 JP 2545461 B2 JP2545461 B2 JP 2545461B2 JP 1112594 A JP1112594 A JP 1112594A JP 11259489 A JP11259489 A JP 11259489A JP 2545461 B2 JP2545461 B2 JP 2545461B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- channel mos
- mos transistor
- drains
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 複数のトライステート回路の出力をワイヤードオア接
続した相補形MOS回路に関し、 瞬時電流の発生を防止して、消費電流の低減し、電源
ラインのノイズ発生を防止する相補形MOS回路を提供す
ることを目的とし、 相補形MOS構成の第1,第２のインバータ及び第1,第２
のトランスミッションゲートよりなる第1,第２のトライ
ステート回路の出力をワイヤードオア接続した相補形MO
S回路において、 該第1,第２のインバータ夫々のＰチャンネルMOSトラ
ンジスタ及びＮチャンネルMOSトランジスタ夫々のドレ
インを該第1,第２のトライステート回路内の第1,第２の
トランスミッションゲート夫々の同一チャンネルのMOS
トランジスタのソース又はドレインと接続し、 該第1,第２のインバータのＰチャンネルMOSトランジ
スタ及びＮチャンネルMOSトランジスタ夫々のドレイン
間を開放し、 該第1,第２のトランスミッションゲート夫々は、正相
の制御信号線及びそれより遅延した逆相の制御信号線に
共通に接続して構成する。
続した相補形MOS回路に関し、 瞬時電流の発生を防止して、消費電流の低減し、電源
ラインのノイズ発生を防止する相補形MOS回路を提供す
ることを目的とし、 相補形MOS構成の第1,第２のインバータ及び第1,第２
のトランスミッションゲートよりなる第1,第２のトライ
ステート回路の出力をワイヤードオア接続した相補形MO
S回路において、 該第1,第２のインバータ夫々のＰチャンネルMOSトラ
ンジスタ及びＮチャンネルMOSトランジスタ夫々のドレ
インを該第1,第２のトライステート回路内の第1,第２の
トランスミッションゲート夫々の同一チャンネルのMOS
トランジスタのソース又はドレインと接続し、 該第1,第２のインバータのＰチャンネルMOSトランジ
スタ及びＮチャンネルMOSトランジスタ夫々のドレイン
間を開放し、 該第1,第２のトランスミッションゲート夫々は、正相
の制御信号線及びそれより遅延した逆相の制御信号線に
共通に接続して構成する。
本発明は相補形MOS回路に関し、複数のトライステー
ト回路の出力をワイヤードオア接続した相補形MOS回路
に関する。
ト回路の出力をワイヤードオア接続した相補形MOS回路
に関する。
従来より複数のトライステート回路の出力をワイヤー
ドオア接続した相補形MOS（CMOS）回路としてCMOSラッ
チ回路等が知られている。
ドオア接続した相補形MOS（CMOS）回路としてCMOSラッ
チ回路等が知られている。
第５図は従来のCMOSラッチ回路の一例の回路図を示
す。
す。
同図中、端子10に入来した信号はＰチャンネルMOSト
ランジスタQP1とＮチャンネルMOSトランジスタQN1（以
下ＰチャンネルMOSトランジスタをQP,NチャンネルMOSト
ランジスタをQNと表わす）との構成するインバータ11で
反転された後、MOSトランジスタQP5,QN5の構成するトラ
ンスミッションゲート12を通ってMOSトランジスタQP2,Q
N2の構成するインバータ13に供給され、ここで反転され
て端子14より出力される。
ランジスタQP1とＮチャンネルMOSトランジスタQN1（以
下ＰチャンネルMOSトランジスタをQP,NチャンネルMOSト
ランジスタをQNと表わす）との構成するインバータ11で
反転された後、MOSトランジスタQP5,QN5の構成するトラ
ンスミッションゲート12を通ってMOSトランジスタQP2,Q
N2の構成するインバータ13に供給され、ここで反転され
て端子14より出力される。
また、インバータ13の出力は導通抵抗の大なるMOSト
ランジスタQP3,QN3の構成するインバータ15で反転され
た後、MOSトランジスタQP6,QN6の構成するトランスミッ
ョンゲート16を通してインバータ13の入力にフィードバ
ックされ、ラッチループを構成している。
ランジスタQP3,QN3の構成するインバータ15で反転され
た後、MOSトランジスタQP6,QN6の構成するトランスミッ
ョンゲート16を通してインバータ13の入力にフィードバ
ックされ、ラッチループを構成している。
トランスミッションゲート12,16夫々のMOSトランジス
タQP5,QN6夫々には端子17よりの第６図（Ａ）に示すク
ロックφが供給され、MOSトランジスタQN5,QP6夫々には
クロックφをMOSトランジスタQP4,QN4の構成するインバ
ータ18で反転した第６図（Ｂ）に示す反転クロックが
供給されている。
タQP5,QN6夫々には端子17よりの第６図（Ａ）に示すク
ロックφが供給され、MOSトランジスタQN5,QP6夫々には
クロックφをMOSトランジスタQP4,QN4の構成するインバ
ータ18で反転した第６図（Ｂ）に示す反転クロックが
供給されている。
クロックφがＬレベルのときトランスミッションゲー
ト12が導通、トランスミッションゲート16が遮断して入
力信号INがそのまま出力信号OUTとして出力され、クロ
ックφがＨレベルのときトランスミッションゲート12が
遮断、トランスミッションゲート16が導通してインバー
タ13,16及びトランスミッションゲート16で構成される
ラッチループに保持された信号が出力信号OUTとして出
力される。第６図（Ｃ），（Ｄ）は入力信号IN,出力信
号OUT夫々を示す。
ト12が導通、トランスミッションゲート16が遮断して入
力信号INがそのまま出力信号OUTとして出力され、クロ
ックφがＨレベルのときトランスミッションゲート12が
遮断、トランスミッションゲート16が導通してインバー
タ13,16及びトランスミッションゲート16で構成される
ラッチループに保持された信号が出力信号OUTとして出
力される。第６図（Ｃ），（Ｄ）は入力信号IN,出力信
号OUT夫々を示す。
第６図（Ａ）に示すクロックφに対して反転クロック
はインバータ18動作遅延より同図（Ｂ）示す如く僅か
に遅延する。そのため、クロックφが立下がった後、反
転クロックが立上がるまでの第５図に示す期間ｔにお
いて過渡的にトランスミッションゲート12,16が共に導
通状態となる。
はインバータ18動作遅延より同図（Ｂ）示す如く僅か
に遅延する。そのため、クロックφが立下がった後、反
転クロックが立上がるまでの第５図に示す期間ｔにお
いて過渡的にトランスミッションゲート12,16が共に導
通状態となる。
ここでクロックφがＨレベルで例えば出力信号OUTが
Ｌレベルの状態のとき入力信号がＨレベルとなり、クロ
ックφがＬレベルに移行する際の期間ｔにおいて、導通
したMOSトランジスタQP3,QP6,QP5,QN1の経路で電流パス
が形成され、瞬時的に大電流が流れる。
Ｌレベルの状態のとき入力信号がＨレベルとなり、クロ
ックφがＬレベルに移行する際の期間ｔにおいて、導通
したMOSトランジスタQP3,QP6,QP5,QN1の経路で電流パス
が形成され、瞬時的に大電流が流れる。
この瞬時電流は消費電流の増大をまねくばかりでな
く、電源ラインにノイズを発生させ、装置の誤動作をま
ねく可能性があるという問題があった。
く、電源ラインにノイズを発生させ、装置の誤動作をま
ねく可能性があるという問題があった。
本発明は上記の点に鑑みなされたもので、瞬時電流の
発生を防止して、消費電流の低減し、電源ラインのノイ
ズ発生を防止する相補形MOS回路を提供することを目的
とする。
発生を防止して、消費電流の低減し、電源ラインのノイ
ズ発生を防止する相補形MOS回路を提供することを目的
とする。
本発明の相補形MOS回路は、 相補形MOS構成の第1,第２のインバータ及び第1,第２
のトランスミッションゲートよりなる第1,第２のトライ
ステート回路の出力をワイヤードオア接続した相補形MO
S回路において、 第1,第２のインバータ夫々のＰチャンネルMOSトラン
ジスタ及びＮチャンネルMOSトランジスタ夫々のドレイ
ンを第1,第２のトライステート回路内の第1,第２のトラ
ンスミッションゲート夫々の同一チャンネルのMOSトラ
ンジスタのソース又はドレインと接続し、 第1,第２のインバータのＰチャンネルMOSトランジス
タ及びＮチャンネルMOSトランジスタ夫々のドレイン間
を開放し、 第1,第２のトランスミッションゲート夫々は、正相の
制御信号線及びそれより遅延した逆相の制御信号線に共
通に接続する。
のトランスミッションゲートよりなる第1,第２のトライ
ステート回路の出力をワイヤードオア接続した相補形MO
S回路において、 第1,第２のインバータ夫々のＰチャンネルMOSトラン
ジスタ及びＮチャンネルMOSトランジスタ夫々のドレイ
ンを第1,第２のトライステート回路内の第1,第２のトラ
ンスミッションゲート夫々の同一チャンネルのMOSトラ
ンジスタのソース又はドレインと接続し、 第1,第２のインバータのＰチャンネルMOSトランジス
タ及びＮチャンネルMOSトランジスタ夫々のドレイン間
を開放し、 第1,第２のトランスミッションゲート夫々は、正相の
制御信号線及びそれより遅延した逆相の制御信号線に共
通に接続する。
本発明回路においてはインバータのＰチャンネルMOS
トランジスタ及びＮチャンネルMOSトランジスタ夫々の
ドレインが開放されているため、ワイヤードオア接続さ
れた複数のトランスミッションゲートで異なるチャンネ
ルのMOSトランジスタが同時に導通しても電流パスが形
成されず瞬時電流の発生を防止できる。
トランジスタ及びＮチャンネルMOSトランジスタ夫々の
ドレインが開放されているため、ワイヤードオア接続さ
れた複数のトランスミッションゲートで異なるチャンネ
ルのMOSトランジスタが同時に導通しても電流パスが形
成されず瞬時電流の発生を防止できる。
第１図は本発明回路の第１実施例の回路図を示す。同
図中、第５図と同一部分には同一符号を付し、その説明
を省略する。
図中、第５図と同一部分には同一符号を付し、その説明
を省略する。
第１図中、端子10入力信号INはMOSトランジスタQP1,Q
N1の構成する第１のインバータ21で反転された後MOSト
ランジスタQP5,QN5の構成する第１のトランスミッショ
ンゲート22を通してインバータ13に供給される。インバ
ータ13の出力はMOSトランジスタQP3,QN3の構成するイン
バータ25で反転された後MOSトランジスタQN6,QP6の構成
する、トランスミッションゲート22の出力とワイヤード
オア接続されたトランスミッションゲート26を通してイ
ンバータ13に供給される。
N1の構成する第１のインバータ21で反転された後MOSト
ランジスタQP5,QN5の構成する第１のトランスミッショ
ンゲート22を通してインバータ13に供給される。インバ
ータ13の出力はMOSトランジスタQP3,QN3の構成するイン
バータ25で反転された後MOSトランジスタQN6,QP6の構成
する、トランスミッションゲート22の出力とワイヤード
オア接続されたトランスミッションゲート26を通してイ
ンバータ13に供給される。
インバータ21,トランスミッションゲート22でMOSトラ
ンジスタQP1,QN1夫々のドレインは短絡されず、Ｐチャ
ンネルMOSトランジスタQP1のドレインは同じＰチャンネ
ルMOSトランジスタQP5のソース（又はドレイン）にのみ
接続され、ＮチャンネルMOSトランジスタQN1のドレイン
は同じＰチャンネルMOSトランジスタQN5のソース（又は
ドレイン）にのみ接続され、MOSトランジスタQP5,QN5の
ドレイン（又はソース）は短絡されている。
ンジスタQP1,QN1夫々のドレインは短絡されず、Ｐチャ
ンネルMOSトランジスタQP1のドレインは同じＰチャンネ
ルMOSトランジスタQP5のソース（又はドレイン）にのみ
接続され、ＮチャンネルMOSトランジスタQN1のドレイン
は同じＰチャンネルMOSトランジスタQN5のソース（又は
ドレイン）にのみ接続され、MOSトランジスタQP5,QN5の
ドレイン（又はソース）は短絡されている。
同様に第２のインバータ25,第２のトランスミッショ
ンゲート26でMOSトランジスタQP3,QN3夫々のドレインは
短絡されず、ＰチャンネルMOSトランジスタQP3のドレイ
ンは同じＰチャンネルMOSトランジスタQP6のソース（又
はドレイン）にのみ接続され、ＮチャンネルMOSトラン
ジスタQN3のドレインは同じＰチャンネルMOSトランジス
タQN6のソース（又はドレイン）にのみ接続され、MOSト
ランジスタQP6,QN6のドレイン（又はソース）は短絡さ
れている。
ンゲート26でMOSトランジスタQP3,QN3夫々のドレインは
短絡されず、ＰチャンネルMOSトランジスタQP3のドレイ
ンは同じＰチャンネルMOSトランジスタQP6のソース（又
はドレイン）にのみ接続され、ＮチャンネルMOSトラン
ジスタQN3のドレインは同じＰチャンネルMOSトランジス
タQN6のソース（又はドレイン）にのみ接続され、MOSト
ランジスタQP6,QN6のドレイン（又はソース）は短絡さ
れている。
ここでクロックφがＨレベルで例えば出力信号OUTが
Ｌレベルの状態のとき入力信号がＨレベルとなり、クロ
ックφがＬレベルに移行する際の期間ｔにおいて、MOS
トランジスタQP3,QP6,QP5,QN1夫々が導通するがMOSトラ
ンジスタQP5,QN1間が接続されていないために電流パス
が形成されず瞬時電流の発生が防止される。
Ｌレベルの状態のとき入力信号がＨレベルとなり、クロ
ックφがＬレベルに移行する際の期間ｔにおいて、MOS
トランジスタQP3,QP6,QP5,QN1夫々が導通するがMOSトラ
ンジスタQP5,QN1間が接続されていないために電流パス
が形成されず瞬時電流の発生が防止される。
また、クロックφがＨレベルで例えば出力信号OUTが
Ｈレベルの状態のとき入力信号がＬレベルとなり、クロ
ックφがＬレベルに移行する際の期間ｔにおいて、MOS
トランジスタQP1,QP5,QP6,QN3夫々が導通するがMOSトラ
ンジスタQP6,QN3間が接続されていないために電流パス
が形成されず瞬時電流の発生が防止される。
Ｈレベルの状態のとき入力信号がＬレベルとなり、クロ
ックφがＬレベルに移行する際の期間ｔにおいて、MOS
トランジスタQP1,QP5,QP6,QN3夫々が導通するがMOSトラ
ンジスタQP6,QN3間が接続されていないために電流パス
が形成されず瞬時電流の発生が防止される。
このように瞬時電流が防止されるため、消費電流が低
減し、電源ラインのノイズ発生を防止できる。
減し、電源ラインのノイズ発生を防止できる。
第１図の回路の半導体パターンレイアウトを第２図に
示す。同図中、ゲート電極30〜36をポリシリコン等で形
成後Ｐタイプ拡散層37及びＮタイプ拡散層38が形成され
ており、ゲート電極30a,31a,32a,33a,34a,35a夫々はMOS
トランジスタQP4,QP1,QP5,QP6,QP3,QP2夫々のゲートで
あり、ゲート電極30b,31b,36b,32b,34b,35b夫々はMOSト
ランジスタQN4,QN1,QN5,QN6,QN3,QN2夫々のゲートであ
る。梨地で示す電源配線40,41及び信号配線42〜47はハ
ッチングで示すコンタクト部によりゲート電極及び拡散
層と接続されている。
示す。同図中、ゲート電極30〜36をポリシリコン等で形
成後Ｐタイプ拡散層37及びＮタイプ拡散層38が形成され
ており、ゲート電極30a,31a,32a,33a,34a,35a夫々はMOS
トランジスタQP4,QP1,QP5,QP6,QP3,QP2夫々のゲートで
あり、ゲート電極30b,31b,36b,32b,34b,35b夫々はMOSト
ランジスタQN4,QN1,QN5,QN6,QN3,QN2夫々のゲートであ
る。梨地で示す電源配線40,41及び信号配線42〜47はハ
ッチングで示すコンタクト部によりゲート電極及び拡散
層と接続されている。
ここで第４図の従来回路の半導体パターンレイアウト
を第３図に示す。第３図においては、MOSトランジスタQ
P1,QN1のドレイン間を接続するために信号配線50が設け
られ、MOSトランジスタQN6,QP6のドレイン間を接続する
ために信号配線51が設けられている。
を第３図に示す。第３図においては、MOSトランジスタQ
P1,QN1のドレイン間を接続するために信号配線50が設け
られ、MOSトランジスタQN6,QP6のドレイン間を接続する
ために信号配線51が設けられている。
このように第２図に示す本発明回路では従来回路にお
ける信号配線50,51が不要であるため、パターン面積を
小さくできる。
ける信号配線50,51が不要であるため、パターン面積を
小さくできる。
第４図は本発明回路の第２実施例の回路図を示す。こ
の回路は出力選択回路である。
の回路は出力選択回路である。
同図中、端子60の入力信号IN1はMOSトランジスタQP1
1,QN11の構成するインバータ61で反転された後MOSトラ
ンジスタQP12,QN12の構成するトランスミッションゲー
ト62を通してMOSトランジスタQP15,QN15の構成するイン
バータ63に供給される。また端子64の入力信号IN2はMOS
トランジスタQP13,QN13の構成するインバータ65で反転
された後MOSトランジスタQN14,QP14の構成するトランス
ミッションゲート62の出力とワイヤードオア接続された
トランスミッションゲート66を通してインバータ63に供
給される。
1,QN11の構成するインバータ61で反転された後MOSトラ
ンジスタQP12,QN12の構成するトランスミッションゲー
ト62を通してMOSトランジスタQP15,QN15の構成するイン
バータ63に供給される。また端子64の入力信号IN2はMOS
トランジスタQP13,QN13の構成するインバータ65で反転
された後MOSトランジスタQN14,QP14の構成するトランス
ミッションゲート62の出力とワイヤードオア接続された
トランスミッションゲート66を通してインバータ63に供
給される。
トランスミッションゲート62,66夫々のMOSトランジス
タQP12,QN14夫々には端子67よりのセレクト信号Ｓが供
給され、MOSトランジスタQN12,QP16夫々にはセレクト信
号ＳをMOSトランジスタQP16,QN16の構成するインバータ
68で反転した反転セレクト信号が供給されている。
タQP12,QN14夫々には端子67よりのセレクト信号Ｓが供
給され、MOSトランジスタQN12,QP16夫々にはセレクト信
号ＳをMOSトランジスタQP16,QN16の構成するインバータ
68で反転した反転セレクト信号が供給されている。
セレクト信号ＳがＬレベルのときトランスミッション
ゲート62が導通、トランスミッションゲート66が遮断し
て入力信号IN1が選択され出力信号OUTとして端子69より
出力され、セレクト信号ＳがＨレベルのときトランスミ
ッションゲート62が遮断、トランスミッションゲート66
が導通して入力信号IN2が選択され出力信号OUTとして出
力される。
ゲート62が導通、トランスミッションゲート66が遮断し
て入力信号IN1が選択され出力信号OUTとして端子69より
出力され、セレクト信号ＳがＨレベルのときトランスミ
ッションゲート62が遮断、トランスミッションゲート66
が導通して入力信号IN2が選択され出力信号OUTとして出
力される。
ここでも、インバータ61,トランスミッションゲート6
2でMOSトランジスタQP11,QN12夫々のドレインは短絡さ
れず、ＰチャンネルMOSトランジスタQP11のドレインは
同じＰチャンネルMOSトランジスタQP12のソース（又は
ドレイン）にのみ接続され、ＮチャンネルMOSトランジ
スタQN11のドレインは同じＰチャンネルMOSトランジス
タQN12のソース（又はドレイン）にのみ接続され、MOS
トランジスタQP12,QN12のドレイン（又はソース）は短
絡されている。
2でMOSトランジスタQP11,QN12夫々のドレインは短絡さ
れず、ＰチャンネルMOSトランジスタQP11のドレインは
同じＰチャンネルMOSトランジスタQP12のソース（又は
ドレイン）にのみ接続され、ＮチャンネルMOSトランジ
スタQN11のドレインは同じＰチャンネルMOSトランジス
タQN12のソース（又はドレイン）にのみ接続され、MOS
トランジスタQP12,QN12のドレイン（又はソース）は短
絡されている。
インバータ65トランスミッションゲート66についても
まったく同様にMOSトランジスタQP13,QN13夫々のドレイ
ンは短絡されていない。
まったく同様にMOSトランジスタQP13,QN13夫々のドレイ
ンは短絡されていない。
ここでも、セレクト信号ＳがＨレベルから立下がる際
に過渡的にMOSトランジスタQP12,QP14が導通しても電流
パスが形成されず、同様にセレクト信号ＳがＬレベルか
ら立上がる際過渡的にMOSトランジスタQN12,QN14が導通
しても電流パスが形成されず瞬時電流が発生しない。
に過渡的にMOSトランジスタQP12,QP14が導通しても電流
パスが形成されず、同様にセレクト信号ＳがＬレベルか
ら立上がる際過渡的にMOSトランジスタQN12,QN14が導通
しても電流パスが形成されず瞬時電流が発生しない。
上述の如く、本発明の相補形MOS回路によれば、瞬時
電流の発生が防止され、消費電流が低減し、電源ライン
のノイズ発生を防止でき、実用上きわめて有用である。
電流の発生が防止され、消費電流が低減し、電源ライン
のノイズ発生を防止でき、実用上きわめて有用である。
第１図は本発明回路の第１実施例の回路図、 第２図は本発明回路のパターンレイアウト、 第３図は従来回路のパターンレイアウト、 第４図は本発明回路の第２実施例の回路図、 第５図は従来回路の一例の回路図、 第６図は従来回路の動作波形図である。 図において、 13,18,21,23,61,63,65,68はインバータ、 22,26,62,66はトランスミッションゲート、 QP1〜QP16はＰチャンネルMOSトランジスタ、 QN1〜QN16はＮチャンネルMOSトランジスタ を示す。
Claims (1)
- 【請求項１】相補形MOS構成の第1,第２のインバータ（2
1,25）及び第1,第２のトランスミッションゲート（22,2
6）よりなる第1,第２のトライステート回路の出力をワ
イヤードオア接続した相補形MOS回路において、 該第1,第２のインバータ（21,25）夫々のＰチャンネルM
OSトランジスタ及びＮチャンネルMOSトランジスタ夫々
のドレインを該第1,第２のトライステート回路内の第1,
第２のトランスミッションゲート（22,26）夫々の同一
チャンネルのMOSトランジスタのソース又はドレインと
接続し、 該第1,第２のインバータ（21,25）のＰチャンネルMOSト
ランジスタ及びＮチャンネルMOSトランジスタ夫々のド
レイン間を開放し、 該第1,第２のトランスミッションゲート（22,26）夫々
は、正相の制御信号線及びそれより遅延した逆相の制御
信号線に共通に接続されていることを特徴とする相補形
MOS回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1112594A JP2545461B2 (ja) | 1989-05-01 | 1989-05-01 | 相補形ｍｏｓ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1112594A JP2545461B2 (ja) | 1989-05-01 | 1989-05-01 | 相補形ｍｏｓ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02291718A JPH02291718A (ja) | 1990-12-03 |
| JP2545461B2 true JP2545461B2 (ja) | 1996-10-16 |
Family
ID=14590648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1112594A Expired - Fee Related JP2545461B2 (ja) | 1989-05-01 | 1989-05-01 | 相補形ｍｏｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545461B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7212031B2 (en) | 2004-08-16 | 2007-05-01 | Nec Electronics Corporation | Semiconductor device and manufacturing method of the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249422A (ja) * | 1991-02-06 | 1992-09-04 | Nec Ic Microcomput Syst Ltd | 入力バッファ回路 |
| JP4368722B2 (ja) * | 2004-03-31 | 2009-11-18 | Ｎｅｃエレクトロニクス株式会社 | 汎用ロジックセルを備えた半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6382126A (ja) * | 1986-09-26 | 1988-04-12 | Sharp Corp | バスレベル保持回路 |
-
1989
- 1989-05-01 JP JP1112594A patent/JP2545461B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6382126A (ja) * | 1986-09-26 | 1988-04-12 | Sharp Corp | バスレベル保持回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7212031B2 (en) | 2004-08-16 | 2007-05-01 | Nec Electronics Corporation | Semiconductor device and manufacturing method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02291718A (ja) | 1990-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002135107A (ja) | レベル変換回路および半導体集積回路 | |
| JPH073945B2 (ja) | Ｃｍｏｓ出力回路 | |
| JPH0964718A (ja) | 出力バッファ回路 | |
| JP4158787B2 (ja) | 半導体集積回路 | |
| JPH0716158B2 (ja) | 出力回路およびそれを用いた論理回路 | |
| JP2545461B2 (ja) | 相補形ｍｏｓ回路 | |
| JP2947750B2 (ja) | パルス発生回路 | |
| JPS598431A (ja) | バツフア回路 | |
| JPH06311012A (ja) | 消費電力が低減されたトランジスタ論理回路 | |
| US11811411B2 (en) | Glitch filter system | |
| US6278296B1 (en) | Dynamic logic circuit and integrated circuit device using the logic circuit | |
| US6459318B1 (en) | Programmable delay clock gaters | |
| JP2007228330A (ja) | レベルシフタ回路及びそれを具備する半導体集積回路 | |
| JP2001274672A (ja) | トライステートバッファ回路 | |
| JPH04217116A (ja) | 出力回路 | |
| JPH02254816A (ja) | 貫通電流防止型出力回路 | |
| Adireddy et al. | A High-Performance Power Efficient Hybrid 2-4 Decoder Design | |
| JPH05160707A (ja) | 出力回路 | |
| JP2551845B2 (ja) | 排他的論理和回路 | |
| TWI699972B (zh) | 用於時脈閘控之雙半鎖存器 | |
| JPH088724A (ja) | 論理回路およびそれを用いて構成された半導体集積回路装置 | |
| JP2833073B2 (ja) | 出力バッファ回路 | |
| JP2010093435A (ja) | 半導体集積回路 | |
| JP2010178038A (ja) | 半導体装置 | |
| JP2002271184A (ja) | インタフェース回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |