JPH05160707A - 出力回路 - Google Patents
出力回路Info
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- JPH05160707A JPH05160707A JP3349016A JP34901691A JPH05160707A JP H05160707 A JPH05160707 A JP H05160707A JP 3349016 A JP3349016 A JP 3349016A JP 34901691 A JP34901691 A JP 34901691A JP H05160707 A JPH05160707 A JP H05160707A
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- Japan
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Abstract
(57)【要約】
【目的】 出力回路の出力抵抗を、温度変化があって
も、所定の範囲内に入るようにする。 【構成】 出力端子Ｏutには、ブロックＫ、ブロックＡ
〜ブロックＤの出力トランジスタが並列に接続される。
ブロックＫは出力イネーブル信号ＯＥと出力信号ＯＳと
が入力される。ブロックＡ〜ブロックＤには、それぞれ
信号ＯＥ、ＯＳの外ブロックイネーブル信号ＡＥＮ〜Ｄ
ＥＮが入力される。低温では、ＡＥＮ〜ＤＥＮのすべて
が“０”である。少し温度が上がると、ＡＥＮのみが
“１”となる。もう少し温度が上がるとＡＥＮとＢＥＮ
が“１”となり、さらに上昇するとＡＥＮ〜ＣＥＮが
“１”となる。高温になるとＡＥＮ〜ＤＥＮのすべてが
“１”となる。
も、所定の範囲内に入るようにする。 【構成】 出力端子Ｏutには、ブロックＫ、ブロックＡ
〜ブロックＤの出力トランジスタが並列に接続される。
ブロックＫは出力イネーブル信号ＯＥと出力信号ＯＳと
が入力される。ブロックＡ〜ブロックＤには、それぞれ
信号ＯＥ、ＯＳの外ブロックイネーブル信号ＡＥＮ〜Ｄ
ＥＮが入力される。低温では、ＡＥＮ〜ＤＥＮのすべて
が“０”である。少し温度が上がると、ＡＥＮのみが
“１”となる。もう少し温度が上がるとＡＥＮとＢＥＮ
が“１”となり、さらに上昇するとＡＥＮ〜ＣＥＮが
“１”となる。高温になるとＡＥＮ〜ＤＥＮのすべてが
“１”となる。
Description
【０００１】
【産業上の利用分野】本発明は、出力回路に関し、特に
集積回路内で生成された出力信号を電界効果トランジス
タを介して出力端子に出力する出力回路に関する。
集積回路内で生成された出力信号を電界効果トランジス
タを介して出力端子に出力する出力回路に関する。
【０００２】
【従来の技術】近年、デバイス技術の進歩により、マイ
クロプロセッサ、メモリ等のデバイスにおいては、その
内部動作が極めて高速化されており、これらデバイスを
組み込んだ装置自体も、高速動作を行わせるべく設計・
製造がなされるようになってきている。
クロプロセッサ、メモリ等のデバイスにおいては、その
内部動作が極めて高速化されており、これらデバイスを
組み込んだ装置自体も、高速動作を行わせるべく設計・
製造がなされるようになってきている。
【０００３】このようにデバイスが高速動作を行うよう
になってくると、デバイス間のデータ等の信号の転送経
路が伝送線路としての性質を示すようになり、そのため
インピーダンスのマッチングをとらないと反射の影響を
受けて、ノイズマージンが減少し、転送スピードがデバ
イスの動作速度に追従できないことになる。そこで、各
出力端子の出力抵抗を伝送線路のインピーダンスに合わ
せることが必要となってきている。
になってくると、デバイス間のデータ等の信号の転送経
路が伝送線路としての性質を示すようになり、そのため
インピーダンスのマッチングをとらないと反射の影響を
受けて、ノイズマージンが減少し、転送スピードがデバ
イスの動作速度に追従できないことになる。そこで、各
出力端子の出力抵抗を伝送線路のインピーダンスに合わ
せることが必要となってきている。
【０００４】この種従来の出力回路は、図７に示される
ように、出力イネーブル信号ＯＥと出力信号ＯＳとを２
入力ＮＡＮＤゲートＮＤに入力し、その出力信号をｐチ
ャネル電界効果トランジスタＱｐのゲートに入力し、出
力イネーブル信号ＯＥのインバータＩＶによる逆相信号
と出力信号ＯＳとを２入力ＮＯＲゲートＮＲに入力し、
その出力信号をｎチャネル電界効果トランジスタＱｎの
ゲートに入力し、ＱｐとＱｎとにより出力用ＣＭＯＳ回
路を構成するものであった。
ように、出力イネーブル信号ＯＥと出力信号ＯＳとを２
入力ＮＡＮＤゲートＮＤに入力し、その出力信号をｐチ
ャネル電界効果トランジスタＱｐのゲートに入力し、出
力イネーブル信号ＯＥのインバータＩＶによる逆相信号
と出力信号ＯＳとを２入力ＮＯＲゲートＮＲに入力し、
その出力信号をｎチャネル電界効果トランジスタＱｎの
ゲートに入力し、ＱｐとＱｎとにより出力用ＣＭＯＳ回
路を構成するものであった。
【０００５】
【発明が解決しようとする課題】上述した従来の出力回
路では、ＣＭＯＳ回路を構成するトランジスタのＯＮ抵
抗に温度依存性があるため、その出力抵抗が温度により
大きく変化する。図８はｎチャネルトランジスタのＯＮ
抵抗ＲONの温度依存性を示すグラフであるが、ｐチャネ
ルトランジスタについても同様の変化があらわれる。
路では、ＣＭＯＳ回路を構成するトランジスタのＯＮ抵
抗に温度依存性があるため、その出力抵抗が温度により
大きく変化する。図８はｎチャネルトランジスタのＯＮ
抵抗ＲONの温度依存性を示すグラフであるが、ｐチャネ
ルトランジスタについても同様の変化があらわれる。
【０００６】従って、たとえ室温において出力回路と伝
送線路とのインピーダンスがマッチングしていたとして
も、温度が変化した場合にはインピーダンスのミスマッ
チングが引き起こされ、ノイズが誘発され動作の高速化
が妨げられることになる。
送線路とのインピーダンスがマッチングしていたとして
も、温度が変化した場合にはインピーダンスのミスマッ
チングが引き起こされ、ノイズが誘発され動作の高速化
が妨げられることになる。
【０００７】
【課題を解決するための手段】本発明の出力回路では、
ドレインが出力端子に接続された出力電界効果トランジ
スタが、複数個の並列接続された電界効果トランジスタ
から構成され、温度に応じて活性化される電界効果トラ
ンジスタが切り替えられることにより、温度上昇につれ
て前記出力電界効果トランジスタの実効的チャネル幅が
増大せしめられる。
ドレインが出力端子に接続された出力電界効果トランジ
スタが、複数個の並列接続された電界効果トランジスタ
から構成され、温度に応じて活性化される電界効果トラ
ンジスタが切り替えられることにより、温度上昇につれ
て前記出力電界効果トランジスタの実効的チャネル幅が
増大せしめられる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す回路
図である。同図に示されるように、本実施例は出力端子
Ｏutに対して並列に接続されたブロックＫ、ブロックＡ
乃至ブロックＤよりなる出力回路ブロック群と、ブロッ
クＡ〜ブロックＤの動作を制御する制御回路１０により
構成されている。
て説明する。図１は、本発明の第１の実施例を示す回路
図である。同図に示されるように、本実施例は出力端子
Ｏutに対して並列に接続されたブロックＫ、ブロックＡ
乃至ブロックＤよりなる出力回路ブロック群と、ブロッ
クＡ〜ブロックＤの動作を制御する制御回路１０により
構成されている。
【０００９】ブロックＫは、ｐチャネル電界効果トラン
ジスタＱｐ１とｎチャネル電界効果トランジスタＱｎ１
とから構成される出力用ＣＭＯＳ回路と、出力イネーブ
ル信号ＯＥと出力信号とが入力され、出力端子がＱｐ１
のゲートに接続された２入力ＮＡＮＤゲートＮＤと、Ｏ
Ｅが入力されるインバータＩＶと、出力信号ＯＳとイン
バータＩＶの出力信号とが入力され、出力端子がＱｎ１
のゲートに接続された２入力ＮＯＲゲートＮＲとから構
成されている。
ジスタＱｐ１とｎチャネル電界効果トランジスタＱｎ１
とから構成される出力用ＣＭＯＳ回路と、出力イネーブ
ル信号ＯＥと出力信号とが入力され、出力端子がＱｐ１
のゲートに接続された２入力ＮＡＮＤゲートＮＤと、Ｏ
Ｅが入力されるインバータＩＶと、出力信号ＯＳとイン
バータＩＶの出力信号とが入力され、出力端子がＱｎ１
のゲートに接続された２入力ＮＯＲゲートＮＲとから構
成されている。
【００１０】ブロックＡは、ｐチャネル電界効果トラン
ジスタＱｐ２とｎチャネル電界効果トランジスタＱｎ２
とから構成される出力用ＣＭＯＳ回路と、出力イネーブ
ル信号ＯＥ、出力信号ＯＳおよび制御回路１０から出力
されるブロックＡイネーブル信号ＡＥＮが入力され、出
力端子がＱｐ２のゲートに接続された３入力ＮＡＮＤゲ
ートＮＤ１と、ＯＥとＡＥＮがそれぞれ入力されるイン
バータＩＶ１、ＩＶ２と、出力信号ＯＳとインバータＩ
Ｖ１、ＩＶ２の出力信号が入力され、出力端子がＱｎ２
のゲートに接続された３入力ＮＯＲゲートＮＲ１とによ
り構成されている。
ジスタＱｐ２とｎチャネル電界効果トランジスタＱｎ２
とから構成される出力用ＣＭＯＳ回路と、出力イネーブ
ル信号ＯＥ、出力信号ＯＳおよび制御回路１０から出力
されるブロックＡイネーブル信号ＡＥＮが入力され、出
力端子がＱｐ２のゲートに接続された３入力ＮＡＮＤゲ
ートＮＤ１と、ＯＥとＡＥＮがそれぞれ入力されるイン
バータＩＶ１、ＩＶ２と、出力信号ＯＳとインバータＩ
Ｖ１、ＩＶ２の出力信号が入力され、出力端子がＱｎ２
のゲートに接続された３入力ＮＯＲゲートＮＲ１とによ
り構成されている。
【００１１】ブロックＢ、ブロックＣおよびブロックＤ
は、それぞれブロックＡと同様の構成を有するが、それ
ぞれのブロックにはブロックＡイネーブル信号ＡＥＮに
替え、ブロックＢイネーブル信号ＢＥＮ、ブロックＣイ
ネーブルＣＥＮ、ブロックＤイネーブル信号ＤＥＮが入
力されている。各ブロックの出力端子は出力端子Ｏutに
共通に接続されている。
は、それぞれブロックＡと同様の構成を有するが、それ
ぞれのブロックにはブロックＡイネーブル信号ＡＥＮに
替え、ブロックＢイネーブル信号ＢＥＮ、ブロックＣイ
ネーブルＣＥＮ、ブロックＤイネーブル信号ＤＥＮが入
力されている。各ブロックの出力端子は出力端子Ｏutに
共通に接続されている。
【００１２】図２は制御回路１０の具体的構成を示すブ
ロック図である。同図に示されるように、制御回路１０
は、外部からのクロック信号ＣP が入力されるカウンタ
１１と、リングオシレータ１２と、リングオシレータの
出力信号が入力されるカウンタ１３と、カウンタ１１と
カウンタ１３との出力信号が入力され両カウンタのカウ
ント値の差を検出する比較器１４と、比較器１４の出力
値からイネーブル信号ＡＥＮ、ＢＥＮ、ＣＥＮおよびＤ
ＥＮを生成する選択信号制御回路１５とから構成され
る。
ロック図である。同図に示されるように、制御回路１０
は、外部からのクロック信号ＣP が入力されるカウンタ
１１と、リングオシレータ１２と、リングオシレータの
出力信号が入力されるカウンタ１３と、カウンタ１１と
カウンタ１３との出力信号が入力され両カウンタのカウ
ント値の差を検出する比較器１４と、比較器１４の出力
値からイネーブル信号ＡＥＮ、ＢＥＮ、ＣＥＮおよびＤ
ＥＮを生成する選択信号制御回路１５とから構成され
る。
【００１３】次に、本実施例回路の動作について説明す
る。図２に示したリングオシレータ１２の発振周波数
（自励発振周波数）は、通常図３においてａで示すよう
な温度特性をもっている。温度が高くなるとリングオシ
レータに使用している電界効果トランジスタの相互コン
ダクタンスが低下するため発振周波数が低くなるのであ
る。これに対して、クロック信号ＣP は通常は外部で水
晶発振子を用いて作成されるものであるため、図３にお
いてｂで示すように温度依存性は少ない。
る。図２に示したリングオシレータ１２の発振周波数
（自励発振周波数）は、通常図３においてａで示すよう
な温度特性をもっている。温度が高くなるとリングオシ
レータに使用している電界効果トランジスタの相互コン
ダクタンスが低下するため発振周波数が低くなるのであ
る。これに対して、クロック信号ＣP は通常は外部で水
晶発振子を用いて作成されるものであるため、図３にお
いてｂで示すように温度依存性は少ない。
【００１４】而して、この自励発振周波数と第８図に示
した出力回路出力抵抗の温度依存性はほぼ反比例関係に
ある。従って、出力抵抗の変化を、自励発振周波数とク
ロック信号ＣP との周波数の差として検出することがで
きる。
した出力回路出力抵抗の温度依存性はほぼ反比例関係に
ある。従って、出力抵抗の変化を、自励発振周波数とク
ロック信号ＣP との周波数の差として検出することがで
きる。
【００１５】図２の回路では、比較器１４によりクロッ
ク信号ＣP の周波数と自励発振周波数とを比較している
ので、比較器１４により出力抵抗の変化が検出できる。
尚、図２の回路では、この比較を所定の期間毎に行える
ようにするために、カウンタ１１、１３には、これらを
定期的にリセットするリセット信号ＲＳが入力されてい
る。
ク信号ＣP の周波数と自励発振周波数とを比較している
ので、比較器１４により出力抵抗の変化が検出できる。
尚、図２の回路では、この比較を所定の期間毎に行える
ようにするために、カウンタ１１、１３には、これらを
定期的にリセットするリセット信号ＲＳが入力されてい
る。
【００１６】選択信号制御回路１５では、この比較器１
４の出力信号に基づいて、ブロックＡ、ブロックＢ、ブ
ロックＣおよびブロックＤに対するイネーブル信号ＡＥ
Ｎ、ＢＥＮ、ＣＥＮおよびＤＥＮを生成している。この
制御回路１５は、低温になって発振周波数が最も高い方
へずれた場合には４つの信号とも“０”として、ブロッ
クＡ、Ｂ、Ｃ、Ｄをいずれも非有効とする。逆に、高温
になり、発振周波数が最も低い方へずれた場合には４つ
の信号をともに“１”としてブロックＡ、Ｂ、Ｃ、Ｄの
４つの回路をいずれも有効とする。その中間の温度範囲
では、ＡＥＮのみが“１”に、ＡＥＮおよびＢＥＮが
“１”に、あるいはＡＥＮ、ＢＥＮおよびＣＥＮが
“１”になるようにプログラムされる。
４の出力信号に基づいて、ブロックＡ、ブロックＢ、ブ
ロックＣおよびブロックＤに対するイネーブル信号ＡＥ
Ｎ、ＢＥＮ、ＣＥＮおよびＤＥＮを生成している。この
制御回路１５は、低温になって発振周波数が最も高い方
へずれた場合には４つの信号とも“０”として、ブロッ
クＡ、Ｂ、Ｃ、Ｄをいずれも非有効とする。逆に、高温
になり、発振周波数が最も低い方へずれた場合には４つ
の信号をともに“１”としてブロックＡ、Ｂ、Ｃ、Ｄの
４つの回路をいずれも有効とする。その中間の温度範囲
では、ＡＥＮのみが“１”に、ＡＥＮおよびＢＥＮが
“１”に、あるいはＡＥＮ、ＢＥＮおよびＣＥＮが
“１”になるようにプログラムされる。
【００１７】制御回路１０によりブロックＡ〜ブロック
Ｄを上記のように制御することにより、出力回路の出力
抵抗値の設定値からのずれを、図４に示すように、所定
の範囲内に収まるようにすることができる。
Ｄを上記のように制御することにより、出力回路の出力
抵抗値の設定値からのずれを、図４に示すように、所定
の範囲内に収まるようにすることができる。
【００１８】なお、上記実施例において、制御回路１０
によって制御される出力回路ブロックの数は４であった
がこの値は適宜変更することができる。また、各ブロッ
クのＣＭＯＳ回路の出力抵抗を各ブロック毎に変えるこ
ともできる。
によって制御される出力回路ブロックの数は４であった
がこの値は適宜変更することができる。また、各ブロッ
クのＣＭＯＳ回路の出力抵抗を各ブロック毎に変えるこ
ともできる。
【００１９】図５は、本発明の第２の実施例を示す回路
図である。本実施例回路は、オープンドレイン構成にな
されてものであって、出力端子Ｏutに対して並列に接続
されたブロックＫ、ブロックＡ乃至ブロックＤと、ブロ
ックＡ乃至ブロックＤにディスエーブル信号ＡＤＳ〜Ｄ
ＤＳを出力する制御回路２０とから構成される。
図である。本実施例回路は、オープンドレイン構成にな
されてものであって、出力端子Ｏutに対して並列に接続
されたブロックＫ、ブロックＡ乃至ブロックＤと、ブロ
ックＡ乃至ブロックＤにディスエーブル信号ＡＤＳ〜Ｄ
ＤＳを出力する制御回路２０とから構成される。
【００２０】ブロックＫは、出力ディスエーブル信号Ｏ
Ｄと出力信号ＯＳとが入力される２入力ＮＯＲゲートＮ
Ｒと、ＮＲの出力信号が入力されるＱｎ１とから構成さ
れている。
Ｄと出力信号ＯＳとが入力される２入力ＮＯＲゲートＮ
Ｒと、ＮＲの出力信号が入力されるＱｎ１とから構成さ
れている。
【００２１】ブロックＡは、出力ディスエーブル信号Ｏ
Ｄ、出力信号ＯＳおよびブロックＡディスエーブル信号
ＡＤＳが入力される３入力ＮＯＲゲートＮＲ１と、この
ＮＲ１の出力信号が入力されるＱｎ２とから構成されて
いる。ブロックＢ、ブロックＣおよびブロックＤはブロ
ックＡと同様の構成を有するが、それぞれのブロックに
はブロックＡディスエーブル信号ＡＤＳに替え、ブロッ
クＢディスエーブル信号ＢＤＳ、ブロックＣディスエー
ブル信号ＣＤＳ、ブロックＤディスエーブル信号ＤＤＳ
が入力される。
Ｄ、出力信号ＯＳおよびブロックＡディスエーブル信号
ＡＤＳが入力される３入力ＮＯＲゲートＮＲ１と、この
ＮＲ１の出力信号が入力されるＱｎ２とから構成されて
いる。ブロックＢ、ブロックＣおよびブロックＤはブロ
ックＡと同様の構成を有するが、それぞれのブロックに
はブロックＡディスエーブル信号ＡＤＳに替え、ブロッ
クＢディスエーブル信号ＢＤＳ、ブロックＣディスエー
ブル信号ＣＤＳ、ブロックＤディスエーブル信号ＤＤＳ
が入力される。
【００２２】制御回路２０は、クロック信号ＣP および
リセット信号ＲＳが入力される、ほぼ図１の制御回路１
０と同様の構成を有する回路であるが、制御回路１０か
ら出力されていたイネーブル信号ＡＥＮ〜ＤＥＮは、制
御回路２０ではそれぞれ反転信号となされディスエーブ
ル信号ＡＤＳ〜ＤＤＳとして出力される。
リセット信号ＲＳが入力される、ほぼ図１の制御回路１
０と同様の構成を有する回路であるが、制御回路１０か
ら出力されていたイネーブル信号ＡＥＮ〜ＤＥＮは、制
御回路２０ではそれぞれ反転信号となされディスエーブ
ル信号ＡＤＳ〜ＤＤＳとして出力される。
【００２３】図６は、本発明の第３の実施例を示す回路
図である。本実施例回路は、同様の回路構成を有するブ
ロックＵ乃至ブロックＹと、制御回路３０とによって構
成されている。各ブロックＵ〜Ｙには、出力イネーブル
信号ＯＥ、出力信号ＯＳの外にブロックイネーブル信号
ＵＥＮ〜ＹＥＮが入力される。
図である。本実施例回路は、同様の回路構成を有するブ
ロックＵ乃至ブロックＹと、制御回路３０とによって構
成されている。各ブロックＵ〜Ｙには、出力イネーブル
信号ＯＥ、出力信号ＯＳの外にブロックイネーブル信号
ＵＥＮ〜ＹＥＮが入力される。
【００２４】本実施例では、低温ではイネーブルＵＥＮ
のみが“１”、また最高の温度範囲ではイネーブル信号
ＹＥＮのみが“１”となされる。中間の温度領域では、
イネーブル信号ＶＥＮ〜ＸＥＮの中のいずれか１つが
“１”となされる。そして、ブロックＵの出力トランジ
スタＱｐ３、Ｑｎ３のゲート幅よりもブロックＶの出力
トランジスタＱｐ４、Ｑｎ４のゲート幅の方が広くなさ
れ、以下ブロックＷ、Ｘ、Ｙと進むにつれそれぞれのブ
ロックの出力トランジスタのゲート幅は次第に広くなさ
れている。
のみが“１”、また最高の温度範囲ではイネーブル信号
ＹＥＮのみが“１”となされる。中間の温度領域では、
イネーブル信号ＶＥＮ〜ＸＥＮの中のいずれか１つが
“１”となされる。そして、ブロックＵの出力トランジ
スタＱｐ３、Ｑｎ３のゲート幅よりもブロックＶの出力
トランジスタＱｐ４、Ｑｎ４のゲート幅の方が広くなさ
れ、以下ブロックＷ、Ｘ、Ｙと進むにつれそれぞれのブ
ロックの出力トランジスタのゲート幅は次第に広くなさ
れている。
【００２５】以上の実施例では、出力トランジスタの抵
抗値をクロック信号の周波数とリングオシレータの発振
周波数とを比較することによって求めていたが、必ずし
もこの構成をとる必要はなく、例えば拡散抵抗の抵抗値
の変化により温度変化を求め、これを利用して出力抵抗
の変化を求めるようにしてもよい。
抗値をクロック信号の周波数とリングオシレータの発振
周波数とを比較することによって求めていたが、必ずし
もこの構成をとる必要はなく、例えば拡散抵抗の抵抗値
の変化により温度変化を求め、これを利用して出力抵抗
の変化を求めるようにしてもよい。
【００２６】
【発明の効果】以上説明したように、本発明による出力
回路は、出力トランジスタを複数個並列に接続してお
き、温度に応じて活性化されるトランジスタを切り替
え、出力トランジスタの実効的ゲート幅を変更できるよ
うにしたものであるので、本発明によれば、温度変化が
あっても出力回路の抵抗値を所定の範囲内に収めること
ができる。従って、本発明によれば、温度変化による伝
送線路のインピーダンスミスマッチングを防止して、高
速なデータ転送回路を実現することができる。
回路は、出力トランジスタを複数個並列に接続してお
き、温度に応じて活性化されるトランジスタを切り替
え、出力トランジスタの実効的ゲート幅を変更できるよ
うにしたものであるので、本発明によれば、温度変化が
あっても出力回路の抵抗値を所定の範囲内に収めること
ができる。従って、本発明によれば、温度変化による伝
送線路のインピーダンスミスマッチングを防止して、高
速なデータ転送回路を実現することができる。
【図１】 本発明の第１の実施例の回路図。
【図２】 本発明の第１の実施例の中の制御回路の構成
を示すブロック図。
を示すブロック図。
【図３】 リングオシレータの発振周波数の温度依存性
を示すグラフ。
を示すグラフ。
【図４】 本発明の第１の実施例の出力端子側からみた
出力抵抗（ｎチャネル電界効果トランジスタの）の温度
依存性を示すグラフ。
出力抵抗（ｎチャネル電界効果トランジスタの）の温度
依存性を示すグラフ。
【図５】 本発明の第２の実施例の回路図。
【図６】 本発明の第３の実施例の回路図。
【図７】 従来例の回路図。
【図８】 従来例の出力抵抗（ｎチャネル電界効果トラ
ンジスタの）の温度依存性を示すグラフ。
ンジスタの）の温度依存性を示すグラフ。
１０、２０、３０…制御回路、 １１、１３…カウン
タ、 １２…リングオシレータ、 １４…比較器、
１５…選択信号制御回路、 ＩＶ、ＩＶ１、ＩＶ
２…インバータ、 ＮＤ…２入力ＮＡＮＤゲート、
ＮＤ１…３入力ＮＡＮＤゲート、 ＮＲ…２入力Ｎ
ＯＲゲート、 ＮＲ１…３入力ＮＯＲゲート、
Ｑｐ、Ｑｐ１〜Ｑｐ４…ｐチャネル電界効果トランジス
タ、Ｑｎ、Ｑｎ１〜Ｑｎ４…ｎチャネル電界効果トラン
ジスタ、 Ｏut…出力端子、 ＯＥ…出力イネー
ブル信号、 ＯＳ…出力信号、 ＣP …クロック信
号、 ＲＳ…リセット信号。
タ、 １２…リングオシレータ、 １４…比較器、
１５…選択信号制御回路、 ＩＶ、ＩＶ１、ＩＶ
２…インバータ、 ＮＤ…２入力ＮＡＮＤゲート、
ＮＤ１…３入力ＮＡＮＤゲート、 ＮＲ…２入力Ｎ
ＯＲゲート、 ＮＲ１…３入力ＮＯＲゲート、
Ｑｐ、Ｑｐ１〜Ｑｐ４…ｐチャネル電界効果トランジス
タ、Ｑｎ、Ｑｎ１〜Ｑｎ４…ｎチャネル電界効果トラン
ジスタ、 Ｏut…出力端子、 ＯＥ…出力イネー
ブル信号、 ＯＳ…出力信号、 ＣP …クロック信
号、 ＲＳ…リセット信号。
Claims (1)
- 【請求項１】 出力信号と出力制御信号とが入力され、
出力電界効果トランジスタを介して出力信号が出力され
る出力回路において、 出力電界効果トランジスタは、複数の並列接続された電
界効果トランジスタから構成され、温度に応じて活性化
される電界効果トランジスタが切り替えられることによ
り、温度上昇につれて前記出力電界効果トランジスタの
実効的チャネル幅が増大せしめられることを特徴とする
出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3349016A JPH05160707A (ja) | 1991-12-06 | 1991-12-06 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3349016A JPH05160707A (ja) | 1991-12-06 | 1991-12-06 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160707A true JPH05160707A (ja) | 1993-06-25 |
Family
ID=18400922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3349016A Pending JPH05160707A (ja) | 1991-12-06 | 1991-12-06 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160707A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10308096A (ja) * | 1997-04-30 | 1998-11-17 | Samsung Electron Co Ltd | 動作周期適応型のデータ出力バッファ |
| US6597229B1 (en) | 1999-08-16 | 2003-07-22 | Nec Electronics Corporation | Interface circuit and, electronic device and communication system provided with same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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