JP2542582B2 - インダクタンス負荷駆動回路 - Google Patents
インダクタンス負荷駆動回路Info
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- JP2542582B2 JP2542582B2 JP61172190A JP17219086A JP2542582B2 JP 2542582 B2 JP2542582 B2 JP 2542582B2 JP 61172190 A JP61172190 A JP 61172190A JP 17219086 A JP17219086 A JP 17219086A JP 2542582 B2 JP2542582 B2 JP 2542582B2
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- Japan
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- collector
- base
- output terminal
- emitter
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は駆動回路に関し、特にインダクタンス負荷を
高速駆動した場合の誤動作防止及び出力トランジスタの
破壊防止を達成する駆動回路に関する。
高速駆動した場合の誤動作防止及び出力トランジスタの
破壊防止を達成する駆動回路に関する。
一般に、インダクタンス負荷駆動回路は自動車電装の
分野でエンジンコントロールシステムおよびトランスミ
ッション制御システム等においてソレノイドを駆動する
為の回路であり、入力信号により出力トランジスタをス
イッチングさせ、ソレノイドコイルに電流を流す又は電
流を切ることにより、リレー等のインダクタンス負荷を
接断しエンジン及びトランスミッションの制御を行な
う。
分野でエンジンコントロールシステムおよびトランスミ
ッション制御システム等においてソレノイドを駆動する
為の回路であり、入力信号により出力トランジスタをス
イッチングさせ、ソレノイドコイルに電流を流す又は電
流を切ることにより、リレー等のインダクタンス負荷を
接断しエンジン及びトランスミッションの制御を行な
う。
第２図は従来の駆動回路の例である。このインダクタ
ンス負荷駆動回路において、ドライブ素子２の出力がNP
NトランジスタQ2のベースに接続され、ドライブ素子２
の出力と出力端子４の間に抵抗R1,R2を接続し、エミッ
タを出力端子４にコレクタをNPNトランジスタQ2のベー
スに接続しベースを抵抗R1,R2の交点に接続したNPNトラ
ンジスタQ1を有し、NPNトランジスタQ2のエミッタが出
力端子４にNPNトランジスタQ2のコレクタが電源３に接
続されている。
ンス負荷駆動回路において、ドライブ素子２の出力がNP
NトランジスタQ2のベースに接続され、ドライブ素子２
の出力と出力端子４の間に抵抗R1,R2を接続し、エミッ
タを出力端子４にコレクタをNPNトランジスタQ2のベー
スに接続しベースを抵抗R1,R2の交点に接続したNPNトラ
ンジスタQ1を有し、NPNトランジスタQ2のエミッタが出
力端子４にNPNトランジスタQ2のコレクタが電源３に接
続されている。
この駆動回路は入力端子１に印加される信号により出
力トランジスタQ2がドライブされてインダクタンス負荷
５を駆動又は遮断する。なお、抵抗R1,R2およびトラン
ジスタQ1から成る電流制限回路は、出力端子４が接地さ
れた場合、出力端子電流IOの増加によりトランジスタQ2
のベース・エミッタ間順方向電圧降下VBEが広がりトラ
ンジスタQ1のベース電位VBIが大きくなりトランジスタQ
1が導通しトランジスタQ2のドライブ電流の一部をバイ
パスし、出力端子電流IOの極端な増加を抑える作用をす
る。
力トランジスタQ2がドライブされてインダクタンス負荷
５を駆動又は遮断する。なお、抵抗R1,R2およびトラン
ジスタQ1から成る電流制限回路は、出力端子４が接地さ
れた場合、出力端子電流IOの増加によりトランジスタQ2
のベース・エミッタ間順方向電圧降下VBEが広がりトラ
ンジスタQ1のベース電位VBIが大きくなりトランジスタQ
1が導通しトランジスタQ2のドライブ電流の一部をバイ
パスし、出力端子電流IOの極端な増加を抑える作用をす
る。
前述した従来の駆動回路においては、高速のパルスで
駆動した場合、次の様な問題が生じる。つまり、第２図
において第３図の様な入力信号VINを印加した場合、時
刻t1において出力トランジスタQ2が非導通となり、イン
ダクタンス負荷５に流れる電流IOが遮断されると、イン
ダクタンス負荷５の逆起電力により電流IO′がクランプ
用ダイオード６を通して流れる為、出力端子電圧VOはダ
イオード６の順方向電圧降下VF6でクランプされ、地気
に対してVF6だけ低い電圧となる。ここで、ダイオード
６を流れる電流IO′とダイオード６の動作抵抗などの抵
抗成分により順方向電圧降下VF6の絶対値が大きくな
り、VF6がトランジスタQ2のベース・エミッタ間順方向
電圧降下VBE2ケ分、つまりVF6＜−1.4Vとなると、トラ
ンジスタQ2のベース電位VB2は、VBE＝0.7Vとすると、V
B2＝−1.4V＋0.7V＝−0.7Vとなる為、Ｎ形半導体である
トランジスタQ1のコレクタ電位が半導体集積回路の基板
（この場合はＰ形半導体）の電位より下がることにな
り、寄生NPNトランジスタQNが形成される。たとえば、
第３図の様に入力信号VINの周波数を5kHz,デューティ50
％とした場合、出力トランジスタQ2が非導通である期間
t1〜t2は100μｓと短い為、インダクタンス負荷５の逆
起電力は充分に放電しない。したがって、出力端子電圧
VOは−0.7Vのままとなり、寄生トランジスタQNは導通し
続け、電流INでトランジスタQ2をドライブする。
駆動した場合、次の様な問題が生じる。つまり、第２図
において第３図の様な入力信号VINを印加した場合、時
刻t1において出力トランジスタQ2が非導通となり、イン
ダクタンス負荷５に流れる電流IOが遮断されると、イン
ダクタンス負荷５の逆起電力により電流IO′がクランプ
用ダイオード６を通して流れる為、出力端子電圧VOはダ
イオード６の順方向電圧降下VF6でクランプされ、地気
に対してVF6だけ低い電圧となる。ここで、ダイオード
６を流れる電流IO′とダイオード６の動作抵抗などの抵
抗成分により順方向電圧降下VF6の絶対値が大きくな
り、VF6がトランジスタQ2のベース・エミッタ間順方向
電圧降下VBE2ケ分、つまりVF6＜−1.4Vとなると、トラ
ンジスタQ2のベース電位VB2は、VBE＝0.7Vとすると、V
B2＝−1.4V＋0.7V＝−0.7Vとなる為、Ｎ形半導体である
トランジスタQ1のコレクタ電位が半導体集積回路の基板
（この場合はＰ形半導体）の電位より下がることにな
り、寄生NPNトランジスタQNが形成される。たとえば、
第３図の様に入力信号VINの周波数を5kHz,デューティ50
％とした場合、出力トランジスタQ2が非導通である期間
t1〜t2は100μｓと短い為、インダクタンス負荷５の逆
起電力は充分に放電しない。したがって、出力端子電圧
VOは−0.7Vのままとなり、寄生トランジスタQNは導通し
続け、電流INでトランジスタQ2をドライブする。
これにより、入力信号VINがロウレベルからハイレベ
ルに変化してもトランジスタQ2は非導通にならない為、
出力端子電流IOは零とならず、電流ΔIO（ΔIO＝IN×h
FEQ2;hFEはトランジスタQ2の直流電流増幅率）が流れて
しまい、インダクタンス負荷５を駆動した場合、入力信
号VINがロウレベルからハイレベルに変化してもこの負
荷５の状態が変化しないことがある。また、この時電源
３の電圧VCCが高くなると、出力トランジスタQ2が破壊
する可能性がある。つまり、第３図の時刻t0〜t1の間に
おいては、トランジスタQ2のコレクタ・エミッタ間電圧
VCEは、トランジスタQ2が飽和状態となる為VCE≒1.2Vで
あり、出力端子電流IO＝3AとしてもトランジスタQ2の消
費電力はPD＝1.2V×3A＝3.6Wであるが、時刻t1〜t2の間
においては、電源電圧VCC＝30V、電流ΔIO＝0.5Aとする
と、出力端子電圧VO＝−1.4Vの為VCE＝VCC−VO＝30V−
（−1.4V）＝31.4Vとなり、PD＝31.4V×0.5A＝15.7Wと
なる。したがって、過電力となりトランジスタQ2の安全
動作領域（SOA）を越えるためトランジスタQ2の破壊を
招く。
ルに変化してもトランジスタQ2は非導通にならない為、
出力端子電流IOは零とならず、電流ΔIO（ΔIO＝IN×h
FEQ2;hFEはトランジスタQ2の直流電流増幅率）が流れて
しまい、インダクタンス負荷５を駆動した場合、入力信
号VINがロウレベルからハイレベルに変化してもこの負
荷５の状態が変化しないことがある。また、この時電源
３の電圧VCCが高くなると、出力トランジスタQ2が破壊
する可能性がある。つまり、第３図の時刻t0〜t1の間に
おいては、トランジスタQ2のコレクタ・エミッタ間電圧
VCEは、トランジスタQ2が飽和状態となる為VCE≒1.2Vで
あり、出力端子電流IO＝3AとしてもトランジスタQ2の消
費電力はPD＝1.2V×3A＝3.6Wであるが、時刻t1〜t2の間
においては、電源電圧VCC＝30V、電流ΔIO＝0.5Aとする
と、出力端子電圧VO＝−1.4Vの為VCE＝VCC−VO＝30V−
（−1.4V）＝31.4Vとなり、PD＝31.4V×0.5A＝15.7Wと
なる。したがって、過電力となりトランジスタQ2の安全
動作領域（SOA）を越えるためトランジスタQ2の破壊を
招く。
本発明のインダクタンス負荷駆動回路は、ベースに入
力信号が供給されコレクタが第１の電源端子に接続され
エミッタが出力端子に接続された第１のトランジスタ
と、上記出力端子と第２の電源端子との間に接続された
インダクタンス負荷と、上記出力端子と第２の電源端子
との間に接続されたダイオードと、上記入力信号のレベ
ルと上記出力端子でのレベルとの差に応じた電圧がベー
スに印加され上記第１のトランジスタのベースとエミッ
タとの間にコレクタ・エミッタ通路が接続された第２の
トランジスタと、上記第１のトランジスタを高速駆動す
るときに上記第１のトランジスタのコレクタと上記第２
のトランジスタのコレクタとの間に形成される寄生トラ
ンジスタが出力する電流を上記第２のトランジスタに与
える第３のトランジスタであって、コレクタが上記第２
のトランジスタのベースに接続されエミッタが上記第２
の電源端子に接続されベースが上記第２のトランジスタ
のコレクタに接続された第３のトランジスタとを備える
ことを特徴とする。
力信号が供給されコレクタが第１の電源端子に接続され
エミッタが出力端子に接続された第１のトランジスタ
と、上記出力端子と第２の電源端子との間に接続された
インダクタンス負荷と、上記出力端子と第２の電源端子
との間に接続されたダイオードと、上記入力信号のレベ
ルと上記出力端子でのレベルとの差に応じた電圧がベー
スに印加され上記第１のトランジスタのベースとエミッ
タとの間にコレクタ・エミッタ通路が接続された第２の
トランジスタと、上記第１のトランジスタを高速駆動す
るときに上記第１のトランジスタのコレクタと上記第２
のトランジスタのコレクタとの間に形成される寄生トラ
ンジスタが出力する電流を上記第２のトランジスタに与
える第３のトランジスタであって、コレクタが上記第２
のトランジスタのベースに接続されエミッタが上記第２
の電源端子に接続されベースが上記第２のトランジスタ
のコレクタに接続された第３のトランジスタとを備える
ことを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図を参照すると、ドライブ素子２の出力がNPNト
ランジスタQ2のベースに接続され、ドライブ素子２の出
力と出力端子４との間に抵抗R1,R2が接続され、これら
の抵抗R1,R2の交点にNPNトランジスタQ1のベースを接続
し、トランジスタQ1のエミッタが出力端子４に接続さ
れ、トランジスタQ1のコレクタをトランジスタQ2のベー
スに接続している。ここで、抵抗R1,R2およびトランジ
スタQ1は電流制限回路を構成する。さらに、トランジス
タQ2のエミッタは出力端子４にかつコレクタは電源３に
接続されている。また、エミッタを接地し、ベースをト
ランジスタQ1のコレクタへかつコレクタをトランジスタ
Q1のベースに接続したPNPトランジスタQ3を有する。こ
のように構成されるインダクタンス負荷駆動回路は入力
端子１からの入力信号により動作し、出力端子４に接続
されたインダクタンス負荷５も駆動する。なお、符号６
はクランプ用ダイオードである。
ランジスタQ2のベースに接続され、ドライブ素子２の出
力と出力端子４との間に抵抗R1,R2が接続され、これら
の抵抗R1,R2の交点にNPNトランジスタQ1のベースを接続
し、トランジスタQ1のエミッタが出力端子４に接続さ
れ、トランジスタQ1のコレクタをトランジスタQ2のベー
スに接続している。ここで、抵抗R1,R2およびトランジ
スタQ1は電流制限回路を構成する。さらに、トランジス
タQ2のエミッタは出力端子４にかつコレクタは電源３に
接続されている。また、エミッタを接地し、ベースをト
ランジスタQ1のコレクタへかつコレクタをトランジスタ
Q1のベースに接続したPNPトランジスタQ3を有する。こ
のように構成されるインダクタンス負荷駆動回路は入力
端子１からの入力信号により動作し、出力端子４に接続
されたインダクタンス負荷５も駆動する。なお、符号６
はクランプ用ダイオードである。
次に一実施例の動作について述べる。
第１図において、第３図の様な入力信号VINを印加し
た場合、従来回路と同様にトランジスタQ2が非導通とな
る時刻t1において出力端子電圧V0は−1.4Vまで下がりト
ランジスタQ2のベース電圧はVB2＝−0.7Vとなり寄生ト
ランジスタQNが発生する。この寄生トランジスタQNは電
流INによりトランジスタQ2をドライブしようとするが、
トランジスタQ3が存在するため出力端子電圧V0＝−1.4V
となった時点で寄生トランジスタQNが発生すると同時に
トランジスタQ3が導通し、電流IC3によってトランジス
タQ1をドライブする。これにより、トランジスタQ1はオ
ーバードライブされて飽和状態となり、トランジスタQ1
の出力飽和電圧VCE（sac）はトランジスタQ2のベース・
エミッタ間電圧VBEより小さくなり、さらにトランジス
タQNからの電流INも引き込む為、トランジスタQ2は導通
しない。その後、出力端子電圧V0は、クランプ用ダイオ
ード６の順方向電圧降下VF6でクランプされ、地気に対
してVF6だけ低い電圧、例えば−0.6Vでクランプされる
ので、導通していた寄生トランジスタQNをオフさせる。
た場合、従来回路と同様にトランジスタQ2が非導通とな
る時刻t1において出力端子電圧V0は−1.4Vまで下がりト
ランジスタQ2のベース電圧はVB2＝−0.7Vとなり寄生ト
ランジスタQNが発生する。この寄生トランジスタQNは電
流INによりトランジスタQ2をドライブしようとするが、
トランジスタQ3が存在するため出力端子電圧V0＝−1.4V
となった時点で寄生トランジスタQNが発生すると同時に
トランジスタQ3が導通し、電流IC3によってトランジス
タQ1をドライブする。これにより、トランジスタQ1はオ
ーバードライブされて飽和状態となり、トランジスタQ1
の出力飽和電圧VCE（sac）はトランジスタQ2のベース・
エミッタ間電圧VBEより小さくなり、さらにトランジス
タQNからの電流INも引き込む為、トランジスタQ2は導通
しない。その後、出力端子電圧V0は、クランプ用ダイオ
ード６の順方向電圧降下VF6でクランプされ、地気に対
してVF6だけ低い電圧、例えば−0.6Vでクランプされる
ので、導通していた寄生トランジスタQNをオフさせる。
したがって、第３図における時刻t1〜t2の間において
インダクタンス負荷５に流入する電流ΔIOは無視できる
程度になる。第２図に示される従来回路の場合、ΔIOは
ΔIO＝IN×hFEQ2で表され、IN＝3.3mA、hFEQ2＝150とす
ると、ΔIO＝0.50Aとなる。一方、上述した実施例の場
合には、ΔIO＝ICQ1＋IBQ1で表され、ICQ1＝IN＝3.3mA
であり、IBQ1＝ICQ3であり、トランジスタQ1は飽和して
おり飽和状態のhFEは小さくhFE＝10とすると、IBQ1＝IC
Q3＝IN/10＝0.33mAとなる。よって、この実施例の場合
には、ΔIOは、ΔIO＝3.3mA＋0.33mA＝3.63mAとなる。
以上の結果、本実施例のΔIOと従来回路のΔIOとを比較
すると、3.63mA（本実施例）《0.50A（従来回路）と本
実施例のΔIOは無視できる値であり、実質的に流れない
といっても差し支えない。また、仮に、3.63mAを考えた
としても、その時の消費電力PDは、PD＝31.4V×3.63mA
＝0.1Wであり安全動作領域（SOA）を越えることはな
い。
インダクタンス負荷５に流入する電流ΔIOは無視できる
程度になる。第２図に示される従来回路の場合、ΔIOは
ΔIO＝IN×hFEQ2で表され、IN＝3.3mA、hFEQ2＝150とす
ると、ΔIO＝0.50Aとなる。一方、上述した実施例の場
合には、ΔIO＝ICQ1＋IBQ1で表され、ICQ1＝IN＝3.3mA
であり、IBQ1＝ICQ3であり、トランジスタQ1は飽和して
おり飽和状態のhFEは小さくhFE＝10とすると、IBQ1＝IC
Q3＝IN/10＝0.33mAとなる。よって、この実施例の場合
には、ΔIOは、ΔIO＝3.3mA＋0.33mA＝3.63mAとなる。
以上の結果、本実施例のΔIOと従来回路のΔIOとを比較
すると、3.63mA（本実施例）《0.50A（従来回路）と本
実施例のΔIOは無視できる値であり、実質的に流れない
といっても差し支えない。また、仮に、3.63mAを考えた
としても、その時の消費電力PDは、PD＝31.4V×3.63mA
＝0.1Wであり安全動作領域（SOA）を越えることはな
い。
以上述べた様に本発明においては、高い周波数の入力
信号によって出力トランジスタを駆動し、インダクタン
ス負荷の逆起電力により寄生トランジスタが発生しても
出力トランジスタは確実に遮断するため、インダクタン
ス負荷を誤駆動することはない。また、電源電圧が高い
場合でも出力トランジスタの破壊を招くことはない。
信号によって出力トランジスタを駆動し、インダクタン
ス負荷の逆起電力により寄生トランジスタが発生しても
出力トランジスタは確実に遮断するため、インダクタン
ス負荷を誤駆動することはない。また、電源電圧が高い
場合でも出力トランジスタの破壊を招くことはない。
第１図は本発明の一実施例を示す構成図、第２図は従来
の一例を示す構成図、第３図は第２図に示す駆動回路の
動作を説明する図である。 ２……ドライブ素子、３……電源、５……インダクタン
ス負荷、Q1,Q3……トランジスタ、Q2……出力トランジ
スタ、QN……寄生トランジスタ。
の一例を示す構成図、第３図は第２図に示す駆動回路の
動作を説明する図である。 ２……ドライブ素子、３……電源、５……インダクタン
ス負荷、Q1,Q3……トランジスタ、Q2……出力トランジ
スタ、QN……寄生トランジスタ。
Claims (1)
- 【請求項１】ベースに入力信号が供給されコレクタが第
１の電源端子に接続されエミッタが出力端子に接続され
た第１のトランジスタと、前記出力端子と第２の電源端
子との間に接続されたインダクタンス負荷と、前記出力
端子と第２の電源端子との間に接続されたダイオード
と、前記入力信号のレベルと前記出力端子でのレベルと
の差に応じた電圧がベースに印加され前記第１のトラン
ジスタのベースとエミッタとの間にコレクタ・エミッタ
通路が接続された第２のトランジスタと、前記第１のト
ランジスタを高速駆動するときに前記第１のトランジス
タのコレクタと前記第２のトランジスタのコレクタとの
間に形成される寄生トランジスタが出力する電流を前記
第２のトランジスタに与える第３のトランジスタであっ
て、コレクタが前記第２のトランジスタのベースに接続
されエミッタが前記第２の電源端子に接続されベースが
前記第２のトランジスタのコレクタに接続された第３の
トランジスタとを備えることを特徴とするインダクタン
ス負荷駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172190A JP2542582B2 (ja) | 1986-07-21 | 1986-07-21 | インダクタンス負荷駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172190A JP2542582B2 (ja) | 1986-07-21 | 1986-07-21 | インダクタンス負荷駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6328128A JPS6328128A (ja) | 1988-02-05 |
| JP2542582B2 true JP2542582B2 (ja) | 1996-10-09 |
Family
ID=15937243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61172190A Expired - Lifetime JP2542582B2 (ja) | 1986-07-21 | 1986-07-21 | インダクタンス負荷駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2542582B2 (ja) |
-
1986
- 1986-07-21 JP JP61172190A patent/JP2542582B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6328128A (ja) | 1988-02-05 |
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