JP2536781B2 - パリティチェック装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明は、パリティチェック時のチェックタイミング
のマージンの確保に好適なパリティチェック装置に関
し、 コンピュータシステムの高速化等に対応してパリティチ
ェック時におけるチェックタイミングのマージンが確保
されるようにして、信頼性の低下を防止することを目的
とし、 ラッチ部と、ジェネレート部と、チェック部とを有
し、ラッチ部は、ラッチクロックと、データと、データ
の有効性を示す制御信号とを入力し、ラッチクロックの
周期ごとにデータおよび前記制御信号をラッチするもの
であり、ジェネレート部は、前記ラッチ部から出力され
るデータを入力し、そのデータ中の論理“1"の数を計数
して、その数が偶数であるか奇数であるかを示すチェッ
ク用データを生成して出力するものであり、チェック部
は、前記ラッチ部から出力される制御信号および前記チ
ェック用データを入力し、前記データの有効性を示す制
御信号の変化により前記チェック用データの正・誤を判
定してその結果を出力するように構成する。

〔産業上の利用分野〕

本発明は、コンピュータシステム等における２進コー
ドの誤りの有無を検出するパリティチェック装置に係わ
り、特に、パリティチェック時にチェックタイミングの
マージンの確保に好適なパリティチェック装置に関す
る。

近年、コンピュータシステムに対する高信頼性の要望
に伴い、記憶装置に記憶するデータ単位ごとにパリティ
ビットを付加して、データの誤りの有無を検出すること
が要求されている。このために種々のパリティチェック
方法が提供されてきているが、コンピュータシステムの
高速化によりパリティチェック時のチェックタイミング
のマージンの確保が必要となってきている。

〔従来の技術〕

第４図は、パリティチェック装置が構成されるコンピ
ュータシステムの一例を示すブロック図である。同図に
おいて、１は中央処理装置（CPU）、２は主記憶装置、
３はパリティ生成装置、４はパリティチェック装置、５
は割込み制御装置、６はリード／ライト（R/W）の制御
信号、７はデータバス、８はパリティ信号、９はアドレ
スバス、10は発振器である。なお、コンピュータシステ
ムでは、入出力装置が構成されるのが一般的であるが、
説明の簡略化のため省略している。

前記構成において、CPU1により主記憶装置２にデータ
が書込まれるときには、パリティ生成装置３においてデ
ータをチェックして、例えば、偶数パリティチェックと
した場合には、論理“1"になっているピットの個数が偶
数となるように１ピットの値が生成され、パリティビッ
トとして書込みデータに付加されて、主記憶装置２への
書込みが行われる。一方、主記憶装置２からデータが読
出されるときには、パリティチェック装置４において、
読出されたデータおよびパリティビットをチェックし
て、論理“1"になっているピットの個数が偶数であるか
どうかを判定し、奇数であればエラーとして、割込み制
御装置５を介して緊急割込みであるNMI割込みをCPU1に
発生させる。

第５図は、従来のパリティチェック装置４のブロック
図である。同図において、41はジェネレート部、42はチ
ェック部であり、ジェネレート部41は、主記憶装置２か
ら読出されたデータおよびパリティビットを入力し、論
理“1"となっているビット数を計数し、計数した数が偶
数であるか奇数であるかを示す１ビットからなるチェッ
ク用データを生成して出力するものである。

チェック部42は、CPU1からの読出し制御信号６と前記
チェック用データを入力し、チェック用データの生・誤
を判定して、その結果を割込み制御装置５に出力するも
である。

第６図は、前記従来のパリティチェック装置４のタイ
ムチャートである。同図に示すように、読出し制御信号
６がアクティブ（Low）になることにより、主記憶装置
２からのデータおよびパリティビットが出力され、その
データによりジェネレート部41にてチェック用データが
生成される。そして、チェック部42では、制御信号６の
インアクティブへの変化を検出した時点で、チェック用
データの正・誤を判定してその結果を出力していた。そ
のため、チェック用データの生成が間に合わず、制御信
号の変化時点では有効なデータが確定せず、チェック結
果が無効である場合がある。

〔発明が解決しようとする課題〕

しかしながら、前記従来の技術では、コンピュータシ
ステムにおいてクロックレート等を上げて高速化する場
合や、異なるコンピュータシステム等においては、読出
しサイクルが短くなり、制御信号のインアクティブへ変
化するタイミングが早くなる場合が生じている。このよ
うな場合には、チェック部におけるチェック用データの
正・誤の判定が早まり、ジェネレート部におけるデータ
生成のマージンが確保できなくなるため、パリティチェ
ックが正確に行われなくなり、誤動作が生じるという問
題があった。

本発明は、このような問題に鑑みて創案されたもの
で、コンピュータシステムの高速化等に対応してパリテ
ィチェック時におけるチェックタイミングのマージンが
確保されるようにして、信頼性の低下を防止するパリテ
ィチェック装置を提供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。同図にお
いて従来と同じものは同一符号を付している。

第１図に示すように、本発明における前記目的を達成
するための手段は、ラッチ部43と、ジェネレート部41
と、チェック部42とを有し、ラッチ部43は、ラッチクロ
ックと、データと、データの有効性を示す制御信号とを
入力し、ラッチクロックの周期ごとにデータおよび前記
制御信号をラッチするものであり、ジェネレート部41
は、前記ラッチ部43から出力されるデータを入力し、そ
のデータ中の論理“1"の数を計数して、その数が偶数で
あるか奇数であるかを示すチェック用データを生成して
出力するものであり、チェック部42は、前記ラッチ部43
から出力される制御信号および前記チェック用データを
入力し、前記データの有効性を示す制御信号の変化によ
り前記チェック用データの正・誤を判定してその結果を
出力するものである、ことを特徴とするパリティチェッ
ク装置としたものである。

〔作用〕 本発明では、ラッチ部43によりラッチクロックの周期
ごとにデータとデータの有効性を示す制御信号の論理状
態を一度ラッチして、そのラッチしたデータをジェネレ
ート部41に入力し、また、制御信号をチェック部42に入
力させる。チェック部４では、ラッチした制御信号がア
クティブであるときに、つまり、ラッチした制御信号が
アクティブである間に、ジェネレート部41にてチェック
用データが生成できれば、ラッチした制御信号がインア
クティブになったのをトリガーにしてチェック用データ
の正・誤の判定を行い、その結果を出力する。これによ
りラッチ部43にデータおよび制御信号がラッチされ、ジ
ェネレート部41で判定の対象となるチェック用データの
生成が開始された直後に、ラッチ部43に入力される制御
信号がインアクティブになったとしても、チェック部42
に入力される制御信号は、次のラッチまでインアクティ
ブにならないため、ジェネレート部41における生成が確
定するのに要する時間を十分に得ることができる。

〔実施例〕

以下、図面を参照して、本発明の実施例を詳細に説明
する。

第２図は本発明の一実施例であるパリティチェック装
置のブロック図である。同図に示すパリティチェック装
置は、第４図に示したコンピュータシステムに構成され
るもので、第５図に示した従来の構成と同一のものは同
一の符号を付し、詳細な説明は省略する。同図におい
て、ジェネレート部41とチェック部42は従来と同一の動
作をするものである。43aはデータ用Ｄ−FF、43bはパリ
ティ用Ｄ−FF、43cは制御信号用Ｄ−FFであり、それぞ
れには発振器10にて生成されるラッチクロックａが入力
されている。

データ用Ｄ−FF43aは、データバス７のデータ線と同
数のＤフリップフロップが構成され、それぞれのデータ
線が入力データとして接続されているので、ラッチクロ
ックａによりデータをラッチして、ラッチしたデータ信
号ｂをジェネレート部41に送出する。パリティ用Ｄ−FF
43bは、１つのＤフリップフロップが構成され、パリテ
ィ信号８が入力データとして接続されているもので、ラ
ッチクロックａによりラッチして、ラッチしたパリティ
信号ｃをジェネレート部41に送出する。

制御信号用Ｄ−FF43cは、１つのＤフリップフロップ
が構成され、CPU1からの制御信号６が入力データとして
接続されているもので、ラッチクロックａによりラッチ
して、ラッチした制御信号ｄをチェック部42に送出す
る。

ジェネレート部41は、ラッチしたデータ信号ｂとラッ
チしたパリティ信号ｃの入力により、チェック用データ
ｅを生成してチェック部42に送出する。チェック部42で
は、入力されるラッチした制御信号ｄのアクティブから
インアクティブへの変化をトリガーとして、入力される
チェック用データｅの正・誤を判定して、判定結果の信
号ｆを割込み制御装置５に送出する。

第３図は、前記構成におけるタイムチャートである。
同図に示すように、CPU1からの読出し制御信号６がアク
ティブ（Low）にある（）ことにより、データバス７
およびパリティ信号線８に主記憶装置２から読出しデー
タが出力され（）、そのデータおよび制御信号は、ラ
ッチクロックａの立ち上がり（Ａ）で、データ用Ｄ−
FF43aと、パリティ用Ｄ−FF43bと、制御信号用Ｄ−FF43
cとのそれぞれでラッチされ、ラッチしたデータ信号ｂ
とパリティ信号ｃおよび制御信号ｄが、次の立ち上がり
によるラッチ（Ｂ）まで出力される（、）。このラ
ッチしたデータ信号ｂおよびパリティ信号ｃによりジェ
ネレート部41においてチェック用データが生成される
（）。そして、ラッチクロックａの次の立ち上がり
（Ｂ）までに、制御信号用Ｄ−FF43cに入力される制
御信号６がインアクティブになると、次の立ち上がりに
よるラッチでチェック部42に入力される制御信号ｄはイ
ンアクティブとなり（Ｂ）、この時に、チェック部42
では、入力されているチェック用データの正・誤を判断
して、その結果を出力する（）。

このように本実施例では、CPU1からの制御信号がイン
アクティブになるタイミングに関係なく、ジェネレート
部41におけるチェック用データの生成の時間を、ラッチ
クロックの一周期間内で確保できる。また、ラッチクロ
ックの周期を変えることにより、所要の時間に対応させ
て調整することができる。

〔発明の効果〕

以上、説明したように、本発明によれば、コンピュー
タシステムが高速化されても、誤りなくパリティチェッ
クを行うことができ、また、ラッチする間隔を調整する
ことによりリードサイクル等の異なるコンピュータシス
テムにも対応できるため、種々のコンピュータシステム
の信頼性向上に寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、 第３図は実施例におけるタイムチャート、 第４図はコンピュータシステムのブロック図、 第５図は従来のパリティチェック装置のブロック図、 第６図は第５図におけるタイムチャートである。 １……CPU ２……主制御装置 ３……パリティ生成装置 ４……パリティチェック装置 ５……割込み制御装置 ６……制御信号 ７……データバス ８……パリティ信号 ９……アドレスバス 10……発振器 41……ジェネレート部 42……チェック部 43……ラッチ部 43a……データ用Ｄ−FF 43b……パリティ用Ｄ−FF 43c……制御信号用Ｄ−FF ａ……ラッチクロック

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−259155（ＪＰ，Ａ) 特開 昭60−95637（ＪＰ，Ａ) 「インターフェース」1981−３（通巻 第46号）ＣＱ出版（株）Ｐ．95−108 （Ｚ8000におけるメモリ設計）昭和56年

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ラッチ部（43）と、ジェネレート部（41）
   と、チェック部（42）とを有し、 ラッチ部（43）は、ラッチクロックと、データと、デー
   タの有効性を示す制御信号とを入力し、ラッチクロック
   の周期ごとにデータおよび前記制御信号をラッチするも
   のであり、 ジェネレート部（41）は、前記ラッチ部（43）から出力
   されるデータを入力し、そのデータ中の論理“1"の数を
   計数して、その数が偶数であるか奇数であるかを示すチ
   ェック用データを生成して出力するものであり、 チェック部（42）は、前記ラッチ部（43）から出力され
   る前記制御信号および前記チェック用データを入力し、
   前記データの有効性を示す制御信号の変化により前記チ
   ェック用データの正・誤を判定してその結果を出力する
   ものである、ことを特徴とするパリティチェック装置。