JP2536050B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2536050B2 JP2536050B2 JP63107027A JP10702788A JP2536050B2 JP 2536050 B2 JP2536050 B2 JP 2536050B2 JP 63107027 A JP63107027 A JP 63107027A JP 10702788 A JP10702788 A JP 10702788A JP 2536050 B2 JP2536050 B2 JP 2536050B2
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- Japan
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- electrode
- contact hole
- insulating film
- surface including
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に多層配線
構造を有する半導体装置の製造方法に関する。
構造を有する半導体装置の製造方法に関する。
半導体素子の微細化が進み、それに伴なって配線の多
層化が進んでいる。この配線の多層化は従来のアルミニ
ウム配線等の金属配線のみならず多結晶シリコン配線
や、高融点金属配線，高融点金属硅化物配線等の多層化
も同時に進んでいる。またメモリセル等を有する半導体
装置を縮小するため素子の多層構造化も提案されてい
る。
層化が進んでいる。この配線の多層化は従来のアルミニ
ウム配線等の金属配線のみならず多結晶シリコン配線
や、高融点金属配線，高融点金属硅化物配線等の多層化
も同時に進んでいる。またメモリセル等を有する半導体
装置を縮小するため素子の多層構造化も提案されてい
る。
従来の半導体装置の第１の例は、第３図に示すよう
に、多結晶シリコン層の負荷抵抗を用いたスタティック
型MOSランダムアクセルメモリセルを有する半導体装置
において、前記メモリセルの寸法を小さくするための高
抵抗の負荷抵抗として抵抗層9,14を直列接続した２層構
造にする方法が提案されている。
に、多結晶シリコン層の負荷抵抗を用いたスタティック
型MOSランダムアクセルメモリセルを有する半導体装置
において、前記メモリセルの寸法を小さくするための高
抵抗の負荷抵抗として抵抗層9,14を直列接続した２層構
造にする方法が提案されている。
また、従来の半導体装置の第２の例は、第４図に示す
ように、下層のMOSトランジスタの上に積層して多結晶
シリコン層による上層のMOSトランジスタを形成し、メ
モリセルの寸法を縮小する方法も提案されている。
ように、下層のMOSトランジスタの上に積層して多結晶
シリコン層による上層のMOSトランジスタを形成し、メ
モリセルの寸法を縮小する方法も提案されている。
このように、配線や素子の多層化が進むと、層間絶縁
膜の層数や厚さが増加し、半導体基板中に設けた素子領
域とのコンタクトホールを層間絶縁膜に設けたときに、
コンタクトホールの口径Ｄと高さＨとの比H/D（以後ア
スペクト比と記す）が大きくなり、コンタクトホールの
配線のカバレージが悪くなり、空洞19を生じて電極18a
が断線することがある。
膜の層数や厚さが増加し、半導体基板中に設けた素子領
域とのコンタクトホールを層間絶縁膜に設けたときに、
コンタクトホールの口径Ｄと高さＨとの比H/D（以後ア
スペクト比と記す）が大きくなり、コンタクトホールの
配線のカバレージが悪くなり、空洞19を生じて電極18a
が断線することがある。
上述したように、従来の半導体装置は、配線や素子の
多層化が進むと、層間絶縁膜が厚くなり、半導体基板に
設けた素子領域のコンタクトホールのアスペクト比が大
きくなり、コンタクトホールのアスペクト比が１以上に
なる場合がある。通常アスペクト比が１以上になるとコ
ンタクトホールでの配線切れや配線のカバレージの悪化
を招き1.5以上ではコンタクトをとることが困難とな
り、製品歩留，信頼性等で問題となる。従来、コンタク
トホールでの段切れを防ぐため、コンタクトホール上端
に傾斜を設けるテーパー処理を施す方法が提案されてい
るが、この方法ではコンタクトホールの上端が広がるた
め素子の微細化には適さない。また、コンタクトホール
に多結晶シリコン層や金属を堆積した後エッチバック法
を用いて、コンタクトホール内にこれらの堆積層を埋め
込む方法も提案されているが工程が複雑で深さの異なる
複数のコンタクトホールを良好に埋め込むことが難しい
等の欠点がある。
多層化が進むと、層間絶縁膜が厚くなり、半導体基板に
設けた素子領域のコンタクトホールのアスペクト比が大
きくなり、コンタクトホールのアスペクト比が１以上に
なる場合がある。通常アスペクト比が１以上になるとコ
ンタクトホールでの配線切れや配線のカバレージの悪化
を招き1.5以上ではコンタクトをとることが困難とな
り、製品歩留，信頼性等で問題となる。従来、コンタク
トホールでの段切れを防ぐため、コンタクトホール上端
に傾斜を設けるテーパー処理を施す方法が提案されてい
るが、この方法ではコンタクトホールの上端が広がるた
め素子の微細化には適さない。また、コンタクトホール
に多結晶シリコン層や金属を堆積した後エッチバック法
を用いて、コンタクトホール内にこれらの堆積層を埋め
込む方法も提案されているが工程が複雑で深さの異なる
複数のコンタクトホールを良好に埋め込むことが難しい
等の欠点がある。
本発明の目的は、多層配線を有する半導体装置の層間
絶縁膜に設けるコンタクトホールの断線を防止して信頼
性を向上させた半導体装置を提供することにある。
絶縁膜に設けるコンタクトホールの断線を防止して信頼
性を向上させた半導体装置を提供することにある。
本発明の半導体装置の製造方法の構成は、半導体基板
の一主面に設けた複数の素子領域を含む表面に第１の絶
縁膜を形成しこれら素子領域上の前記第１の絶縁膜に第
１のコンタクトホールをそれぞれ形成する工程と、前記
第１のコンタクトホールを含む表面に堆積した第１の多
結晶シリコン膜をパターニングして１つの前記第１のコ
ンタクトホールの前記素子領域に接続する第１の電極お
よび他の前記第１のコンタクトホールの前記素子領域に
一端を接続してこの素子領域上の前記第１の絶縁膜上に
延在する第１の抵抗層をそれぞれ同時に形成する工程
と、前記第１の電極および第１の抵抗層を含む表面に第
２の絶縁膜を形成した後前記第１の電極上および前記第
１の抵抗層の他方の端部上の前記第２の絶縁膜に第２の
コンタクトホールをそれぞれ形成する工程と、前記第２
のコンタクトホールを含む表面に堆積した第２の多結晶
シリコン膜をパターニングして前記第１の電極に１つの
前記第２のコンタクトホールを介して接続し且つこの第
１の電極の直上に設けたブロック状の第２の電極および
前記第１の抵抗層の他端に他の前記第２のコンタクトホ
ールを介して一端を接続して前記第１の抵抗層上の前記
第２の絶縁膜上に延在させ他端を前記第１の抵抗層の一
端上に接するようにした第２の抵抗層を同時に形成する
工程と、前記第２の電極および前記第２の抵抗層を含む
表面に設けてパターニングしたホストレジスト膜をマス
クとして不純物をそれぞれイオン注入し前記第２の電極
を通して前記第１の電極に不純物を導入すると同時に前
記第２の抵抗層の他方の端部および前記第の抵抗層の一
端に不純物をそれぞれ導入する工程と、前記ホトレジス
ト膜を除去した後アニールにより前記第１の電極および
前記第１の抵抗層からそれぞれの素子領域に前記不純物
を拡散して前記各素子領域の拡散領域より浅い高濃度の
拡散領域をそれぞれ形成する工程と、前記第２の電極お
よび前記第２の抵抗層を含む表面に第３の絶縁膜を形成
した後この第３の絶縁膜に第３のコンタクトホールをそ
れぞれ形成しこれら第３のコンタクトホールに前記第２
の電極および前記第２の抵抗層とそれぞれ接続する金属
電極をそれぞれ形成する工程とを含むことを特徴とす
る。
の一主面に設けた複数の素子領域を含む表面に第１の絶
縁膜を形成しこれら素子領域上の前記第１の絶縁膜に第
１のコンタクトホールをそれぞれ形成する工程と、前記
第１のコンタクトホールを含む表面に堆積した第１の多
結晶シリコン膜をパターニングして１つの前記第１のコ
ンタクトホールの前記素子領域に接続する第１の電極お
よび他の前記第１のコンタクトホールの前記素子領域に
一端を接続してこの素子領域上の前記第１の絶縁膜上に
延在する第１の抵抗層をそれぞれ同時に形成する工程
と、前記第１の電極および第１の抵抗層を含む表面に第
２の絶縁膜を形成した後前記第１の電極上および前記第
１の抵抗層の他方の端部上の前記第２の絶縁膜に第２の
コンタクトホールをそれぞれ形成する工程と、前記第２
のコンタクトホールを含む表面に堆積した第２の多結晶
シリコン膜をパターニングして前記第１の電極に１つの
前記第２のコンタクトホールを介して接続し且つこの第
１の電極の直上に設けたブロック状の第２の電極および
前記第１の抵抗層の他端に他の前記第２のコンタクトホ
ールを介して一端を接続して前記第１の抵抗層上の前記
第２の絶縁膜上に延在させ他端を前記第１の抵抗層の一
端上に接するようにした第２の抵抗層を同時に形成する
工程と、前記第２の電極および前記第２の抵抗層を含む
表面に設けてパターニングしたホストレジスト膜をマス
クとして不純物をそれぞれイオン注入し前記第２の電極
を通して前記第１の電極に不純物を導入すると同時に前
記第２の抵抗層の他方の端部および前記第の抵抗層の一
端に不純物をそれぞれ導入する工程と、前記ホトレジス
ト膜を除去した後アニールにより前記第１の電極および
前記第１の抵抗層からそれぞれの素子領域に前記不純物
を拡散して前記各素子領域の拡散領域より浅い高濃度の
拡散領域をそれぞれ形成する工程と、前記第２の電極お
よび前記第２の抵抗層を含む表面に第３の絶縁膜を形成
した後この第３の絶縁膜に第３のコンタクトホールをそ
れぞれ形成しこれら第３のコンタクトホールに前記第２
の電極および前記第２の抵抗層とそれぞれ接続する金属
電極をそれぞれ形成する工程とを含むことを特徴とす
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｄ）は本発明の一実施例の製造方法
を説明するための工程順に示した半導体チップの断面図
である。
を説明するための工程順に示した半導体チップの断面図
である。
まず、第１図（ａ）に示すように、ｐ型半導体基板１
の上に選択酸化法により膜厚0.7〜0.8μｍのフィールド
酸化膜２を設けて素子形成領域を区画し、熱酸化法によ
り前記素子形成領域の表面に酸化シリコン膜３を設け
る。次に、酸化シリコン膜３の一部を選択的にエッチン
グして開口部を設け、前記開口部を含む表面にCVD法に
より多結晶シリコン層を0.4〜0.5μｍの厚さに堆積し、
これを選択的にエッチングしてゲート電極4aおよび前記
開口部の前記素子領域に接続するゲート電極4bを形成す
る。次に、フィールド酸化膜２及びゲート電極4a,4bを
マスクとして不純物をイオン注入した深さ0.3〜0.4μｍ
のｎ型拡散領域５を形成する。次に、CVD法により全面
に膜厚0.1〜0.2μｍの酸化シリコン膜６を堆積し、これ
を選択的にエッチングして第１のコンタクトホール７を
形成する。
の上に選択酸化法により膜厚0.7〜0.8μｍのフィールド
酸化膜２を設けて素子形成領域を区画し、熱酸化法によ
り前記素子形成領域の表面に酸化シリコン膜３を設け
る。次に、酸化シリコン膜３の一部を選択的にエッチン
グして開口部を設け、前記開口部を含む表面にCVD法に
より多結晶シリコン層を0.4〜0.5μｍの厚さに堆積し、
これを選択的にエッチングしてゲート電極4aおよび前記
開口部の前記素子領域に接続するゲート電極4bを形成す
る。次に、フィールド酸化膜２及びゲート電極4a,4bを
マスクとして不純物をイオン注入した深さ0.3〜0.4μｍ
のｎ型拡散領域５を形成する。次に、CVD法により全面
に膜厚0.1〜0.2μｍの酸化シリコン膜６を堆積し、これ
を選択的にエッチングして第１のコンタクトホール７を
形成する。
次に、第１図（ｂ）に示すように、コンタクトホール
７を含む表面にCVD法により多結晶シリコン層を0.05〜
0.2μｍの厚さに堆積し、これを選択的にエッチングし
てコンタクトホール７のｎ型拡散領域５と接続する第１
の電極８と、コンタクトホール７のｎ型拡散領域５及び
ゲート電極4bに共通に接続する第１の抵抗層９を形成す
る。次に、CVD法により全面に酸化シリコン膜10を堆積
し、これを選択的にエッチングして電極８の上のコンタ
クトホール11と抵抗層９の上のコンタクトホール12をそ
れぞれ形成する。
７を含む表面にCVD法により多結晶シリコン層を0.05〜
0.2μｍの厚さに堆積し、これを選択的にエッチングし
てコンタクトホール７のｎ型拡散領域５と接続する第１
の電極８と、コンタクトホール７のｎ型拡散領域５及び
ゲート電極4bに共通に接続する第１の抵抗層９を形成す
る。次に、CVD法により全面に酸化シリコン膜10を堆積
し、これを選択的にエッチングして電極８の上のコンタ
クトホール11と抵抗層９の上のコンタクトホール12をそ
れぞれ形成する。
次に、第１図（ｃ）に示すように、コンタクトホール
11,12を含む表面に多結晶シリコン層を0.05〜0.2μｍの
厚さに堆積し、これを選択的にエッチングしてコンタク
トホール11の電極８に接続する第２の電極13及びコンタ
クトホール12の抵抗層９と接続する第２の抵抗層14を形
成する。次に、全面にホストレジスト膜15を設けてパタ
ーニングし、ホトレジスト膜15をマスクとしてリン又は
ヒ素をイオン注入し、抵抗層９のｎ型領域9a及び抵抗層
14のｎ型領域14aをそれぞれ形成すると共に、電極8,13
にもｎ型不純物を導入する。次に、ホトレジスト膜15を
除去し、900〜1000℃のアニールよりｎ型領域9a及び電
極８からｎ型拡散領域５に不純物を拡散してｎ型拡散領
域５より浅いn+型拡散領域16を形成する。
11,12を含む表面に多結晶シリコン層を0.05〜0.2μｍの
厚さに堆積し、これを選択的にエッチングしてコンタク
トホール11の電極８に接続する第２の電極13及びコンタ
クトホール12の抵抗層９と接続する第２の抵抗層14を形
成する。次に、全面にホストレジスト膜15を設けてパタ
ーニングし、ホトレジスト膜15をマスクとしてリン又は
ヒ素をイオン注入し、抵抗層９のｎ型領域9a及び抵抗層
14のｎ型領域14aをそれぞれ形成すると共に、電極8,13
にもｎ型不純物を導入する。次に、ホトレジスト膜15を
除去し、900〜1000℃のアニールよりｎ型領域9a及び電
極８からｎ型拡散領域５に不純物を拡散してｎ型拡散領
域５より浅いn+型拡散領域16を形成する。
次に、第１図（ｄ）に示すように、全面に層間絶縁膜
17を設け、ｎ型領域14a及び電極13の上の層間絶縁膜17
に第３のコンタクトホールを設ける。次に前記第３のコ
ンタクトホールを含む表面に金属を堆積し、これを選択
的にエッチングして前記第３のコンタクトホールの電極
13及びｎ型領域14aと接続する金属電極18a,18bをそれぞ
れ形成する。
17を設け、ｎ型領域14a及び電極13の上の層間絶縁膜17
に第３のコンタクトホールを設ける。次に前記第３のコ
ンタクトホールを含む表面に金属を堆積し、これを選択
的にエッチングして前記第３のコンタクトホールの電極
13及びｎ型領域14aと接続する金属電極18a,18bをそれぞ
れ形成する。
以上説明したように本発明は配線又は素子が多層に形
成された半導体装置において、コンタクト電極の特に半
導体基板上に設けられて従来技術ではアスペクト比が大
きくなるコンタクトの引き出し電極に前記多層に形成さ
れた配線又は素子を構成する層と同じ層を選択的にエッ
チングして設けたブロック状電極を積層して設けること
により、実効的にコンタクトホールのアスペクト比を小
さくすることができ、素子の微細化が進んでもコンタク
トホール上端での配線切れや、配線のカバレージの悪化
を無くすことができるという効果がある。第２図は本発
明を用いて製造したテストチップの配線の良品率を従来
法と比較した例で、コンタクト径Ｄが0.8μｍ、段差Ｈ
が1.2μｍ、アスペクト比1.5の場合のデータを示す。ま
た、不純物を導入した多結晶シリコン層や高融点金属シ
リサイド層を、本発明の第１の電極および第２の電極に
適用すればこの不純物を半導体基板に拡散し、浅い拡散
領域を形成することができる。
成された半導体装置において、コンタクト電極の特に半
導体基板上に設けられて従来技術ではアスペクト比が大
きくなるコンタクトの引き出し電極に前記多層に形成さ
れた配線又は素子を構成する層と同じ層を選択的にエッ
チングして設けたブロック状電極を積層して設けること
により、実効的にコンタクトホールのアスペクト比を小
さくすることができ、素子の微細化が進んでもコンタク
トホール上端での配線切れや、配線のカバレージの悪化
を無くすことができるという効果がある。第２図は本発
明を用いて製造したテストチップの配線の良品率を従来
法と比較した例で、コンタクト径Ｄが0.8μｍ、段差Ｈ
が1.2μｍ、アスペクト比1.5の場合のデータを示す。ま
た、不純物を導入した多結晶シリコン層や高融点金属シ
リサイド層を、本発明の第１の電極および第２の電極に
適用すればこの不純物を半導体基板に拡散し、浅い拡散
領域を形成することができる。
第１図（ａ）〜（ｄ）は本発明の一実施例の製造方法を
説明するための工程順に示した半導体チップの断面図、
第２図は本発明を用いて製造したテストチップの配線の
良品率を示す図、第３図及び第４図は従来の半導体装置
の第１及び第２の例を説明するための半導体チップの断
面図である。 １……ｐ型半導体基板、２……フィールド酸化膜、３…
…酸化シリコン膜、4a,4b……ゲート電極、５……ｎ型
拡散領域、６……酸化シリコン膜、７……コタクトホー
ル、８……電極、９……抵抗層、9a……ｎ型領域、10…
…酸化シリコン膜、11,12……コンタクトホール、13…
…電極、14……抵抗層、14a……ｎ型領域、15……ホト
レジスト膜、16……n+型拡散領域、17……層間絶縁膜、
18a,18b……金属電極、19……空洞。
説明するための工程順に示した半導体チップの断面図、
第２図は本発明を用いて製造したテストチップの配線の
良品率を示す図、第３図及び第４図は従来の半導体装置
の第１及び第２の例を説明するための半導体チップの断
面図である。 １……ｐ型半導体基板、２……フィールド酸化膜、３…
…酸化シリコン膜、4a,4b……ゲート電極、５……ｎ型
拡散領域、６……酸化シリコン膜、７……コタクトホー
ル、８……電極、９……抵抗層、9a……ｎ型領域、10…
…酸化シリコン膜、11,12……コンタクトホール、13…
…電極、14……抵抗層、14a……ｎ型領域、15……ホト
レジスト膜、16……n+型拡散領域、17……層間絶縁膜、
18a,18b……金属電極、19……空洞。
Claims (1)
- 【請求項１】半導体基板の一主面に設けた複数の素子領
域を含む表面に第１の絶縁膜を形成しこれら素子領域上
の前記第１の絶縁膜に第１のコンタクトホールをそれぞ
れ形成する工程と、前記第１のコンタクトホールを含む
表面に堆積した第１の多結晶シリコン膜をパターニング
して１つの前記第１のコンタクトホールの前記素子領域
に接続する第１の電極および他の前記第１のコンタクト
ホールの前記素子領域に一端を接続してこの素子領域上
の前記第１の絶縁膜上に延在する第１の抵抗層をそれぞ
れ同時に形成する工程と、前記第１の電極および第１の
抵抗層を含む表面に第２の絶縁膜を形成した後前記第１
の電極上および前記第１の抵抗層の他方の端部上の前記
第２の絶縁膜に第２のコンタクトホールをそれぞれ形成
する工程と、前記第２のコンタクトホールを含む表面に
堆積した第２の多結晶シリコン膜をパターニングして前
記第１の電極に１つの前記第２のコンタクトホールを介
して接続し且つこの第１の電極の直上に設けたブロック
状の第２の電極および前記第１の抵抗層の他端に他の前
記第２のコンタクトホールを介して一端を接続して前記
第１の抵抗層上の前記第２の絶縁膜上に延在させ他端を
前記第１の抵抗層の一端上に接するようにした第２の抵
抗層を同時に形成する工程と、前記第２の電極および前
記第２の抵抗層を含む表面に設けてパターニングしたホ
トレジスト膜をマスクとして不純物をそれぞれイオン注
入し前記第２の電極を通して前記第１の電極に不純物を
導入すると同時に前記第２の抵抗層の他方の端部および
前記第１の抵抗層の一端に不純物をそれぞれ導入する工
程と、前記ホトレジスト膜を除去した後アニールにより
前記第１の電極および前記第１の抵抗層からそれぞれの
素子領域に前記不純物を拡散して前記各素子領域の拡散
領域より浅い高濃度の拡散領域をそれぞれ形成する工程
と、前記第２の電極および前記第２の抵抗層を含む表面
に第３の絶縁膜を形成した後この第３の絶縁膜に第３の
コンタクトホールをそれぞれ形成しこれら第３のコンタ
クトホールに前記第２の電極および前記第２の抵抗層と
それぞれ接続する金属電極をそれぞれ形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107027A JP2536050B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107027A JP2536050B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276644A JPH01276644A (ja) | 1989-11-07 |
| JP2536050B2 true JP2536050B2 (ja) | 1996-09-18 |
Family
ID=14448662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63107027A Expired - Lifetime JP2536050B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536050B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057952A (ja) * | 1983-09-09 | 1985-04-03 | Toshiba Corp | 半導体装置の製造方法 |
| DE3650077T2 (de) * | 1985-03-15 | 1995-02-23 | Hewlett Packard Co | Metallisches Verbindungssystem mit einer ebenen Fläche. |
| JPH0715970B2 (ja) * | 1985-09-26 | 1995-02-22 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS6340343A (ja) * | 1986-08-05 | 1988-02-20 | Fujitsu Ltd | 三次元半導体装置及びその製造方法 |
| JPS6377138A (ja) * | 1986-09-20 | 1988-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-04-27 JP JP63107027A patent/JP2536050B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01276644A (ja) | 1989-11-07 |
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