JP2527623Y2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JP2527623Y2 JP2527623Y2 JP7163990U JP7163990U JP2527623Y2 JP 2527623 Y2 JP2527623 Y2 JP 2527623Y2 JP 7163990 U JP7163990 U JP 7163990U JP 7163990 U JP7163990 U JP 7163990U JP 2527623 Y2 JP2527623 Y2 JP 2527623Y2
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- Japan
- Prior art keywords
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- output
- low
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は被試験IC素子にテスト信号を供給し、その
時の被試験IC素子の出力が高レベルを期待値としている
時、基準高レベル以上か否か、低レベルを期待値として
いる時、基準低レベル以下か否かを検出するIC試験装置
に関する。
時の被試験IC素子の出力が高レベルを期待値としている
時、基準高レベル以上か否か、低レベルを期待値として
いる時、基準低レベル以下か否かを検出するIC試験装置
に関する。
「従来の技術」 第３図に従来のIC試験装置の一部、つまり被試験IC素
子の出力を判定する部分を示す。被試験IC素子11の出力
は高レベル比較器12で基準高レベルと比較され、高レベ
ル比較器12はIC素子出力が基準高レベルより高いと低レ
ベルを出力し、基準高レベルより低いと高レベルを出力
する。また被試験IC素子11の出力は低レベル比較器13で
基準低レベルと比較され、低レベル比較器13はIC素子出
力が基準低レベルより低いと低レベルを出力し、基準低
レベルより高いと高レベルを出力する。
子の出力を判定する部分を示す。被試験IC素子11の出力
は高レベル比較器12で基準高レベルと比較され、高レベ
ル比較器12はIC素子出力が基準高レベルより高いと低レ
ベルを出力し、基準高レベルより低いと高レベルを出力
する。また被試験IC素子11の出力は低レベル比較器13で
基準低レベルと比較され、低レベル比較器13はIC素子出
力が基準低レベルより低いと低レベルを出力し、基準低
レベルより高いと高レベルを出力する。
高レベル比較器12の出力及び低レベル比較器13の出力
はそれぞれ、端子14からの共通のストローブにより高レ
ベルラッチ回路15及び低レベルラッチ回路16にラッチさ
れる。高レベルラッチ回路15の出力は、端子17からの高
レベルを期待値としていることを示す信号（高レベル期
待値）EXPHとの論理積が高レベルアンド回路18でとられ
る。低レベルラッチ回路16の出力は、端子19からの低レ
ベルを期待値としていることを示す信号（低レベル期待
値）EXPLとの論理積が低いレベルアンド回路21でとられ
る。なお高レベル期待値の反転信号も低レベルアンド回
路21に入力され、低レベル期待値の反転信号も高レベル
アンド回路18に入力されている。
はそれぞれ、端子14からの共通のストローブにより高レ
ベルラッチ回路15及び低レベルラッチ回路16にラッチさ
れる。高レベルラッチ回路15の出力は、端子17からの高
レベルを期待値としていることを示す信号（高レベル期
待値）EXPHとの論理積が高レベルアンド回路18でとられ
る。低レベルラッチ回路16の出力は、端子19からの低レ
ベルを期待値としていることを示す信号（低レベル期待
値）EXPLとの論理積が低いレベルアンド回路21でとられ
る。なお高レベル期待値の反転信号も低レベルアンド回
路21に入力され、低レベル期待値の反転信号も高レベル
アンド回路18に入力されている。
高レベルラッチ回路15の出力はインバータ22aで反転
されてオア回路23へ供給され、低レベルラッチ回路16の
出力はインバータ22bで反転されてオア回路23へ供給さ
れる。オア回路23の出力と、高レベル期待値EXPHと、低
レベル期待値EXPLとの論理積がＺモード不良検出用アン
ド回路24でとられる。
されてオア回路23へ供給され、低レベルラッチ回路16の
出力はインバータ22bで反転されてオア回路23へ供給さ
れる。オア回路23の出力と、高レベル期待値EXPHと、低
レベル期待値EXPLとの論理積がＺモード不良検出用アン
ド回路24でとられる。
高レベルを期待値としている時に、IC素子11の出力が
基準高レベル以下であると、高レベルアンド回路18の出
力が高レベル“1"となり、高レベル不良HFAILが出力さ
れ、低レベルを期待値としている時に、IC素子11の出力
が基準低レベル以上であると、低レベルアンド回路21の
出力が高レベル“1"となり、低レベル不良LFAILが出力
される。基準高レベルと基準低レベルとの間にあること
を期待値としている時（Ｚモードと呼ぶ）は、高レベル
期待値EXPH、低レベル期待値EXPLは共に高レベル“1"と
され、IC素子11の出力が基準高レベル以上の場合、又は
基準低レベル以下の場合にＺモード不良検出用アンド回
路24の出力が高レベル“1"となり、Ｚモード不良ZFAIL
が出力される。
基準高レベル以下であると、高レベルアンド回路18の出
力が高レベル“1"となり、高レベル不良HFAILが出力さ
れ、低レベルを期待値としている時に、IC素子11の出力
が基準低レベル以上であると、低レベルアンド回路21の
出力が高レベル“1"となり、低レベル不良LFAILが出力
される。基準高レベルと基準低レベルとの間にあること
を期待値としている時（Ｚモードと呼ぶ）は、高レベル
期待値EXPH、低レベル期待値EXPLは共に高レベル“1"と
され、IC素子11の出力が基準高レベル以上の場合、又は
基準低レベル以下の場合にＺモード不良検出用アンド回
路24の出力が高レベル“1"となり、Ｚモード不良ZFAIL
が出力される。
この第３図に示した従来のIC試験装置て１テストサイ
クル中における被試験IC素子11の出力の波形の切替り、
つまり低レベルから高レベルへの変化又は高レベルから
低レベルの変化が正しく行われているかを試験するに
は、例えば第４図Ａに示すように被試験IC素子11の出力
が１テストサイクル中に低レベルから高レベルに変化す
る時に、その低レベルの区間に端子14のストローブのタ
イミングを選定してIC素子出力が低レベル（基準低レベ
ル以下）であるか否かを調べ、次に第４図Ｂに示すよう
にストローブのタイミングをIC素子出力の高レベルの区
間に移動させてIC素子出力が高レベル（基準高レベル以
上）であるか否かを調べる。つまり２回に分けて試験す
る必要があった。
クル中における被試験IC素子11の出力の波形の切替り、
つまり低レベルから高レベルへの変化又は高レベルから
低レベルの変化が正しく行われているかを試験するに
は、例えば第４図Ａに示すように被試験IC素子11の出力
が１テストサイクル中に低レベルから高レベルに変化す
る時に、その低レベルの区間に端子14のストローブのタ
イミングを選定してIC素子出力が低レベル（基準低レベ
ル以下）であるか否かを調べ、次に第４図Ｂに示すよう
にストローブのタイミングをIC素子出力の高レベルの区
間に移動させてIC素子出力が高レベル（基準高レベル以
上）であるか否かを調べる。つまり２回に分けて試験す
る必要があった。
１回の試験で１テストサイクル中におけるIC素子の出
力波形の切替りが正しく行われているか否かを試験する
ため、従来においては第５図に示すように、高レベル比
較器12、及び低レベル比較器13の出力側を二重化し、つ
まり第３図に示した構成に、これと対応する部分に同一
番号にダッシュ「′」を付けて示すものを付加し、第６
図に示すように端子14のストローブ１のタイミングをIC
素子出力の低レベル区間に選定し、端子14′のストロー
ブ２のタイミングをIC素子出力の高レベル区間に選定し
てアンド回路18,21,18′,21′の各出力から出力の波形
切替りが正しく行われているか否かを調べる。しかしこ
の第５図に示す装置は回路が二重化され、ハードウエア
の規模が大きくなる欠点があった。
力波形の切替りが正しく行われているか否かを試験する
ため、従来においては第５図に示すように、高レベル比
較器12、及び低レベル比較器13の出力側を二重化し、つ
まり第３図に示した構成に、これと対応する部分に同一
番号にダッシュ「′」を付けて示すものを付加し、第６
図に示すように端子14のストローブ１のタイミングをIC
素子出力の低レベル区間に選定し、端子14′のストロー
ブ２のタイミングをIC素子出力の高レベル区間に選定し
てアンド回路18,21,18′,21′の各出力から出力の波形
切替りが正しく行われているか否かを調べる。しかしこ
の第５図に示す装置は回路が二重化され、ハードウエア
の規模が大きくなる欠点があった。
「課題を解決するための手段」 この考案によれば高レベル比較器の出力をラッチする
高レベルラッチ回路は高レベル用ストローブでラッチさ
れ、低レベル比較器の出力をラッチする低レベルラッチ
回路は低レベル用ストローブでラッチされ、つまり高レ
ベルラッチ回路と低レベルラッチ回路とは各別のストロ
ーブでラッチすることができるようにされる。また高レ
ベルラッチ回路の出力と低レベルラッチ回路の出力との
論理和が第２オア回路でとられ、１テストサイクル中に
おける出力波形の切替りを試験する際にはセレクタで第
２オア回路の出力が切替えられてＺモード不良検出用ア
ンド回路へ提供される。
高レベルラッチ回路は高レベル用ストローブでラッチさ
れ、低レベル比較器の出力をラッチする低レベルラッチ
回路は低レベル用ストローブでラッチされ、つまり高レ
ベルラッチ回路と低レベルラッチ回路とは各別のストロ
ーブでラッチすることができるようにされる。また高レ
ベルラッチ回路の出力と低レベルラッチ回路の出力との
論理和が第２オア回路でとられ、１テストサイクル中に
おける出力波形の切替りを試験する際にはセレクタで第
２オア回路の出力が切替えられてＺモード不良検出用ア
ンド回路へ提供される。
「実施例」 第１図はこの考案の実施例を示し、第３図と対応する
部分に同一符号を付けてある。この考案においては高レ
ベルラッチ回路15は端子25からの高レベル用ストローブ
でラッチされ、低レベルラッチ回路16は端子26からの低
レベル用ストローブでラッチされ、つまりこれらラッチ
回路15,16は各別のタイミングでラッチすることが可能
とされている。更に高レベルラッチ回路15の出力と低レ
ベルラッチ回路16の出力とが第２オア回路27へ供給さ
れ、第１オア回路23の出力と第２オア回路27の出力との
一方がセレクタ28で選択されてＺモード不良検出用アン
ド回路24へ供給される。セレクタ28はＺモードを示す信
号の反転信号MODEが“0"の時（Ｚモードの時）は第１
オア回路23の出力を選択し、信号MODEが“1"の時（Ｚ
モード以外の時）は第２オア回路27の出力を選択するよ
うにされる。
部分に同一符号を付けてある。この考案においては高レ
ベルラッチ回路15は端子25からの高レベル用ストローブ
でラッチされ、低レベルラッチ回路16は端子26からの低
レベル用ストローブでラッチされ、つまりこれらラッチ
回路15,16は各別のタイミングでラッチすることが可能
とされている。更に高レベルラッチ回路15の出力と低レ
ベルラッチ回路16の出力とが第２オア回路27へ供給さ
れ、第１オア回路23の出力と第２オア回路27の出力との
一方がセレクタ28で選択されてＺモード不良検出用アン
ド回路24へ供給される。セレクタ28はＺモードを示す信
号の反転信号MODEが“0"の時（Ｚモードの時）は第１
オア回路23の出力を選択し、信号MODEが“1"の時（Ｚ
モード以外の時）は第２オア回路27の出力を選択するよ
うにされる。
この構成においても高レベルを期待値としている時
に、IC素子11の出力が基準高レベル以下であると、高レ
ベルアンド回路18から高レベル不良HFAILが出力され、
低レベルを期待値としている時に、IC素子11の出力が基
準低レベル以上であると、低レベルアンド回路21から低
レベル不良LFAILが出力される。これらにおいてセレク
タ28は第２オア回路27の出力が選択され、その出力が
“1"となるが、高レベル期待値EXPH、又は低レベル期待
値EXPLの何れかが“0"であるから、Ｚモード不良検出用
アンド回路24の出力は“0"のままである。またＺモー
ド、つまり基準高レベルと基準低レベルとの間にあるこ
とを期待している時は、セレクタ28で第１オア回路23の
出力が選択され、高レベル期待値EXPH、低レベル期待値
EXPLは共に“1"とされ、よってIC素子11の出力が基準高
レベル以上、又は基準低レベル以下の場合はＺモード不
良検出用アンド回路24からＺモード不良ZFAILが出力さ
れる。なおこれらの不良検出においては端子25,26には
一般に同一タイミングのストローブを与える。
に、IC素子11の出力が基準高レベル以下であると、高レ
ベルアンド回路18から高レベル不良HFAILが出力され、
低レベルを期待値としている時に、IC素子11の出力が基
準低レベル以上であると、低レベルアンド回路21から低
レベル不良LFAILが出力される。これらにおいてセレク
タ28は第２オア回路27の出力が選択され、その出力が
“1"となるが、高レベル期待値EXPH、又は低レベル期待
値EXPLの何れかが“0"であるから、Ｚモード不良検出用
アンド回路24の出力は“0"のままである。またＺモー
ド、つまり基準高レベルと基準低レベルとの間にあるこ
とを期待している時は、セレクタ28で第１オア回路23の
出力が選択され、高レベル期待値EXPH、低レベル期待値
EXPLは共に“1"とされ、よってIC素子11の出力が基準高
レベル以上、又は基準低レベル以下の場合はＺモード不
良検出用アンド回路24からＺモード不良ZFAILが出力さ
れる。なおこれらの不良検出においては端子25,26には
一般に同一タイミングのストローブを与える。
更にこの構成においてIC素子11の出力波形の１テスト
サイクル中における切替えが正しく行われたか否かを試
験する場合は、セレクタ28で第２オア回路27を選択し、
高レベル期待値EXPH、低レベル期待値EXPLを共に“1"と
し、第２図に示すように、端子25の高レベル用ストロー
ブのタイミングを、IC素子11の出力の高レベル区間に選
定し、端子26の低レベル用ストローブのタイミングを、
IC素子11の出力の低レベル区間に選定する。従ってIC素
子11の出力がその波形切替えの前でこの例では基準低レ
ベル以上であれば低レベルラッチ回路16の出力が“1"と
なり、Ｚモード不良検出用アンド回路24の出力が“1"と
なり、また波形切替えの後でIC素子11の出力が基準高レ
ベル以下であれば高レベルラッチ回路15の出力が“1"と
なり、Ｚモード不良検出用アンド回路24の出力が“1"と
なる。つまりIC素子11の出力の波形が正しく切替えられ
ないと、Ｚモード不良検出用アンド回路24から“1"が出
力される。
サイクル中における切替えが正しく行われたか否かを試
験する場合は、セレクタ28で第２オア回路27を選択し、
高レベル期待値EXPH、低レベル期待値EXPLを共に“1"と
し、第２図に示すように、端子25の高レベル用ストロー
ブのタイミングを、IC素子11の出力の高レベル区間に選
定し、端子26の低レベル用ストローブのタイミングを、
IC素子11の出力の低レベル区間に選定する。従ってIC素
子11の出力がその波形切替えの前でこの例では基準低レ
ベル以上であれば低レベルラッチ回路16の出力が“1"と
なり、Ｚモード不良検出用アンド回路24の出力が“1"と
なり、また波形切替えの後でIC素子11の出力が基準高レ
ベル以下であれば高レベルラッチ回路15の出力が“1"と
なり、Ｚモード不良検出用アンド回路24の出力が“1"と
なる。つまりIC素子11の出力の波形が正しく切替えられ
ないと、Ｚモード不良検出用アンド回路24から“1"が出
力される。
「考案の効果」 以上述べたようにこの考案によれば、第３図に示した
従来の装置をわずか変更し、わずかの回路を付加するこ
とにより、従来と同様に、高レベル不良、低レベル不
良、Ｚモード不良を検出することができ、しかも１回の
試験で１テストサイクル内での波形切替えをチェックす
ることができる。
従来の装置をわずか変更し、わずかの回路を付加するこ
とにより、従来と同様に、高レベル不良、低レベル不
良、Ｚモード不良を検出することができ、しかも１回の
試験で１テストサイクル内での波形切替えをチェックす
ることができる。
第１図はこの考案によるIC試験装置の実施例の要部を示
すブロック図、第２図はその波形切替えチェック時の動
作例を示す図、第３図は従来のIC試験装置の一部を示す
ブロック図、第４図は第３図の装置により波形切替えチ
ェックを行う動作例を示す図、第５図は従来のICの試験
装置の他のものの一部を示すブロック図、第６図は第５
図の装置により波形切替えチェックを行う動作例を示す
図である。
すブロック図、第２図はその波形切替えチェック時の動
作例を示す図、第３図は従来のIC試験装置の一部を示す
ブロック図、第４図は第３図の装置により波形切替えチ
ェックを行う動作例を示す図、第５図は従来のICの試験
装置の他のものの一部を示すブロック図、第６図は第５
図の装置により波形切替えチェックを行う動作例を示す
図である。
Claims (1)
- 【請求項１】テスト信号が供給された被試験IC素子の出
力と、基準高レベルとを比較する高レベル比較器と、 上記被試験IC素子の出力と基準低レベルとを比較する低
レベル比較器と、 上記高レベル比較器の出力を高レベル用ストローブでラ
ッチする高レベルラッチ回路と、 上記低レベル比較器の出力を低レベル用ストローブでラ
ッチする低レベルラッチ回路と、 上記高レベルラッチ回路の出力と高レベル期待値と低レ
ベル期待値の反転したものとの論理積をとる高レベルア
ンド回路と、 上記低レベルラッチ回路の出力と上記低レベル期待値と
上記高レベル期待値の反転したものとの論理積をとる低
レベルアンド回路と、 上記高レベルラッチ回路の出力の反転出力と上記低レベ
ルラッチ回路の出力の反転出力との論理和をとる第１オ
ア回路と、 上記高レベルラッチ回路の出力と上記低レベルラッチ回
路の出力との論理和をとる第２オア回路と、 上記第１オア回路の出力と上記第２オア回路の出力との
何れかを選択するセレクタと、 そのセレクタの出力と上記高レベル期待値と上記低レベ
ル期待値との論理積をとるＺモード不良検出用アンド回
路と、 を具備するIC試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163990U JP2527623Y2 (ja) | 1990-07-04 | 1990-07-04 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163990U JP2527623Y2 (ja) | 1990-07-04 | 1990-07-04 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430488U JPH0430488U (ja) | 1992-03-11 |
| JP2527623Y2 true JP2527623Y2 (ja) | 1997-03-05 |
Family
ID=31608849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7163990U Expired - Lifetime JP2527623Y2 (ja) | 1990-07-04 | 1990-07-04 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527623Y2 (ja) |
-
1990
- 1990-07-04 JP JP7163990U patent/JP2527623Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430488U (ja) | 1992-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |