JP2523983B2

JP2523983B2 - 速度制御装置

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Publication number: JP2523983B2
Application number: JP2305115A
Authority: JP
Inventors: 泰明遠山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-11-09
Filing date: 1990-11-09
Publication date: 1996-08-14
Anticipated expiration: 2011-08-14
Also published as: WO1992009016A1; US5392378A; JPH04177512A

Description

【発明の詳細な説明】産業上の利用分野本発明は回転体の速度検出信号の周期計測により得ら
れる速度検出値に基づいて、回転体を駆動する速度制御
装置に関するものである。

従来の技術従来より、回転体のディジタル式速度制御装置は磁気
記録再生装置において多用化されている。

第８図は、磁気記録再生装置におけるキャプスタンモ
ータの回転速度制御系の一般的なブロック図を示したも
のである。

第８図において、モータ１に取り付けられた周波数発
電機２から第９図ａに示すような正弦波信号が出力され
る。この信号はモータ１の回転速度に依存した周期を有
しており、さらにFG信号増幅器３により増幅および波形
整形され、第９図ｂに示す方形波信号となる。FG信号増
幅器３の出力は速度誤差検出器17に入力され、入力信号
の周期がカウンタ４により量子化される。減算器６で
は、その量子化されたカウント値から基準値発生器５よ
り出力される基準周期データが減算され、速度誤差が出
力される。検出された速度誤差はディジタルフィルタ14
により速度制御領域でのゲイン補償が行われた後にD/A
変換器15に出力され、D/A変換器15の出力はモータ駆動
回路16に供給され、回転体（モータ１）の速度制御が行
われる。

発明が解決しようとする課題ところで、上記の構成における各部の伝達関数を含め
たブロック図を第10図に示し、これをもとに回転体の速
度制御系における制御限界周波数について説明する。

第10図において、モータの伝達関数は、トルク定数Kt
（ｇ−cm/A）と、慣性モーメントＪ（ｇ−cm・sec・sec
/rad）、およびプラス演算子ｓにより表される。モータ
１の回転速度は一回転あたりｚ個の歯数を有する周波数
発電機２（第８図においてはFGと略称されている。）に
より速度検出信号に変換され、入出力サンプラ，カウン
タ４および移動平均要素により入力信号の周期が計測さ
れる。

カウンタ４に供給される基準クロックの周波数をFck
（Hz）、サンプリング周期をＴ（sec）とすると、カウ
ンタ４の伝達関数Gcは次式で表される。

ただし、カウンタ４により量子化された速度検出信号の周期計
測値から基準値が減算され、速度誤差が算出される。算
出された速度誤差は伝達関数Gfを有するディジタルフィ
ルタ14に入力され速度制御領域でのゲイン補償が行わ
れ、D/A変換器15の入力バッファにより構成される０次
ホルダに供給される。

０次ホルダの伝達関数Ghは次式で表される。

０次ホルダの出力は、変換ゲインKxを有するD/A変換
器15によりアナログ電圧に変換され、その出力は伝達コ
ンダクタンスgm（A/V）を有するモータ駆動回路16に供
給され、その出力電流によりモータの速度制御が行われ
る。

なお、D/A変換器15の変換ゲインKxは変換ビット数を
ｎ、供給電圧をVccとすると、次式で表される。

上述の各部の伝達関数の中で、位相特性がサンプリン
グ周期Ｔに依存するのは、カウンタ部とホルダであり、
任意の周波数ｆでの両者の位相特性θc,θｈは（１）
式，（３）式より次のように表される。

θｃ＝−π・ｆ・Ｔ …（５） θｈ＝−π・ｆ・Ｔ …（６）さて、一般的に制御系が安定に動作するためには、開
ループゲインが0dBとなる周波数において40〜60度の位
相余裕が必要であるが、その周波数において第10図に示
される慣性ブロック６内の慣性項が支配的となり、この
周波数において90度の位相遅れが生じる。したがって、
この周波数において60度の位相余裕を得るための必要条
件は次式で表される。

この条件によりモータを安定に制御可能な制御限界周
波数F_limは、FG周波数Ffgを用いて次式で表される。

上述のごとく、モータを安定に制御可能な制御限界周
波数は、FG周波数により規制されてしまう。このため、
速度誤差検出器に速度検出信号を入力する前に逓倍回路
を設け、サンプリング周期Ｔを２分の１にすることによ
り、制御限界周波数をFG周波数の６分の１まで広げるこ
とが可能である。

しかしながら、速度検出信号の一周期の時間が、速度
誤差検出からD/A変換器への出力までに要する時間の倍
以上でなければ逓倍法を用いることはできない。

すなわち、FG周波数が比較的高い場合には制御限界周
波数は（８）式で示されるようにFG周波数の12分の１が
理論上の限界値であった。

ところで、民生用VTR等においては、キャプスタンモ
ータの駆動方式として、ダイレクト・ドライブ方式が多
用されており、モータ特有のトルクリップルが回転ムラ
の要因となって、ワウ・フラッタを悪化させることとな
る。

このトルクリップルは、モータの１回転周期に依存し
ており、通常この回転周期の整数倍の高調波成分を有し
ている。

この特有の性質を利用して、モータの回転周期に依存
したトルクリップルを取り除く方法として、繰り返し制
御（または学習制御と呼ばれる）を適用した例が報告さ
れている（「システムと制御」,Vol.30,No.1,P34〜41,1
986）。

しかしながら、繰り返し制御を適応した制御方式にお
いては、モータの回転周期に依存したトルクリップルを
取り除く効果はあるものの、学習機構の実現には多くの
メモリまたはシフトレジスタを必要とし、さらに制御系
の安定性を得るために複雑な高次のフィルタ等により構
成された補償器を必要としていた。すなわち、従来の繰
り返し制御の実現においてコスト面におけるデメリット
も大きかった。

本発明は、上記従来の問題点を解決するもので、逓倍
法を用いることができないときにも、安定に速度制御が
可能な速度制御装置を提供することを目的とする。

課題を解決するための手段この目的を達成するために本発明の速度制御装置は、
回転体の速度に応じた速度検出信号の周期を計測する計
測手段と、前記計測手段の出力データと基準周期データ
とから平均速度誤差を算出する速度誤差算出手段と、特
定の計測区間に対する平均速度誤差と、それ以前の平均
速度誤差とから瞬時速度誤差を予測する予測手段と、前
記予測手段の出力を累積加算し、平均値データを出力す
る誤差平均化手段と、特定のメモリを選択するメモリ選
択手段と、前記誤差平均化手段の出力データと、前記メ
モリ選択手段により選択された特定のメモリのデータと
を加算し、その結果を前記メモリに格納する誤差格納手
段と、前記メモリより以前に選択された特定のメモリの
データに１より小さい定数を乗じた後、前記瞬時誤差予
測手段の出力データを加算する補償誤差算出手段と、前
記補償誤差算出手段の出力データに基づいて前記回転体
を駆動する駆動手段とを備えている。

作用本発明は上記した構成により、従来に比べて位相余裕
を大きくとることができるとともに周期的な外乱を効率
よく抑圧することができる速度制御装置を提供できる。

実施例以下、本発明の実施例について、図面を参照しながら
説明する。

第１図は本発明の一実施例における速度制御装置の基
本ブロック図、第２図は第１図の速度誤差予測ブロック
20の詳細図、第３図は第１図の学習機構ブロック30の詳
細図を示したものであり、第８図と同一機能の部位には
同じ符号を用いている。

第１図において、FG信号増幅器３の出力信号はカウン
タ４に入力され、基準クロックにより量子化される。カ
ウンタ４のカウントデータおよび基準値発生器５の基準
値データは減算器６に供給され、カウンタ４のカウント
データから基準値データが減算されて、その演算結果デ
ータが第１のメモリ７に供給される。第１のメモリ７の
出力データは、速度誤差予測ブロック20に入力され、そ
の出力データは学習機能ブロック30に供給される。

第２図において、第１の予測器22には、第１のメモリ
７および第２のメモリ21のデータが供給され、予測演算
が行われた後に、第１のメモリ７のデータが第２のメモ
リ21に供給される。第２の予測器25には、第４のメモリ
24および第１のメモリ７のデータが供給され、予測演算
が行われた後に、第３のメモリ23のデータが第４のメモ
リ24に供給される。第３の予測器26には、第２の予測器
25および第１の予測器22の出力データが供給され、予測
演算が行われる。予測演算結果は学習機構ブロック30に
供給される。

第３図において、前述の予測演算結果は第２加算器37
および誤差平均化手段32に供給されている。誤差平均化
手段32により平均化された出力データは、第１加算器33
に入力される。第１加算器33ではメモリ選択手段34によ
りメモリ群から選択された特定のメモリのデータと誤差
平均化手段32の出力データを加算し、加算結果を同メモ
リに格納する。補償器35ではメモリ選択手段34により選
択された特定のメモリに乗数ｋを乗じた後、第５のメモ
リ36に演算結果を出力する。第２加算器37では、前述の
予測演算結果、すなわち第３の予測器26の出力データと
第５のメモリ36の出力とを加算し、ディジタルフィルタ
14に出力する。

なお、速度誤差予測ブロック20は、第２のメモリ21〜
第３の予測器26により、学習機構ブロック30は誤差平均
化手段32〜第２加算器37により構成されており、FG信号
増幅器３からの出力信号が制御信号として入力されてい
る。

また、ディジタルフィルタ14にもサンプリング信号と
してFG信号増幅器３の出力信号が入力されている。

以上のように構成された速度制御装置について、第１
図〜第４図をもとに動作説明を行う。

第４図はFG信号ｂとモータ１の速度誤差との関係を表
したものであり、モータ１の回転速度が遅くなってきて
いる状態を表している。

まず、第４図ｂのリーディングエッジが到来すると、
第１のメモリ７のデータは第２のメモリ21に転送され、
第３のメモリ23のデータは第４のメモリ24に転送され
る。すなわち、第２のメモリ21,第４のメモリ24には常
に第１のメモリ7,第３のメモリ23に入力された一回前の
データが格納される。これは第１の予測器22および第２
の予測器25の予測動作に備えたものである。

つぎに、第１の予測器22において、第１のメモリ７の
データの３倍のデータから第２のメモリ21のデータが減
算された後、２で除算される。この演算結果は第３のメ
モリ23に格納される。第２の予測器25では、第１のメモ
リ７の２倍のデータから第４のメモリ24のデータが減算
される。最後に、第３の予測器26において、第２の予測
器25の出力データおよび第１の予測器22の出力データと
の加重平均値が算出され、出力される。

以上の一連の処理の意味を第４図をもとに説明する。

時刻t₇において、第４図ｂのリーディングエッジが到
来し、速度検出器17での処理が終了しているものとす
る。この時点において、第１のメモリ７には時刻t₆から
時刻t₇までの区間におけるモータ１の平均速度に依存し
た速度誤差データが格納されている。同様に、第２のメ
モリ21には、時刻t₃から時刻t₅までの区間におけるモー
タ１の平均速度に依存した速度誤差データが格納されて
いる。

ここで、時刻t₃〜t₇までのモータ１の速度検出信号の
２サイクル間の瞬時速度が直線近似できるものとする
と、第１のメモリ７に格納されているデータは時刻t₆、
つまり時刻t₅〜t₇の中間点での瞬時速度誤差e₂を表し、
第２のメモリ21のデータは時刻t₄、つまり時刻t₃〜t₅の
中間点での瞬時速度誤差e₁を表すことになる。

従って、時刻t₇での瞬時速度誤差予測値R₀は以下の式
で示される。

すなわち、第１の予測器22からは（９）式で表される
瞬時速度誤差予測値R₀が出力される。

ところで、第４のメモリ24には時刻t₅における瞬時速
度誤差予測値R₁が格納されている。第２の予測器25では
時刻t₅における瞬時速度誤差予測値R₁、時刻t₆での瞬時
速度誤差e₂より以下の式で表される瞬時速度誤差予測値
R₂を出力する。

R₂＝e₂＋（e₂−R₁） …（10）すなわち、（９）式により、前回（時刻t₅）算出した
瞬時速度誤差予測値R₁が今回の計算に反映されることに
なる。

第３の予測器26では上述の如く算出された瞬時速度誤
差予測値R₀およびR₂を加重平均し、最終的な瞬時速度誤
差予測値Ｒを出力する。

以上より、第１の予測器22の伝達関数Pr1をＺ演算子
を用いて表すと、同様に第２の予測器25の伝達関数Pr2は、よって、第３の予測器26の伝達関数Pr3は、となる。

つまり、（13）式で示される処理を行うことにより、
第１図の速度誤差予測ブロック20の処理を行うことがで
きる。

つぎに、学習機構ブロック30の動作説明を行う。回転
体の歯数をＮとすると、１回転周期の間に速度検出信号
がＮ回検出される。さらに、平均化回数をN_avgとする
と、学習RAM群で必要なRAMの数はN_r（＝N/N_avg）とな
り、従来必要であったRAM数ＮのN_avg分の１に削減する
ことが可能である。

いま、第３の予測器26から出力が得られた状態である
とする。誤差平均化手段32では、誤差の累積加算を開始
する。累積加算された誤差の平均化が終了するまで、す
なわち累積加算回数ｎが（ｎ＜N_avg）の間は学習RAM群
は選択されず、第５のメモリ36のデータと第３の予測器
26の出力が加算され、ディジタルフィルタに出力され
る。誤差平均化手段32により誤差の累積加算が終了、す
なわち累積加算回数ｎが（ｎ＝N_avg）となると、誤差平
均化手段32では累積加算された誤差を平均化する。つま
り、第３の予測器26の出力をE_iとすると、誤差平均化手
段32の出力E_avgは次式で表される。

誤差の平均化が終了すると誤差平均化手段32は、平均
化された誤差E_avgを出力する。一方、メモリ選択手段34
により、学習RAM群から特定のRAMが選択される。

以下に、RAMの選択方法の説明を行う。ここで、前回
選択されたRAMがRAM_k-1であるとする。このときポイン
タは前回インクリメントされているのでポインタ値n_pは
（n_p＝ｋ）を示している。したがって、今回はポインタ
値（n_p＝ｋ）で示されるRAM_kが選択され、ポインタは再
びインクリメントされる。このとき、もしインクリメン
トされたポインタ値n_pが学習RAMの数N_rより大きけれ
ば、すなわち、（ｋ＋１＞N_r）であれば、ポインタはリ
セットされる。

以上の処理によりモータ１の１回転周期をモードとし
てRAM₁〜RAM_Nrをサイクリックに選択することが可能で
ある。

RAM_kが選択されると、前述の誤差平均化手段32の出力
と選択されたRAM_kのデータとが加算され、その演算結果
が再びRAM_kに格納される。以上で学習機能の学習動作は
終了する。

つぎに、ディジタルフィルタ14に実際に出力する誤差
データの算出方法の説明を行う。

まず、メモリ選択器34により今回学習したRAM_kより１
回前に学習した、RAM_k-1が選択される。ここで、モータ
１による位相遅れを補償するために今回学習したRAM_kを
選択せず、１回前に学習したRAM_k-1を選択する。

以下に、位相進めのための位相量の算出方法を説明す
る。

RAM1つ分の位相進めを行った場合、進めた位相量に対
応した進みのむだ時間T_incは、次式で表される。

補償器35では、メモリ選択手段34により選択されたRA
M_k-1のデータにあらかじめ決められた定数ｋを乗じ、第
５のメモリ36に格納する。ここで、定数ｋの値は１より
小さい任意の値を選択することができ、１に近づくほど
学習効果は大きくなるが、制御系の安定性の確保が困難
となる。

第５図は第１図の学習機構ブロック30をＺ演算子を用
いて表したブロック図であり、学習機構部の伝達関数G_L
をＺ演算子Ｚおよびプラス演算子ｓを用いて表すと次式
で示される。

（16）式よりサーボ系の制御帯域内において、ｋが１
に近づくにつれて分母の第２項はゼロに近づくが、１よ
り小さくなるにつれてゲインG_Lは１に近づき学習効果が
なくなることが容易にわかる。

つまり、学習効果とサーボ系の安定性は互いにトレー
ドオフの関係にあるため、一般的にはｋを0.9以上の値
とする。

つぎに、第５のメモリ36のデータと第３の予測器26の
出力とを加算し、ディジタルフィルタ14に出力する。

このように学習機構ブロック30の各部の処理により速
度誤差予測ブロック20の出力から補償誤差が算出され
る。

つぎに、上述の速度誤差予測ブロック20および学習機
構ブロック30の処理をソフトウェアにより実現すること
を想定し、各ブロック図での処理を実現するフローチャ
ートを第６図に、このフローチャートに対応したブロッ
ク図を第７図に示し、処理の説明を行う。

ここで、用いられているカウント値は第１図のカウン
タ４の出力、基準値は第１図の基準値発生器５の出力で
あり、メモリ１〜メモリNrは第７図のメモリ１〜メモリ
Nrに対応している。ただし、メモリ４はテンポラリーの
メモリとする。第１図の減算器6,速度誤差予測ブロック
20,学習機構ブロック30での演算およびディジタルフィ
ルタ14は、マイクロプロセッサの有する算術論理演算ユ
ニット（ALU）により容易に実行可能である。

なお、演算の簡素化を図って、（13）式を変形して
（17）式の形で実現するものとする。

まず、処理ブランチ600において、第１図のFG信号増
幅器３の出力信号のリーディングエッジが到来している
かどうかを判断する。このとき到来していれば、処理ブ
ロック601においてカウント値から基準値が減算され、
その減算結果はメモリ１に転送される。到来していなけ
れば処理を終了する。処理ブロック602ではメモリ１か
らメモリ２のデータが減算され、その減算結果はメモリ
４に転送される。さらに、処理ブロック603ではメモリ
１のデータの３倍のデータがレジスタに転送される。こ
の処理では、一度メモリ１のデータをレジスタに転送
し、レジスタにメモリ１のデータを２回加算することに
より、乗算命令を用いずにメモリ１のデータの３倍のデ
ータをレジスタに転送することができる。処理ブロック
604では、レジスタの値にメモリ３のデータが加算され
再びレジスタに転送される。処理ブロック605ではレジ
スタの値が２回右にシフトされ、再びレジスタに転送さ
れる。処理ブロック606ではレジスタの値にメモリ４の
データが加算され、その結果はメモリ４に格納される。

処理ブロック607ではメモリ４のデータがレジスタに
転送される。この処理は、次の学習機構ブロック30での
演算に備えたものである。

処理ブロック608では速度誤差予測ブロック20での次
回の計算に備えてメモリ２のデータをメモリ３へメモリ
１のデータをメモリ２へ転送する。

以上の処理ブランチ600〜処理ブロック608の簡単な算
術演算により第１図の速度誤差予測ブロック20の処理を
実現可能である。

つぎに、学習機構ブロック30での処理の説明を行う。

誤差平均化手段32は、処理ブランチ609〜処理ブロッ
ク612により構成されている。処理ブランチ609では、累
積加算された誤差を平均化するタイミングであるかどう
かを判断する。平均化のタイミングでなければ、処理ブ
ロック610によりメモリ５のデータにメモリ４のデータ
を加算し、結果をメモリ５に格納する。そして、処理ブ
ロック620にジャンプする。

平均化のタイミングであれば、処理ブロック611によ
り累積加算されたメモリ５のデータを平均化回数N_avgで
除算する。その除算結果はレジスタに格納される。な
お、この平均化回数も、２のｎ乗にとることによりシフ
ト演算により実行可能である。処理ブロック612では、
累積加算用のメモリ５をクリアして、つぎの累積加算に
備えている。

メモリ選択手段34は処理ブロック613〜処理ブロック6
18により構成されている。

処理ブロック613ではポインタ１をインクリメントす
る。つぎに、処理ブランチ614においてポインタ１の値
が学習ramの数Nrより大きいかどうかを判断する。この
とき大きければ、処理ブロック615によりポインタ１を
リセットする。そして、処理ブロック616にジャンプす
る。小さいときには、処理ブロック616により、そのポ
インタ値に対応したメモリN_pを選択する。処理ブロック
617では、選択されたメモリN_pにレジスタ値を加算し、
再びメモリN_pに格納する。処理ブロック618ではポイン
タ１より１小さい値を有するポインタ２によりメモリN
_p-1を選択する。

補償器35は、処理ブロック619により構成されてい
る。処理ブロック619では、選択されたメモリN_p-1に定
数ｋを乗算し、その結果をメモリ６に格納する。ここ
で、定数ｋは、シフト演算が可能な値を選択する。処理
ブロック620では、メモリ４のデータとメモリ６のデー
タを加算し、その結果をメモリ４に格納する。以上の演
算により学習機構ブロック30の処理が終了する。

最後に、処理ブロック621により、メモリ４のデータ
がディジタルフィルタ14に出力される。

なお、一連の演算処理において、乗算命令を用いずに
加減算およびシフト演算により処理を行っているため、
処理時間は非常に短く、むだ時間要素はほとんど生じな
い。

第11図は、従来例のカウンタ４＋ホルダ、本実施例の
速度誤差予測ブロック20＋ホルダの位相特性をシミュレ
ーションした結果であり、サンプリング周期Ｔを1msと
している。ここで、本実施例での位相遅れ量は、従来例
の２分の１となっている。

したがって、本発明によれば（14）式で示される予測
演算をソフトウェア演算により実行することにより、
（５）式で示されるカウンタ部の位相遅れ量を理論上ゼ
ロにすることができる。

本発明での位相特性は次式で表される。

θｃ＝０ …（５）′ よって、（５）′，（６），（７）式よりモータを安
定に制御可能な制御限界周波数F_limはFG周波数Ffgを用
いて次式で表される。

上述のごとく、本発明によれば、（14）式で示される
予測演算をソフトウェア演算により実行することによ
り、（５）式で示されるカウンタ部の位相遅れを取り除
くことができる。

したがって、理論上、モータを安定に制御可能な制御
限界周波数を逓倍法を用いずに、FGの周波数の６分の１
まで延ばすことが可能である。

さらに、学習機構ブロック30により回転体の回転周期
に同期した外乱を抑圧することができるため、従来より
安定に回転体の速度制御を行うことが可能である。

発明の効果以上のように本発明は、回転体の速度に応じた速度検
出信号の周期を計測する計測手段と、前記計測手段の出
力データと基準周期データとから平均速度誤差を算出す
る速度誤差演算手段と、特定の計測区間に対する平均速
度誤差と、それ以前の平均速度誤差とから瞬時速度誤差
を予測する予測手段と、前記予測手段の出力を累積加算
し、平均値データを出力する誤差平均化手段と、特定の
メモリを選択するメモリ選択手段と、前記誤差平均化手
段の出力データと、前記メモリ選択手段により選択され
た特定のメモリのデータとを加算し、その結果を前記メ
モリに格納する誤差格納手段と、前記メモリにより以前
に選択された特定のメモリのデータに１より小さい定数
を乗じた後、前記瞬時誤差予測手段の出力データを加算
する補償誤差算出手段と、前記補償誤差算出手段の出力
データに基づいて前記回転体を駆動する駆動手段とを備
えおり、カウンタ部による位相遅れを取り除くことがで
きるとともに回転体の回転周期に同期した外乱を抑圧す
ることができる。

したがって、従来の２倍の周波数まで安定性を維持し
つつ制御帯域を広げることが可能である。

さらに、瞬時速度誤差予測ブロック20および学習機能
ブロック30での処理をソフトウェア演算により行ってい
るため、ハードウェアの追加が必要なく、その実用効果
は極めて大きい。

【図面の簡単な説明】

第１図は本発明の実施例における速度制御装置の構成を
示すブロック図、第２図は同実施例の速度誤差予測ブロ
ック20の内部構成を示すブロック図、第３図は同実施例
の学習機構ブロック30の内部構成を示すブロック図、第
４図は同実施例の動作説明のためのタイムチャート、第
５図は同実施例における学習機構ブロック30のブロック
線図、第６図は速度誤差予測ブロック20および学習機構
ブロック30の処理を実行するためのフローチャート、第
７図は第６図のフローチャートに対応したブロック図、
第８図は従来例における速度制御装置の構成を示すブロ
ック図、第９図は同従来例のタイムチャート、第10図は
同従来例の速度制御系の各部の伝達関数を表すブロック
線図、第11図は従来例と本発明の実施例における位相特
性の比較図である。１……モータ、２……周波数発電機、14……ディジタル
フィルタ、15……D/A変換器、16……モータ駆動回路、1
7……速度誤差検出器、20……速度誤差予測ブロック、3
0……学習機構ブロック。

Claims

(57)【特許請求の範囲】

【請求項１】回転体の速度に応じた速度検出信号の周期
を計測する計測手段と、前記計測手段の出力データと基準周期データとから平均
速度誤差を算出する速度誤差算出手段と、特定の計測区間に対する平均速度誤差と、それ以前の平
均速度誤差とから瞬時速度誤差を予測する予測手段と、前記予測手段の出力を累積加算し、平均値データを出力
する誤差平均化手段と、特定のメモリを選択するメモリ選択手段と、前記誤差平均化手段の出力データと、前記メモリ選択手
段により選択された特定のメモリのデータとを加算し、
その結果を前記メモリに格納する誤差格納手段と、前記メモリより以前に選択された特定のメモリのデータ
に１より小さい定数を乗じた後、前記瞬時誤差予測手段
の出力データを加算する補償誤差算出手段と、前記補償誤差算出手段の出力データに基づいて前記回転
体を駆動する駆動手段とを備えた速度制御装置。
【請求項２】予測手段は、連続した２つの各計測区間の
平均速度誤差から瞬時速度誤差を予測する請求項１記載
の速度制御装置。
【請求項３】メモリ選択手段は、速度検出信号を分周し
た周期ごとにポインタで示される特定のメモリの選択お
よび前記ポインタのインクリメントを行い、前記ポイン
タの値が回転体の１回転に対応した最大値を越えたとき
には、前記ポインタの値をリセットする請求項１記載の
速度制御装置。