JP2522299B2 - Ｄｍａ転送制御装置 - Google Patents
Ｄｍａ転送制御装置Info
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- JP2522299B2 JP2522299B2 JP9139587A JP9139587A JP2522299B2 JP 2522299 B2 JP2522299 B2 JP 2522299B2 JP 9139587 A JP9139587 A JP 9139587A JP 9139587 A JP9139587 A JP 9139587A JP 2522299 B2 JP2522299 B2 JP 2522299B2
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- transfer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置などで使用されるバスシステ
ムにおけるDMA転送制御装置に関する。
ムにおけるDMA転送制御装置に関する。
本発明はひとつのバスシステムに相互にDMA転送を行
う複数のユニットが接続されたDMA転送制御装置におい
て、 この複数のユニットのうちの特定ユニットに、この複
数の各ユニットが共通に使用するハードウェアを備える
ことにより、 各ユニットに重複するハードウェア量を削減できるよ
うにしたものである。
う複数のユニットが接続されたDMA転送制御装置におい
て、 この複数のユニットのうちの特定ユニットに、この複
数の各ユニットが共通に使用するハードウェアを備える
ことにより、 各ユニットに重複するハードウェア量を削減できるよ
うにしたものである。
従来、この種のバスシステムにおけるDMA転送装置の
アドレスと転送バイト数をハードウェアによって更新す
ることにより転送を行うDMA転送方式では、各ユニット
内に個別にアドレスカウンタおよび転送バイト数カウン
タと、これらそれぞれのカウンタの演算結果を保持する
レジスタを有することにより、アドレスおよび転送バイ
ト数の更新制御をユニット個別に行っていた。
アドレスと転送バイト数をハードウェアによって更新す
ることにより転送を行うDMA転送方式では、各ユニット
内に個別にアドレスカウンタおよび転送バイト数カウン
タと、これらそれぞれのカウンタの演算結果を保持する
レジスタを有することにより、アドレスおよび転送バイ
ト数の更新制御をユニット個別に行っていた。
上述したように従来のDMA転送制御方式においては、D
MA転送を行うユニットごとにアドレスカウンタおよび転
送バイト数カウンタとを備え、DMA転送のアドレスおよ
び転送バイト数の更新制御を行っていたが、本来この制
御方法は同種のものが重複して設けられている場合が多
いために、分散して制御する必要はなく、しかも、実
際、前記２つのカウンタが使用されるのは、ユニットが
バスの使用権を獲得した転送サイクル時のみであり、DM
A転送を行う各ユニット内のカウンタが同時に使用され
ることはないにもかかわらず重複したハードウェア量を
有している問題点があった。
MA転送を行うユニットごとにアドレスカウンタおよび転
送バイト数カウンタとを備え、DMA転送のアドレスおよ
び転送バイト数の更新制御を行っていたが、本来この制
御方法は同種のものが重複して設けられている場合が多
いために、分散して制御する必要はなく、しかも、実
際、前記２つのカウンタが使用されるのは、ユニットが
バスの使用権を獲得した転送サイクル時のみであり、DM
A転送を行う各ユニット内のカウンタが同時に使用され
ることはないにもかかわらず重複したハードウェア量を
有している問題点があった。
本発明は、このような問題を解決してハードウェア量
を削減することを目的とするものである。
を削減することを目的とするものである。
本発明は、ひとつのバスシステムに相互にDMA転送を
行う複数のユニットが接続されたDMA転送制御装置にお
いて、上記複数のユニットのうちのひとつのユニット
に、上記各ユニットが共通に使用するアドレスカウンタ
および転送バイト数カウンタと、上記アドレスカウンタ
の計数結果を各ユニット別に保持するユニット用アドレ
スレジスタと、上記転送バイト数カウンタの計数結果を
各ユニット別に保持するユニット用転送バイト数レジス
タと、上記バスのアドレス線の信号に従って上記ユニッ
ト用アドレスレジスタまたは上記ユニット用転送バイト
数レジスタの各入力を上記バスのデータ線に選択的に接
続させるデコーダと、上記バスの転送バイト数情報線の
信号に従って上記アドレスカウンタおよび転送バイト数
カウンタの計数条件を指令する制御回路と、上記ユニッ
ト用転送バイト数レジスタの内容に従って上記バスのDM
A転送終了情報線にDMA転送の終了情報を送出する転送バ
イト数終了検出回路とを備えたことを特徴とする。
行う複数のユニットが接続されたDMA転送制御装置にお
いて、上記複数のユニットのうちのひとつのユニット
に、上記各ユニットが共通に使用するアドレスカウンタ
および転送バイト数カウンタと、上記アドレスカウンタ
の計数結果を各ユニット別に保持するユニット用アドレ
スレジスタと、上記転送バイト数カウンタの計数結果を
各ユニット別に保持するユニット用転送バイト数レジス
タと、上記バスのアドレス線の信号に従って上記ユニッ
ト用アドレスレジスタまたは上記ユニット用転送バイト
数レジスタの各入力を上記バスのデータ線に選択的に接
続させるデコーダと、上記バスの転送バイト数情報線の
信号に従って上記アドレスカウンタおよび転送バイト数
カウンタの計数条件を指令する制御回路と、上記ユニッ
ト用転送バイト数レジスタの内容に従って上記バスのDM
A転送終了情報線にDMA転送の終了情報を送出する転送バ
イト数終了検出回路とを備えたことを特徴とする。
バスからのセレクタ選択信号を、メモリユニットのデ
コーダが受け、ユニット用転送バイト数レジスタとユニ
ット用アドレスレジスタに送信し、総転送バイト数とス
タートアドレスを各々セットし、DMA転送の準備をす
る。
コーダが受け、ユニット用転送バイト数レジスタとユニ
ット用アドレスレジスタに送信し、総転送バイト数とス
タートアドレスを各々セットし、DMA転送の準備をす
る。
この準備が完了すると、該当ユニットが使用ユニット
である情報をデコーダに送信し、同時にDMA転送である
情報と、転送バイト数情報を選択信号生成回路および制
御回路に送信し、その確認がなされると、選択信号生成
回路がセレクタの選択信号をセレクタに送信してレジス
タを選択し、このレジスタの内容をメモリアクセス用ア
ドレスレジスタに格納する。
である情報をデコーダに送信し、同時にDMA転送である
情報と、転送バイト数情報を選択信号生成回路および制
御回路に送信し、その確認がなされると、選択信号生成
回路がセレクタの選択信号をセレクタに送信してレジス
タを選択し、このレジスタの内容をメモリアクセス用ア
ドレスレジスタに格納する。
一方、セレクタの選択信号によりアドレスカウンタお
よび転送バイト数カウンタのセレクタがユニット用アド
レスレジスタおよびユニット用転送バイト数レジスタを
それぞれ選択し、これらのレジスタの内容と転送バイト
数情報により制御回路がアドレスカウンタおよび転送バ
イト数カウンタの計数条件を生成し、その相互のカウン
ト数の間で演算してユニット用アドレスレジスタおよび
転送バイト数レジスタの内容を更新する。
よび転送バイト数カウンタのセレクタがユニット用アド
レスレジスタおよびユニット用転送バイト数レジスタを
それぞれ選択し、これらのレジスタの内容と転送バイト
数情報により制御回路がアドレスカウンタおよび転送バ
イト数カウンタの計数条件を生成し、その相互のカウン
ト数の間で演算してユニット用アドレスレジスタおよび
転送バイト数レジスタの内容を更新する。
このような動作を繰り返した結果、ユニット用転送バ
イト数レジスタの内容がゼロになったことを転送バイト
数終了検出回路が検出すると、DMA転送終了情報線にDMA
転送の終了情報を送出し、DMA転送を終了する。
イト数レジスタの内容がゼロになったことを転送バイト
数終了検出回路が検出すると、DMA転送終了情報線にDMA
転送の終了情報を送出し、DMA転送を終了する。
以下、図面を参照して、本発明実施例DMA転送制御装
置を説明する。第１図は本発明実施例DMA転送制御装置
のメモリユニットの構成を示すブロック図、第２図は本
発明実施例DMA転送制御装置の全体の構成を示すブロッ
ク図である。
置を説明する。第１図は本発明実施例DMA転送制御装置
のメモリユニットの構成を示すブロック図、第２図は本
発明実施例DMA転送制御装置の全体の構成を示すブロッ
ク図である。
第２図において、バスB1は、第１図に示すアドレス線
A1およびA2、データ線D1、１転送サイクルの転送バイト
数情報線C1、DMA転送であることを示す情報線DM1および
DMA転送終了情報線TC1を有し、このバスB1を介してメモ
リユニットMUに対してユニットU1、U2、U3およびU4がDM
A転送を行うように接続されている。
A1およびA2、データ線D1、１転送サイクルの転送バイト
数情報線C1、DMA転送であることを示す情報線DM1および
DMA転送終了情報線TC1を有し、このバスB1を介してメモ
リユニットMUに対してユニットU1、U2、U3およびU4がDM
A転送を行うように接続されている。
ユニットU1がメモリユニットMUに対してDMA転送を行
う場合、あらかじめユニットU1はメモリユニットMUに総
転送バイト数およびスタートアドレスをセットする。以
後送信元がユニットU1であることを示す情報とDMA転送
であることを示す情報とをメモリユニットMUに送信する
ことによってメモリアクセスを実行し、メモリユニット
MUよりDMA転送の終了報告があるまで上記動作を繰り返
す。
う場合、あらかじめユニットU1はメモリユニットMUに総
転送バイト数およびスタートアドレスをセットする。以
後送信元がユニットU1であることを示す情報とDMA転送
であることを示す情報とをメモリユニットMUに送信する
ことによってメモリアクセスを実行し、メモリユニット
MUよりDMA転送の終了報告があるまで上記動作を繰り返
す。
第１図および第２図に示すように、本発明実施例DMA
転送制御装置のメモリユニットMUには、バスシステムに
接続された複数のユニットU1〜U4が共通に使用するセレ
クタSLAを有するアドレスカウンタAALUおよびセレクタS
LLを有する転送バイト数カウンタLALUと、アドレスカウ
ンタAALUの計数結果を各ユニット別に保持するセレクタ
SA1〜SA4を有するユニット用アドレスレジスタRA1〜RA4
と、転送バイト数カウンタLALUの計数結果を各ユニット
別に保持するセレクタSL1〜SL4を有するユニット用転送
バイト数レジスタRL1〜RL4と、バスB1のアドレス線A1の
信号に従ってユニット用アドレスレジスタRA1〜RA4また
はユニット用転送バイト数レジスタRL1〜RL4の各入力を
バスB1のデータ線D1に選択的に接続させるデコーダDEC
と、バスB1の転送バイト数情報線C1の信号に従ってアド
レスカウンタAALUおよび転送バイト数カウンタLALUの計
数条件を指令する制御回路CGUと、ユニット用転送バイ
ト数レジスタRL1〜RL4の内容に従ってバスB1のDMA転送
終了情報線TC1にDMA転送の終了情報を送出する転送バイ
ト数終了検出回路TCUとが備えられている。
転送制御装置のメモリユニットMUには、バスシステムに
接続された複数のユニットU1〜U4が共通に使用するセレ
クタSLAを有するアドレスカウンタAALUおよびセレクタS
LLを有する転送バイト数カウンタLALUと、アドレスカウ
ンタAALUの計数結果を各ユニット別に保持するセレクタ
SA1〜SA4を有するユニット用アドレスレジスタRA1〜RA4
と、転送バイト数カウンタLALUの計数結果を各ユニット
別に保持するセレクタSL1〜SL4を有するユニット用転送
バイト数レジスタRL1〜RL4と、バスB1のアドレス線A1の
信号に従ってユニット用アドレスレジスタRA1〜RA4また
はユニット用転送バイト数レジスタRL1〜RL4の各入力を
バスB1のデータ線D1に選択的に接続させるデコーダDEC
と、バスB1の転送バイト数情報線C1の信号に従ってアド
レスカウンタAALUおよび転送バイト数カウンタLALUの計
数条件を指令する制御回路CGUと、ユニット用転送バイ
ト数レジスタRL1〜RL4の内容に従ってバスB1のDMA転送
終了情報線TC1にDMA転送の終了情報を送出する転送バイ
ト数終了検出回路TCUとが備えられている。
また、ユニット用アドレスレジスタRA1〜RA4とバスB1
の間にはセレクタSA0を有するメモリアクセス用アドレ
スレジスタRA0がアドレス線A2によって接続され、バスB
1とアドレス線A1によって接続されるデコーダDECには選
択信号生成回路SGUが、さらにこの選択信号生成回路SGU
には順序制御回路SCUが接続され、バスB1と選択信号生
成回路SGUはDMA転送情報線DM1によって接続されてい
る。
の間にはセレクタSA0を有するメモリアクセス用アドレ
スレジスタRA0がアドレス線A2によって接続され、バスB
1とアドレス線A1によって接続されるデコーダDECには選
択信号生成回路SGUが、さらにこの選択信号生成回路SGU
には順序制御回路SCUが接続され、バスB1と選択信号生
成回路SGUはDMA転送情報線DM1によって接続されてい
る。
次にユニットU1がメモリユニットMUに対してDMA転送
を行う場合の動作について第１図に基づき説明する。初
めににユニットU1はメモリユニットMU内のユニット用転
送バイト数レジスタ群RL1〜RL4のうちのユニットU1用の
ユニット用転送バイト数レジスタRL1にバスB1上のデー
タ線D1を経由して総転送バイト数をセットする。このと
きのユニット用転送バイト数レジスタRL1に対するセレ
クタSL1の選択信号SEL1は、バスB1上のアドレス線A1を
デコーダDECによりデコードすることにより提供され
る。
を行う場合の動作について第１図に基づき説明する。初
めににユニットU1はメモリユニットMU内のユニット用転
送バイト数レジスタ群RL1〜RL4のうちのユニットU1用の
ユニット用転送バイト数レジスタRL1にバスB1上のデー
タ線D1を経由して総転送バイト数をセットする。このと
きのユニット用転送バイト数レジスタRL1に対するセレ
クタSL1の選択信号SEL1は、バスB1上のアドレス線A1を
デコーダDECによりデコードすることにより提供され
る。
次に、アドレスレジスタ群RA1〜RA4のうちのユニット
U1用のユニット用アドレスレジスタRA1にDMA転送のスタ
ートアドレスをデータ線D1を経由してセットする。この
ときのユニット用アドレスレジスタRA1に対するセレク
タSA1の選択信号SEA1はSEL1と同様にデコーダDECにより
提供される。
U1用のユニット用アドレスレジスタRA1にDMA転送のスタ
ートアドレスをデータ線D1を経由してセットする。この
ときのユニット用アドレスレジスタRA1に対するセレク
タSA1の選択信号SEA1はSEL1と同様にデコーダDECにより
提供される。
このようにしてDMA転送の準備が完了するとユニットU
1は次の転送サイクルでメモリのアドレスを送信する代
わりに、現転送サイクルの使用者がユニットU1であるこ
とを示す情報をアドレス線A1にてデコーダDECに送信す
るとともに現転送サイクルがDMA転送であることを示す
情報と、転送バイト数情報をDMA転送情報線DM1および転
送バイト数情報線C1を通じて選択信号生成回路SGUおよ
び制御回路CGUに送信する。
1は次の転送サイクルでメモリのアドレスを送信する代
わりに、現転送サイクルの使用者がユニットU1であるこ
とを示す情報をアドレス線A1にてデコーダDECに送信す
るとともに現転送サイクルがDMA転送であることを示す
情報と、転送バイト数情報をDMA転送情報線DM1および転
送バイト数情報線C1を通じて選択信号生成回路SGUおよ
び制御回路CGUに送信する。
メモリユニットMUはデコーダDECにより送信者がユニ
ットU1であることを認識し、かつ、DMA転送情報線DM1よ
りDMA転送であることを認識すると、選択信号生成回路S
GUよりセレクタの選択信号DSL1を生成する。この選択信
号DSL1により、セレクタSA0にてユニット用アドレスレ
ジスタRA1が選択され、このユニット用アドレスレジス
タRA1の内容がメモリアクセス用アドレスレジスタRA0に
格納され、セレクタRA0の出力によりメモリアクセスが
行われる。
ットU1であることを認識し、かつ、DMA転送情報線DM1よ
りDMA転送であることを認識すると、選択信号生成回路S
GUよりセレクタの選択信号DSL1を生成する。この選択信
号DSL1により、セレクタSA0にてユニット用アドレスレ
ジスタRA1が選択され、このユニット用アドレスレジス
タRA1の内容がメモリアクセス用アドレスレジスタRA0に
格納され、セレクタRA0の出力によりメモリアクセスが
行われる。
一方、セレクタの選択信号DSL1によりアドレスカウン
タAALUおよび転送バイト数カウンタLALUのセレクタSLA
およびSLLにてユニット用アドレスレジスタRA1およびユ
ニット用転送バイト数レジスタRL1がそれぞれ選択さ
れ、これらのレジスタの内容と転送バイト数情報線C1の
信号により制御回路CGUにてアドレスカウンタAALUおよ
び転送バイト数カウンタLALUの計数条件が生成され、こ
のアドレスカウンタAALUおよび転送バイト数カウンタLA
LUのカウント数CAおよびCLとの間で演算されてユニット
U1用のアドレスレジスタRA1および転送バイト数レジス
タRL1の内容が更新される。
タAALUおよび転送バイト数カウンタLALUのセレクタSLA
およびSLLにてユニット用アドレスレジスタRA1およびユ
ニット用転送バイト数レジスタRL1がそれぞれ選択さ
れ、これらのレジスタの内容と転送バイト数情報線C1の
信号により制御回路CGUにてアドレスカウンタAALUおよ
び転送バイト数カウンタLALUの計数条件が生成され、こ
のアドレスカウンタAALUおよび転送バイト数カウンタLA
LUのカウント数CAおよびCLとの間で演算されてユニット
U1用のアドレスレジスタRA1および転送バイト数レジス
タRL1の内容が更新される。
ただし、ユニット用転送バイト数レジスタRL1への更
新内容の格納はセレクタの選択信号DSL1により行われる
が、ユニット用転送バイト数レジスタRA1への更新内容
の格納はこの転送サイクル終了時に順序制御回路SCUに
より生成される格納信号DSQ1により行われる。
新内容の格納はセレクタの選択信号DSL1により行われる
が、ユニット用転送バイト数レジスタRA1への更新内容
の格納はこの転送サイクル終了時に順序制御回路SCUに
より生成される格納信号DSQ1により行われる。
上記動作をユニットU1およびメモリユニットMU間で繰
り返した結果ユニット用転送バイト数レジスタRL1の内
容が０になったことを転送バイト数終了検出回路TCUに
て検出すると、メモリユニットMUはユニットU1に、DMA
転送終了信号をDMA転送終了情報線TC1により送出し、こ
の転送サイクル内にて、DMA転送を終了したことを報告
する。
り返した結果ユニット用転送バイト数レジスタRL1の内
容が０になったことを転送バイト数終了検出回路TCUに
て検出すると、メモリユニットMUはユニットU1に、DMA
転送終了信号をDMA転送終了情報線TC1により送出し、こ
の転送サイクル内にて、DMA転送を終了したことを報告
する。
以上述べたように、本発明によれば、バス上でDMA転
送を行う場合に各ユニット内で個別にDMA転送のアドレ
スおよび転送バイト数の更新制御を行う必要がなく、ハ
ードウェア量を削減することができる効果がある。
送を行う場合に各ユニット内で個別にDMA転送のアドレ
スおよび転送バイト数の更新制御を行う必要がなく、ハ
ードウェア量を削減することができる効果がある。
第１図は本発明実施例DMA転送制御装置のメモリユニッ
トの構成を示すブロック図。 第２図は本発明実施例DMA転送制御装置の全体の構成を
示すブロック図。 U1〜U4……ユニット、MU……メモリユニット、B1……バ
ス、A1、A2……アドレス線、D1……データ線、DM1……D
MA転送情報線、C1……転送バイト数情報線、TC1……DMA
転送終了情報線、AALU……アドレスカウンタ、LALU……
転送バイト数カウンタ、DEC……デコーダ、RA0……メモ
リアクセス用アドレスレジスタ、RA1〜RA4……ユニット
U1〜U4用アドレスレジスタ、RL1〜RL4……ユニットU1〜
U4用転送バイト数レジスタ、SLA……アドレスカウンタA
ALUのセレクタ、SLL……転送バイト数カウンタLALUのセ
レクタ、SA0……メモリアクセス用アドレスレジスタRA0
のセレクタ、SA1〜SA4……ユニット用アドレスレジスタ
RA1〜RA4のセレクタ、SL1〜SL4……ユニット用転送バイ
ト数レジスタRL1〜RL4のセレクタ、SEA1〜SEA4……セレ
クタSA0〜SA4の選択信号SEL1〜SEL4……セレクタSL1〜S
L4の選択信号、DSL1〜DSL4……セレクタSLA、SLL、SA0
の選択信号、DSQ1〜DSQ4……アドレスレジスタRA1〜RA4
へのアドレスカウンタAALU出力の格納信号、CA……アド
レスカウンタAALUのカウント数、CL……転送バイト数カ
ウンタLALUのカウント数、CGU……制御回路、SGU……選
択信号生成回路、SCU……順序制御回路、TCU……転送バ
イト数終了検出回路。
トの構成を示すブロック図。 第２図は本発明実施例DMA転送制御装置の全体の構成を
示すブロック図。 U1〜U4……ユニット、MU……メモリユニット、B1……バ
ス、A1、A2……アドレス線、D1……データ線、DM1……D
MA転送情報線、C1……転送バイト数情報線、TC1……DMA
転送終了情報線、AALU……アドレスカウンタ、LALU……
転送バイト数カウンタ、DEC……デコーダ、RA0……メモ
リアクセス用アドレスレジスタ、RA1〜RA4……ユニット
U1〜U4用アドレスレジスタ、RL1〜RL4……ユニットU1〜
U4用転送バイト数レジスタ、SLA……アドレスカウンタA
ALUのセレクタ、SLL……転送バイト数カウンタLALUのセ
レクタ、SA0……メモリアクセス用アドレスレジスタRA0
のセレクタ、SA1〜SA4……ユニット用アドレスレジスタ
RA1〜RA4のセレクタ、SL1〜SL4……ユニット用転送バイ
ト数レジスタRL1〜RL4のセレクタ、SEA1〜SEA4……セレ
クタSA0〜SA4の選択信号SEL1〜SEL4……セレクタSL1〜S
L4の選択信号、DSL1〜DSL4……セレクタSLA、SLL、SA0
の選択信号、DSQ1〜DSQ4……アドレスレジスタRA1〜RA4
へのアドレスカウンタAALU出力の格納信号、CA……アド
レスカウンタAALUのカウント数、CL……転送バイト数カ
ウンタLALUのカウント数、CGU……制御回路、SGU……選
択信号生成回路、SCU……順序制御回路、TCU……転送バ
イト数終了検出回路。
Claims (1)
- 【請求項１】ひとつのバスシステムに相互にDMA転送を
行う複数のユニットが接続されたDMA転送制御装置にお
いて、 上記複数のユニットのうちのひとつのユニットに、 上記各ユニットが共通に使用するアドレスカウンタ（AA
LU）および転送バイト数カウンタ（LALU）と、 上記アドレスカウンタの計数結果を各ユニット別に保持
するユニット用アドレスレジスタ（RA1〜RA4）と、 上記転送バイト数カウンタの計数結果を各ユニット別に
保持するユニット用転送バイト数レジスタ（RL1〜RL4）
と、 上記バスのアドレス線の信号に従って上記ユニット用ア
ドレスレジスタまたは上記ユニット用転送バイト数レジ
スタの各入力を上記バスのデータ線に選択的に接続させ
るデコーダ（DEC）と、 上記バスの転送バイト数情報線の信号に従って上記アド
レスカウンタおよび転送バイト数カウンタの計数条件を
指令する制御回路（CGU）と、 上記ユニット用転送バイト数レジスタの内容に従って上
記バスのDMA転送終了情報線にDMA転送の終了情報を送出
する転送バイト数終了検出回路（TCU）と を備えたことを特徴とするDMA転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9139587A JP2522299B2 (ja) | 1987-04-14 | 1987-04-14 | Ｄｍａ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9139587A JP2522299B2 (ja) | 1987-04-14 | 1987-04-14 | Ｄｍａ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63255756A JPS63255756A (ja) | 1988-10-24 |
| JP2522299B2 true JP2522299B2 (ja) | 1996-08-07 |
Family
ID=14025190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9139587A Expired - Fee Related JP2522299B2 (ja) | 1987-04-14 | 1987-04-14 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522299B2 (ja) |
-
1987
- 1987-04-14 JP JP9139587A patent/JP2522299B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63255756A (ja) | 1988-10-24 |
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