JPH05158854A

JPH05158854A - データフレーム転送装置

Info

Publication number: JPH05158854A
Application number: JP3015926A
Authority: JP
Inventors: Daniel F Casper; ダニエル・フランシス・カスパー; John R Flanagan; ジヨン・リチヤード・フラナガン; Thomas A Gregg; トーマス・アンソニー・グレツグ; Catherine C Huang; キヤサリン・チエウエン・ハング; Matthew J Kalos; マツテー・ジヨセフ・カラス
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-02-16
Filing date: 1991-01-16
Publication date: 1993-06-25
Anticipated expiration: 2010-07-31
Also published as: EP0442053A3; US5101477A; JPH0769878B2; EP0442053A2

Abstract

(57)【要約】（修正有）【目的】データ処理システムのチヤネル及び入出力装置
間のデータフレーム転送に必要な帯域幅を縮小できる高
速データフレーム転送システムを提供する。【構成】データ処理システムのチヤネル１４が、入出力
装置から受け取る到着データフレーム２４のヘツダを格
納する到着フレームヘツダバツフア２６と、入出力装置
へ送られるべき出発データフレームのためのヘツダを組
立てる出発フレームヘツダバツフア３４と、データ処理
システム及び入出力装置間を転送されるデータを格納す
るデータバツフア２６と、データバツフア及び入出力装
置間を転送されるべきデータバイトの数を制御するデー
タ転送制御回路５０とを含む。チヤネルは到着フレーム
ヘツダバツフア内のフレームヘツダを解析し、かつ出発
フレームヘツダバツフア内のフレームヘツダを組立て、
かつ出発フレームの送信を開始し、かつ希望する数のデ
ータバイトを転送するデータ転送制御回路を制御するマ
イクロプロセツサを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理システムにお
けるチヤネル及び入出力装置間のデータフレーム転送装
置に関し、特にその機関が使用し得る帯域幅のうち、チ
ヤネル及び入出力装置間にデータフレームを転送する際
に必要とされる帯域幅を縮小させることができる高速デ
ータフレーム転送装置を提案しようとするものである。

【０００２】

【従来の技術】データ処理システム内のデータリンクを
通じて転送されるデータメツセージの前後に、そのデー
タメツセージの内容を記入するためのヘツダ領域及びト
レイラ領域を設けることが従来から知られている。これ
らのヘツダ領域及びトレイラ領域は通常、特殊文字によ
つて作られ、そのメツセージの受信部によつて独立に認
識される。高速データリンクにおいては、専用ハードウ
エアを用いてヘツダ領域及びトレイラ領域を構成し、チ
ヤネルプロセツサによつてデータ転送を制御することが
望しい。

【０００３】米国特許第４，００６，４６５号は、遠隔
制御装置を有するシリアル通信ループによる通信に用い
られ、マイクロプロセツサによつて制御される装置を開
示している。当該開示された装置は、ループにおけるフ
レーム同期の確立、命令の解釈、データのアセンブル及
びビツト群の転送を行なうことができる。このマイクロ
プロセツサは、種々な動作を装置に出力するために、装
置アドレスと装置命令又はデータとをシフトレジスタに
ロードし、ラツチ回路をセツトすることにより転送を開
始する。

【０００４】米国特許第４，２４１，３９８号は、監視
システムにおける中央処理装置及び１つ又は複数の遠隔
処理装置間のデイジタル信号情報の非同期交換を制御す
るようになされた低オーバヘツド通信規約様式を開示し
ている。デイジタル信号情報は直列ビツトに変換され、
メツセージユニツトの１つ又は複数の直列データフレー
ムの情報領域のビツトセル群に編成される。そのデータ
フレームはそれぞれヘツダ領域及びトレイラ領域を含ん
でいる。

【０００５】米国特許第４，２８４，９５３号は、同期
的な直列データキヤラクタの連続的流れのための文字フ
レーミングを提供するデイジタル論理回路を開示してい
る。米国特許第４，６７５，８６４号は、中央ステーシ
ヨンから複数のサブステーシヨンに第１の導体を通じて
フレームが送られ、かつサブステーシヨンから中央ステ
ーシヨンに第２の導体を通じて情報が送られるようにし
た直列バスシステムを開示している。転送されたフレー
ムは、それぞれそれがアドレス、データ又は命令のいず
れであるかを識別するためのビツトを含んでいる。

【０００６】チヤネルデータバツフア及び入出力装置間
のデータ転送は良く知られている。米国特許第４，１１
５，８５４号は、入出力チヤネル群及び主記憶装置間の
情報転送用のチヤネルバス制御装置を開示しているが、
この場合、転送順序は入力順序と異なつていても良い。

【０００７】米国特許第４，１３１，９４０号は、デー
タ処理システム内の主記憶装置及び入出力チヤネルユニ
ツト間に転送されるデータの緩衝法を開示している。提
示されている実施例において、データバツフア−主記憶
装置間データ転送回路は、命令処理装置内に置かれてい
る８バイト幅フロースルー型バツフアシフタを使用して
いる。命令処理装置において遂行される要素的動作は、
マイクロプログラム化された主制御装置によつて制御さ
れる。

【０００８】米国特許第４，６１３，９５４号は、周辺
端末装置及びホストコンピユータ間にデータを転送する
システムを開示している。感知手段は、バツフアメモリ
においてアドレス指定されるワード数をカウントし、読
出し操作又は書込み操作が生じているか否かを感知する
と共に、そのデータワードの転送がバツフアからホスト
への転送であるか、又はバツフアから周辺装置への転送
であるかを感知する。この情報は、ブロツクカウンタ論
理演算装置及びゲート手段によつて処理されてバツフア
メモリ内に存在するデータブロツクの数の推移を保持す
るブロツクカウンタを絶えず更新する。ブロツクカウン
タは、共通の前置マイクロコードシーケンサが適切な動
作プログラムを選択し得るように記憶状況に従つてこの
共通の前置マイクロコードシーケンサに情報を提供す
る。

【０００９】米国特許第４，８６０，１９３号は、入出
力装置から受け取るデータを格納するために用いられる
バツフアメモリを開示しており、入出力装置は、データ
転送速度に応じて配列されている。チヤネルに高速デー
タを転送できるようにするバツフアメモリは、アンロー
ドサイクルを開始するためのしきい値を選択できるよう
になされている。米国特許第４，８６０，２４４号は、
データのブロツクがバツフア内に格納された後に制御装
置がメモリ及び入出力システム間のデータ転送を開始す
るようにしたデータ転送システムを開示している。

【００１０】米国特許第４，８６６，６０９号は、バツ
フア及びチヤネル出発ボツクスを有するチヤネルサブシ
ステムを開示している。このチヤネルサブシステムは、
カウンタ及び状態フレームを有する。前記カウンタは、
計数システムから受け取る正しいバイトカウントを保持
する。前記状態フレームは、バイトカウントと、チヤネ
ル及び出発ボツクス間のそれ以外の状態情報とを送る。

【００１１】

【発明が解決しようとする課題】本発明の１つの目的
は、到着フレームヘツダバツフア、出発フレームヘツダ
バツフア、データバツフア及び要求カウンタを含んでお
り、かつそれら含まれるもの全てがマイクロコード制御
のマイクロプロセツサによつて制御されるようにしたデ
ータ転送装置を提供することであり、さらに、その機関
が使用し得る帯域幅のうち、データフレーム転送を行う
ために必要とされる帯域幅部分を縮小することができる
高速データ転送システムを前記データ転送装置によつて
構成することである。

【００１２】本発明の他の目的は、要求カウンタ内にあ
る転送されるべきデータバイト数をマイクロプロセツサ
によつて所望通りに更新する手段を提供することであ
る。本発明のさらに他の目的は、要求されたデータ転送
をどのデータフレームが完了するかを確認するマイクロ
プロセツサによつてアクセスできる比較器を提供するこ
とである。

【００１３】本発明のさらに他の目的は、新しいデータ
要求によつて要求される数のデータバイトを受け入れる
のに十分なだけ利用できる空間がデータバツフアの中に
存在するときに、新しいデータ要求を開始するための主
導権をマイクロコードルーチンに与えるようになされた
プログラムできる比較器を提供することである。

【００１４】本発明のさらに他の目的は、読出し動作期
間中にセツトされたときには新しいデータ要求を開始す
るようにマイクロプロセツサに命令し、かつ書込み動作
期間中にセツトされたときには新しいデータフレームの
送信を準備しかつ開始するための主導権をマイクロプロ
セツサに与えるようにしたフレームセツトアツプレジス
タを提供することである。

【００１５】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、データ処理システム（１０）にお
けるデータバツフア（２６）及び入出力装置（１６）間
のデータフレーム転送に用いるデータ転送装置を開示す
る。データ処理システム内のチヤネル（１４）は、入出
力装置（１６）から届く到着データフレームのヘツダを
格納する到着フレームヘツダバツフア（１０７）と、入
出力装置に送られるべき出発データフレーム用のヘツダ
を作る出発データフレームバツフア（１３０）と、デー
タ処理システム及び入出力装置間に転送されるデータを
格納するデータバツフア（２６）と、データバツフア及
び入出力装置間に転送されるべきデータバイトの数を制
御するデータ転送制御回路（５０）とを含んでいる。チ
ヤネル（１４）はさらに、到着フレームヘツダバツフア
（１０７）のフレームヘツダの解析と、出発フレームヘ
ツダバツフア（１３０）のフレームヘツダの形成と、出
発フレームの送信開始と、希望する数だけのデータバイ
トを転送するデータ転送制御回路（５０）の制御とをマ
イクロプロセツサにより制御されるマイクロコードルー
チン（Ｘ１、Ｘ２、Ｙ１、Ｙ２）により実行する。

【００１６】

【実施例】以下図面について本発明の一実施例を詳述す
る。

【００１７】図１は本発明を適用したデータ処理システ
ム１０の全体構成を示す。データ処理システム１０は、
例えばＩＢＭ社製の「システム３７０マシン」のような
コンピユータ１２を含み、コンピユータ１２はデータを
入出力し得る１つ又は複数のチヤネル１４を含んでい
る。チヤネル１４はデータリンク１８によつて装置１６
に接続されている。この実施例の場合、データリンク１
８は装置１６からチヤネル１４にデータを転送する入力
導体１８Ａと、チヤネル１４から装置１６にデータを転
送する出力導体１８Ｂとを有する。装置１６は周辺装
置、又は周辺装置を制御するための制御ユニツト、又は
多数の制御ユニツト又は制御装置のうちのいずれか１つ
にデータリンク１８を切り換える切換装置によつて構成
されている。この明細書において、装置１６を「入出力
装置」と呼ぶ。チヤネル指令は、当該技術分野において
知られた手法によつて、チヤネル指令語（ＣＣＷ）を用
いてコンピユータ１２によつてチヤネル１４に送られ
る。

【００１８】図２は図１のデータ処理システム１０にお
けるチヤネル１４の詳細構成を示す。入力導体１８Ａは
直並列変換回路（ＤＥＳ）２０にデータを供給し、直並
列変換回路２０の出力は入力同期装置バツフア（ＳＢ）
２２に接続されている。入力同期装置バツフア２２は到
着フレーム状態マシン（ＩＦＳＭ）２４に接続されてい
る。入力同期装置バツフア２２が直並列変換回路２０及
び到着フレーム状態マシン２４間のインタフエースとな
るので、データが到着フレーム状態マシン２４によつて
処理される際の伝送速度とは異なる伝送速度でデータが
直並列変換回路２０に入ることができる。到着フレーム
状態マシン２４は多重ビツトデータバス２８を通じてデ
ータバツフア２６にデータを供給する。出力側におい
て、データバツフア２６からのデータが多重ビツトデー
タバス３０を通じて出発フレーム状態マシン（ＯＦＳ
Ｍ）３２に伝送され、この状態マシン３２の出力は出発
同期バツフア（ＳＢ）３４に接続される。出発同期バツ
フア３４からのデータは並直列変換回路（ＳＥＲ）３６
に供給され、並直列変換回路３６の出力はデータリンク
１８の出力導体１８Ｂに接続される。データバツフア２
６は双方向状態マシン４０に接続され、この双方向状態
マシン４０はそれぞれ入力側中間データバス４４及び出
力側中間データバス４６を介してコンピユータ１２のシ
ステムバス４２及びデータバツフア２６間のデータの転
送を制御する。

【００１９】この実施例において、入力導体１８Ａを通
る入力データ及び出力導体１８Ｂを通る出力データは、
フレーム開始（ＳＯＦ）ヘツダ及びフレーム終了（ＥＯ
Ｆ）トレイラを含むデータフレームとして編成される。
これに加えて装置１６の状態を制御しかつ報告する制御
フレームがデータリンク１８を介して転送される。これ
らの制御フレームも同様にしてフレーム開始ヘツダ及び
フレーム終了トレイラを有する。到着フレーム状態マシ
ン２４は入力されるフレームをデコードすることにより
装置指令データから入力データを分離し、かつ出発フレ
ーム状態マシン３２は出力データ及び指令フレームを形
成する。この実施例の場合、到着フレーム状態マシン２
４及び出発フレーム状態マシン３２によるフレームのデ
コード及び再構成処理はこれができる場合には、転送回
路５０に含まれているハードウエアによつてその動作速
度で実行される。レジスタ及びカウンタと、転送制御回
路５０と、状態マシン２４及び３２とが、チヤネルプロ
セツサ（ＣＰ）５２によつてロードされかつ制御され
る。

【００２０】図３は、本発明により転送されるデータフ
レームとして用いられるデータフレーム４８を示してい
る。このデータフレームはヘツダ５３、装置情報ブロツ
ク（ＤＩＢ）５４及びトレイラ５５を含む。ヘツダ５３
はフレーム開始（ＳＯＦ）シーケンス５６及び制御文字
すなわち制御ビツト５７を含む。ＤＩＢ５４は必要に応
じて全体としてデータを含み、すなわち全体としてデー
タによつて構成できるようになされている。トレイラ５
５は誤り検出及び修正用のサイクリツクリダンダンシキ
ヤラクタ（ＣＲＣ）５８と、フレーム終了（ＥＯＦ）シ
ーケンス５９とを含む。後述するように本発明は、ヘツ
ダの転送時、当該ヘツダ５３がＤＩＢ５４から急速に、
すなわち実時間で、分離された時点を検出する手段を含
む。また指令フレームはＤＩＢ５４を含んでいない点を
除いて図３のフレームと同様である。

【００２１】図４及び図５は図２の転送制御回路５０の
ハードウエア回路の一部を示す。要求カウントレジスタ
６０は読出し動作期間時又は書込み動作期間時にデータ
フレーム内のデータの転送を制御する。要求カウントレ
ジスタ６０はバツクアツプ要求カウントレジスタ（ＢＵ
ＲＥＱＣＴＲＥＧ）６２、要求保持レジスタ（ＲＥ
ＱＣＮＴＨＬＤＲＥＧ）６４及び要求カウンタ６６
を含む。第１の転送許可制御（ＡＴＣ１）ラツチ回路７
０及び第２の転送許可制御（ＡＴＣ２）ラツチ回路７２
は、それぞれ、バツクアツプ要求カウントレジスタ６２
の内容及び要求保持レジスタ６４の内容がいつ有効とな
るかを表す。

【００２２】バツクアツプ要求カウントレジスタ６２に
はチヤネルプロセツサ５２（図２）によつて入力６７に
２バイトの要求カウントがロードされると共に、チヤネ
ルプロセツサ５２によつて出力６８を介して読み取られ
るようになされている。ＡＴＣ１ラツチ回路７０がセツ
トされ、かつＡＴＣ２ラツチ回路７２がリセツトされて
いるとき又はリセツト動作継続状態にあるとき、バツク
アツプ要求カウントレジスタ６２は要求カウント保持レ
ジスタ６４に転送動作をする。

【００２３】バツクアツプ要求カウントレジスタ６２が
要求カウント保持レジスタ６４に転送動作するとき、バ
ツクアツプ要求カウントレジスタ６２はオール０状態に
リセツトされる。このようにしてチヤネルプロセツサ５
２がバツクアツプ要求カウントレジスタ６２を更新する
とき、チヤネルプロセツサ５２はバツクアツプ要求カウ
ントレジスタ６２の現在値に対して新しい値を無条件に
加算することにより更新をする。要求保持レジスタ６４
は予約カウントをすることにより、バツクアツプ要求カ
ウントレジスタ６２がチヤネルプロセツサ５２によつて
更新動作継続状態にあるとき、割込みが生じないような
データフレームを継続的に送受できるようになされてい
る。

【００２４】要求カウンタ６６は要求カウント保持レジ
スタ６４からロードされる。要求カウンタ６６は各デー
タバイトが入出力装置からデータバツフア２６に入力さ
れ又は出力されるごとにデクリメント動作をする。書込
み動作時、ＡＴＣ２ラツチ回路７２がセツトされ、かつ
図７について後述する開始フレームラツチ回路１３５が
セツトされ、かつ要求レジスタ６６の値が０にセツトさ
れたとき、要求カウント保持レジスタ６４の値が要求カ
ウンタ６６に転送される。データフレーム（図３）の転
送中に要求カウンタ６６が０にデクリメントした時、当
該フレームのデータ部分５４の転送が終了されてトレイ
ラ５５が付加される。

【００２５】読出し動作時、ＡＴＣ２ラツチ回路７２が
セツトされ、かつ要求カウンタ６６の値が０の状態にな
り又は１から引き続きデクリメントしている状態になつ
たとき、要求カウント保持レジスタ６４の値が要求カウ
ンタ６６に転送される。このようにして、単一の到着デ
ータフレームを割込みなく、要求カウンタ６６の値及び
要求カウント保持レジスタ６４の値として伝播させるこ
とができる。要求カウンタ６６の値が１でありかつＡＴ
Ｃ２ラツチ回路７２がセツトされていない状態において
データバイトが到着すると、要求カウンタ６６は０にデ
クリメントする。要求カウンタ６６の値が０の状態にお
いてデータバイトが到着すると、図６について後述する
ように到着フレームヘツダバツフア１０７に誤り入力が
生ずる。

【００２６】Ｅ１ラツチ回路７４、Ｅ２ラツチ回路７６
及びＥ３ラツチ回路７８は、それぞれレジスタ６０、レ
ジスタ６２、レジスタ６４を介して、最後の要求カウン
トを追跡する。Ｅ３ラツチ回路がセツトされており、か
つ要求カウンタ６６が０の状態又はデクリメントしてい
る状態にあるとき、Ｅ３ラツチ回路７８及び要求カウン
タ６６に接続されているＩＯＣＴ＝０ラツチ回路８０が
セツトされる。ＩＯＣＴ＝０ラツチ回路８０は、現在の
チヤネル指令語（ＣＣＷ）カウントによつて指定されて
いるデータのすべてが入出力装置から入力され又は出力
されたことを、ハードウエア及びマイクロコードによつ
て表す。

【００２７】図５のＤＩＢレジスタ８２は、現在送信さ
れているデータフレーム４８（図３）のＤＩＢ５４のサ
イズを表すカウント値を、ＣＰ５２によつてロードされ
る。ＤＩＢレジスタ８２の内容は、デコーダ８４によつ
てデコードされる。デコーダ８４の出力は後述するよう
に種々の比較に使用される。

【００２８】データ長カウンタ（ＤＡＴＡＬＥＮＣＴ
Ｒ）８６はデコーダ８４によつてロードされ、データフ
レーム４８（図３）の各データバイトが書込み期間中に
送信されるごとにデクリメントされる。デコーダ８４か
らのカウント値が０になつたとき、出発データフレーム
４８のデータ部分が終了した時点でトレイラ５５が付加
される。読出し動作においては、到着フレームのＤＩＢ
データサイズを判定するためにデータ長カウンタ８６を
使用することができる。

【００２９】直列データバツフアカウンタ（ＳＤＢＣＮ
Ｔ）８８はデータバツフア２６におけるデータバイトの
ランニングカウント値を保持する。直列データバツフア
カウンタ８８は、０にセツトされた後、データバツフア
２６にバイトが書込まれるごとにインクリメント動作を
すると共に、バイトが読取られるごとにデクリメント動
作をする。この実施例の場合チヤネルプロセツサ５２
は、必要に応じて出発データフレーム送信中の不適切な
時期にカウンタ８８が０になつたときに誤りを知らせる
ようにプログラムされ、又はデータフレームのデータ部
分を終了してトレイラを付加するようにプログラムされ
ている。

【００３０】図４の転送カウンタ９０はデータフレーム
にデータバイトが転送されてデータバイトが受け取られ
るごとに１だけインクリメントされ、転送カウンタ９０
はさらにマイクロコードによつて使用されてチヤネルに
よつて転送されるデータバイトの数と入出力装置によつ
て転送されるデータバイトの数とを比較することによ
り、各ＣＣＷについてのデータ転送に誤りがないことを
確認する。

【００３１】比較器９２〜９６（図５）は、十分なデー
タがフエツチされたか否かを確認するハードウエアに入
力を供給すると共に、後述するように、マイクロコード
のための分岐点を提供する。比較器９２は直列データバ
ツフアカウンタ８８からのカウントがデコーダ８４から
のＤＩＢカウント以上（ＳＤＢＣＴ≧ＤＩＢ）であるか
否かを決定する。比較器９３は要求カウントがＤＩＢサ
イズの２倍以下（ＲＥＱＣＴ≦２ＤＩＢ）であるか否か
を決定する。比較器９４は要求カウントがＤＩＢカウン
ト以下（ＲＥＱＣＴ≦ＤＩＢ）であるか否かを決定す
る。比較器９５はデータバツフアカウントが要求カウン
ト以上（ＳＤＢＣＴ≧ＲＥＱＣＴ）であるか否かを決定
する。比較器９６は要求カウント保持レジスタ６４から
のカウントがＤＩＢカウント以下（ＲＥＱＣＴＨＬＤ≦
ＤＩＢ）があるか否かを決定する。ラツチ回路９７及び
９８はヘツダ終了時点（ＥＯＨ）においてそれぞれ比較
器９３及び９４からの値をラツチする。比較器９２及び
９５の論理和を用いることにより、フレームの転送を始
めるのに必要なフレームサイズを十分に満足するような
データがデータバツフア２６にフエツチされたことを決
定する。比較器９３、比較器９４及び比較器９６はマイ
クロコードに対して分岐点を与え、これにより出発デー
タの転送がどこまで進行したかを決定する。

【００３２】ラツチ回路１０１及びラツチ回路１０２
は、後述するようにマイクロコードによつてセツト又は
リセツトされることによりハードウエアに命令を与え
る。フレームセツトアツプ要求（ＦＲＭＳＵＲＥＱ）ラ
ツチ回路１００は、後述するようにハードウエアによつ
てセツトされ、かつマイクロコードによつてリセツトさ
れる。ラツチ回路１０１はデータ転送ハードウエアトラ
ツプス（ＤＴ−Ｈ−ＴＲＰＳ）ラツチ回路で構成され、
ラツチ回路１０２は入出力データ転送（ＩＯＤＴ）ラツ
チ回路で構成されている。

【００３３】図６は図２の到着フレーム状態マシン（Ｉ
ＦＳＭ）２４の一部を示す。図２と対応させて述べるよ
うに、到着リンク導体１８Ａが、入出力装置から直並列
変換回路２０にフレームを伝送する。直並列変換回路２
０の出力はデコーダ１０５に接続され、デコーダ１０５
の出力はデータバツフア２６、到着フレームヘツダバツ
フア（ＩＦＨＢ）１０７及び比較器１０８に接続されて
いる。到着フレームから得られるデータはデータバツフ
ア２６に格納される。一方、到着フレームから得られる
ヘツダデータは到着フレームヘツダバツフア（ＦＩＨ
Ｂ）１０７に格納されて到着フレーム予期マスクバツフ
ア（ＩＦＥＭＢ）１１０に格納されている予期ヘツダデ
ータと比較される。

【００３４】到着フレーム予期マスクバツフア１１０は
予期されるヘツダのビツトパターンを収容するバツフア
で構成されている。到着フレームヘツダバツフア１０７
は複数セグメントバツフアでなり、その各セグメントは
デコーダ１０５から送出されるヘツダを格納している。
ポインタ（ＰＴＲ）１１２はハードウエアによつてイン
クリメントされることにより、セグメントインポインタ
１１４（ＳＥＧＩＮＰＴＲ）によつて選択される到着
フレームヘツダバツフア１０７のセグメント中のバイト
と、到着フレーム予期マスクバツフア１１０の対応する
バイトとを同時に指摘する。フレーム又はデータフレー
ムヘツダが現在セグメントに書き込まれたとき、ＳＥＧ
ＩＮＰＴＲ１１４はハードウエアによつてインクリ
メントされ、当該フレームはマイクロコードによる判定
のために保存される。セグメントアウトポインタ（ＳＥ
ＧＯＵＴＰＴＲ）１１６はフレームの判定を終了し
たときマイクロコードによつてインクリメントされる。
セグメントインポインタ１１４及びセグメントアウトポ
インタ１１６が互いに等しいときには、到着フレームヘ
ツダバツフア１０７は空である。これらのポインタが等
しくないときには、マイクロコードトラツプがバツフア
内にフレーム（又はフレーム群）が存在することをマイ
クロコードに報知する状態になる。このマイクロコード
トラツプについてはさらに後述する。到着フレーム比較
バツフア（ＩＦＣＢ）１２０は、到着フレームヘツダバ
ツフア１０７の各セグメント内のヘツダと到着フレーム
予期マスクバツフア１１０内の予期されるヘツダとの比
較結果を保持する。かくして到着フレーム比較バツフア
１２０の所定のセグメントのビツトのすべてが０のと
き、到着フレームヘツダバツフア１０７のセグメント内
に受入れられ格納されているヘツダは、到着フレーム予
期マスクバツフア１１０内に格納されている予期される
ヘツダと同じである。到着フレーム制御レジスタ（ＩＦ
ＣＲ）１２２はＸ部分及びＹ部分を有する。レジスタ１
２２のＸ部分はバイト数の値を収容し、この値はデータ
フレームとなるべき流入フレームと等しくなる。レジス
タ１２２のＹ部分はヘツダの長さを収容するものであ
り、フレームシーケンスの開始をカウントするものでは
ない。これらの値の使用法についてはさらに後述する。

【００３５】図７は出発フレーム状態マシン（ＯＦＳ
Ｍ）３２を示し、この状態マシン３２において、リンク
導体１８Ｂを介して入出力装置に向けて伝送される出発
データフレームのためのヘツダが組み立てられる。チヤ
ネルプロセツサ（ＣＰ）５２は出発フレームヘツダバツ
フア（ＯＦＨＢ）１３０において出発フレーム制御レジ
スタ（ＯＵＴＦＲＭＣＴＬ）１３２内の制御ビツトに
従つてヘツダを組立てる。出発フレーム制御レジスタ１
３２は、現在組立てられているフレームがデータフレー
ムであるべきであるか否か、使用されるべき区切りの型
式及びヘツダの長さを識別するビツトを収容している。
ヘツダは出発フレームヘツダバツフア１３０において組
立てられた後、エンコーダ１３４に送られる。エンコー
ダ１３４の出力はデータリンクコネクタ１８Ｂを介して
送信されるに適するように並直列変換回路３６によつて
直列に変換される。データバツフア２６からのデータは
導体３０を伝送され、図３に示すデータフレーム４８を
形成すべく、出発フレームヘツダバツフア１３０から到
来するヘツダの後ろに付加される。開始フレームラツチ
回路１３５は後述するようにハードウエアに指令を与え
る目的でチヤネルプロセツサ５２によつてセツト又はリ
セツトされる。

【００３６】図８、図９及び図１０は書込み動作のフロ
ーチヤートであり、マイクロコード動作及びハードウエ
ア動作を示している。図８のステツプ１５０において、
チヤネル指令語（ＣＣＷ）が、当該技術分野において知
られているような手法で、データ受取り準備を入出力装
置に指図する指令フレームを入出力装置に送る。ステツ
プ１５１において、チヤネルプロセツサ５２のマイクロ
コードルーチンがデータフレームヘツダを組み立てる。
ステツプ１５２において、チヤネルプロセツサが出発フ
レーム制御レジスタ１３２に出発フレーム制御バイトを
セツトアツプする。ステツプ１５３において、チヤネル
１４がコンピユータ１２のメモリからデータを取り込ん
で、データバツフア２６に格納する。ステツプ１５４に
おいて、チヤネルプロセツサ５２のマイクロコードが入
出力装置からのデータ要求を待ち受ける。ステツプ１５
４においてデータ要求を受け取ると、マイクロコードは
ステツプ１５５に進み、ここでバツクアツプ要求カウン
トレジスタ６２に、ステツプ１５４において入出力装置
から受け取つた要求カウントをロードする。この値は直
ちに要求カウント保持レジスタ６４に転送される。ステ
ツプ１５６において、ステツプ１５４において受け取ら
れたデータ要求に基づいて必要になる変更に応じて、チ
ヤネルプロセツサが出発フレームヘツダバツフア１３０
のヘツダを修正する。次に、ステツプ１５７において出
発フレーム状態マシン３２がスタートして入出力装置へ
のデータフレームの送信を開始する。この時点におい
て、ハードウエアオペレーシヨンが管理を引き継ぐ。ス
テツプ１５８において、要求カウント保持レジスタ６４
の要求カウントを要求カウンタ６６に転送する。ステツ
プ１５９において、図５のデコーダ８４を介してＤＩＢ
レジスタ８２からデータ長カウンタ８６にデータをロー
ドする。ステツプ１６０において、ハードウエアがそれ
らの比較結果を得るために比較器９２又は比較器９５を
待ち受ける。ステツプ１６１において、比較器９２又は
比較器９５から真である旨の応答が得られたときデータ
フレームの送信を開始させる。ステツプ１６２におい
て、ハードウエアは出発フレーム制御レジスタ１３２に
指定された通りのヘツダの完成を待ち受ける。出発フレ
ーム状態マシンにおいてヘツダが完成したことは、ヘツ
ダ完了タイム（ＥＯＨ）として報知される。ＥＯＨにお
いて、比較器９３及び比較器９４の出力はステツプ１６
４に示すようにラツチ回路９７及び９８によつてラツチ
される。ステツプ１６５において、フレームセツトアツ
プ要求ラツチ回路１００がセツトされる。

【００３７】マイクロコード及びハードウエアは並列的
に走ることができる。マイクロコードルーチンＸ１は、
書込み動作期間中にデータ要求を処理するためのルーチ
ンであるが、これについては図１３及び図１４について
さらに後述する。マイクロコードルーチンＸ２はデータ
フレームを送信するためのルーチンであり、図１１及び
図１２について後述する。データバイトの送信は、図１
０のステツプ１６６に示すように、データ長カウンタ８
６が０になるか又はデータ要求カウンタ６６が０になる
まで継続する。ステツプ１６６の判定において否定結果
が得られれば、カウンタ８６及び６６がステツプ３５５
において１だけデクリメントされ、ステツプ３５６に示
すようにデータフレーム４８の一部としてデータバツフ
ア２６からデータバイトが送られ、制御がステツプ１６
６における判定動作に戻される。ステツプ１６６の判定
において肯定結果が得られると、ステツプ３５７におい
てトレイラ５５が付加され、ステツプ３５８の判定によ
つて次のフレームの送信のために開始フレームラツチ回
路１３５がセツトされているか否かを判定する。ステツ
プ３５８において開始フレームラツチ回路１３５がセツ
トされていれば、ルーチンは図８のリターン２に戻る。
セツトされていなければ、新しいフレームの送信を開始
すべく開始フレームラツチ回路１３５がセツトされるま
で、ステツプ３５８における判定が繰り返される。

【００３８】マイクロコードルーチンＸ１及びＸ２をチ
ヤネルプロセツサ５２によつて同時に実行することはで
きない。フレームセツトアツプ要求ラツチ回路１００が
セツトされたとき、マイクロコードルーチンＸ２が係属
中となる。マイクロコードルーチンＸ１は、到着フレー
ムヘツダバツフア１０７が入出力装置からフレームを受
け取つたときに係属中となる。マイクロコードルーチン
Ｘ１は常に、マイクロコードルーチンＸ２を越える優先
権を有する。そこで図９のステツプ１７０において、チ
ヤネルプロセツサがマイクロコードルーチンＸ１を実行
中ではない場合に限つてマイクロコードルーチンＸ２が
開始される。マイクロコードルーチンＸ１が実行中であ
れば、チヤネルプロセツサ５２はマイクロコードルーチ
ンＸ１を完了してからマイクロコードルーチンＸ２に入
る。マイクロコードルーチンＸ２は４つの出口を有して
いる。ＣＣＷカウントによつて指定されているデータの
すべてが入出力装置へ送られてこのＣＣＷのためのデー
タ転送が完了したとき、ステツプ１７２で示す第１の出
口が選択される。現在のデータ要求が完了していないと
きには、ステツプ１８５の第２の出口が選択される。前
のデータ要求が完了して新しいデータ要求が開始された
ときは、ステツプ２０９の第３の出口が選択される。前
のデータ要求は完了したけれども、新しいデータ要求が
未だ入出力装置から届いていないときには、ステツプ２
００の第４の出口が選択される。ルーチンＸ１が目下係
属中であるか否かを知るために、各出口１８５、２００
及び２０９はそれぞれ検査ステツプ１７４、３５２及び
３５３を有する。それぞれの場合に、ルーチンＸ１が係
属中であれば、ステツプ１７６においてルーチンＸ１が
実行される。ステツプ１７４において、ルーチンＸ１が
係属中ではないときルーチンは図８のリターン２に戻
る。ステツプ３５２において、ルーチンＸ１が係属中で
はないときルーチンはルーチンＸ１が係属中となるまで
待機する。ステツプ３５３において、ルーチンＸ１が係
属中ではないときルーチンは図８のリターン１に戻る。
入出力装置から到来するデータ要求を処理するため、書
込みデータ転送動作期間中のいつでもＸ１マイクロコー
ドルーチンが実行される。マイクロコードルーチンＸ１
と、コンピユータシステム１２（説明は省略する）から
データを取り込みかつコンピユータシステム１２と通信
するためのその他のマイクロコードルーチンとは、図８
〜図１０において「ハードウエア」と記されている動作
と同時に実行される。

【００３９】図１１及び図１２はデータフレームを送信
するためのＸ２マイクロコードルーチンのフローチヤー
トを示す。ステツプ１８０において、フレームセツトア
ツプ要求ラツチ回路１００をリセツトすることによりＸ
２ルーチンが係属中ではないことを示す。ステツプ１８
１において、ＥＯＨにおける比較器９３及び９４の比較
結果が判定される。比較結果がいずれも真ではないと
き、ステツプ１８２に示すように新しいフレームは要求
カウントを完了しない。この分岐路をとるとき、ステツ
プ１８３において要求通りに出発フレームヘツダバツフ
ア１３０が変更され、ステツプ１８４において開始フレ
ームラツチ回路１３５がセツトされ、ステツプ１８５を
介してＸ２マイクロコードループが実行される。

【００４０】これに対してラツチ回路９７において示さ
れているようにＲＥＱＣＴ≦２ＤＩＢであれば、ステツ
プ１８６において新しいフレームが要求カウントを完了
する。この分岐路をとるとき、Ｅ３ラツチ回路がセツト
されているか否かを知るために、ステツプ１８７の判定
が実行される。Ｅ３ラツチ回路がセツトされていなけれ
ばルーチンはステツプ１８３に進み、ここで出発フレー
ムヘツダバツフアが変更されて、ルーチンは前述のよう
に分岐路１８２を完了することになる。Ｅ３ラツチ回路
がセツトされていると、ステツプ１８８に示すように新
しいフレームはこのＣＣＷの最終フレームとなる。この
場合にはステツプ１８９において、出発フレームヘツダ
バツフアに組立てられているヘツダのエンドフラツグが
セツトされ、ルーチンは１８４に進む。

【００４１】さらに比較器９３及び比較器９４と比較結
果が共に真ならば、ステツプ１９２に示すように前のフ
レームが要求カウントを完了する。この分岐路をとると
き、Ｅ３ラツチ回路がセツトされているか否かを知るた
めに、図１２のステツプ１９３の判定が実行される。こ
こでＥ３ラツチ回路がセツトされていると、ステツプ１
９４においてＤＴ−Ｈ−ＴＲＰＳラツチ回路１０１がリ
セツトされてＸ２マイクロコードは完了ステツプ１７２
から抜け出す。またステツプ１９３においてＥ３ラツチ
回路がセツトされていなければ、ステツプ１９６におい
てＡＴＣ１ラツチ回路及びＡＴＣ２ラツチ回路が同時に
判定される。ここでＡＴＣ１及びＡＴＣ２が共に真では
ない場合には新しいデータ要求は存在せず、マイクロコ
ードはステツプ１９７に示すように待機状態になる。こ
の分岐路がとられたとき、ステツプ１９８においてＳＴ
ＡＴ２インジケータがセツトされ、Ｘ２マイクロコード
ルーチンはステツプ２００から抜け出る。これに対して
ＡＴＣ２ラツチ回路がセツトされていれば、図１３につ
いて後述するように、ＳＴＡＴ３インジケータがセツト
されているか否かを知るためにステツプ２０１の判定が
実行される。ここでＳＴＡＴ３インジケータがセツトさ
れていなければ、ステツプ２０２に示すように新しいデ
ータ要求の開始が承認される。このときステツプ２０７
において出発フレームヘツダバツフアが要求通りに変更
され、ステツプ２０８においてフレーム開始ラツチがセ
ツトされ、出口ステツプ２０９に至る。ＳＴＡＴ３イン
ジケータがセツトされているとき、このことはステツプ
２０３に示すように最後のデータ要求が開始されている
ことを表わしている。この分岐路をとるときステツプ２
０４においてＥ２ラツチ回路がセツトされ、次いでステ
ツプ２０５において、比較器９６においてＲＥＱＣＴＨ
ＬＤ≦ＤＩＢであるか否かを知るための判定をする。ス
テツプ２０５の判定において否定結果が得られると、上
述したようにステツプ２０２において新しいデータ要求
の開始が承認される。ステツプ２０５の判定において肯
定結果が得られると、ステツプ２０６において出発フレ
ームヘツダバツフアにエンドフラツグを立てた後、上述
したステツプ２０８に制御が渡される。

【００４２】図１３及び図１４はデータ要求を処理する
ためのマイクロプロセツサルーチンＸ１のフローチヤー
トを示す。ステツプ２１０において、上述したように到
着フレーム比較バツフア１２０の内容を判定することに
よつて受け取つたフレームが到着フレーム予期マスクバ
ツフア１１０に格納されている予期フレームと一致する
か否かを判断する。ステツプ２１０において否定結果が
得られると、ステツプ２１１の判定をすることにより検
出された不一致が無害なハードウエア的事象であつてフ
レーム内容に悪影響を及ぼさないものであるか否かを判
断する。当該検出された事象が無害なハードウエア的事
象ではない場合には、ステツプ２１２においてその後の
データ転送トラツプを避けるためにＤＴ−Ｈ−ＴＲＰＳ
ラツチ回路１０１が不能とされ、Ｘ１ルーチンはステツ
プ２１４において終了し、その結果フレームは到着フレ
ームヘツダバツフア１０７に保持される。当該検出され
た事象が無害なハードウエア的事象であるならば、ステ
ツプ２１２はバイパスされてステツプ２１４においてＸ
１ルーチンを終了する。ステツプ２１０における比較結
果が一致すると、このことはステツプ２１５に示すよう
に到着フレームヘツダバツフア中に有効なデータ要求フ
レームが存在することを意味する。このときステツプ２
１６の判定を実行することによりヘツダの制御ブロツク
５７に誤りフラツグがなければステツプ２１７に進み、
これにより制御ブロツク５７のデータ要求カウントの有
効値についての判定をする。ステツプ２１６又は２１７
において誤りがあると、到着フレーム制御検査（ＩＦＣ
Ｃ）が実行される。ステツプ２１６及び２１７における
判定を共にパスすると、次にステツプ２１８において当
該ヘツダの制御ブロツクにエンドフラツグが存在するか
否かを確認するための判定をする。ステツプ２１８にお
いてエンドフラツグが検出されると、ステツプ２１９に
おいてＳＴＡＴ３表示がセツトされる。ステツプ２１８
においてエンドフラツグが検出されないと、ステツプ２
１９はバイパスされる。図１４のステツプ２２０におい
て、ＡＴＣ１レジスタ７０をリセツトする。ステツプ２
２１において、バツクアツプ要求カウントレジスタ６２
の値がデータ要求フレームの制御ブロツク５７からの新
しい要求カウントに加算され、その加算結果がバツクア
ツプ要求カウントレジスタ６２に戻される。ステツプ２
２２において、セグメントアウトポインタ１１６がイン
クリメントされ、これにより到着フレームヘツダバツフ
ア１０７の次のヘツダへ移動する。ステツプ２２３にお
いて、ＳＴＡＴ２インジケータが判定される。ステツプ
２２３においてＳＴＡＴ２がセツトされている場合に
は、ＳＴＡＴ２はステツプ２２４においてリセツトさ
れ、このことはステツプ２２５に示すように新しい要求
のためのデータフレーム送信を開始して良い状態にある
ことを表わす。ステツプ２２５の後このマイクロコード
ルーチンは、Ｘ２マイクロコードルーチンの図１２の判
定ステツプ２０１に制御を移すことにより、データフレ
ームの送信を開始する。ステツプ２２３の判定において
否定結果が得られると、ルーチンはステツプ２２６を通
つてリターンする。

【００４３】図１５は図２の転送制御回路５０の一部を
示し、読出し動作に使用される。図１５の回路は記憶カ
ウンタ（ＳＣＴ）２３０を含み、記憶カウンタ２３０は
ＣＣＷによつて転送されるべきデータバイトの数を表わ
す値をロードされる。記憶カウンタ２３０の初期値は記
憶カウント比較（ＳＣＴＣＯＭＰＡＲＥ）レジスタ２
３１にもロードされる。記憶カウンタ２３０の数値はコ
ンピユータ１２及びデータバツフア２６間にデータバイ
トが転送されるごとにデクリメントされ、記憶カウント
比較レジスタ２３１の数値は１回だけロードされる。フ
アンクシヨンレジスタ２３２はプログラマブル比較器２
３３によつて使用されるカウント値がロードされ、これ
により新しいデータ要求が作られる前に、データバツフ
ア２６において使用するメモリ空間を決めるようになさ
れている。フアンクシヨンレジスタ２３２の数値は、記
憶カウント比較レジスタ２３１の最下位ビツトの数を計
算するために使用され、当該記憶カウント比較レジスタ
２３１の最下位ビツトの数は記憶カウンタ２３０の同数
の最下位ビツトと比較される。例えばレジスタ２３０及
びレジスタ２３１の４つの最下位ビツトが比較される場
合、プログラマブル比較器２３３は記憶カウンタ２３０
が１６回カウントするごとに等しいかどうかの比較をす
る。また例えば５つの最下位ビツトが比較される場合、
記憶カウンタ２３０が３２をカウントするごとに等しい
かどうかの比較動作が生じることになり、以下同様であ
る。アンドゲート２３４はプログラマブル比較器２３３
の出力端に接続されている第１の入力と、ＤＴ−Ｈ−Ｔ
ＲＰＳラツチ回路１０１に接続されている第２の入力と
を有する。ＤＴ−Ｈ−ＴＲＰＳラツチ回路１０１がイネ
ーブルであり、かつプログラマブル比較器２３３の出力
が等しいという比較結果を表している場合、アンドゲー
ト２３４の出力が図５のフレームセツトアツプ要求ラツ
チ回路１００をセツトする。

【００４４】図１６、図１７及び図１８は読出し動作期
間中のマイクロコード及びハードウエアの動作を示す。
ステツプ２４０において、当該技術分野において知られ
ている手法によつて読出し動作用のＣＣＷが発生され
る。ステツプ２４１において、到着フレーム予期マスク
バツフア１１０及び到着フレーム制御レジスタ１２２の
内容がチヤネルプロセツサ（ＣＰ）５２によつてセツト
アツプされる。ステツプ２４２において、マイクロコー
ドが比較動作をしてＣＣＷカウントがデータバツフアの
データサイズよりも大きいか否かを判定する。大きいと
き、ステツプ２４３においてこのデータバツフアサイズ
がバツクアツプ要求カウントレジスタ６２にロードされ
る。これに対して大きくないとき、Ｅ１ラツチ回路７４
がセツトされ、このＣＣＷのためのＣＣＷカウントがス
テツプ２４４においてバツクアツプ要求カウントレジス
タ６２にロードされる。ステツプ２４５において、チヤ
ネルプロセツサ５２が図１５の記憶カウンタ２３０に当
該ＣＣＷカウント値をロードする。この記憶カウンタ２
３０の値は記憶カウント比較レジスタ２３１に転送さ
れ、これにより上述したようにプログラマブル比較器２
３３によつて使用される。ステツプ２４６において、バ
ツクアツプ要求カウントレジスタ６２の値を伴つた指令
フレームが入出力装置へ送られ、これによりどれ程多く
のデータをチヤネルへ送るべきかを入出力装置に指令す
る。ステツプ２４７において、チヤネルプロセツサ５２
が出発フレームヘツダバツフア１３０にデータ要求フレ
ームヘツダを組立てる。ステツプ２４８において、フア
ンクシヨンレジスタ２３２にプログラマブル比較器２３
３によつて使用される値がセツトされ、上述の如くこの
ＣＣＷカウントを満足させるのに必要な追加データを要
求するためのスレシヨルドを決める。ステツプ２４９に
おいて、ＤＴ−Ｈ−ＴＲＰＳラツチ回路１０１がセツト
される。ステツプ２５０において、到着フレームヘツダ
バツフア１０７によつて受け取られるべきデータフレー
ムをハードウエアが待受ける。

【００４５】図１７のステツプ２５１において、図６の
到着フレーム制御レジスタ１２２のＹカウントによつて
指定される数だけのバイトが到着フレームヘツダバツフ
ア１０７の現在セグメントにロードされる。ステツプ２
５２において、到着フレーム制御レジスタ１２２による
指定に従つて、ヘツダの最初のＸバイトに不一致が生じ
ているか否かを確認する判定が実行される。ステツプ２
５２に不一致が生じていなければ、ステツプ３６０にお
いてトレイラ５５を受け取つたか否かが判定される。ス
テツプ３６０においてトレイラが受け取られていると判
定されると、制御は図１６のステツプ２５０に移され
る。ステツプ３６０においてトレイラ５５が受け取られ
ていないことが判定されると、ステツプ２５４において
そのフレームの残りのデータバイトが図２のデータバス
２８を介してデータバツフア２６にロードされる。各デ
ータバイトが受け取られたとき、ステツプ３６１におい
て要求カウンタ６６が０ではないことを確認する判定が
実行される。要求カウンタ６６が０ではないとき、ステ
ツプ３６２において要求カウンタがデクリメントされて
制御はステツプ３６０に戻される。要求カウンタが０の
とき、ステツプ３６３において到着フレームヘツダバツ
フア１０７にエラー入力が作られる。

【００４６】最初のＸバイトのうちのいずれかが不一致
であつても、そのフレームの残りのバイトは引き続き到
着フレームヘツダバツフア１０７に書込まれる。これに
加えてステツプ２５３において、最初のＹバイトに不一
致が生じているか否かを確認する判定が並行して実行さ
れる。ステツプ２５２又は２５３において不一致が検出
されると、その内容がＳＥＧＯＵＴＰＴＲ１１６と
等しくなくなるように、ステツプ２５５においてＳＥＧ
ＩＮＰＴＲ１１４が歩進される。

【００４７】この時点でＹ１マイクロコードルーチンが
係属中となる。Ｙ１マイクロコードルーチンについて
は、図１９及び図２０について後述する。ステツプ２５
３の検査において否定結果が得られると、ステツプ２５
６において前のデータフレームがヘツダの不一致を生じ
たか否かを知るための判定が実行される。ここで不一致
が生じていれば制御はステツプ２５５に移され、上述し
たようにＳＥＧＩＮＰＴＲ１１４が歩進される。Ｙ１
マイクロコードルーチンはステツプ２５５から図１８の
ステツプ２５８に移つて実行される。ステツプ２５６の
判定において否定結果が得られると、Ｙ２マイクロコー
ドルーチンが係属中であるか否かを判定するために、図
１８のステツプ２５７の判定が実行される。Ｙ１マイク
ロコードルーチンはステツプ２５８において３つの出口
を有する。第１の出口ステツプ２６２はリターンであ
り、Ｙ２マイクロコードルーチンが係属中であるか否か
を知るための判定ステツプ２５７に進む。第２の出口は
入出力装置がデータの転送を終了したことを表すステツ
プ２６０の終了状態出口ステツプ２６０へと行くもので
ある。第３の出口はステツプ３５０へ行くものであり、
このステツプ３５０はそのＣＣＷカウントによつて指定
されるデータの全てが入出力装置により送り出されたこ
とを表示する。ステツプ２５７の検査時Ｙ２マイクロコ
ードルーチンが係属中であれば、このマイクロコードル
ーチンがステツプ３７０において実行される。Ｙ２マイ
クロコードルーチンが現時点で係属中ではないとき、制
御はこのマイクロコードルーチンによつて図１６のステ
ツプ２５０におけるハードウエアに送り返されて上述し
たように次のデータフレームを待ち受ける。

【００４８】フレームセツトアツプ要求ラツチ回路１０
０がセツトされると、常にＹ２マイクロコードルーチン
が係属中となる。これは読出し動作中いつでも生じ得
る。到着フレームヘツダバツフア１０７の現在のヘツダ
及び直前のヘツダのいずれか一方にヘツダの不一致があ
るとき常にＹ１マイクロコードルーチンが係属中とな
る。ルーチンＹ１は常にルーチンＹ２に優越する優先権
を有する。マイクロコードルーチンＹ１及びＹ２だけで
なく、コンピユータシステム１２にデータを格納しかつ
コンピユータシステム１２と通信する他のマイクロコー
ドルーチン（説明は省略する）もまた、図１６及び図１
７の「ハードウエア」ラベルが付されている諸動作と同
時に実行することができる。

【００４９】図１９及び図２０は読出し動作期間中にデ
ータフレームヘツダを処理するＹ１マイクロコードルー
チンのフローチヤートである。ステツプ３６５におい
て、到着フレーム比較バツフア１２０の内容を調べて比
較バイトが０であるか否かを判定する。その結果０であ
れば、ステツプ２６１においてＳＥＧＯＵＴＰＴＲ
１１６を歩進した後、ステツプ２６２においてマイクロ
コードがリターンする。ステツプ３６５の判定において
否定結果が得られると、ステツプ２６３の判定をするこ
とによりデータフレームの制御ブロツク５７のフラツグ
欄のみが不一致であるのか否かを判定する。ここで肯定
結果が得られると、ステツプ２６４の判定をして終了フ
ラツグがセツトされたか否かを確認する。ステツプ２６
４の判定において肯定結果が得られると、ステツプ２６
５の判定をしてＥ３ラツチ回路７８がオンであるか否か
を確認する。ステツプ２６５においてＥ３ラツチ回路が
セツトされていなければ、ステツプ２６６において誤り
を指摘するための到着フレーム制御を実行する。ステツ
プ２６５においてＥ３ラツチ回路７８がセツトされてい
れば、ステツプ２６７においてＳＴＡＴ３インジケータ
をセツトする。次いで、ステツプ２６８においてＳＥＧ
ＯＵＴＰＴＲ１１６を歩進した後、上述の完了出口
ステツプ３５０へ出る。ステツプ２６４の判定において
終了フラツグがセツトされていなければ、ステツプ２７
０においてデータ要求を送ることを求められているフラ
ツグがフレームヘツダの中に存在するか否かを確認する
ための判定をする。ここで存在しなければ、ステツプ２
６１においてＳＥＧＯＵＴＰＴＲ１１６を歩進した
後、ステツプ２６２を通じてリターンする。ステツプ２
７０においてフラツグが存在すれば、ステツプ２７１に
おいてＳＥＧＯＵＴＰＴＲ１１６を歩進する。次い
でステツプ２７２において、ＳＴＡＴ２条件がセツトさ
れているか否かを確認するために判定をする。ステツプ
２７２においてＳＴＡＴ２条件がセツトされていなけれ
ば、ステツプ２７３においてどのフラツグが生じている
かというマークをチヤネルプロセツサ５２の作業用記憶
領域に付け、その後ステツプ２６２を通つてリターンす
る。ステツプ２７２においてＳＴＡＴ２条件がセツトさ
れていれば、当該ＳＴＡＴ２条件がステツプ２７４にお
いてリセツトされる。ステツプ２７５では、図２１〜図
２３について後述するように、制御はＹ２マイクロコー
ドルーチンに移つて当該Ｙ２マイクロコードルーチンに
よつてデータ要求を送る。

【００５０】ステツプ２６３の判定において否定結果が
得られたとき、図２０のステツプ２７６の判定をするこ
とによりデータフレームの内容に悪影響を及ぼすことが
ないようなハードウエアにより検出された無害な事象に
よつて不一致が引き起こされたものであるか否かを決定
する。ステツプ２７６の判定において、肯定結果が得ら
れると、このことは検出されたものが無害なハードウエ
ア的事象であることを意味し、このとき図１９について
上述したように、ルーチンはステツプ２６１においてＳ
ＥＧＯＵＴＰＴＲ１１６を歩進する。ステツプ２７
６の判定において否定結果が得られると、それ以上のデ
ータ転送トラツプが生ずることを避けるために、ステツ
プ２７７においてＤＴ−Ｈ−ＴＲＰＳラツチ回路１０１
を不能とする。ステツプ２７８の判定ステツプにおい
て、到着フレームヘツダバツフア１０７の入力が有効な
状態フレームであるか否かを決定する。ステツプ２７８
の判定において否定結果が得られると、このルーチンは
終了ステツプ２６０に抜け出し、この入力は到着フレー
ムヘツダバツフア１０７に保持される。ステツプ２７８
の判定において肯定結果が得られると、ステツプ２７９
において、図５の入出力データ転送ラツチ回路１０２を
リセツトする。この入出力データ転送ラツチ回路１０２
がオン動作しているときには、ハードウエアによつてデ
ータフレームが認識され得る。入出力データ転送ラツチ
回路１０２がオフであるときには、このことはこのＣＣ
Ｗに関するデータがすべて転送されたのでデータバツフ
ア２６に残つているデータはいずれもコンピユータシス
テム１２内の主記憶装置に転送しなければならないもの
であることを意味し、これをハードウエアに知らせる。

【００５１】図２１、図２２及び図２３は読出し期間中
にデータ要求を送るためのＹ２マイクロコードルーチン
のフローチヤートを示す。この処理ルーチンは、前述の
ようにマイクロコードルーチンＹ２が係属中となつたと
きに呼び出され、またステツプ２７２においてＳＴＡＴ
２がセツトされたときにＹ１マイクロコードルーチンか
ら呼び出される。ステツプ２８０において、フレームセ
ツトアツプ要求ラツチ回路１００をリセツトする。ステ
ツプ２８１においてＳＴＡＴ２インジケータが検査され
る。ＳＴＡＴ４がセツトされていれば、出発フレームヘ
ツダバツフア１３０において組立てられたデータ要求を
送るために、ステツプ２８２において出発フレーム状態
マシンをスタートさせる。ステツプ２８３においてＡＴ
Ｃ１ラツチ回路７０をリセツトし、次いでステツプ２８
４に示すように、バツクアツプ要求カウントレジスタ６
２にセーブされている値に要求カウントの新しい値を加
算する。次いでステツプ２８５において、プロセツサの
作業用記憶領域において要求カウントの新しい値が０に
され、次にステツプ２８６の判定によつてＳＴＡＴ３イ
ンジケータがセツトされているか否かを確認する。ステ
ツプ２８６においてＳＴＡＴ３がセツトされていれば、
ステツプ２８７においてＥ１ラツチ回路７４をセツト
し、ステツプ２８８においてＳＴＡＴ３及びＳＴＡＴ４
をリセツトし、続いてこのＹ２読出しルーチンは完了リ
ターンステツプ２８９に抜け出る。ここでステツプ２８
６においてＳＴＡＴ３がセツトされていなければ、図２
２のステツプ２９０の判定をして次に要求を送るために
データフレームからのフラツグが必要となるか否かを確
認する。ステツプ２９０においてフラツグが必要なら
ば、ステツプ２９１においてＳＴＡＴ４がリセツトされ
る。ステツプ２９０においてフラツグが不必要ならば、
ステツプ２９１におけるリセツトはバイパスされる。ス
テツプ２９２において、チヤネルプロセツサ５２が次の
要求カウントを計算する。ステツプ２９３において、チ
ヤネルプロセツサ５２はステツプ２９２において計算さ
れた次の要求カウントをその作業用記憶領域の新しい要
求カウントに加算する。ステツプ２９４においてフレー
ム転送が完了したか否かを知るための判定をする。ステ
ツプ２９５において、チヤネルプロセツサ５２はヘツダ
及び出発フレームヘツダバツフア１３０を所望の通りに
変更する。ステツプ２９６において、出発フレームヘツ
ダバツフア１３０のヘツダに計算された新しい要求カウ
ントを入れる。ステツプ２９７において、チヤネルプロ
セツサ５２はこの新しい要求がそのＣＣＷを完成するか
否かを判定する。この新しい要求がそのＣＣＷを完成し
ていれば、ステツプ２９８に示すように出発フレームヘ
ツダバツフア１３０の終了フラツグをセツトし、かつＳ
ＴＡＴ３インジケータをセツトする。この新しい要求が
そのＣＣＷを完成していなければ、ステツプ２９８はバ
イパスされる。このマイクロコードルーチンは次にステ
ツプ３００のリターンに出る。

【００５２】図２１のステツプ２８１の判定において、
ＳＴＡＴ４はセツトされていないことを表す結果が得ら
れると、このルーチンは図２３のステツプ３０１に移
る。ステツプ３０１はこの時にデータ要求を送ることは
できないことを表示している。ステツプ３０２におい
て、フレーム群を再始動させるべくＳＴＡＴ２がセツト
されているか否かを知るために判定をする。ステツプ３
０２においてＳＴＡＴ２がセツトされていれば、このこ
とはステツプ３０３に示すようにデータ要求を送ること
について、この状態がこのルーチンより２倍以上も無能
であることを意味している。ＳＴＡＴ３の判定ステツプ
３０４において、送られるべき最後のデータ要求である
か否かを確認する。ステツプ３０４の判定において否定
結果が得られると、マイクロコードルーチンは上述のス
テツプ２９２に移る。ステツプ３０２の判定において否
定結果が得られるか又はステツプ３０４の判定において
肯定結果が得られると、ステツプ３０５において、Ｅ１
ラツチ回路７４、Ｅ２ラツチ回路７６、Ｅ３ラツチ回路
７８及びＩＯＣＴ＝０ラツチ回路８０のうちのいずれか
１つでもセツトされているか否かを知るための判定をす
る。ステツプ３０５の判定において否定結果が得られる
と、ＳＴＡＴ２インジケータがセツトされ、次いでこの
マイクロコードルーチンがステツプ３００においてリタ
ーンする。ステツプ３０５の判定において肯定結果が得
られると、このルーチンはリターン３００に抜け出る。

【００５３】図２の到着フレーム状態マシン２４は米国
特許出願第０７／４２９，２５７号にさらに詳細に説明
されている。図２の出発フレーム状態マシン３２は米国
特許出願第０７／４２８，７９８号にさらに詳細に説明
されている。

【００５４】

【発明の効果】本発明によれば、到着フレームヘツダバ
ツフア及び出発フレームヘツダバツフアと、データバツ
フア及び要求カウンタとを含んでおり、かつこれらがマ
イクロコード制御のマイクロプロセツサによつて制御さ
れるようにしたデータ転送装置を提供することができ、
さらにその機関が使用できる帯域幅のうちのデータフレ
ームの転送をするために必要とされる帯域幅部分を縮小
し得る高速データ転送システムをデータ転送装置を用い
て構築することができる。

【００５５】さらに本発明によれば、要求カウンタ内の
転送されるべきデータバイト数をマイクロプロセツサに
おいて必要に応じて更新することができる。さらに本発
明によれば、マイクロプロセツサによつてアクセスする
ことにより要求されたデータの転送の際にどのデータフ
レームが完了したかを確認し得る比較器を提供すること
ができる。

【００５６】さらに本発明によれば、新しいデータ要求
によつて要求される数のデータバイトを受入れるのに十
分なだけ利用できるメモリ空間がデータバツフアの中に
存在するときに新しいデータ要求を開始するための主導
権をマイクロコードルーチンに与えるようなプログラマ
ブル比較器を提供することができる。

【００５７】さらに本発明によれば、読出し動作期間中
にセツトされたとき新しいデータ要求を開始するように
マイクロプロセツサに命令し、かつ書込み動作期間中に
セツトされたとき新しいデータフレームの送信を準備し
て開始するための主導権をマイクロプロセツサに与える
ようにしたフレームセツトアツプレジスタを提供するこ
とができる。

【図面の簡単な説明】

【図１】チヤネルと、遠隔装置と、チヤネル及び装置間
を結ぶデータリンクとを有するデータ処理システムの全
体を示すブロツク図である。

【図２】図１のチヤネルを示すブロツク図であり、チヤ
ネルはデータバツフアと、到着フレームをデコードする
ための到着フレーム状態マシンと、データリンクに伝送
されるフレームを構成するための出発フレーム状態マシ
ンと、プロセツサと、データバツフアから出発フレーム
状態マシンへのデータ伝送並びに前記到着フレーム状態
マシンから前記データバツフアへのデータ伝送を制御す
るための伝送制御回路とを含む。

【図３】ヘツダ、装置情報ブロツク及びトレイラを有す
るデータフレームを示す略線図である。

【図４】図２の伝送制御回路を２つに分けて示す部分の
うち第１の部分を示すブロツク図である。

【図５】図２の伝送制御回路を２つに分けて示す部分の
うち第２の部分を示すブロツク図である。

【図６】図２の到着フレーム状態マシンの要部を示すブ
ロツク図である。

【図７】図２の出発フレーム状態マシンの要部を示すブ
ロツク図である。

【図８】書込み操作期間中の本発明のハードウエア及び
マイクロコードの動作を接続符号Ａ、Ｂ及びＣにおいて
接続できるように３つに分けて示す部分のうち第１の部
分を示すフローチヤートである。

【図９】書込み操作期間中の本発明のハードウエア及び
マイクロコードの動作を接続符号Ａ、Ｂ及びＣにおいて
接続できるように３つに分けて示す部分のうち第２の部
分を示すフローチヤートである。

【図１０】書込み操作期間中の本発明のハードウエア及
びマイクロコードの動作を接続符号Ａ、Ｂ及びＣにおい
て接続できるように３つに分けて示す部分のうち第３の
部分を示すフローチヤートである。

【図１１】書込み操作期間中のデータフレーム送信に関
するマイクロコードのフローチヤートを接続符号Ｄにお
いて接続できるように２つに分けて示す部分のうち第１
の部分を示すフローチヤートである。

【図１２】書込み操作期間中のデータフレーム送信に関
するマイクロコードのフローチヤートを接続符号Ｄにお
いて接続できるように２つに分けて示す部分のうち第２
の部分を示すフローチヤートである。

【図１３】書込み操作期間中のデータ要求処理に関する
マイクロコードのフローチヤートを接続符号Ｅにおいて
接続できるように２つに分けて示す部分のうち第１の部
分を示すフローチヤートである。

【図１４】書込み操作期間中のデータ要求処理に関する
マイクロコードのフローチヤートを接続符号Ｅにおいて
接続できるように２つに分けて示す部分のうち第２の部
分を示すフローチヤートである。

【図１５】図２の伝送制御回路の読出し操作に使用され
る他の部分を示すブロツク図である。

【図１６】読出し操作期間中の本発明のハードウエア及
びマイクロコードの動作を示すフローチヤートを接続符
号ＡＡ、ＢＢ、ＣＣ及びＤＤにおいて接続できるように
３つに分けて示す部分のうち第１の部分を示すフローチ
ヤートである。

【図１７】読出し操作期間中の本発明のハードウエア及
びマイクロコードの動作を示すフローチヤートを接続符
号ＡＡ、ＢＢ、ＣＣ及びＤＤにおいて接続できるように
３つに分けて示す部分のうち第２の部分を示すフローチ
ヤートである。

【図１８】読出し操作期間中の本発明のハードウエア及
びマイクロコードの動作を示すフローチヤートを接続符
号ＡＡ、ＢＢ、ＣＣ及びＤＤにおいて接続できるように
３つに分けて示す部分のうち第３の部分を示すフローチ
ヤートである。

【図１９】読出し操作期間中のデータフレームヘツダ処
理に関するマイクロコードのフローチヤートを接続符号
ＥＥ及びＦＦにおいて接続できるように２つに分けて示
す部分のうち第１の部分を示すフローチヤートである。

【図２０】読出し操作期間中のデータフレームヘツダ処
理に関するマイクロコードのフローチヤートを接続符号
ＥＥ及びＦＦにおいて接続できるように２つに分けて示
す部分のうち第２の部分を示すフローチヤートである。

【図２１】読出し操作期間中のデータ要求伝送に関する
マイクロコードのフローチヤートを接続符号ＨＨ、ＩＩ
及びＪＪにおいて接続できるように３つに分けて示す部
分のうち第１の部分を示すフローチヤートである。

【図２２】読出し操作期間中のデータ要求伝送に関する
マイクロコードのフローチヤートを接続符号ＨＨ、ＩＩ
及びＪＪにおいて接続できるように３つに分けて示す部
分のうち第２の部分を示すフローチヤートである。

【図２３】読出し操作期間中のデータ要求伝送に関する
マイクロコードのフローチヤートを接続符号ＨＨ、ＩＩ
及びＪＪにおいて接続できるように３つに分けて示す部
分のうち第３の部分を示すフローチヤートである。１０……データ処理システム、１２……コンピユータ、
１４……チヤネル、１６……装置、１８……データリン
ク、１８Ａ……入力導体、１８Ｂ……出力導体、２０…
…直並列変換回路（ＤＥＳ）、２２……入力同期装置バ
ツフア（ＳＢ）、２４……到着フレーム状態マシン（Ｉ
ＦＳＭ）、２６……データバツフア、２８、３０……マ
ルチビツトデータバス、３２……出発フレーム状態マシ
ン（ＯＦＳＭ）、３４……出発同期バツフア（ＳＢ）、
３６……並直列変換回路（ＳＥＲ）、４０……双方向状
態マシン（ＢＩＤＩＳＭ）、４２……システムバス、
４４……入力側中間データバス、４６……出力側中間デ
ータバス、４８……データフレーム、５０……転送制御
回路（ＴＲＡＮＳ）、５２……チヤネルプロセツサ（Ｃ
Ｐ）、５３……ヘツダ、５４……装置情報ブロツク（Ｄ
ＩＢ）、５５……トレイラ、５６……フレーム開始（Ｓ
ＯＦ）シーケンス、５７……制御文字（ＣＴＲＬ）、５
９……フレーム終結（ＥＯＦ）シーケンス、６０……要
求カウントレジスタ、６２……バツクアツプ要求カウン
トレジスタ（ＢＵＲＥＱＣＴＲＥＧ）、６４……要
求カウント保持レジスタ（ＲＥＱＣＮＴＨＬＤＲＥ
Ｇ）、６６……データ要求カウンタ、６７……バツクア
ツプ要求カウントレジスタの入力、６８……バツクアツ
プ要求カウントレジスタの出力、７０……第１の転送許
可制御（ＡＴＣ１）ラツチ回路、７２……第２の転送許
可制御（ＡＴＣ２）ラツチ回路、７４……Ｅ１ラツチ回
路、７６……Ｅ２ラツチ回路、７８……Ｅ３ラツチ回
路、８０……ＩＯＣＴ＝０ラツチ回路、８２……ＤＩＢ
レジスタ、８４、１０５……デコーダ、８６……データ
長カウンタ（ＤＡＴＡＬＥＮＣＴＲ）、８８……直列
データバツフアカウンタ（ＳＤＢＣＮＴ）、９０……転
送カウンタ、９２〜９６、１０８……比較器、９７、９
８……ラツチ回路、１００……フレームセツトアツプ要
求（ＦＲＭＳＵＲＥＱ）ラツチ回路、１０１……データ
転送ハードウエアトラツプ（ＤＴ−Ｈ−ＴＲＰＳ）ラツ
チ回路、１０２……入出力データ転送（ＩＯＤＴ）ラツ
チ回路、１０７……到着フレームヘツダバツフア（ＩＦ
ＨＢ）、１１０……到着フレーム予期マスクバツフア
（ＩＦＥＭＢ）、１１２……ポインタ（ＰＴＲ）、１１
４……セグメントインポインタ（ＳＥＧＩＮＰＴ
Ｒ）、１１６……セグメントアウトポインタ（ＳＥＧ
ＯＵＴＰＴＲ）、１２０……到着フレーム比較バツフ
ア（ＩＦＣＢ）、１２２……到着フレーム制御レジスタ
（ＩＦＣＲ）、１３０……出発フレームヘツダバツフア
（ＯＦＨＢ）、１３２……出発フレーム制御レジスタ
（ＯＵＴＦＲＭＣＴＬ）、１３４……エンコーダ、１
３５……フレーム開始ラツチ回路、２３０……記憶カウ
ンタ（ＳＣＴ）、２３１……記憶カウント比較（ＳＣＴ
ＣＯＭＰＡＲＥ）レジスタ、２３２……フアンクシヨ
ンレジスタ、２３３……プログラマブル比較器、２３４
……論理積ゲート。

フロントページの続き (72)発明者ジヨン・リチヤード・フラナガンアメリカ合衆国、ニユーヨーク州12580、スタートスバーグ、ウエスト・パイン・ロードＲＤ♯１（番地なし) (72)発明者トーマス・アンソニー・グレツグアメリカ合衆国、ニユーヨーク州12528、ハイランド、ベレブ・ロード 121番地 (72)発明者キヤサリン・チエウエン・ハングアメリカ合衆国、ニユーヨーク州12603、ポーキープシー、ソーンベリー・ウエイ６番地 (72)発明者マツテー・ジヨセフ・カラスアメリカ合衆国、アリゾナ州85715、タクソン、エヌ・コーブ・ロード・♯6211 4700番地

Claims

【特許請求の範囲】

【請求項１】データ処理システム及び入出力装置間にデ
ータフレームを転送する転送装置であつて、上記入出力装置から到来する到着データフレームからヘ
ツダを受け取る到着フレームヘツダバツフア手段と、上記入出力装置へ送られるべき出発データフレームのヘ
ツダを組立てる出発フレームヘツダバツフア手段と、上記データ処理システム及び上記入出力装置間を転送さ
れるデータを格納するデータバツフア手段と、上記データバツフア手段及び上記入出力装置間に転送さ
れるべきデータのバイト数を制御するデータ転送制御手
段と、マイクロコードルーチンにより制御され、上記到着フレ
ームヘツダバツフア手段のフレームヘツダを解析し、か
つ上記出発フレームヘツダバツフア手段のフレームヘツ
ダを組立て、かつ出発フレームの送信を開始し、かつ希
望する数のデータバイトを転送するために上記データ転
送制御手段を制御するマイクロプロセツサ手段とを具え
ることを特徴とするデータフレーム転送装置。
【請求項２】上記データ転送制御手段は上記マイクロプ
ロセツサ手段に接続されているバツクアツプ要求カウン
トレジスタを含み、上記バツクアツプ要求カウントレジ
スタは上記マイクロプロセツサ手段から値をロードでき
ることにより、転送されるべきデータバイトの要求カウ
ント値を表示することを特徴とする特許請求の範囲第１
項に記載のデータフレーム転送装置。
【請求項３】上記マイクロコードルーチンは上記バツク
アツプ要求カウントレジスタの内容を更新する手段を含
むことを特徴とする特許請求の範囲第２項に記載のデー
タフレーム転送装置。
【請求項４】上記バツクアツプ要求カウントレジスタの
要求カウント値がアクセスされたとき、上記バツクアツ
プ要求カウントレジスタが０にセツトされることを特徴
とする特許請求の範囲第３項に記載のデータフレーム転
送装置。
【請求項５】上記データ転送制御手段はさらに、上記バ
ツクアツプ要求カウントレジスタに接続されている要求
カウンタを含み、上記要求カウンタは上記バツクアツプ
要求カウントレジスタからの上記要求カウント値を受け
取り、かつデータバイトが転送されるごとに１ずつデク
リメントされることを特徴とする特許請求の範囲第２項
に記載のデータフレーム転送装置。
【請求項６】上記データ転送制御手段はさらに、上記バ
ツクアツプ要求カウントレジスタの内容が有効であると
き表示させる有効性ラツチ回路を含むことを特徴とする
特許請求の範囲第５項に記載のデータフレーム転送装
置。
【請求項７】上記有効性ラツチ回路は上記マイクロコー
ドルーチンによつてリセツトされることにより上記バツ
クアツプ要求カウントレジスタの値が当該バツクアツプ
要求カウントレジスタから転送されるのを阻止すること
を特徴とする特許請求の範囲第６項に記載のデータフレ
ーム転送装置。
【請求項８】上記データ転送制御手段はさらに、上記バ
ツクアツプ要求カウントレジスタ及び上記要求カウンタ
間に設けられている要求カウント保持レジスタを含み、
上記要求カウンタは上記バツクアツプ要求カウントレジ
スタから上記要求カウンタへロードされる要求カウント
値を保持することを特徴とする特許請求の範囲第７項に
記載のデータフレーム転送装置。
【請求項９】上記データ転送制御手段はさらに、上記要
求カウント保持レジスタの内容が有効であるとき表示さ
せる第２の有効性ラツチ回路を含むことを特徴とする特
許請求の範囲第８項に記載のデータフレーム転送装置。
【請求項１０】上記有効性ラツチ回路に問合わせをする
ようになされていると共に、上記マイクロコードルーチ
ンは書込み動作期間中に新しいデータ要求が受け取られ
たか否かを確認する手段を含むことを特徴とする特許請
求の範囲第９項に記載のデータフレーム転送装置。
【請求項１１】上記データ転送制御手段はさらに、それ
ぞれ上記バツクアツプ要求カウントレジスタ、上記要求
カウント保持レジスタ、上記要求カウンタの最終的要求
値の記憶場所を表すＥ１ラツチ回路、Ｅ２ラツチ回路及
びＥ３ラツチ回路を含むことを特徴とする特許請求の範
囲第８項に記載のデータフレーム転送装置。
【請求項１２】上記データ転送制御手段は上記Ｅラツチ
回路に接続される第１の入力及び上記要求カウンタに接
続される第２の入力を有するＩＯＣＴ＝０ラツチ回路を
含み、上記ＩＯＣＴ＝０ラツチ回路は最終データ要求に
対応する要求データバイトのカウントが完了したとき上
記マイクロコードルーチンに表示させることを特徴とす
る特許請求の範囲第１１項に記載のデータフレーム転送
装置。
【請求項１３】上記データ転送制御手段は１つのデータ
フレームにて転送し得るバイト数を表すＤＩＢの値を上
記要求カウンタ内の要求カウント値と比較することによ
り、要求されているデータ転送を完了するのはどのデー
タフレーム転送であるかを表す表示を上記マイクロコー
ドルーチンに提供する比較手段を含むことを特徴とする
特許請求の範囲第５項に記載のデータフレーム転送装
置。
【請求項１４】上記マイクロコードルーチンは、新しい
データフレームが要求カウント値を完成しないか、又は
新しいデータフレームが要求カウント値を完成するか、
又はその前のデータフレームが要求カウント値を完成す
るかを確認するために、上記比較手段に問合わせをする
分岐手段を含むことを特徴とする特許請求の範囲第１３
項に記載のデータフレーム転送装置。
【請求項１５】上記比較手段は上記マイクロプロセツサ
手段から上記ＤＩＢ値を受け取るための第１の入力と、
上記要求カウンタに接続される第２の入力と、上記第１
の入力及び上記第２の入力に接続される第１の比較器
と、上記第１の入力及び上記第２の入力に接続される第
２の比較器とを含み、上記第１の比較器は上記分岐手段
によつてアクセスされ得る出力を有し、上記第１の比較
器の上記出力は上記要求カウント値が上記ＤＩＢ値の２
倍以下になつたときに真を表示し、上記第２の比較器は
上記分岐手段によつてアクセスされ得る出力を有し、上
記第２の比較器の出力は上記要求カウント値が上記ＤＩ
Ｂ値以下になつたときに真を表示することを特徴とする
特許請求の範囲第１４項に記載のデータフレーム転送装
置。
【請求項１６】上記比較手段はさらに、上記第１の入力
及び上記第２の入力に接続されかつ１つの出力を有する
第３の比較器を含み、上記マイクロコードルーチンは第
２の分岐手段を含み、上記第２の分岐手段は１つのフレ
ームのみによつて転送されるデータバイトにより最後の
データ要求が満足させられるか否かを確認すべく上記第
３の比較器の出力に問合わせをすることを特徴とする特
許請求の範囲第１５項に記載のデータフレーム転送装
置。
【請求項１７】上記第３の比較器はＤＩＢ値が上記要求
カウンタ内の要求カウント値以上であれば真を表示する
ことを特徴とする特許請求の範囲第１６項に記載のデー
タフレーム転送装置。
【請求項１８】上記比較手段はさらに、上記データバツフアに格納されるデータバイトの数を表
す直列データカウント値を格納する直列データバツフア
カウンタと、上記直列データバツフアカウント値を受け取るため上記
直列データバツフアカウンタへ接続された第３の入力
と、上記第１の入力及び上記第３の入力に接続され、かつ１
つの出力を有する第４の比較器と、上記直列データバツフアカウント値が上記ＤＩＢ値と等
しいか又は上記ＤＩＢ値以上である場合に真状態となる
出力を有する第４の比較器と、上記第４の比較器の出力に接続され、上記第４の比較器
の出力がその真状態であるときデータフレームの転送を
開始するデータフレーム転送開始手段とを具えることを
特徴とする特許請求の範囲第１７項に記載のデータフレ
ーム転送装置。
【請求項１９】上記比較手段はさらに、上記第２の入力及び上記第３の入力に接続され、かつ上
記直列データバツフアカウント値が上記要求カウント値
以上であるとき真状態となる出力を有する第５の比較器
を有し、上記第５の比較器の出力は上記データフレーム転送開始
手段に接続され、これにより上記第５の比較器の出力が
その真状態である場合にデータフレームの転送を開始す
ることを特徴とする特許請求の範囲第１８項に記載のデ
ータフレーム転送装置。
【請求項２０】上記比較手段はさらに、上記第１の入力からロードすることができ、かつデータ
長カウンタと、トレイラを付加するためのフレーム終了
手段とを有し、転送された各データバイトによつてデクリメントされる
データ長カウンタと、上記データ長カウンタの内容が０
と等しくなつたときにフレームの転送を終了するフレー
ム終了手段とを具えることを特徴とする特許請求の範囲
第１９項に記載のデータフレーム転送装置。
【請求項２１】上記フレーム終了手段はさらに、上記要
求カウンタの内容が０と等しくなつたとき、トレイラを
付加してフレームの転送を終了するために上記要求カウ
ンタに接続されるようにしたことを特徴とする特許請求
の範囲第２０項に記載のデータフレーム転送装置。
【請求項２２】上記フレーム終了手段はさらに、上記Ｓ
ＤＢＣＮＴカウンタの内容が０と等しくなつたときトレ
イラを付加してフレームの転送を終了するために上記第
３の入力へ接続されるようにしたことを特徴とする特許
請求の範囲第２１項に記載のデータフレーム転送装置。
【請求項２３】上記データ転送制御手段は、プログラマ
ブル比較手段を含み、上記のプログラマブル比較手段は、上記新しいデータ要
求により要求される数のデータバイトを受入れるに十分
なだけの利用できる空間が上記データバツフアの中に存
在するときに、新しいデータ要求を開始するための主導
権を上記マイクロコードルーチンに提供するようにした
ことを特徴とする特許請求の範囲第１２項に記載のデー
タフレーム転送装置。
【請求項２４】上記データ転送制御手段はさらに、読出
し動作期間中に上記プログラマブル比較手段によつてセ
ツトされ得るフレームセツトアツプ要求ラツチ手段を含
み、上記フレームセツトアツプ要求ラツチ手段はセツトされ
たとき、新しいデータ要求を開始するための上記主導権
を上記マイクロコードルーチンに与えるようにしたこと
を特徴とする特許請求の範囲第２３項に記載のデータフ
レーム転送装置。
【請求項２５】上記フレームセツトアツプ要求ラツチ手
段はさらに、出発フレームヘツダの転送が完了したとき書込み動作中
にセツトすることができ、しかもセツトされたときに新
しいデータフレームの転送を準備しかつ開始するための
主導権を上記マイクロコードルーチンに与えるようにし
たことを特徴とする特許請求の範囲第２４項に記載のデ
ータフレーム転送装置。
【請求項２６】上記データ転送制御手段はさらに、転送
されるデータバイトの各々によつてインクリメントされ
る転送カウンタを含み、上記転送カウンタは転送される
データバイトの数を確認すべく上記チヤネルプロセツサ
によつて問合わせられるようにしたことを特徴とする
特許請求の範囲第２５項に記載のデータフレーム転送装
置。