JPS63280365A - ダイレクトメモリアクセスオ−ダ競合制御方式 - Google Patents
ダイレクトメモリアクセスオ−ダ競合制御方式Info
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- JPS63280365A JPS63280365A JP62114684A JP11468487A JPS63280365A JP S63280365 A JPS63280365 A JP S63280365A JP 62114684 A JP62114684 A JP 62114684A JP 11468487 A JP11468487 A JP 11468487A JP S63280365 A JPS63280365 A JP S63280365A
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- Japan
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- memory access
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- input
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- 238000004891 communication Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 210000000689 upper leg Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入出力装置からプロセッサへのダイレクトメ
モリアクセス制御方式に係り、特にダイレクトメモリア
クセス時のプロセッサバス保留時間の短縮化に適したオ
ーダ競合制御方式に関する。
モリアクセス制御方式に係り、特にダイレクトメモリア
クセス時のプロセッサバス保留時間の短縮化に適したオ
ーダ競合制御方式に関する。
入出力装置とプロセッサ間のダイレクトメモリアクセス
に関しては、既に交換研究会、 5E84−121(5
7〜42ページ)の「分散側(2)形パケット交換機の
システム構成」で論じられ℃いる。
に関しては、既に交換研究会、 5E84−121(5
7〜42ページ)の「分散側(2)形パケット交換機の
システム構成」で論じられ℃いる。
従来の装置では入出力装置である回線対応部は、ダイレ
クトメモリアクセス機能を持ち、プロセッサに対しプロ
セッサバス請求を出し、ダイレクトメモリアクセスの間
はずっとプロセッサバスを保留し、その間プロセッサは
停止していた。
クトメモリアクセス機能を持ち、プロセッサに対しプロ
セッサバス請求を出し、ダイレクトメモリアクセスの間
はずっとプロセッサバスを保留し、その間プロセッサは
停止していた。
上記従来技術は、入出力装置からのダイレクトメモリア
クセス時、入出力装置aとプロセッサ間の遅延時間に無
関係に入出力装置よりプロセッサバスを保留し、ダイレ
クトメモリアクセス制御を行っていた。この結果、入出
力装置とプロセッサ間の遅延が太きいとダイレクトメモ
リアクセス時のプロセッサバス保留時間が増加し、プロ
セッサのメモリアクセスが待たされるため、等価的にプ
ロセッサの処理速度が遅くなるという問題があった。
クセス時、入出力装置aとプロセッサ間の遅延時間に無
関係に入出力装置よりプロセッサバスを保留し、ダイレ
クトメモリアクセス制御を行っていた。この結果、入出
力装置とプロセッサ間の遅延が太きいとダイレクトメモ
リアクセス時のプロセッサバス保留時間が増加し、プロ
セッサのメモリアクセスが待たされるため、等価的にプ
ロセッサの処理速度が遅くなるという問題があった。
本発明の目的は、上記問題点を解決するため、入出力装
置とプロセッサ間の遅延時間に無関係に一定時間のプロ
セッサバス保留時間でダイレクトメモリアクセスを実行
することのできるダイレクトメモリアクセスオーダ競合
制御方式を提供することにある。
置とプロセッサ間の遅延時間に無関係に一定時間のプロ
セッサバス保留時間でダイレクトメモリアクセスを実行
することのできるダイレクトメモリアクセスオーダ競合
制御方式を提供することにある。
上記目的は、入出力装置とプロセッサの間で、プロセッ
サの近(に第1と第2のバッファレジスタを設け、入出
力装置tからのダイレクトメモリアクセス情報(メモリ
アドレス及びデータ)を第2のバッファレジスタに格納
した後プロセッサバスを保留し、ダイレクトメモリアク
セスを実行し、プロセッサから入出力装置への入出力命
令は第1のバッファレジスタを用いて情報を授受し、実
行することによりダイレクトメモリアクセス実行時のプ
ロセッサバス保留時間を入出力装置との間の遅延時間に
無関係とする事により達成される。
サの近(に第1と第2のバッファレジスタを設け、入出
力装置tからのダイレクトメモリアクセス情報(メモリ
アドレス及びデータ)を第2のバッファレジスタに格納
した後プロセッサバスを保留し、ダイレクトメモリアク
セスを実行し、プロセッサから入出力装置への入出力命
令は第1のバッファレジスタを用いて情報を授受し、実
行することによりダイレクトメモリアクセス実行時のプ
ロセッサバス保留時間を入出力装置との間の遅延時間に
無関係とする事により達成される。
上記した第2のバッファレジスタは入出力装置からのダ
イレクトメモリアクセス情報(メそリアドレス及びデー
タ)を第1のバッファレジスタを介して、あるいは直接
受は取る。第2のバッファレジスタはダイレクトメモリ
アクセス情報を受は取ると、プロセッサにダイレクトメ
モリアクセス要求を送出し、プロセラサバλを確得する
とダイレクトメモリアクセスを実行する。メモリリード
の場合は、読み出しデータを第1のパッファレジスタヘ
セットし、入出力装置へ送る。
イレクトメモリアクセス情報(メそリアドレス及びデー
タ)を第1のバッファレジスタを介して、あるいは直接
受は取る。第2のバッファレジスタはダイレクトメモリ
アクセス情報を受は取ると、プロセッサにダイレクトメ
モリアクセス要求を送出し、プロセラサバλを確得する
とダイレクトメモリアクセスを実行する。メモリリード
の場合は、読み出しデータを第1のパッファレジスタヘ
セットし、入出力装置へ送る。
一方、プロセッサから入出力装置への入出力命令は第1
のバッファレジスタを経由して入出力装置へ送られる。
のバッファレジスタを経由して入出力装置へ送られる。
以上のように第2のバッファレジスタにダイレクトメモ
リアクセス情報が入った後に、プロセッサとの間でダイ
レクトメモリアクセスを行う事により入出力装置との間
の遅延時間に無関係に一定の時間のプロセッサバス保留
でダイレクトメモリアクセスを実行できる。
リアクセス情報が入った後に、プロセッサとの間でダイ
レクトメモリアクセスを行う事により入出力装置との間
の遅延時間に無関係に一定の時間のプロセッサバス保留
でダイレクトメモリアクセスを実行できる。
以下、本発明の1実施例を第1図を用いて説明する。第
1図において、1は本発明を用いた通信制御装置、2は
通信制御装置の回線対応部であり、CCITT′勧告X
、25プロトコルを実現するLSI等を用いて構成され
、ダイレクトメモリアクセス制御機能を有する。5はダ
イレクトメモリアクセス時のメモリアドレスやデータを
授受するダイレクトメモリアクセス信号線、4は本発明
による第1のバッファレジスタ、5は本発明による第2
のバッファレジスタ、6は第1及び第2のバッファレジ
スタ、4,5の制御やダイレクトメモリアクセス制御を
行う四制御部、7はバッファレジスタ4または5を切り
替えるセレクタ、8はプロセッサ、9はメモリ、10は
プロセッサバス、11は通信制餘装f1と加入者を結ぶ
加入者線、12は回線対応部=2より胤制御部6ヘダイ
レクトメモリアクセス要求を通知するDMA要求線、1
3は回線対応部2ヘダイレクトメモリアクセスの許可及
び終了を通知するm許可線、14はプロセッサ8の入出
力命令実行をα品、制御部6へ通知するオーダ実行線、
15は入出力命令の受付及び実行終了を通知するASW
線である。
1図において、1は本発明を用いた通信制御装置、2は
通信制御装置の回線対応部であり、CCITT′勧告X
、25プロトコルを実現するLSI等を用いて構成され
、ダイレクトメモリアクセス制御機能を有する。5はダ
イレクトメモリアクセス時のメモリアドレスやデータを
授受するダイレクトメモリアクセス信号線、4は本発明
による第1のバッファレジスタ、5は本発明による第2
のバッファレジスタ、6は第1及び第2のバッファレジ
スタ、4,5の制御やダイレクトメモリアクセス制御を
行う四制御部、7はバッファレジスタ4または5を切り
替えるセレクタ、8はプロセッサ、9はメモリ、10は
プロセッサバス、11は通信制餘装f1と加入者を結ぶ
加入者線、12は回線対応部=2より胤制御部6ヘダイ
レクトメモリアクセス要求を通知するDMA要求線、1
3は回線対応部2ヘダイレクトメモリアクセスの許可及
び終了を通知するm許可線、14はプロセッサ8の入出
力命令実行をα品、制御部6へ通知するオーダ実行線、
15は入出力命令の受付及び実行終了を通知するASW
線である。
以下第5図の動作フローチャートを用いて処理動作を説
明する。
明する。
加入者からの通信データは加入者線11を経由して通信
制御装置1の回線対応部2で受信される。
制御装置1の回線対応部2で受信される。
回線対応部2は受信データの処理をした後、メモリ9へ
格納するためダイレクトメモリアクセス要求な胤要求線
12を用いて弛制御部6へ通知する(ステップ116)
。臘制御部6は第1のバッファレジスタ4及び第2のバ
ッファレジスタ5が空きで、プロセッサ8より入出力命
令実行指示が出ていない場合は回線対応部2へl許可線
15を介して信号を送出しダイレクトメモリアクセス許
可を通知する(118)回線対応部2はダイレクトメモ
リアクセス信号線5を経由して第1のバッファレジスタ
4ヘメモリアドレス及びデータ(メモリ書込みの場合の
み)を送る( 120 )。
格納するためダイレクトメモリアクセス要求な胤要求線
12を用いて弛制御部6へ通知する(ステップ116)
。臘制御部6は第1のバッファレジスタ4及び第2のバ
ッファレジスタ5が空きで、プロセッサ8より入出力命
令実行指示が出ていない場合は回線対応部2へl許可線
15を介して信号を送出しダイレクトメモリアクセス許
可を通知する(118)回線対応部2はダイレクトメモ
リアクセス信号線5を経由して第1のバッファレジスタ
4ヘメモリアドレス及びデータ(メモリ書込みの場合の
み)を送る( 120 )。
孫制御部6は第1のバッファレジスタ4ヘアドレス及び
データをセットし終ると、その内容を第2のバッファレ
ジスタ5へ移L (122)、フ。
データをセットし終ると、その内容を第2のバッファレ
ジスタ5へ移L (122)、フ。
セッサ8ヘダイレクトメモリアクセス要求を送出する(
124 )。胤制御部6はプロセッサ8よりダイレク
トメモリアクセス許可信号を受けると、第2のバッファ
レジスタ5のメモリアドレス及びデータをセレクタ7を
経由してプロセッサバス1ひへ送出する。メモリ9への
アクセスが終了すると、鳳制御部6は聰許可線13の信
号を停止してダイレクトメモリアクセス終了を回線対応
部2へ通知して処理を終了する。ダイレクトメモリアク
セスによるメモリ書込み時のシーケンス例を第2図に示
す。
124 )。胤制御部6はプロセッサ8よりダイレク
トメモリアクセス許可信号を受けると、第2のバッファ
レジスタ5のメモリアドレス及びデータをセレクタ7を
経由してプロセッサバス1ひへ送出する。メモリ9への
アクセスが終了すると、鳳制御部6は聰許可線13の信
号を停止してダイレクトメモリアクセス終了を回線対応
部2へ通知して処理を終了する。ダイレクトメモリアク
セスによるメモリ書込み時のシーケンス例を第2図に示
す。
一方、プロセッサ8から回線対応部2への入出力命令実
行は、プロセッサ8よりプロセッサバス10へ入出力命
令を送出した後、オーダ実行線14を経由してl制御部
6へ入出力命令の実行を通知すル(102,126)。
行は、プロセッサ8よりプロセッサバス10へ入出力命
令を送出した後、オーダ実行線14を経由してl制御部
6へ入出力命令の実行を通知すル(102,126)。
DMA 制H部6 ハASW lfg 15 ヘjg号
を送出し入出力命令実行受付をプロセッサ8へ通知する
と同時にプロセッサバス1o上の入出力命令を第1のバ
ッファレジスタ4ヘセツトしり%、回線対応部2へ入出
力命令を送出する(104〜10B)。回線対応部2は
人出命令を受淑るとこれを実行し、入力命令の場合は応
答情報を第2のバッファレジスタ5へ返送する。四制御
部6は第2のバッファレジスタ5へ応答情報がセットさ
れると、この内容をセレクタ7を経由してプロセッサバ
ス10へ送出した後、ASW線15の信号を停止して入
出力命令の実行終了をプロセッサ8へ通知する( 11
0j112 )。この入力命令実行時のシーケンス例を
第5図に示す。
を送出し入出力命令実行受付をプロセッサ8へ通知する
と同時にプロセッサバス1o上の入出力命令を第1のバ
ッファレジスタ4ヘセツトしり%、回線対応部2へ入出
力命令を送出する(104〜10B)。回線対応部2は
人出命令を受淑るとこれを実行し、入力命令の場合は応
答情報を第2のバッファレジスタ5へ返送する。四制御
部6は第2のバッファレジスタ5へ応答情報がセットさ
れると、この内容をセレクタ7を経由してプロセッサバ
ス10へ送出した後、ASW線15の信号を停止して入
出力命令の実行終了をプロセッサ8へ通知する( 11
0j112 )。この入力命令実行時のシーケンス例を
第5図に示す。
回線対応部2からのダイレクトメモリアクセス動作とプ
ロセッサ8からの入出力命令実行が衝突した場合、DM
A制御部6は第1のバッファレジスタ4にアドレス及び
データを受け(120)、第2のバッファレジスタ5へ
移した後(122)、フロセッサ8からの入出力命令を
第1のバッファレジスタ4を用いて回線対応部2へ送り
(104〜1o8)応答情報が有る場合は第1のバッフ
ァレジスタ4を経由してプロセッサ8へ送る( 110
)。入出力命令が終了した後、臘制御部6は第2のバ
ッファレジスタ5に蓄えられているアドレス及びデータ
を用いてダイレクトメモリアクセス動作を継続実行する
( 126,128,150 )。このダイレクトメモ
リアクセスによるメモリ書込みと入力命令実行の競合時
のシーケンス例を第4図に示す。
ロセッサ8からの入出力命令実行が衝突した場合、DM
A制御部6は第1のバッファレジスタ4にアドレス及び
データを受け(120)、第2のバッファレジスタ5へ
移した後(122)、フロセッサ8からの入出力命令を
第1のバッファレジスタ4を用いて回線対応部2へ送り
(104〜1o8)応答情報が有る場合は第1のバッフ
ァレジスタ4を経由してプロセッサ8へ送る( 110
)。入出力命令が終了した後、臘制御部6は第2のバ
ッファレジスタ5に蓄えられているアドレス及びデータ
を用いてダイレクトメモリアクセス動作を継続実行する
( 126,128,150 )。このダイレクトメモ
リアクセスによるメモリ書込みと入力命令実行の競合時
のシーケンス例を第4図に示す。
以上説明した様に、腿制御部6はダイレクトメモリアク
セスの制御と入出力命令の実行制御及びそれらの競合制
御を行う。このダイレクトメモリアクセス(DMA )
制御部6の全体的な動作フローは第5図に示すとおりで
ある。
セスの制御と入出力命令の実行制御及びそれらの競合制
御を行う。このダイレクトメモリアクセス(DMA )
制御部6の全体的な動作フローは第5図に示すとおりで
ある。
本実施例によれば、ダイレクトメモリアクセス信号線5
が長(なり遅延時間が増加又はメモリアドレス及びデー
タを多重化しシリアル伝送する事によりインタフェース
線数を削減して遅延時間を増加させ℃もダイレフトメそ
リアクセス時のプロセッサバス10の保留時間は影響を
受けず、常にバッファレジスタ5との間のダイレクトメ
モリアクセスであり、一定保留時間となるため等価的に
プロセッサ8の動作速度が低下するのを防止できる。
が長(なり遅延時間が増加又はメモリアドレス及びデー
タを多重化しシリアル伝送する事によりインタフェース
線数を削減して遅延時間を増加させ℃もダイレフトメそ
リアクセス時のプロセッサバス10の保留時間は影響を
受けず、常にバッファレジスタ5との間のダイレクトメ
モリアクセスであり、一定保留時間となるため等価的に
プロセッサ8の動作速度が低下するのを防止できる。
なお、以上の説明では、ダイレクトアクセス情報を第1
のバッファレジスタを経由して第2のバッファレジスタ
に格納する場合について説明したが、第1のバッファレ
ジスタを経由することなく直接第2のバッファレジスタ
にセットする方法でも実現できる。
のバッファレジスタを経由して第2のバッファレジスタ
に格納する場合について説明したが、第1のバッファレ
ジスタを経由することなく直接第2のバッファレジスタ
にセットする方法でも実現できる。
本発明によれば、入出力装置とプロセッサ間の距離が増
大し遅延時間が増加したり、又は入出力装置とプロセッ
サ間のアドレス線やデータ線を多重化し、シリアル伝送
することによりインタフェース線を削減し経済化を図る
ことで遅延時間が増加しても、ダイレクトメモリアクセ
ス時のプロセッサバス保留時間を短縮できるので、プロ
セッサの処理速度が低下するのを防止することができる
効果がある。
大し遅延時間が増加したり、又は入出力装置とプロセッ
サ間のアドレス線やデータ線を多重化し、シリアル伝送
することによりインタフェース線を削減し経済化を図る
ことで遅延時間が増加しても、ダイレクトメモリアクセ
ス時のプロセッサバス保留時間を短縮できるので、プロ
セッサの処理速度が低下するのを防止することができる
効果がある。
第1図は本発明の1実施例による通信制御装置のブロッ
ク図、第2図はメモリ書込み時のダイレクトメモリアク
セス動作のシーケンス例を示すタイムチャート、第5図
は入力命令実行時のシーケンス例を示すタイムチャート
、第4図はメモリ書込み時のダイレクトメモリアクセス
動作と入力命令実行が競合した場合のシーケンス例を示
すタイムチャート、第5図は四制御部の動作フローチャ
ートである。 1・・・通信制御装置 9・・・メモリ2・
・・回線対応部 10・・・プロセッサパ
ス5−・・ダイレフトメそり 11・・・加入者
線アクセス信号線 12・・・胤要求腺4・・
・第1のバッファレジスタ 15・−DMA FF 回
線5・・・第2のバッファレジスタ 14・・・オーダ
実行線6・・l凧制御部 15・・・ASW
線7・・・セレクタ 躬 1凹 − 塙 2 凹 第31!:1 グ同 t
ク図、第2図はメモリ書込み時のダイレクトメモリアク
セス動作のシーケンス例を示すタイムチャート、第5図
は入力命令実行時のシーケンス例を示すタイムチャート
、第4図はメモリ書込み時のダイレクトメモリアクセス
動作と入力命令実行が競合した場合のシーケンス例を示
すタイムチャート、第5図は四制御部の動作フローチャ
ートである。 1・・・通信制御装置 9・・・メモリ2・
・・回線対応部 10・・・プロセッサパ
ス5−・・ダイレフトメそり 11・・・加入者
線アクセス信号線 12・・・胤要求腺4・・
・第1のバッファレジスタ 15・−DMA FF 回
線5・・・第2のバッファレジスタ 14・・・オーダ
実行線6・・l凧制御部 15・・・ASW
線7・・・セレクタ 躬 1凹 − 塙 2 凹 第31!:1 グ同 t
Claims (1)
- 1、入出力装置とプロセッサより構成され、入出力装置
よりダイレクトメモリアクセスを行うシステムにおいて
、入出力装置とプロセッサ間に第1と第2のバッファレ
ジスタを設け、入出力装置からのメモリアドレス及びデ
ータより構成されるダイレクトメモリアクセス情報を第
2のバッファレジスタに格納した後ダイレクトメモリア
クセスを実行し、プロセッサから入出力装置への入出力
命令は第1のバッファレジスタを用い入出力装置との間
で情報を授受し、ダイレクトメモリアクセスと入出力命
令の実行が競合した場合は、ダイレクトメモリアクセス
情報を第2のバッファレジスタに格納した後、第1のバ
ッファレジスタを用いて入出力命令を実行し、その後ダ
イレクトメモリアクセスを実行することを特徴とするダ
イレクトメモリアクセスオーダ競合制御方式。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62114684A JPH0821013B2 (ja) | 1987-05-13 | 1987-05-13 | ダイレクトメモリアクセスオ−ダ競合制御方式 |
CA000566270A CA1299762C (en) | 1987-05-13 | 1988-05-09 | Method of direct memory access control |
US07/192,133 US5067075A (en) | 1987-05-13 | 1988-05-10 | Method of direct memory access control |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62114684A JPH0821013B2 (ja) | 1987-05-13 | 1987-05-13 | ダイレクトメモリアクセスオ−ダ競合制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63280365A true JPS63280365A (ja) | 1988-11-17 |
JPH0821013B2 JPH0821013B2 (ja) | 1996-03-04 |
Family
ID=14644056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62114684A Expired - Lifetime JPH0821013B2 (ja) | 1987-05-13 | 1987-05-13 | ダイレクトメモリアクセスオ−ダ競合制御方式 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5067075A (ja) |
JP (1) | JPH0821013B2 (ja) |
CA (1) | CA1299762C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5826106A (en) * | 1995-05-26 | 1998-10-20 | National Semiconductor Corporation | High performance multifunction direct memory access (DMA) controller |
JPH10320349A (ja) * | 1997-05-15 | 1998-12-04 | Ricoh Co Ltd | プロセッサ及び当該プロセッサを用いるデータ転送システム |
US6260082B1 (en) * | 1998-12-23 | 2001-07-10 | Bops, Inc. | Methods and apparatus for providing data transfer control |
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