JP2520466B2 - Time constant circuit - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は充電の時定数と放電の時定数とが異なる時定
数回路に関し、特に振幅が小さい入力信号に好適な時定
数回路に関する。TECHNICAL FIELD The present invention relates to a time constant circuit in which a charging time constant and a discharging time constant are different from each other, and more particularly to a time constant circuit suitable for an input signal having a small amplitude.
［従来の技術］ 従来から回路の安定化等を図るため、充電時間と放電
時間とを異ならせるようにした時定数回路が種々の回路
に使用されている。[Prior Art] Conventionally, in order to stabilize the circuit or the like, a time constant circuit in which a charging time and a discharging time are made different is used in various circuits.
この種の時定数回路は従来、第４図に示すように構成
されていた。This type of time constant circuit has conventionally been constructed as shown in FIG.
即ち、入力端子４と出力端子２との間には、抵抗R1及
びダイオードD1の直列回路と、抵抗R2とが並列に接続さ
れ、更に出力端子２と接続端子３との間には充放電用の
コンデンサCLが接続されている。That is, between the input terminal 4 and the output terminal 2, the series circuit of the resistor R1 and the diode D1 and the resistor R2 are connected in parallel, and between the output terminal 2 and the connection terminal 3 for charging and discharging. Capacitor CL is connected.
このように構成された時定数回路では、入力端子４に
入力される入力電圧VINが高レベルである場合には、抵
抗R1及びダイオードD1の直列回路と抵抗R2とを介してコ
ンデンサCLへの充電電流が流れ、入力電圧VINが低レベ
ルに変わると抵抗R2のみを介して放電電流が流れる。こ
のため、充放電の時定数を変えることができる。In the time constant circuit thus configured, when the input voltage V IN input to the input terminal 4 is at a high level, the capacitor CL is connected to the capacitor CL via the series circuit of the resistor R1 and the diode D1 and the resistor R2. When the charging current flows and the input voltage V IN changes to a low level, the discharging current flows only through the resistor R2. Therefore, the charge / discharge time constant can be changed.
いま、入力端子４に入力される入力電圧をVIN、出力
端子２から出力される出力電圧をVOUT、コンデンサCLの
容量をCL、抵抗Rl,R2の抵抗値をR1，R2、ダイオードD1
のしきい値電圧をVFとして上述した充放電時間について
更に詳細に説明する。Now, the input voltage input to the input terminal 4 is V IN , the output voltage output from the output terminal 2 is V OUT , the capacitance of the capacitor CL is C L , the resistance values of the resistors Rl and R2 are R 1 and R 2 , Diode D1
The above-mentioned charge / discharge time will be described in more detail with the threshold voltage of V F as V F.
第５図は、入力電圧VINと出力電圧VOUTとの差がダイ
オードD1のしきい値電圧VFよりも大きい場合、つまりV
IN−VOUT＞VFの場合の充放電特性を示した図である。こ
の場合のコンデンサCLの充電時間T1は、下記（１）式に
示すように表すことができる。FIG. 5 shows that when the difference between the input voltage V IN and the output voltage V OUT is larger than the threshold voltage V F of the diode D1, that is, V
IN is a diagram showing a charge-discharge characteristics when -V OUT> V F. The charging time T 1 of the capacitor CL in this case can be expressed as shown in the following formula (1).
但し、VOUT（ti）（ｉ＝0,1,2,3,…）は時間tiにおけ
る出力電圧VOUTである。なお、第５図におけるt0は充電
開始時間、t1はコンデンサCLにVIN−VFの電圧が充電さ
れる時間、t2は充電終了時間、t3は放電開始時間、t4は
放電終了時間である。 However, V OUT (ti) (i = 0, 1, 2, 3, ...) Is the output voltage V OUT at time ti. Incidentally, t0 is the charging start time in FIG. 5, t1 is the time to be charged with a voltage of V IN -V F in the capacitor CL, t2 the charging end time is t3-discharge starting time, t4 is the discharge end time.
また、コンデンサCLの放電時間は下記（２）式のよう
に表すことができる。Further, the discharge time of the capacitor CL can be expressed by the following equation (2).
ここで、第５図から明らかなように、VOUT（t0）＝V
OUT（t4），VOUT（t2）＝VOUT（t3）の関係を有してい
るので、この関係を（１），（２）式に代入し整理する
と、 （１），（２）式は、夫々下記（３），（４）式のよう
に表すことができる。 Here, as is clear from FIG. 5, V OUT (t0) = V
Since there is a relationship of OUT (t4), V OUT (t2) = V OUT (t3), when this relationship is substituted into the equations (1) and (2) and rearranged, the equations (1) and (2) are Can be expressed by the following equations (3) and (4), respectively.
従って、（３）式と（４）式とから充放電時間の（T1
−T2）は下記（５）式のように求められる。 Therefore, from equations (3) and (4), the charge / discharge time (T 1
−T 2 ) is calculated by the following equation (5).
ここで、R1≠0,R2≠０であるから、次の条件が成り立
つ。 Here, since R 1 ≠ 0 and R 2 ≠ 0, the following conditions are satisfied.
また、第５図から明らかなように、 VOUT（t0）≠VOUT（t1）であるので、（５）式も次の条
件を満たす。 Further, as is clear from FIG. 5, since V OUT (t0) ≠ V OUT (t1), the equation (5) also satisfies the following condition.
従って、この場合には、充放電の時定数を異ならせる
ことができる。 Therefore, in this case, the charge and discharge time constants can be made different.
［発明が解決しようとする課題］ 上述した従来の時定数回路では、VIN-VOUT＞VFの場合
に充放電の時定数を異ならせることが可能であるが、V
IN−VOUT≦VFの時には充放電の時定数を異ならせること
ができないという問題点がある。[Problems to be Solved by the Invention] In the conventional time constant circuit described above, when V IN -V OUT > V F , the time constants of charging and discharging can be made different.
IN -V when OUT ≦ V F has a problem that it is impossible to vary the time constant of charge and discharge.
以下、この問題点を第６図を参照しながら説明する。
なお、第６図において、t5は充電開始時間、t6は充電終
了時間、t7は放電開始時間、t8は放電終了時間である。Hereinafter, this problem will be described with reference to FIG.
In FIG. 6, t5 is the charge start time, t6 is the charge end time, t7 is the discharge start time, and t8 is the discharge end time.
いま、VIN−VOUT≦VFの時のコンデンサCLの充電時間T
3は、下記（６）式のように表すことができる。Now, when V IN −V OUT ≦ V F , charging time T of capacitor CL
3 can be expressed by the following equation (6).
また、コンデンサCLの放電時間T4は、下記（７）式の
ように表すことができる。 Further, the discharge time T 4 of the capacitor CL can be expressed by the following equation (7).
ここで、第６図から明らかなように、VOUT（t8）＝V
OUT（t5）、VOUT（t7）＝VOUT（t6）であるから、
（６）式の右辺と（７）式の左辺とは全く同じ値とな
り、下記（８）式の条件が成り立つことになる。 Here, as is clear from FIG. 6, V OUT (t8) = V
Since OUT (t5) and V OUT (t7) = V OUT (t6),
The right side of the equation (6) and the left side of the equation (7) have exactly the same value, and the condition of the following equation (8) is satisfied.
従って、この場合には、充放電の時定数が同じ値とな
り、システムの要求を満たすことができない。Therefore, in this case, the charge and discharge time constants have the same value, and the requirements of the system cannot be satisfied.
このように、従来の時定数回路では、VIN−VOUT≦VF
となる小振幅の信号に対して充放電の時定数を変えるこ
とができず、適用される範囲が限定されてしまうという
問題点がある。Thus, in the conventional time constant circuit, V IN −V OUT ≦ V F
There is a problem in that the time constant of charging / discharging cannot be changed with respect to a small amplitude signal, which limits the applicable range.
本発明はかかる問題点に鑑みてなされたものであっ
て、小振幅の信号に対しても充放電の時定数を変更する
ことができ、適用範囲が広い時定数回路を提供すること
を目的とする。The present invention has been made in view of the above problems, and an object thereof is to provide a time constant circuit that can change the charge / discharge time constant even for a small-amplitude signal and has a wide range of application. To do.
［課題を解決するための手段］ 本発明に係る時定数回路は、入力端子に一端が接続さ
れた第１の抵抗と、この第１の抵抗の他端と出力端子と
の間に接続され前記入力端子側から前記出力端子側へ電
流を流す整流トランジスタと、前記入力端子と出力端子
との間に前記第１の抵抗及び前記整流トランジスタと並
列に接続された第２の抵抗と、前記入力又は出力端子と
負電源端子との間に接続されたコンデンサと、前記コン
デンサへの充電電流又は放電電流に応動して前記トラン
ジスタをオン状態に制御するトランジスタ駆動回路とを
具備し、前記トランジスタ駆動回路は、前記整流トラン
ジスタのコレクタ及びエミッタに夫々そのベースが接続
され差動トランジスタ対を構成する第１及び第２トラン
ジスタと、前記第１及び第２トランジスタのコレクタに
夫々そのコレクタが接続されカレントミラー対の負荷を
構成する第３及び第４トランジスタと、コレクタが電源
端子に接続されエミッタが前記整流トランジスタのベー
スに接続されて前記整流トランジスタを駆動するエミッ
タフォロアの第５トランジスタと、前記第５トランジス
タのベースと負電源端子との間に接続された第３の抵抗
と、この第３の抵抗に並列に接続されそのベースが前記
第１トランジスタのコレクタに接続された第６トランジ
スタとを有するものであることを特徴とする。[Means for Solving the Problems] A time constant circuit according to the present invention includes a first resistor having one end connected to an input terminal, and a first resistor connected between the other end of the first resistor and an output terminal. A rectifying transistor that allows a current to flow from the input terminal side to the output terminal side; a second resistor connected in parallel with the first resistor and the rectifying transistor between the input terminal and the output terminal; The transistor drive circuit includes a capacitor connected between the output terminal and the negative power supply terminal, and a transistor drive circuit that controls the transistor to be in an ON state in response to a charging current or a discharging current to the capacitor. A first and a second transistor whose bases are respectively connected to the collector and the emitter of the rectifying transistor to form a differential transistor pair, and the first and the second transistor. Third and fourth transistors, whose collectors are respectively connected to the collectors to form a load of the current mirror pair, and an emitter follower for driving the rectifying transistor, the collector being connected to the power supply terminal and the emitter being connected to the base of the rectifying transistor. Of the fifth transistor, a third resistor connected between the base of the fifth transistor and a negative power supply terminal, and a third resistor connected in parallel to the third resistor, the base of which is connected to the collector of the first transistor. And a sixth transistor that has been formed.
［作用］ 本発明によれば、コンデンサへの充電電流又は放電電
流に応動してトランジスタ駆動回路がトランジスタをオ
ン状態に制御し、上記トランジスタの整流作用によって
充放電の時定数が変更されるように動作をする。一般に
トランジスタのコレクタ・エミッタ間飽和電圧は、ダイ
オードの順方向降下電圧（しきい値電圧）よりも十分に
小さいので、本発明によれば小振幅の入力信号に対して
も充放電の時定数を変更することが可能である。[Operation] According to the present invention, the transistor drive circuit controls the transistor in the ON state in response to the charging current or the discharging current to the capacitor, and the rectifying function of the transistor changes the charging / discharging time constant. To work. Generally, the collector-emitter saturation voltage of a transistor is sufficiently smaller than the forward voltage drop (threshold voltage) of the diode. Therefore, according to the present invention, the charge / discharge time constant can be set even for an input signal of a small amplitude. It is possible to change.
［実施例］ 以下、本発明の実施例について添付の図面を参照しな
がら詳細に説明する。[Embodiment] Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
第１図は本発明の実施例に係る時定数回路の構成を示
す回路図である。入力端子４には時定数を決定する第１
の抵抗R1と第２の抵抗R2の各一端が接続されている。抵
抗R1の他端は、充放電時の時定数を異ならせるためのNP
NトランジスタQ6のコレクタに接続されている。このト
ランジスタQ6のエミッタと抵抗R2の他端とは出力端子２
に接続されている。また、この出力端子２と接地との間
には充放電用のコンデンサCLが接続されている。FIG. 1 is a circuit diagram showing a configuration of a time constant circuit according to an embodiment of the present invention. The first to determine the time constant for the input terminal 4
One end of each of the resistor R1 and the second resistor R2 is connected. The other end of the resistor R1 is an NP for differentiating the time constant during charging and discharging.
It is connected to the collector of N-transistor Q6. The emitter of the transistor Q6 and the other end of the resistor R2 are connected to the output terminal 2
It is connected to the. Further, a charging / discharging capacitor CL is connected between the output terminal 2 and the ground.
トランジスタQ6は次の回路によって駆動されるものと
なっている。即ち、電源（VCC）端子１には吐き出し型
の定電流源５を介して差動トランジスタ対を構成するPN
PトランジスタQ1,Q2の共通接続されたエミッタが接続さ
れている。このトランジスタQ1,Q2の各ベースは、夫々
トランジスタQ6のコレクタ，エミッタに接続されてい
る。トランジスタQ1,Q2の各コレクタは、夫々カレント
ミラー対の負荷を構成するNPNトランジスタQ3,Q4の各コ
レクタに接続されている。トランジスタQ3のエミッタは
接続端子３に接続されトランジスタQ4のエミッタは抵抗
R3を介して接地端子３に接続されている。また、電源
（VCC）端子１にはトランジスタQ6を駆動するエミッタ
フォロワのNPNトランジスタQ7のコレクタが接続されて
いる。このトランジスタQ7のベースと電源（VCC）端子
１との間には吐き出し型の第２の定電流源６が接続され
ている。また、上記トランジスタQ7のベースと接地端子
３との間には抵抗R4が接続されている。この抵抗R4と並
列にNPNトランジスタQ5が接続されており、このトラン
ジスタQ5のベースが差動トランジスタ対の出力、即ちト
ランジスタQ1のコレクタに接続されている。The transistor Q6 is driven by the following circuit. That is, the power source (V CC ) terminal 1 has a PN that forms a differential transistor pair via the discharge type constant current source 5.
The commonly connected emitters of the P transistors Q1 and Q2 are connected. The bases of the transistors Q1 and Q2 are connected to the collector and emitter of the transistor Q6, respectively. The collectors of the transistors Q1 and Q2 are connected to the collectors of NPN transistors Q3 and Q4, respectively, which form the load of the current mirror pair. The emitter of the transistor Q3 is connected to the connection terminal 3, and the emitter of the transistor Q4 is a resistor.
It is connected to the ground terminal 3 via R3. The collector of an NPN transistor Q7, which is an emitter follower for driving the transistor Q6, is connected to the power supply (V CC ) terminal 1. A discharge type second constant current source 6 is connected between the base of the transistor Q7 and the power supply (V CC ) terminal 1. A resistor R4 is connected between the base of the transistor Q7 and the ground terminal 3. An NPN transistor Q5 is connected in parallel with the resistor R4, and the base of the transistor Q5 is connected to the output of the differential transistor pair, that is, the collector of the transistor Q1.
次に、このように構成された本実施例の回路の動作に
ついて説明する。Next, the operation of the circuit of this embodiment configured as described above will be described.
入力端子４に高レベルの入力電圧VINが入力される
と、トランジスタQ1のコレクタ電流が減少するので、ト
ランジスタQ5のベース電位が低下し、トランジスタQ7の
ベース電位が上昇する。このため、トランジスタQ6はオ
ン状態となる。これにより、入力端子４から抵抗R1及び
トランジスタQ6の直列回路と、抵抗R2との並列回路に電
流が流れ、｛R1×R2／（R1＋R2）｝×CLで決まる時定数
でコンデンサCLに充電が行なわれる。When a high level input voltage V IN is input to the input terminal 4, the collector current of the transistor Q1 decreases, so that the base potential of the transistor Q5 decreases and the base potential of the transistor Q7 increases. Therefore, the transistor Q6 is turned on. As a result, a current flows from the input terminal 4 to the series circuit of the resistor R1 and the transistor Q6 and the parallel circuit of the resistor R2, and with the time constant determined by {R 1 × R 2 / (R 1 + R 2 )} × C L The capacitor CL is charged.
入力電圧VINが低レベルに変化すると、トランジスタQ
6はカットオフするので、抵抗R2のみを介してコンデン
サCLの蓄積電荷が放電される。このときの時定数はR2×
CLで決定される。When the input voltage V IN changes to low level, the transistor Q
Since 6 is cut off, the charge stored in the capacitor CL is discharged only through the resistor R2. The time constant at this time is R 2 ×
Determined by C L.
第２図及び第３図は本実施例の回路の充放電特性を示
す図である。2 and 3 are graphs showing charge / discharge characteristics of the circuit of this embodiment.
いま、トランジスタQ6のコレクタ−エミッタ間飽和電
圧をVCE（sat）とすると、VIN−VOUT＞VCE（sat）のと
きには、第２図に示すような充放電特性が得られる。こ
の場合のコンデンサCLの充電時間T1は、下記（９）式の
ように表すことができる。Now, assuming that the collector-emitter saturation voltage of the transistor Q6 is V CE (sat), when V IN −V OUT > V CE (sat), the charge / discharge characteristics as shown in FIG. 2 are obtained. The charging time T 1 of the capacitor CL in this case can be expressed by the following equation (9).
また、コンデンサCLの放電時間T2は、下記（10）式の
ように表すことができる。 Further, the discharging time T 2 of the capacitor CL can be expressed by the following equation (10).
ここで、第２図から明らかなように、VOUT（t0）＝V
OUT（t4），VOUT（t2）＝VOUT（t3）であるから、T1−T
2を求めると、下記（11）式のようになる。 Here, as is clear from FIG. 2, V OUT (t0) = V
Since OUT (t4), V OUT (t2) = V OUT (t3), T 1 −T
Obtaining 2 gives the following equation (11).
従って、R1，R2≠0,VOUT（t0）≠VOUT（t1）という条
件から、T1−T2≠０という条件が成り立つ。即ち、本回
路によれば、VIN−VOUT＞VCE（sat）のときに充放電の
時定数を異ならせることができる 次に前述した第６図のように、VIN−VOUTが一般的な
ダイオードの順方向電圧降下VFに等しい場合について説
明する。 Therefore, the condition of T 1 −T 2 ≠ 0 holds from the condition of R 1 , R 2 ≠ 0, V OUT (t0) ≠ V OUT (t1). That is, according to this circuit, as V IN -V OUT> V CE ( sat) Figure 6 which then above which can be varied the time constant of charge and discharge at, is V IN -V OUT The case where it is equal to the forward voltage drop V F of a general diode will be described.
この場合のコンデンサCLの充電時間T3は、下記（12）
式のように表すことができる。The charging time T 3 of the capacitor CL in this case is (12) below.
It can be expressed as an expression.
また、コンデンサCLの放電時間T4は、次の（13）式で
示すことができる。 Further, the discharge time T 4 of the capacitor CL can be expressed by the following equation (13).
ここで、第６図より明らかなように、VOUT（t5）＝V
OUT（t9），VOUT（t7）＝VOUT（t8）であるから、T3−T
4は下記（14）式で示すことができる。 Here, as is clear from FIG. 6, V OUT (t5) = V
Since OUT (t9), V OUT (t7) = V OUT (t8), T 3 −T
4 can be expressed by the following equation (14).
従って、R1，R2≠０、VOUT（t5）≠VOUT（t6）という
条件からT3−T4≠０となる。 Therefore, from the conditions of R 1 , R 2 ≠ 0 and V OUT (t5) ≠ V OUT (t6), T 3 −T 4 ≠ 0.
このように、本実施例の回路によれば、VIN−VOUT≦V
Fの場合でも充放電の時定数を異ならせることができ
る。Thus, according to the circuit of the present embodiment, V IN −V OUT ≦ V
Even in the case of F , the time constant of charge / discharge can be different.
これはダイオードの順方向降下電圧VFに比べトランジ
スタのコレクタ−エミッタ間飽和電圧VCE（sat）が十分
に小さいことによるものである。この回路によれば、V
IN−VOUT＞VCE（sat）を満足する小振幅の入力信号につ
いても充放電の時定数を異ならせることができる。This is because the collector-emitter saturation voltage V CE (sat) of the transistor is sufficiently smaller than the forward voltage drop V F of the diode. According to this circuit, V
The charge and discharge time constants can be made different even for small-amplitude input signals that satisfy IN- V OUT > V CE (sat).
［発明の効果］ 以上詳述したように、本発明においては、ダイオード
の替わりにトランジスタの整流作用によって充放電時の
時定数の変更を行なっている。一般に、コレクタ−エミ
ッタ間飽和電圧はダイオードの順方向電圧降下よりも十
分に小さいので、本発明によれば変動レベルや振幅レベ
ルが小さい入力信号に対しても充放電の時定数を異なら
せることができ、適用範囲が広い時定数回路を得ること
ができる。[Effects of the Invention] As described above in detail, in the present invention, the time constant at the time of charging / discharging is changed by the rectifying action of the transistor instead of the diode. In general, the collector-emitter saturation voltage is sufficiently smaller than the forward voltage drop of the diode. Therefore, according to the present invention, the charging / discharging time constant can be made different even for an input signal having a small fluctuation level or small amplitude level. It is possible to obtain a time constant circuit having a wide range of application.
第１図は本発明の実施例に係る時定数回路の構成を示す
回路図、第２図及び第３図は本実施例の放電特性を示す
波形図、第４図は従来の時定数回路の構成を示す回路
図、第５図及び第６図は第４図の回路の充放電特性を示
す波形図である。 1;電源端子、2;出力端子、3;接地端子、4;入力端子、5,
6;定電流源、Q1乃至Q7;トランジスタ、R1乃至R4;抵抗、
CL;コンデンサFIG. 1 is a circuit diagram showing a configuration of a time constant circuit according to an embodiment of the present invention, FIGS. 2 and 3 are waveform diagrams showing discharge characteristics of the present embodiment, and FIG. 4 is a conventional time constant circuit. Circuit diagrams showing the configuration, FIGS. 5 and 6 are waveform diagrams showing the charge and discharge characteristics of the circuit of FIG. 1; power supply terminal, 2; output terminal, 3; ground terminal, 4; input terminal, 5,
6; constant current source, Q1 to Q7; transistors, R1 to R4; resistors,
CL; Capacitor
Claims (1)
と、この第１の抵抗の他端と出力端子との間に接続され
前記入力端子側から前記出力端子側へ電流を流す整流ト
ランジスタと、前記入力端子と出力端子との間に前記第
１の抵抗及び前記整流トランジスタと並列に接続された
第２の抵抗と、前記入力又は出力端子と負電源端子との
間に接続されたコンデンサと、前記コンデンサへの充電
電流又は放電電流に応動して前記トランジスタをオン状
態に制御するトランジスタ駆動回路とを具備し、前記ト
ランジスタ駆動回路は、前記整流トランジスタのコレク
タ及びエミッタに夫々そのベースが接続され差動トラン
ジスタ対を構成する第１及び第２トランジスタと、前記
第１及び第２トランジスタのコレクタに夫々そのコレク
タが接続されカレントミラー対の負荷を構成する第３及
び第４トランジスタと、コレクタが電源端子に接続され
エミッタが前記整流トランジスタのベースに接続されて
前記整流トランジスタを駆動するエミッタフォロアの第
５トランジスタと、前記第５トランジスタのベースと負
電源端子との間に接続された第３の抵抗と、この第３の
抵抗に並列に接続されそのベースが前記第１トランジス
タのコレクタに接続された第６トランジスタとを有する
ものであることを特徴とする時定数回路。1. A first resistor having one end connected to an input terminal, and a rectifier connected between the other end of the first resistor and an output terminal to flow a current from the input terminal side to the output terminal side. A transistor, a second resistor connected in parallel with the first resistor and the rectifying transistor between the input terminal and the output terminal, and a resistor connected between the input or output terminal and the negative power supply terminal. The transistor drive circuit includes a capacitor and a transistor drive circuit that controls the transistor to be in an ON state in response to a charging current or a discharging current to the capacitor. A first and second transistor connected to each other to form a differential transistor pair, and collectors of the first and second transistors respectively connected to the current collector Third and fourth transistors forming a load of the mirror pair, a fifth transistor of an emitter follower having a collector connected to the power supply terminal and an emitter connected to the base of the rectifying transistor to drive the rectifying transistor, and the fifth transistor. Having a third resistor connected between the base of the transistor and the negative power supply terminal, and a sixth transistor connected in parallel to the third resistor and having its base connected to the collector of the first transistor A time constant circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015565A JP2520466B2 (en) | 1989-01-24 | 1989-01-24 | Time constant circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015565A JP2520466B2 (en) | 1989-01-24 | 1989-01-24 | Time constant circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02195709A JPH02195709A (en) | 1990-08-02 |
| JP2520466B2 true JP2520466B2 (en) | 1996-07-31 |
Family
ID=11892270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015565A Expired - Lifetime JP2520466B2 (en) | 1989-01-24 | 1989-01-24 | Time constant circuit |
Country Status (1)
| Country | Link |
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| JP (1) | JP2520466B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383819U (en) * | 1986-11-20 | 1988-06-01 | ||
| JPH0416503Y2 (en) * | 1987-04-03 | 1992-04-14 |
-
1989
- 1989-01-24 JP JP1015565A patent/JP2520466B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6889788B2 (en) | 2001-12-14 | 2005-05-10 | Yamaha Hatsudoki Kabushiki Kaisha | Frame assembly for scooter-type vehicle |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02195709A (en) | 1990-08-02 |
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