JP2517064B2

JP2517064B2 - 非正規化数の処理方式

Info

Publication number: JP2517064B2
Application number: JP63113166A
Authority: JP
Inventors: 裕司 ▲吉▼田; 重美上元
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-10
Filing date: 1988-05-10
Publication date: 1996-07-24
Anticipated expiration: 2011-07-24
Also published as: JPH01282633A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術と発明が解決しようとする課題課題を解決するための手段作用実施例発明の効果〔概要〕米国電気電子工学協会（IEEE）規格，或いはこれに準
拠した２進浮動小数点表現形式を用いる浮動小数点処理
装置における非正規化数の処理方式に関し、演算前正規化回路の削除と非正規化数を含む浮動小数
点演算の処理速度を向上させることを目的とし、オペランドデータが上記非正規化数のケースであって
も無限の指数範囲をもつものとして演算する機構を備え
た２進数浮動小数点処理装置において、２つの入力オペランドデータのそれぞれについて、そ
の指数部Ｅを構成する全ビットが‘0'であるか否かを検
出する手段を設け、該指数部Ｅが‘0'であると検出され
た場合には、対応するオペランドデータ側について、指
数演算部に供給される指数部の値を強制的に‘1'とし、
且つ仮数演算部に供給される１ビットの整数部を‘0'と
し、該指数部Ｅの少なくとも１ビットが‘1'である場合
には、対応するオペランドデータ側について、オペラン
ドデータの指数部をその侭上記指数部演算部へ供給し，
且つ仮数演算部に供給される１ビットの整数部を‘1'と
して浮動小数点の演算をするように構成する。

〔産業上の利用分野〕

本発明は、米国電気電子工学協会（IEEE）規格，或い
はこれに準拠した２進浮動小数点表現形式を用いる浮動
小数点処理装置における非正規化数の処理方式に関す
る。

従来から化学技術計算を行う大型の計算機において
は、該科学技術計算の高速処理に対する要求が強く、浮
動小数点演算命令を高速に実行する能力が重要な課題と
なっている。

従って、該大型の計算機では、該浮動小数点専用の演
算器を設けることにより、浮動小数点演算を高速に実行
している。

又、浮動小数点演算命令のオペランドデータは、通常
の場合、予め、正規化された正規化浮動小数点データで
ある為、上記のような専用演算器は、該正規化数に対し
て最高速に動作できるような最適設計がなされるのが一
般的である。

然し、該オペランドデータが正規化されていないデー
タである場合も、本来は高速に処理されることが望まし
い。

通常、計算機が処理する浮動小数点データは限られた
桁数の有効数字しか表現できない為、多くの場合、該浮
動小数点演算の結果には誤差が生じる。

従来、どの程度の誤差が生じるかは、ハードウェア構
成に依存することが大きく、プログラムが同じでも、計
算機によって誤差の程度が異なり、例えば、演算結果が
零の近傍にあった場合には、計算機によっては該演算結
果が零になってしまってプログラム例外が発生し、ユー
ザの期待しない結果となることがあった。

これまで、このような数値計算における例外処理，誤
差に対する処理といった、該演算結果に対する統一され
た処理の標準化が遅れていることから、最近のように数
値計算用の応用ソフトウェアのパッケージ化が進むにつ
れて、該パッケージ化された応用ソフトウェアの普及，
及び開発の促進を妨げていた。

近年、このような事態を改善することを主な目的とし
て、ユーザ指定が可能な丸めモードや，無限大，非数
（数値でないデータ）といった特殊なオペランドを表現
できる浮動小数点表現形式をもつ規格が米国電気電子工
学協会（IEEE）委員会より提唱され、広く世間に普及し
つつあり、将来的にも、該IEEE規格，或いは、それに準
拠した規格の需要が高まると予想されることから、この
ような規格に十分対処できる浮動小数点演算処理方式が
必要とされる。

〔従来の技術と発明が解決しようとする課題〕

第２図は従来の非正規化数の処理方式を説明する図で
ある。

前述のように、米国電気電子工学協会（以下、IEEEと
いう）規格，或いはこれに準拠した２進浮動小数点表現
形式を用いる処理装置においては、指数部の最大値（指
数部を構成する各ビットが全て‘1'），及び最小値（指
数部を構成する各ビットが全て‘0'）が、無限大数,NAN
（非数），ゼロ，非正規化数等の特殊な数を表現するた
めに予約されている。

このような浮動小数点表現形式の例を第２図（ａ）に
示す。本図において、Ｓは符号ビットで、Ｓ＝０のとき
‘正',S＝１のとき‘負’を表し、Ｅは指数部で実際の
指数ｅに適当なバイアス値を加えたものである。又、Ｆ
は仮数部で２審浮動小数点の小数部を表すビット列で構
成され、正規化数の場合は該仮数部の整数部は暗黙に
‘1'として仮定される。

第２図（ａ）の浮動小数点表現形式は以下のような数
値を表す。

Ｅ＝2^m−1,且つＦ≠０のとき非数（NAN），Ｅ＝2^m−1,且つＦ＝０のとき（−１）^Ｓ×∞ ……（±無限大）０＜Ｅ＜2^m−１のとき（−１）^Ｓ×（1.F）×2^E-bias ……（正規化数）Ｅ＝0,且つＦ≠０のとき（−１）^ｓ×（0.F）×2^1-bias（非正規化数）Ｅ＝0,且つＦ＝０のとき（−１）^ｓ×０（±０）ここで、０≦Ｅ≦2^m−１（ｍは指数部のビット数）で
あり、０＜Ｅ＜2^m−１のときは正規化数を表し、biasは
バイアス値である。

このIEEE規格においては、上記のように、Ｅ＝０（指
数部最小），及びＥ＝2^m−１（指数部最大）は無限大，
非数，ゼロ，非正規化数等の特殊な数値を表現する為に
予約されている。

そして、非正規化数は、Ｅ＝０で，且つＦ≠０である
ことによって認識される。然し、該正規化数の実際の指
数値は正規化数の指数の最小値数（即ち、Ｅ＝１−バイ
アス）と等しいように定義されている。

上記IEEE規格による浮動小数点演算のオペランドデー
タが非正規化数である場合には、演算モードによって処
理が異なる。

つまり、無効演算として例外を検出する警告演算モー
ドと，無限の指数範囲を持つものとしてオペランドデー
タの演算前正規化処理を行った中間結果を用いて演算を
実行する正規化演算モードである。

通常、浮動小数点演算を高速に処理するデータ処理装
置には、特に、処理速度の高速性が要求される乗算や加
減算などは専用の演算器を備えている。

然も、オペランドデータは殆どの場合、正規化数と予
測されることから、これらの専用の演算器は、該正規化
数の演算に最適になるように設計されており、特殊なオ
ペランドに対する処理は、専用演算器の処理対象外であ
ることを検出して、別途処理されれば十分である。何故
なら、該特殊なオペランドが処理されることは希であ
り、然も、一般に、特殊なオペランドの処理結果は特殊
な結果を発生するからである。

然し、上記の正規化演算モードにおいて、正規化数と
非正規化数の演算，或いは、非正規化数と非正規化数の
演算のような演算を行う場合は、結果として数値が得ら
れることがある為、なるべく高速に処理されることが好
ましいことになる。

所が、従来の浮動小数点演算器は、第２図（ｂ）に示
すように、正規化数を対象とした構成になっていた。
尚、本図の演算器は一般的な乗算器の構成を例にしてい
る。

先ず、入力オペランドとして正規化数が供給される
と、符号演算回路１は両オペランドの符号ビット（S₁,S
₂）の排他的論理和（∀）をとって、乗算結果の符号部S
rとして出力し、仮数演算回路３はオペランド１の整数
部としてL₁,小数部としてF₁が供給され、又、オペラン
ド２の整数部としてL₂,小数部としてF₂が供給されて、
両者の積を仮装部演算後正規化回路５へと供給する。

該仮数部演算後正規化回路５は積の‘0'でないビット
の内、最も重みの大きいビットが小数点の１ビット上位
の位置にくるように該積を、右シフト，又は左シフトす
ることによって演算後正規化を行い、その結果をFrとて
出力すると共に、そのシフト量を指数部演算補正回路４
に送出する。

又、指数演算回路２は両オペランドの指数部（E₁,
E₂）を加算し、そのとき余分に加算された指数バイアス
｛通常、浮動小数点データの指数部が正数となるように
実際の指数値に所定のバイアス値（bias）が加算されて
いる｝を減算した結果を、上記指数部演算後補正回路４
に送出する。

該指数部演算後補正回路４は上記仮数部演算後正規化
回路５より供給されるシフト量に基づいた指数演算結果
の正規化補正を行って、該乗算結果の指数部Erを出力す
る。

該指数の演算後補正は、仮数演算結果が上記加数部演
算後正規化回路５により右シフトされた場合は、１ビッ
トのシフトにつき‘＋1',左シフトされた場合には、１
ビットのシフトにつき‘−1'だけ指数値を補正すること
によって行われる。

尚、実際の乗算回路においては、更に、演算結果の丸
め処理回路（図示せず）、各種例外検出回路（図示せ
ず）が付加されているが、説明の簡単化の為に省略され
ている。

以上のような、従来の乗算器では、入力オペランドが
非正規化数である場合には、その侭では処理することが
できない為、入力オペランドの演算前正規化回路を付加
するか、例えば、ファームウェア等によって演算前正規
化処理を行った後の正規化データを本演算器に供給しな
ければならなかった。

この為、非正規化数の演算前正規化処理を行ってから
浮動小数点演算を実行すると、該演算前正規化処理の分
だけ余分に処理時間がかかり、一度に１つのオペランド
に対する演算前正規化処理しかできない構成の場合に
は、最悪２つのオペランドの演算前正規化処理の分だけ
処理時間が余分にかかるという問題があった。

又、上記の非正規化数の指数部Ｅは‘0'であるが、実
際の指数値としては、前述のように、正規化数の最小指
数値と同じ大きさを持つ為、演算前の正規化処理によっ
て正規化数に変換する場合には、例えば、‘＋1'をして
正規化シフト量を指数部より減算しなければならない。

更に、専用演算部に演算前正規化処理回路を付加した
場合には、該専用演算器のハードウェア量の増加と制御
の複雑化という問題があり、上記別途の手段によって演
算前正規化処理を行った結果を該専用演算器に供給する
場合には、該演算器に供給する非正規化数を正規化した
オペランドデータの指数部Ｅは負数となるので、本来の
正規化数の表現形式（通常、指数部Ｅは正の整数であ
る）では表現できず、従って、新たな処理モードを追加
しなければならないという問題があり、IEEE規格等の浮
動小数点表現形式の正規化演算モードの実現上の溢路と
なっていた。

本発明は上記従来の欠点に鑑み、IEEE規格，又はこれ
に準拠した２進浮動小数点形式を用いる処理装置におい
て、正規化演算モードでの非正規化数を処理する際での
演算前正規化回路の削除と、非正規化数を含む演算の処
理速度を向上させる非正規化数の処理方式を提供するこ
とを目的とするものである。

〔課題を解決するための手段〕

上記の問題点は下記の如くに構成された非正規化数の
処理方式によって解決される。

１ビットの符号部Ｓと,mビットの指数部Ｅと，及びｎ
ビットの仮数部Ｆとよって、Ｅ＝2^m−1,且つＦ≠０のとき、非数（NAN），Ｅ＝2^m−1,且つＦ＝０のとき、（−１）^Ｓ×∞ ……（±無限大）０＜Ｅ＜2^m−１のとき、（−１）^Ｓ×（1.F）×2^E-bias ……（正規化数）Ｅ＝0,且つＦ≠０のとき（−１）^ｓ×（0.F）×2^1-bias（非正規化数）Ｅ＝0,且つＦ＝０のとき、（−１）^ｓ×０（±０）ここで、biasはバイアス値である。

をそれぞれ表す浮動小数点形式を持ち、オペランドデータが上記非正規化数のケースであって
も無限の指数範囲をもつものとして演算する機構を備え
た２進数浮動小数点処理装置において、２つの入力オペランドデータのそれぞれについて、そ
の指数部Ｅを構成する全ビットが‘0'であるか否かを検
出する手段を設け、該手段において、指数部Ｅが‘0'であると検出された
場合には、対応するオペランドデータ側について、指数
演算部に供給される指数部の値を強制的に‘1'とし、且
つ仮数演算部に供給される１ビットの整数部を‘0'と
し、該指数部Ｅの少なくとも１ビットが‘1'である場合に
は、対応するオペランドデータ側について、オペランド
データの指数部をその侭上記指数演算部へ供給し，且つ
仮数演算部に供給される１ビットの整数部を‘1'とし
て、浮動小数点演算をするように構成する。

〔作用〕

即ち、本発明によれば、IEEE規格，又はこれに準拠す
る浮動小数点表現形式の処理装置における浮動小数点デ
ータの演算処理部においては、オペランドデータが非正
規化数であっても、中間結果の精度を十分に確保すれ
ば、演算前正規化処理を行わないで演算した結果を演算
後正規化処理をすることで正しい結果を得ることができ
る。又、非正規化数の指数値は正規化数の最小指数値と
同じとしているが、数値の表現上は非正規化の指数部は
‘0'であり、正規化数の指数部は‘1'であり、更に、非
正規化数の仮数の整数部は‘0'であり、正規化数の仮数
の整数部は‘1'であることに着目し、本発明において
は、オペランドデータの指数部Ｅが最小値（＝０）であ
るか否かを検出して、該Ｅ≠０の場合には、オペランド
データの指数部Ｅを、その侭指数演算部に供給すると共
に、仮数部の上位にある１ビットの暗黙の整数部を‘1'
として仮数演算回路に供給し、該Ｅ＝０の場合には、オ
ペランドデータの指数部Ｅの最下位ビットを強制的に
‘1'として指数演算部に供給すると共に、仮数部の上位
にある１ビットの暗黙の整数部を‘0'として仮数演算回
路に供給する手段を設けることによって、該オペランド
データが非正規化数であっても、演算前正規化処理を行
うことなく浮動小数点演算を実行するようにしたもので
あるので、正規化数の処理に最適に設計された演算器を
大幅に改造することなく、非正規化数のオペランドを処
理することができ、演算前正規化処理に必要なハードウ
ェア量，及び処理時間を節約することができることか
ら、IEEE規格等での正規化演算モードにおける非正規化
数に対する演算処理がハードウェア量的にも、時間的に
も大幅に改善できる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を示した図であって、オペ
ランドデータの指数部Ｅが最小値（Ｅ＝０）であるか否
かを検出する回路（E₁＝０検出回路,E₂＝０検出回路）6
0,61,及び，その検出出力を指数演算回路2,仮数演算回
路３へ供給する手段7,8が本発明を実施するのに必要な
手段である。尚、全図を通して同じ符号を同じ対象物を
示している。

以下、第２図（ａ）に示した浮動小数点表現形式の例
を参照しながら、第１図によって、本発明の非正規化数
の処理方式を説明する。

本実施例においても、説明の便宜上、乗算回路を例に
して説明する。

本発明を実施しても、浮動小数点データの乗算処理の
基本的な動作は特に変わることはないので省略し、ここ
では、指数演算回路2,及び仮数演算回路３へのオペラン
ドデータの入力方式を中心にして説明する。

本発明の浮動小数点乗算回路は、第２図の従来の浮動
小数点乗算回路に、前述のE₁＝０検出回路60,及びE₂＝
０検出回路61が付加され、該検出回路60,61の出力によ
って指数演算回路2,及び仮数演算回路３に供給されるオ
ペランドデータが制御される以外は従来と同じである。

先ず、オペランド１について、E₁＝０の場合には、本
発明のE₁＝０検出回路60の出力結果が‘1'になることに
より、指数演算回路２に供給されるE₁はE₁＝１に強制さ
れ、仮数演算回路３に供給されるL₁は、否定回路７によ
って、L₁＝０となる。

又、該オペランド１のE₁≠０の場合は、上記E₁＝０検
出回路60の出力結果が‘0'になることにより、指数演算
回路２には、該E₁の値がセレクト８を介してその侭供給
され、仮数演算回路３に供給されるL₁は、否定回路７に
よって、L₁＝１となる。

オペランド２についても同様に、E₂＝０の場合には、
本発明のE₂＝０検出回路61の出力結果が‘1'になること
により、指数演算回路２に供給されるE₂はE₂＝１に強制
され、仮数演算回路３に供給されるL₂は、否定回路７に
よって、L₂＝０となる。

又、該オペランド２のE₂≠０の場合は、上記のE₂＝０
検出回路61の出力結果が‘0'になることにより、指数演
算回路２には、該E₂の値がセレクト８を介してその侭供
給され、仮数演算回路３に供給されるL₂は、否定回路７
によって、L₂＝１となる。

この結果、前述の、IEEE規格等で定義されている正規
化数，非正規化数が、演算前処理を行うことなく生成さ
れて、従来の、例えば、浮動小数点乗算回路に入力さ
れ、演算される。

上記の乗算においては、正規化数だけを対象とした場
合には、仮数演算結果Ｚは、上記の定義から４＞Ｚ≧１
である（例えば、４＞1.XXXX…×1.XXXX＞１である）の
で、演算後正規化処理は、Ｚ≧２の場合には、高々右へ
１ビットシフトするのみで事足りるが、非正規化数をも
演算対象とすると、４＞Ｚ＞０となる為、１＞Ｚ＞０の
場合（即ち、１＞0.1XXXX…×0.1XXXX…＞０であること
による）の左シフト機構が必要となる。即ち、この場合
には、該乗算結果Ｚが、例えば、0.0001XXXであると、
３ビットの左シフトが必要となる。

この左シフト機構として、当該乗算器の上記仮数部演
算後正規化回路５には、該左シフト機構を持たせない
で、該演算後正規化による左シフトが必要な場合には、
該乗算器の演算後正規化前の中間結果Ｚを読み出し、例
えば、汎用シフタ機構と、汎用指数演算器を用いて演算
後正規化処理を行う方法が考えられるが、このような場
合でも、本発明を適用できることはいう迄もないことで
ある。

又、上記の例では非正規化数に対する演算を例にして
説明したが、非正規化数以外の「無限大」「非数」「ゼ
ロ」についても、特に非正規化数と区別することなく、
本発明の浮動小数点演算器に投入し、別途ファームウェ
ア等で処理した結果（この場合の演算結果は、該IEEE規
格により、明確に決定することができる）に基づいて、
該演算器の結果に対する扱い、例えば、無視するか否か
を決定することで、全てのケースについて該IEEE規格に
よる浮動小数点演算を高速に行うことができる。

このように、本発明は、IEEE規格，或いはこれに準拠
した２進浮動小数点表現形式を用いる浮動小数点処理装
置における非正規化数の処理方式において、該IEEE規格
では正規化数，及び非正規化数等が厳密に定義されてお
り、オペランドデータが非正規化数であっても、中間結
果の精度を十分に確保すれば、演算前正規化処理を行わ
ずに演算した結果を演算後正規化することで正しい結果
を得ることができることに着目し、非正規化数であるか
否かを検出する為の、オペランドデータの指数部が最少
値（Ｅ＝０）であるか否かを検出して、その結果出力に
よって浮動小数点演算器へのオペランドデータの入力を
制御し、正規化数以外のオペランドについても演算前正
規化処理を行うことなく統一的に浮動小数点演算をでき
るようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の非正規化数の
処理方式は、IEEE規格，或いはこれに準拠した２進浮動
小数点表現形式を用い、オペランドデータが上記非正規
化数のケースであっても無限の指数範囲をもつものとし
て演算する機構を備えた２進数浮動小数点処理装置にお
いて、２つの入力オペランドデータのそれぞれについて、そ
の指数部Ｅを構成する全ビットが‘0'であるか否かを検
出する手段を設け、該指数部Ｅが‘0'であると検出され
た場合には、相応するオペランドデータ側について、指
数演算部に供給される指数部の値を強制的に‘1'とし、
且つ仮数演算部に供給される１ビットの整数部を‘0'と
し、該指数部Ｅの少なくとも１ビットが‘1'である場合
には、対応するオペランドデータ側について、オペラン
ドデータの指数部をその侭上記指数演算部へ供給し，且
つ仮数演算部に供給される１ビットの整数部を‘1'とし
て演算するようにしたものであるので、正規化数の処理
に最適に設計された演算器を大幅に改造することなく、
非正規化数のオペランドを処理することができるので、
演算前正規化処理に必要なハードウェア量，及び処理時
間を節約することができ、IEEE規格等での正規化演算モ
ードにおける非正規化数に対する演算処理がハードウェ
ア量的にも、時間的にも大幅に改善できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図，第２図は従来の非正規化数の処理方式を説明する図，である。図面において、１は符号演算回路（∀）,2は指数演算回路，３は仮数演算回路，４は指数部演算後正規化回路，又は、演算後正規化補正
回路，５は仮数部演算後正規化回路， 60はE₁＝０検出回路,61はE₂＝０検出回路，７は否定回路,8はセレクタ， S₁,S₂,Sは符号ビット， E₁,E₂,Eは指数部， F₁,F₂,Fは仮数部，又は、その小数部， L₁,L₂は仮数部の整数部，をそれぞれ示す。

Claims

(57)【特許請求の範囲】

【請求項１】１ビットの符号部Ｓと,mビットの指数部Ｅ
と,nビットの仮数部Ｆとによって、Ｅ＝2^m−1,且つＦ≠０のとき、非数（NAN），Ｅ＝2^m−1,且つＦ＝０のとき、（−１）^５×∞ ……（±無限大）０＜Ｅ＜2^m−１のとき、（−１）^Ｓ×（1.F）×2^E-bias ……（正規化数）Ｅ＝0,且つＦ≠０のとき、（−１）^ｓ×（0.F）×2^1-bias（非正規化数）Ｅ＝0,且つＦ＝０のとき、（−１）^ｓ×０（±０）ここで、biasはバイアス値を示す。をそれぞれ表す浮動小数点形式を持ち、オペランドデータが上記非正規化数のケースであっても
無限の指数範囲をもつものとして演算する機構を備えた
２進数浮動小数点処理装置において、２つの入力オペランドデータのそれぞれについて、その
指数部Ｅを構成する全ビットが‘0'であるか否かを検出
する手段（60,61）を設け、該手段（60,61）において、指数部Ｅが‘0'であると検
出された場合には、対応するオペランドデータ側におい
て、指数演算部（２）に供給される指数部の値を強制的
に‘1'とし、且つ仮数演算部（３）に供給される１ビッ
トの整数部を‘0'とし、該指数部Ｅの少なくとも１ビットが‘1'である場合に
は、対応するオペランドデータ側について、オペランド
データの指数部をその侭上記指数演算部（２）へ供給
し，且つ仮数演算部（３）に供給される１ビットの整数
部を‘1'として、浮動小数点の演算をすることを特徴とする非正規化数の
処理方式。