JP2515887B2 - マトリクス表示装置 - Google Patents

マトリクス表示装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、X,Yマトリクス電極と、前記電極間に配置
された能動素子とからなるマトリクス表示装置におい
て、能動素子の欠陥による表示装置の動作欠陥を救済す
るマトリクス表示装置に関する。
〔従来の技術〕
第34図に従来のアクテイブマトリクスデイスプレイの
表示画素部の構成を示す。
表示画素部は、薄膜トランジスタ（以下、TFTと省略
する。）200と液晶層201,抵抗層202で構成されている。
TFT200のゲート電極205は、走査線10と接続され、ソー
ス電極204は、抵抗層202と接続されている。
抵抗層202は、TFTのゲート電極205とソース電極204が
短絡した時に、走査線10と信号線11の短絡を防止でき
る。
これにより、走査電圧VGと信号電圧VDの干渉を防止で
きて、表示欠陥の発生を防ぐことが可能となる。（特開
昭61−250696号公報参照） 〔発明が解決しようとする課題〕 上記した従来の技術は、以下に述べる点が考慮されて
おらず問題があつた。
まず、ゲート電極とソース電極の短絡を防止するため
の抵抗層により、信号電圧VDを液晶層に書き込むための
時間が増加する。
特に、液晶パネルの表示面積を大きく、さらに高精細
になると、液晶層の静電容量が増加するとともに１ライ
ン当りの走査時間が短かくなる。
この結果、液晶層に電圧が十分書き込めなくなりコン
トラストの低下を招く。
さらに、抵抗層の抵抗のバラツキによつて、液晶層に
書き込まれる電圧にバラツキが発生して、パネルの明る
さの面内バラツキが起る。
また、第34図に示した回路において、ゲート電極205
とソース電極204が短絡した時の等価回路は、第35図の
様になる。
すなわち、走査電圧VGは、TFT200を介して、液晶層20
1に印加される。この結果、液晶層201には、走査電圧VG
と液晶層201の他方の端子に印加される電圧VCOM（対向
基板電位）の差電圧が印加される。このため、液晶層20
1には、直流電圧が常時印加されるため、液晶が部分的
に劣化し、光学特性が変動しさらに、抵抗が低下する。
劣化した液晶は、液晶パネル内を移動し分散するた
め、広範囲にわたり表示品質（コントラスト，明るさ）
の低下を招く。
また、第36図に示した走査電圧VG及びVCOM電圧は、固
定されるものでなく、TFTの特性等によつて可変され
る。このため、液晶の明るさは一定にならない。
本発明の目的は、上記した問題点を解決するものであ
り、ゲート電極とソース電極実施例では、ドレイン電
極）が低抵抗で接続された場合でも、線欠陥及び点欠陥
を防止するとともに、液晶の交流駆動が実現できて高信
頼性，高画質のデイスプレイを達成することにある。
〔課題を解決するための手段〕
上記目的を達成するための本発明の特徴は、走査ライ
ンとTFTのゲート電極間にパネル条件，駆動条件及び画
質条件で定まる電流制限素子を設けることである。本発
明の他の特徴は欠陥画素を一方の状態に強制的に安定さ
せ、かつ交流駆動させるようにしたものである。
〔作用〕
電流制限素子は、ゲート電極と走査ライン間に流れる
電流を制限して、走査電圧と信号電圧の電圧変動を低減
することで線欠陥を防止できる。
また、走査タイミングに非走査時間を設けるととも
に、信号電圧を画像信号と係わりなく一定に設定するこ
とで画質の表示状態を一定の状態に保つことができる。
さらに、画素を複数に分割することで、点欠陥も防止す
ることができる。
さらに、欠陥TFTには、フレーム毎に対称な正負極性
の電圧が印加されこれが液晶に印加されるため、液晶が
交流駆動される。これにより、液晶が劣化することがな
く、高信頼性のデイスプレイにできる。
〔実施例〕
以下、本発明の実施例を詳細に説明する。
本発明によるマトリクス駆動装置の１実施例を第１図
に示す。駆動装置は、駆動パネル1,走査回路2,信号回路
3,制御回路４及びシステム回路15で構成されている。
駆動パネル１は、走査線11a〜11c、信号線10a〜10c、
能動素子8a〜8i、前記能動素子に接続された電流制限素
子6a〜6iと負荷素子7a〜7iで構成されている。
駆動パネル１の能動素子8a〜8iは、非晶質シリコン
（ａ−Si）、多結晶シリコン（ｐ−Si）及び単結晶シリ
コン等により得られるトランジスタで構成される。場合
によつては、２つの端子を有する非線形素子でも代用で
きるが、特に限定されるものでもない。
本実施例では、能動素子8a〜8iは、ゲート電極Ｇとド
レイン電極Ｄ及びソース電極Ｓの３電極を有するTFT
（薄膜トランジスタ）で説明する。
また、負荷素子7a〜7iは、情報を記憶するメモリデバ
イス、駆動パネル１に入射される光量を電気信号量に変
換するデバイス、発光デバイス及び、光スイツチとして
動作するデバイス等であり特に限定するものでない。
本実施例では、光スイツチの機能を有する液晶を例に
とり説明する。
以後の説明では、第１図に示した能動素子8a〜8iをTF
T8a〜8i、負荷素子7a〜7iを液晶画素7a〜7iとして説明
する。
TFT8a〜8iは、走査回路２で発生される走査電圧VG1〜
VG3によりオン状態又は、オフ状態になる。
一方、信号回路３は、液晶7a〜7iの明るさを制御する
ための信号電圧VD1〜VD3を発生する。
制御回路４は、システム回路５から入力される画像信
号及びタイミング信号から走査回路２及び信号回路３を
制御するための信号を発生する。
第２図は、第１図に示した液晶画素7a,7b及び、7cを
明状態にし、他の液晶画素を暗状態にする時の走査電圧
と信号電圧のタイミング波形を示す。第２図に示した電
圧波形は、従来から好んで用いられているものであり、
簡単に説明する。
走査電圧VG1〜VG3の電圧が、VGHとなるとTFT8a〜8iが
ON状態になり、逆にVGLになるとOFF状態になる。
一方、信号電圧VD1〜VD33は、走査電圧のタイミング
に合せて、液晶画素を明状態にする場合にVONP（フレー
ム１）又は、VONN（フレーム２）となる。逆に、液晶画
素を暗状態にする場合にVOFFとなる。
走査電圧VG1〜VG3及び信号電圧VD1〜VD3を前記した状
態に設定することにより、液晶画素を選択的に明状態又
は暗状態にでき駆動パネル１に画像を表示することがで
きる。
第１図に示した抵抗5a〜5iは、走査電極11a〜11cの抵
抗、抵抗9a〜9iは、信号電極10a〜10cの抵抗であり、各
液晶画素毎に分割して示してある。前記した抵抗は、電
圧波形の歪み等の波形劣化の点からも零が望ましいが、
現状のプロセス技術では、シート抵抗が0.1Ω／□〜10
Ω／□である。
また、抵抗2a〜2cは、走査回路２の出力（オン）抵
抗、抵抗3a〜3cは、信号回路３の出力（オン）抵抗であ
る。これらの抵抗は、出力電圧の波形歪みを防止し良好
な画質を得るために零が望ましいが、実用上は0.5k〜5k
Ωである。この値は、走査回路，信号回路の集積度等の
回路構成及び、コストの経済的な要素になるとこが大き
い。
第１図に示した実施例において、TFT8a〜8iの構造欠
陥から発生する表示欠陥を防止するための手段は、以下
に述べる第１と第２の手段からなる。
すなわち、TFTの構造欠陥に対して、電流制御素子6a
〜6iを付加することによつてTFTの構造欠陥の救済を行
う第１の手段と、前記第１の手段で救済された液晶画素
の表示欠陥を救済するための第２の手段である。
表示欠陥を救済するための第２の手段は、制御回路４
で行う。
本発明の特徴は、前記した、第１の手段と第２の手段
の併用によつてTFTの構造欠陥に起因する表示欠陥を防
止することにあるが、第１の手段のみでも表示欠陥を低
減することができる。
以下に、表示欠陥を防止するための第１の手段と第２
の手段について詳細に説明する。
まず、第１の手段から説明する。
第３図にTFTの構造欠陥を救済するための第１の手段
の実施例を示す。
第３（ａ）図は、１画素の等価回路を示したものであ
る。回路は、走査ライン20,信号ライン21,ゲート電極23
aとドレイン電極23bとソース極23cの３電極を有するTFT
23,液晶画素24及び、走査ライン20とゲート電極23a間に
流れる電流を制限する電流制限素子22で構成されてい
る。
第３（ｂ）図は、第３（ａ）図の等価回路を具体化す
るための平面パターン図であり、同じ番号は同一部品で
ある。
第３（ｂ）図において、画素電極18はソース電極
（ｓ）19に電気的に接続されている。そして、画素電極
18が表示部となる。
また、ドレイン電極（Ｄ）23bは、信号ライン21と、
さらにゲート電極（Ｇ）は、電流制限素子22を介して走
査ライン20と各々電気的に接続されている。
半導体層19は、ゲート電極23aに加わる走査電圧VGに
よつて、実質的に抵抗が変化する。
この時の半導体層19は、ａ−Si,p−Si等で良く特に限
定するものでない。
また、本実施例では、ソース電極（ｓ）及びドレイン
電極と半導体層との接続抵抗を低減するために好んで用
いられる不純物層、例えばｎ＋層も含めて半導体層と呼
ぶことにする。
電流制限素子22は、直流電流又は交流電流を制限すれ
ば良く、材料については特に限定するものでない。
また、電流制限素子22は、図に示す如く、少なくとも
ドレイン電極23（ｂ）の一方の端から走査ライン20の間
L1に形成する。
前記した一方の端とは、走査電圧VGが供給される側を
意味する。
従つて、電流制限素子22は、半導体層19の一方の端と
走査ライン20の間L2に形成しても良い。
第３（ｂ）図のＡ−Ａ′の断面図を第３（ｃ）図に示
す。
第４図は、他の実施例を示したものである。第４
（ｂ）図に示したように電流制限素子22は、ドレイン電
極23bの一方の端と走査ラインとの間L1もしくは、半導
体層19の一方の端と走査ラインの間L2に形成する。
本実施例は、走査ラインとゲート電極の間に形成する
電流制限素子は、ゲート電極の一方の端と走査ラインの
間もしくは、ゲート電極と半導体層のうち、その一方の
端がより走査ラインに近い方の一方の端と走査ラインの
間に形成し、TFTと電流制限素子が同一断面構造にな
く、重ならない構造としたところに第１の特徴がある。
この結果、例えば第３（ｃ）図でゲート絶縁膜26,半
導体層19が部分に絶縁破壊もしくは、両者の替りに低抵
抗の異物があり、ゲート電極23aとドレイン電極23bが比
較的低抵抗で電気的に接続されても、走査電圧と信号電
圧との干渉を防止できる。この効果により、縦方向及び
横方向に画像信号と異なる表示がされる線欠陥を防止す
ることができる。
以上述べたTFTの構造欠陥を救済するための第１の手
段を実現するための重要なパラメータである電流制限素
子22の条件を以下に述べる。
第５（ａ）図は、電流制限素子の条件を求めるための
液晶マトリクスパネル30の等価回路を示したものであ
る。
31は、信号回路、34はこの回路の出力（オン）抵抗、
32は走査回路32,33はこの回路の出力（オン）抵抗であ
る。
また、35は１つの走査ラインの抵抗、36は１つの信号
ラインの抵抗、22は電流制限抵抗、38はTFTである。
同図において、TFTのゲート電極とドレイン電極が低
抵抗で接続された時に、走査電圧VGが最つとも変動する
場所は右上端（Ａ部）であり、一方信号電圧VDが最つと
も変動する場所は、左下端（Ｂ部）である。
そこで、走査電圧の変動電圧ΔVGと信号電圧の変動電
圧ΔVDを求めるために、第５（ａ）図の等価回路を書き
直すと、第５（ｂ）図の様になる。
同図において、変動電圧ΔVG及びΔVDを求めると次式
のようになる。
（１）式，（２）式において、各記号は、第５（ｂ）
図に示してある。
（１）式，（２）式からΔVG及びΔVDを定めるとRGの
条件を求めることができる。
例えば、RON（Ｇ）＝1kΩ,RON（Ｄ）＝2kΩ,RL（Ｇ）
＝4.5kΩ,RL（Ｄ）＝1.5kΩ,VG＝25,VD＝0Vとし、ΔVG
≦1Vとするには、RG100kΩ、またΔVD70mVにするに
は、RG1MΩであれば良い。
特に後者のΔVDの変動条件は、現状のTN（Twisted Ne
matic）液晶を用い８階調表示を行う時の条件から求ま
る値である。
以上の結果から、電流制限抵抗RGの下限値は、（１）
式もしくは（２）式から求まる値の大きい方とすること
ができる。
一方、電流制限抵抗RGとTFTの１段当りのゲート容量C
Gにより、ゲート電極に加わる走査電圧の立上りと立下
り時間が大きくなり液晶に十分に電圧が印加されなくな
り、コントラストが低下する。
この時の立上り時間（立下り時間）trは、次式とな
る。
tr＝CG×RG …（３） 従つて、trの値を定めるとRGの上限値が求められる。
例えば、tr＝５μｓ、CG＝0.5pFにするとRG10MΩに
する必要がある。
前記したtrは、走査ライン数Ｎ＝480、フレーム周波
数Ｆ＝60Hzにおける１ライン当りの走査時間tL（＝35
μｓ）の約15％であり、実用上特に問題にならない値で
ある。
また、CGは、この時のTFTのサイズ及び、浮遊容量か
ら求まる値である。
以上述べた具体的な値は、パーソナルコンピユータや
ワードプロセツサ等のカラーデイスプレイに用いる時の
条件であるが、特に限定するものでない。
本実施例で第１の手段の第２の特徴とするところは、
電流制限抵抗の値を、（１）式及び（２）式で求めた値
を下限とし、（３）式で求めた値を上限としたことであ
る。
また、本実施例第１の手段の第３の特徴を以下に説明
する。
第６（ａ）図において、ゲート電極23aとドレイン電
極23bがTFTの構造欠陥により低抵抗で接続されると、第
６（ｂ）図の様な等価回路になる。
この結果、液晶画素に印加される電圧VLCは、第６
（ｃ）図のように、信号電圧VDよりもTFT23のしきい値
電圧VTH（TFT）だけ低い電圧となる。
例えば、ａ−SiのTFTの場合、VTH（TFT）＝１〜2Vで
あるため、信号電圧VDの振幅を５〜6V（Ｏ−Ｐ）にする
と液晶を完全にオン状態にできる。
すなわち、液晶を一方の状態に強制的にしかも安定し
た状態にすることができる。さらに、液晶を交流駆動す
ることができるので液晶の寿命の点で好都合である。
この第１の手段の第３の特徴を利用したのが、第２の
手段である。
以下、第２の手段について説明する。第７図に液晶デ
イスプレイ装置の実施例を示す。画素数は、Ｍ×Ｎ個で
あり、走査電圧VG1〜VGMと信号電圧VD1〜VDMによりTFT2
3を駆動して液晶画素24の明るさを制御する。
第８図に走査電圧と信号電圧のタイミングを示す。１
フレームの時間VFを、液晶画素に電圧を書き込むため時
間、すなわち走査時間T1と非走査時間T0で構成する。
なお、１ライン当りの走査時間TLは、TL＝（TF−TO）
/Nである。
非走査時間T0では、信号電圧のVD1〜VDMの振幅値を画
像信号に係わりなく一定の値（VON）とする。この場
合、全ての信号電圧をVONしても良いが、TFTの構造欠陥
が発生している信号ラインのみをVONにしても良く。特
に限定するものでない。
また、非走査時間T0に信号ラインに印加する電圧は、
一定の値でなくとも良く、走査時間T1に各々の信号ライ
ンに印加される電圧をあらかじめ検出し、液晶画素をON
状態にするための電圧を追加して印加する。
前述した方式は、液晶をON状態にするために液晶画素
電圧の実効値を非走査時間で補正するものである。
この補正電圧は、表示信号の状態を認識する手段によ
り達成される。
なお、補正電圧は、振幅のみを変えても良く、また非
走査時間T0を変化させて良い。両者の組合せでも良く特
に限定するものでない。
前述した第２の手段では、液晶の表示状態を一方の状
態にすることができる。
本実施例によれば例えば、液晶の表示モードをノーマ
リホワイト状態すなわち、電圧を印加した状態で暗状
態、電圧が無印加の状態で明状態となるモードにする
と、TFTに欠陥がある液晶画素は、暗状態となる。
逆に、液晶の表示モードをノーマリブラツク状態すな
わち、電圧を印加した状態で明状態、電圧が無印加の状
態で暗状態となるモードにすると、液晶画素は、明状態
になる。
実用的には、液晶画素が常時、明状態になるよりも暗
状態になる方が好都合である。しかし、画素欠陥（点欠
陥）は、解消されない。この画素欠陥を解消するための
手段を第９図に示す。
第９図は、１画素当りの画素構成を示したものであ
る。走査ライン42には、電流制限素子43,44を接続し、
前記電流制限素子にTFT45,46のゲート電極を接続する。
さらに、信号ライン41に前記TFTのドレイン電極を各々
接続する。
ここで、液晶の表示モードをノーマリホワイトモード
にし、さらに信号電圧を第８図に示した状態にすること
によつて、画素電極47に対応した液晶画素は、暗状態と
なる。
しかし、画素電極48に対応した液晶画素は、正常に動
作しているために、全体の画素49は、正常な画素として
見える。
なお、全体の画素49は、第９図に図示した如く、２分
割の他に３以上の複数分割でも良い。
また、全体の画素49の明るさを他の部分の画素と合せ
るために、信号電圧の電圧レベルを補正するとさらに好
都合である。具体的には、信号電圧の振幅を他の画素よ
りも低くする。
第10図と第11図は、画素構成の他の実施例である。さ
らに、第12図は、全体の画素を４分割にした実施例であ
る。このため、画素電極は、53〜56、TFTは、57〜60、
電流制限素子は、49′〜52に各々に別れている。
ここで、前述した第２の手段を実現するための条件に
ついて説明する。
第13図は、液晶の表示モードをノーマリホワイトモー
ドにした時の、液晶印加電圧の実効電圧VLCと明るさ
（相対値）の関係を示したものである。VLCVLC（10）
で暗状態となり、TN液晶では、VLC（10）3Vである。
一方、第14図は、第８図に示した非走査時間T0の信号
電圧の振幅VON＝8V、TFTのしきい値電圧VTH（TFT）＝2V
とした時の液晶印加電圧の実効電圧VccのT0/Tf依存性を
示したものである。
図は、走査時間T1における信号電圧の振幅を0Vとした
時のデータである。
従つて、液晶を暗状態にするには、T0/Tf0.15であ
れば良いことが判る。
当然のことながら、信号電圧の振幅VONを8V以上にす
ることによつて、T0/Tfを小さくすることができる。
T0/Tf＝0.15は、Ｆ＝60HzにするとT0＝2.5mSであ
る。走査ライン数Ｎ＝480とすると、１ライン当りの走
査時間TLは、T0＝2.5mSとすることによつて、tLは、35
μＳから30μＳに低減する。この５μＳの低減は、実用
上特に問題にならない。
以上の結果、TFTの構造欠陥による表示の欠陥を防止
するためには、第１の手段と第２の手段を併用すれば良
い。
また、第１の手段のみでも表示の欠陥を大幅に低減す
ることができる。
第15図から第18図は本発明における一実施例のマトリ
クス駆動装置がある光スイツチの平面図である。半導体
101,ドレイン102,ソース103,ゲート106より成るMOS型薄
膜半導体装置であり、ゲート106とゲート配線110との間
に電流制限素子104を接続配線109を用いて接続し、ドレ
イン102はドレイン配線108と接続し、またソース103は
透明導電膜で形成される画素駆動電極111と接続した。
次に、各構造を各断面図を用いて詳しく説明する。第
19図から第22（ｂ）図及び（ａ）は第16図におけるＡ−
Ａ′線断面図及びＢ−Ｂ′線断面図である。第19図は半
導体101上にドレイン101,ソース102を形成し、ゲート絶
縁膜105を被着後ゲート106を形成したコプレーナー型構
造であり、電流制限素子104はソース・ドレインを形成
するドープド半導体を抵抗素子として用い、ドレイン10
2,ソース103,ゲート106及び電流制限素子104領域上の保
護膜107中にコンタクト穴を開け配線する構造とした。
ここでは、電流制限素子としてドープド半導体を用いた
抵抗素子を用いたが、電流制限素子として薄膜半導体装
置を設けた負荷MOS等の電流制限素子でもかまわない。
第20図は前記第19図のコプレーナー型構造の各層の積
層順序を逆にした逆コプレーナー型構造の断面図であ
る。
第21図はゲート106とドレイン102,ソース103が半導体
101,ゲート絶縁膜105をはさみ、半導体101がゲート106
より基板面に近い方にある形式のスタガード型構造の断
面図である。
第22図は前記第21図のスタガード型構造の各層の積層
順序を逆にした逆スタガード型構造の断面図である。
第23図から第26（ｂ）図及び（ａ）は第17図のＡ−
Ａ′線断面図及びＢ−Ｂ′線断面図である。薄膜トラン
ジスタの構造は前記第19図から第22図と同様であるが、
ドレイン配線108,ゲート配線110及び画素駆動電極111を
保護膜107の下に形成し、電流制限素子104とゲート106
は保護膜107にコンタクト穴を開け接線配線109で接続し
た断面構造図であり、第23図はコプレーナー型構造、第
24図は逆コプレーナー型構造、第25図はスタガード型構
造、第26図は逆スタガード型構造のMOS薄膜半導体装置
によるマトリクス駆動装置である。
第27（ｂ）図及び（ａ）は第18図のＡ−Ａ′線断面図
及びＢ−Ｂ′線断面図であり、前記第23図と同様にドレ
イン配線108及びゲート配線110を保護膜107の下に設
け、画素駆動電極111を保護膜107の表面に形成したコプ
レーナー型構造のMOS薄膜半導体装置によるマトリクス
駆動装置である。ここではコプレーナー型構造のみを示
したが、第24図から第26図と同様に第18図の断面構造と
し、逆コプレーナー型構造、スタガード型構造及び逆ス
タガード型構造等も前記と同様に作製することができ
る。
次に、コプレーナー型構造のMOS薄膜半導体装置によ
るマトリクス駆動装置の本発明の一実施例の作製方法を
説明する。
第28（ｇ）図から（ｌ）及び（ａ）〜（ｆ）は、それ
ぞれ第15図のＡ−Ａ′線断面図及びＢ−Ｂ′線断面図に
おける作製工程図である。
ガラス、石英，プラスチツク等の絶縁性基板上に減圧
CVD法，プラズマCVD法，光CVD法，スパツタ法等により
半導体膜を前記基板上に被着し、ホト・エツチング技術
により、半導体の島101及び104を形成する（第28図
（ａ），（ｇ））。ここで基板としては導電性の基板に
絶縁膜により表面を絶縁した基板でもかまわない。次
に、前記半導体島101及び104上に常圧CVD法，減圧CVD
法，プラズマCVD法，光CVD法，スパツタ法等により、ゲ
ート絶縁膜105を被着する。さらに、前記ゲート絶縁膜1
05表面上にゲート106cなる半導体膜あるいは金属膜等を
被着し、ゲートとなる部分のみにホトレジストパターン
112を形成する（第28図（ｂ），（ｈ））。次に、ホト
レジスト112をマスクとしてゲートとなる半導体膜ある
いは金属膜106をエツチングし、さらにゲート絶縁膜105
をエツチングし、イオン注入法，プラズマドープ法等に
よりゲートをマスクとして、不純物をドーピングし、ソ
ース及びドレイン領域を半導体101中に形成する（第28
図（ｃ），（ｉ））。次に、SiO2,PSG（リンガラス）等
による保護膜107を前記ゲート106上より被着し、イオン
注入した不純物を活性化するために、炉内での熱アニー
リング法，レーザー等による光アニーリング法等により
アニーリングする（第28図（ｄ），（ｊ））。次に、半
導体101のドレイン領域上、ゲート領域及び電流制限素
子104上の保護膜107にコンタクト穴を開け、Al等の低抵
抗金属等を被着し、ホトエツチング技術により、ドレイ
ン配線108,接線配線109及びゲート配線110を形成する
（第28図（ｅ），（ｋ））。最後に、半導体101のソー
ス領域上の保護膜107にコンタクト穴を開け、ITO（Indi
um Tin Oxide）,SrO2,InOx等の透明膜電膜を被着し、ホ
トエツチング技術によりパターンニングし、画素駆動電
極111を形成する（第28図（ｆ），（ｌ））。
以上の工程により、電流制限素子の付加したマトリク
ス駆動装置が作製される。
第29図は冗長性を持たせるために、画素を２分割し、
電流制限素子と薄膜トランジスタを４つ用いた光スイツ
チのマトリクス駆動装置の一画素の平面図であり、第30
図は第29図の等価回路である。電流制限素子としてゲー
ト106自身の抵抗を用い、抵抗値は半導体101をゲート10
6上を移動することにより、変化させることができる。
前記第29図の構造においては、一つのゲートとドレイン
との短絡、ゲート配線110に断線が発生しても画素駆動
電極111に印加される電圧は、いつも所定の電圧とな
る。
第31図は信号配線とコモン配線を対向基板上に設け、
走査配線と信号配線との交差を同一基板上で行なわず、
走査配線と信号配線との短絡欠陥を無くしたバタフライ
構造薄膜トランジスタの平面図である。第32図及び第33
図はそれぞれ、第31図のＡ−Ａ′線断面図及びＢ−Ｂ′
線断面図である。走査配線110は薄膜トランジスタ側基
板にあり、信号配線115及びコモン配線116は対向基板上
にある。本実施例では、ソース・ドレイン領域と同じ不
純物をドーピングした半導体104を抵抗体として電流制
限素子とし、電流制限素子104及びゲート106上の保護膜
107にコンタクト穴を開けゲート配線材料にて接続配線1
09を形成し接続したマトリクス駆動装置である。
電流制限素子として、不純物を添加したSi半導体を抵
抗体として用いた場合、抵抗体の幅W,長さＬとし、W/L
＝１とした場合、膜厚100nmとした時リン（Ｐ），ヒ素
（As），アンチモン（Sb）を不純物として添加したｎ型
シリコンでは、不純物濃度４×1014cm-3で1MΩの抵抗値
が得られる。
また、ボロン（Ｂ）を不純物として添加したｐ型シリ
コンでは不純物濃度１×1015cm-3で1MΩの抵抗値が得ら
れる。
また、前記抵抗体でW/L＝0.1〜1.0とすれば１〜10MΩ
の抵抗値が得られる。
上記以上に不純物濃度を上げれば、抵抗値は下がり、
濃度を下げれば抵抗値は上がり、また、膜厚を変化させ
ることにより、膜厚に比例して抵抗値も変化する。例え
ば、前記100nmで1MΩの膜を膜厚10nmにすれば10MΩの抵
抗値が得られる。
第37図に駆動パネルの実施例を示す。１画素は電流制
限素子62,65,TFT63,64及び液晶画素66で構成されてい
る。
信号線41に接続されたTFT63,64の何れかがオープン状
態すなわち、TFTが常時、非導通状態になつても液晶画
素66には正常な画像が表示される。
また、TFT63,64が常時、非導通状態（欠陥状態）にな
る確率は低い。したがつて、液晶画素66に信号電圧が印
加されなくなる確率は、実用上ほぼ零であると言える。
第38図は、駆動パネルの他の実施例を示す。１画素
は、電流制限素子68,69、TFT70,71及び、液晶画素72で
構成されている。
信号線41に接続されたTFT70,71の何れかがオープン状
態、すなわちTFTが常時、非導通状態になつても液晶画
素66には正常な画像が表示される。
また、TFT70,71が常時、非導通状態（欠陥状態）にな
る確率は低い。したがつて、液晶画素22に信号電圧が印
加されなくなる確率は、実用上ほぼ零と言える。
第39図は、駆動パネルの他の実施例である。信号線73
aと73b、74aと74b及び75aと75bは、各々同じ信号電圧が
入力される。
一方、走査線76aと76b、77aと77bは、各々同じ走査電
圧が入力される。
また、１画素は電流制限素子78,79、TFT80,81及び液
晶画素82で構成されている。
同図において、走査線，信号線の何れか一方が切断さ
れても液晶画素82には、信号電圧が正常に印加される。
また、両方の線が同時に切断される確率は、低いため実
用上は、液晶画素82に信号電圧が印加されない確率は、
ほぼ零であると言える。
また、第40図及び第41図は、駆動パネルの他の実施例
である。
第40図は、走査線の84aと84bに同じ走査電圧を加え、
信号線の83aと83bに同じ信号電圧を加えるとともに、１
画素を電流制限素子82、TFT86及び非液晶画素87で構成
したものである。
また、第41図は、走査線と信号線の交差部を１本の線
で交差させ、クロス部の面積を少なくし、線間のシヨー
トの発生確率を低くしたものである。
第37図〜第40図は、TFTが常時非導通になる確率を低
くするための手段であり、これらの手段と、第９図〜第
12図の手段とを組合せても良い。
これにより、駆動パネルにおけるTFTの欠陥を走査線
と信号線間の短絡もしくは、低抵抗で接続される欠陥の
みにすることが可能となる。
なお、走査線及び信号線の構造を複数の導体を積層す
ることによつて、線の切断の発生確率を低くすることも
可能である。
〔発明の効果〕
本発明によれば、ゲート電極とソース電極間が低抵抗
で接続された場合でも、線欠陥及び点欠陥の表示欠陥を
防止することができる。
さらに、TFTに欠陥が発生しても、液晶を交流駆動で
きるため、液晶を劣化させることがなく、高信頼性のデ
イスプレイを達成できる。
また、液晶を駆動するインピーダンスを一定にできる
ため、表示のバラツキのない高画質のデイスプレイを実
現できる。
これによつて、低コストで、高品質の大面積，高精細
のデイスプレイが実現できる。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す図、第２図は第１図
の各部の電圧波形図、第３図，第４図は画素部の実施例
を示す図、第５図は液晶マトリクスパネルの等価回路
図、第６図はTFTに欠陥が発生した時の等価回路図、第
７図乃至第８図は本発明による駆動波形図、第９図乃至
第12図は画素構成の実施例を示す図、第13図及び第14図
は液晶特性図、第15図乃至第33図は画素部の具体的な実
施例を示す図、第34図乃至第36図は従来技術を説明する
図、第37図乃至第41図は本発明の他の実施例を示す図で
ある。 ２……走査回路、３……信号回路、４……制御回路、6a
〜6i……電流制限素子、7a〜7i……液晶画素、8a〜8i…
…TFT、10a〜10c……信号ライン、11a〜11c……走査ラ
イン、101……半導体、102……ドレイン、103……ソー
ス、104……電流制限体、105……ゲート絶縁膜、106…
…ゲート、107……保護膜、108……ドレイン配線、109
……接続配線、110……ゲート配線、111……ソース電極
（画素駆動用電極）、112……ホトレジスト、113,114…
…画素駆動用電極、115,116……対向電極、117……液
晶。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】マトリクス状に配置された複数の走査線及
    び複数の信号線と、 前記複数の走査線と複数の信号線との各交点近傍に配置
    された複数の薄膜トランジスタであって、それぞれの前
    記薄膜トランジスタのゲート電極及びドレイン電極は、
    対応する前記走査線及び信号線に接続される複数の薄膜
    トランジスタと、 それぞれの前記薄膜トランジスタのソース電極に接続さ
    れる複数の画素電極とを有するマトリクス表示装置であ
    って、 それぞれの前記薄膜トランジスタのゲート電極と対応す
    る前記走査線との間に接続される複数の電流制限素子
    と、 前記複数の走査線が何れも走査されない非走査期間を設
    け、前記複数の信号線に任意の電圧を交流的に印加する
    制御回路とを有することを特徴とするマトリクス表示装
    置。
  2. 【請求項２】マトリクス状に配置された複数の走査線及
    び複数の信号線と、 前記複数の走査線と複数の信号線との各交点近傍に配置
    された複数の薄膜トランジスタであって、それぞれの前
    記薄膜トランジスタのゲート電極及びドレイン電極は、
    対応する前記走査線及び信号線に接続される複数の薄膜
    トランジスタと、 それぞれの前記薄膜トランジスタのソース電極に接続さ
    れる複数の画素電極とを有するマトリクス表示装置であ
    って、 それぞれの前記薄膜トランジスタの前記ゲート電極と前
    記ドレイン電極とが接続された場合は、この接続された
    電極を持つ薄膜トランジスタのソース電極に接続された
    画素電極が、この接続された電極を持つ薄膜トランジス
    タのドレイン電極に接続された信号線に印加される電圧
    により実質的に駆動されるよう設けられた電流制限素子
    と、 前記複数の走査線が何れも走査されない非走査期間を設
    け、前記複数の信号線に任意の電圧を交流的に印加する
    制御回路と を有することを特徴とするマトリクス表示装置。
  3. 【請求項３】請求項２に記載のマトリクス表示装置にお
    いて、 前記非走査期間に前記複数の信号線に印加される電圧
    は、前記複数の走査線と複数の信号線とで囲まれた画素
    をオン状態又はオフ状態にする振幅を有することを特徴
    とするマトリクス表示装置。
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