JP2720827B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、ゲート、ソース及びドレインを自己整合的
にシリサイド化することにより、低抵抗化を図る絶縁ゲ
ート電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法
に関する。
関し、特に、ゲート、ソース及びドレインを自己整合的
にシリサイド化することにより、低抵抗化を図る絶縁ゲ
ート電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法
に関する。
【０００２】
【従来の技術】従来の半導体装置を形成するサリサイド
プロセスでは、チタンが用いられてきた。これは、高融
点金属シリサイドの中で、チタンシリサイドの電気抵抗
率が最も低いためである。
プロセスでは、チタンが用いられてきた。これは、高融
点金属シリサイドの中で、チタンシリサイドの電気抵抗
率が最も低いためである。
【０００３】図６は、従来のサリサイドプロセスを工程
順に示す断面図である。
順に示す断面図である。
【０００４】まず図６（Ａ）に示されるように、Ｐ型シ
リコン基板４０１に、Ｎウェル４０２を既知の方法によ
り形成する。次いで、基板４０１の表面にフィールド絶
縁膜として酸化膜４０３を選択酸化法により形成する。
このフィールド酸化膜４０３に囲まれた活性領域に、順
次シリコン酸化膜などのゲート絶縁膜４０４と多結晶シ
リコンを成長し、多結晶シリコンにリンを既知の手法に
よりドープして多結晶シリコンの電気抵抗の低減を図
る。
リコン基板４０１に、Ｎウェル４０２を既知の方法によ
り形成する。次いで、基板４０１の表面にフィールド絶
縁膜として酸化膜４０３を選択酸化法により形成する。
このフィールド酸化膜４０３に囲まれた活性領域に、順
次シリコン酸化膜などのゲート絶縁膜４０４と多結晶シ
リコンを成長し、多結晶シリコンにリンを既知の手法に
よりドープして多結晶シリコンの電気抵抗の低減を図
る。
【０００５】次いで、既知の方法であるフォトリソグラ
フィー法とドライエッチ法により、多結晶シリコンをパ
ターンニングしてゲート電極４０５を形成する。次に、
フォトリソグラフィー法とイオン注入法により、低濃度
のＮ型不純物拡散層４１３と低濃度のＰ型不純物拡散層
４１４を形成する。次いで、ゲート電極４０５の側面に
シリコン酸化膜あるいはシリコン窒化膜から構成される
サイドウォール絶縁膜４０６を既知のＣＶＤ技術とエッ
チング技術を用いて形成する。
フィー法とドライエッチ法により、多結晶シリコンをパ
ターンニングしてゲート電極４０５を形成する。次に、
フォトリソグラフィー法とイオン注入法により、低濃度
のＮ型不純物拡散層４１３と低濃度のＰ型不純物拡散層
４１４を形成する。次いで、ゲート電極４０５の側面に
シリコン酸化膜あるいはシリコン窒化膜から構成される
サイドウォール絶縁膜４０６を既知のＣＶＤ技術とエッ
チング技術を用いて形成する。
【０００６】次に、図６（Ｂ）に示されるように、フォ
トリソグラフィー法とイオン注入法により、Ｎ型不純物
拡散層４０７とＰ型不純物拡散層４０８を形成する。か
くしてＬＤＤ構造としてＮ型ソース・ドレイン領域４０
７、Ｐ型ソース・ドレイン領域４０８が形成される。次
いで、ゲート電極である多結晶シリコンの表面と半導体
基板表面の自然酸化膜を除去し、チタン４０９を半導体
基板の加熱を行わないでスパッタ堆積する。
トリソグラフィー法とイオン注入法により、Ｎ型不純物
拡散層４０７とＰ型不純物拡散層４０８を形成する。か
くしてＬＤＤ構造としてＮ型ソース・ドレイン領域４０
７、Ｐ型ソース・ドレイン領域４０８が形成される。次
いで、ゲート電極である多結晶シリコンの表面と半導体
基板表面の自然酸化膜を除去し、チタン４０９を半導体
基板の加熱を行わないでスパッタ堆積する。
【０００７】次に、図６（Ｃ）に示されるように、窒素
雰囲気中で７００℃以下の急速熱処理（ＲＴＡ）するこ
とにより、シリコンと接触するチタンのみをシリサイド
化し、二珪化チタン４１０を形成する。またこの際、フ
ィールド酸化膜及びサイドウォール４０６と接触するチ
タンと半導体基板上のチタンの一部は窒化されて窒化チ
タン４１１となる。
雰囲気中で７００℃以下の急速熱処理（ＲＴＡ）するこ
とにより、シリコンと接触するチタンのみをシリサイド
化し、二珪化チタン４１０を形成する。またこの際、フ
ィールド酸化膜及びサイドウォール４０６と接触するチ
タンと半導体基板上のチタンの一部は窒化されて窒化チ
タン４１１となる。
【０００８】次に図６（Ｄ）に示されるように、アンモ
ニア水及び過酸化水素水等の混合液などにより、選択的
にウェットエッチングし、窒化チタンのみを除去する。
次いで、前述のＲＴＡよりも高温のＲＴＡを行い、前記
の珪化チタン４１０よりも電気抵抗率の低い二珪化チタ
ン４１２を形成する。
ニア水及び過酸化水素水等の混合液などにより、選択的
にウェットエッチングし、窒化チタンのみを除去する。
次いで、前述のＲＴＡよりも高温のＲＴＡを行い、前記
の珪化チタン４１０よりも電気抵抗率の低い二珪化チタ
ン４１２を形成する。
【０００９】以上に示したサリサイドプロセスを用いる
ことにより、多結晶シリコンゲート電極４０５、Ｎ型及
びＰ型不純物拡散層４０７、４０８の表面部分が自己整
合的にシリサイド化されるために低抵抗化され、デバイ
スの高速化が図れる。このサリサイドプロセスは、必要
とする領域に限って、選択的にシリサイド化できる利点
がある。
ことにより、多結晶シリコンゲート電極４０５、Ｎ型及
びＰ型不純物拡散層４０７、４０８の表面部分が自己整
合的にシリサイド化されるために低抵抗化され、デバイ
スの高速化が図れる。このサリサイドプロセスは、必要
とする領域に限って、選択的にシリサイド化できる利点
がある。
【００１０】
【発明が解決しようとする課題】ところが、図６によっ
て示した従来の製造方法では、ヒ素があるいはリン等が
高濃度にドープされたＮ型拡散層や、Ｎ型の多結晶シリ
コンゲート電極上ではシリサイド化反応が阻害されると
いう問題があった。これは、シリコン表面にパイルアッ
プし、シリコン中の固溶度を越えた過剰のヒ素あるいは
リンが、シリコンの拡散を阻害するためと考えられる。
例えば、膜厚３５ｎｍのチタン４０９を堆積し、６５０
℃でＲＴＡ、エッチングして窒化チタンを除去、次い
で、８５０℃のＲＴＡをして、シリサイド層のシート抵
抗を測定すると、Ｎ型上のシリサイド層のシート抵抗は
Ｐ型上のシリサイド層のシート抵抗の２倍程度となる。
Ｐ型上でのシリサイド層の厚さは〜５０ｎｍであるのに
対し、Ｎ型上ではその厚さは数割薄くなっており、Ｎ型
上でシリサイド化反応が阻害されているのは明瞭であ
る。シリサイド層の膜厚が薄い場合には、シリサイド層
の低抵抗化のための最終的なＲＴＡにおいて凝集を生
じ、素子の信頼性を著しく劣化する原因となる。一方、
Ｐ型上では、シリサイド層が厚く形成されるので、トラ
ンジスタの寄生抵抗の増大や、接合リークの増大が問題
となる。従って、Ｎ型とＰ型上で、同程度の膜厚及び層
抵抗のシリサイド層を形成する必要がある。
て示した従来の製造方法では、ヒ素があるいはリン等が
高濃度にドープされたＮ型拡散層や、Ｎ型の多結晶シリ
コンゲート電極上ではシリサイド化反応が阻害されると
いう問題があった。これは、シリコン表面にパイルアッ
プし、シリコン中の固溶度を越えた過剰のヒ素あるいは
リンが、シリコンの拡散を阻害するためと考えられる。
例えば、膜厚３５ｎｍのチタン４０９を堆積し、６５０
℃でＲＴＡ、エッチングして窒化チタンを除去、次い
で、８５０℃のＲＴＡをして、シリサイド層のシート抵
抗を測定すると、Ｎ型上のシリサイド層のシート抵抗は
Ｐ型上のシリサイド層のシート抵抗の２倍程度となる。
Ｐ型上でのシリサイド層の厚さは〜５０ｎｍであるのに
対し、Ｎ型上ではその厚さは数割薄くなっており、Ｎ型
上でシリサイド化反応が阻害されているのは明瞭であ
る。シリサイド層の膜厚が薄い場合には、シリサイド層
の低抵抗化のための最終的なＲＴＡにおいて凝集を生
じ、素子の信頼性を著しく劣化する原因となる。一方、
Ｐ型上では、シリサイド層が厚く形成されるので、トラ
ンジスタの寄生抵抗の増大や、接合リークの増大が問題
となる。従って、Ｎ型とＰ型上で、同程度の膜厚及び層
抵抗のシリサイド層を形成する必要がある。
【００１１】Ｎ型層上でのシリサイド化反応を促進する
ためには、基板温度を珪化チタンの低抵抗層である二珪
化チタン膜が形成できる温度まで上昇し、チタンをスパ
ッタ堆積する方法がある。しかし、この場合には、チタ
ン膜被覆部とシリコンが接触している部分以外にもシリ
サイドが形成されてしまうという新たな問題が発生す
る。例えば、図６で、サイドウォール４０６に接触して
いるチタン部にもシリコンが拡散してシリサイド化し、
この結果、図６（Ｄ）で述べたエッチングによってもサ
イドウォール４０６上のシリサイドが除去できず、ゲー
ト電極とソース電極やドレイン電極との短絡が生じる。
ためには、基板温度を珪化チタンの低抵抗層である二珪
化チタン膜が形成できる温度まで上昇し、チタンをスパ
ッタ堆積する方法がある。しかし、この場合には、チタ
ン膜被覆部とシリコンが接触している部分以外にもシリ
サイドが形成されてしまうという新たな問題が発生す
る。例えば、図６で、サイドウォール４０６に接触して
いるチタン部にもシリコンが拡散してシリサイド化し、
この結果、図６（Ｄ）で述べたエッチングによってもサ
イドウォール４０６上のシリサイドが除去できず、ゲー
ト電極とソース電極やドレイン電極との短絡が生じる。
【００１２】そこで、シリサイド化反応の促進できる基
板温度に上昇して高融点金属を堆積しても、前記した短
絡の問題を回避する方策については、高融点金属として
コバルトやニッケルを用いれば良いことが特開平２−４
５９２３号公報で提示されている。高融点金属にコバル
トとニッケルを用いる理由については、特開平２−４５
９２３号公報に詳細に記載されており、高融点金属被覆
部とシリコンが接触している部分に限って、シリサイド
化できることが示されている。すなわち、シリサイド化
は通常、シリコン原子が高融点金属膜中を拡散すること
で進行するために、例えば従来技術の図６（Ｃ）で述べ
たＲＴＡによってサイドウォール４０６に接触している
チタン部にもシリコンが拡散してシリサイド化する。こ
の結果、図６（Ｄ）でのエッチングによってもゲート電
極とソース電極やドレイン電極との短絡が解消できない
ことになる。一方、高融点金属をコバルトやニッケルに
して二珪化物が形成される温度まで加熱しながら金属を
堆積すれば、拡散種がシリコンではなく、高融点金属に
なり、この結果、シリコンと接触している高融点金属被
覆部のみをシリサイド化でき、前記したような電極間の
短絡を解消できるのである。しかし、残念ながら、コバ
ルトやニッケルの二珪化物では、チタンの二珪化物のよ
うな低抵抗率は期待できず、チタンによる問題の解決が
望まれる。
板温度に上昇して高融点金属を堆積しても、前記した短
絡の問題を回避する方策については、高融点金属として
コバルトやニッケルを用いれば良いことが特開平２−４
５９２３号公報で提示されている。高融点金属にコバル
トとニッケルを用いる理由については、特開平２−４５
９２３号公報に詳細に記載されており、高融点金属被覆
部とシリコンが接触している部分に限って、シリサイド
化できることが示されている。すなわち、シリサイド化
は通常、シリコン原子が高融点金属膜中を拡散すること
で進行するために、例えば従来技術の図６（Ｃ）で述べ
たＲＴＡによってサイドウォール４０６に接触している
チタン部にもシリコンが拡散してシリサイド化する。こ
の結果、図６（Ｄ）でのエッチングによってもゲート電
極とソース電極やドレイン電極との短絡が解消できない
ことになる。一方、高融点金属をコバルトやニッケルに
して二珪化物が形成される温度まで加熱しながら金属を
堆積すれば、拡散種がシリコンではなく、高融点金属に
なり、この結果、シリコンと接触している高融点金属被
覆部のみをシリサイド化でき、前記したような電極間の
短絡を解消できるのである。しかし、残念ながら、コバ
ルトやニッケルの二珪化物では、チタンの二珪化物のよ
うな低抵抗率は期待できず、チタンによる問題の解決が
望まれる。
【００１３】チタンサリサイドを形成するその他の方法
としては、不純物を拡散しないシリコン領域上に、二珪
化チタンを選択的に形成し、その後、不純物をイオン注
入し、不純物活性化のための熱処理を行い、二珪化チタ
ンの下のシリコン層にＮ型不純物領域とＰ型不純物領域
を形成するという方法が知られている（ジャーナル・オ
ブ・アプライド・フィジクス、１９８７、ｐ５０８４〜
５０８８）。本方法では、二珪化チタンを形成時にシリ
コン中に不純物は導入されていないので、本質的に不純
物によるシリサイド化反応の阻害は生じない。しかしこ
の場合には、不純物活性化のための熱処理が９００℃程
度と高温であるために、この際、先に形成した二珪化チ
タン層が凝集し高抵抗化してしまうという問題が生ず
る。また、不純物のイオン注入を二珪化チタンを通して
行うので、注入の飛程が、二珪化チタンの膜厚あるいは
凹凸によって変化し、かつチタンがシリコン中にノック
オンされ、電気的特性の不均一性を生ずる、あるいは、
接合のリーク電流を増大させることになる。
としては、不純物を拡散しないシリコン領域上に、二珪
化チタンを選択的に形成し、その後、不純物をイオン注
入し、不純物活性化のための熱処理を行い、二珪化チタ
ンの下のシリコン層にＮ型不純物領域とＰ型不純物領域
を形成するという方法が知られている（ジャーナル・オ
ブ・アプライド・フィジクス、１９８７、ｐ５０８４〜
５０８８）。本方法では、二珪化チタンを形成時にシリ
コン中に不純物は導入されていないので、本質的に不純
物によるシリサイド化反応の阻害は生じない。しかしこ
の場合には、不純物活性化のための熱処理が９００℃程
度と高温であるために、この際、先に形成した二珪化チ
タン層が凝集し高抵抗化してしまうという問題が生ず
る。また、不純物のイオン注入を二珪化チタンを通して
行うので、注入の飛程が、二珪化チタンの膜厚あるいは
凹凸によって変化し、かつチタンがシリコン中にノック
オンされ、電気的特性の不均一性を生ずる、あるいは、
接合のリーク電流を増大させることになる。
【００１４】したがって本発明の目的は上記問題点を解
決して電気抵抗の低い高融点金属シリサイド層を得るこ
とができる半導体装置の製造方法を提供することであ
る。
決して電気抵抗の低い高融点金属シリサイド層を得るこ
とができる半導体装置の製造方法を提供することであ
る。
【００１５】
【課題を解決するための手段】本発明の特徴は、不純物
が拡散されたシリコン領域上に、非晶質シリコン層を形
成し、その後、高融点金属シリサイドが形成される温度
をこえない温度で前記シリコン領域を含む半導体基板を
加熱しながら高融点金属を前記非晶質シリコン層上に直
接堆積させて、高融点金属層を形成し、これによって前
記高融点金属層と前記シリコン領域との界面に高融点金
属とシリコンとの非晶質の混合層を形成し、その後、熱
処理を行って高融点金属シリサイド層を形成する半導体
装置の製造方法にある。非晶質シリコン層は、シリコン
領域への、例えばヒ素又はＢＦ2 の元素の不純物のイオ
ン注入、シリコン領域への不活性ガスイオンの逆スパッ
タ、シリコン領域上に堆積されたシリコン層への、例え
ばヒ素又はＢＦ2 の元素の不純物のイオン注入、あるい
はシリコン領域上への非晶質のシリコン層の選択的堆積
により形成することができる。
が拡散されたシリコン領域上に、非晶質シリコン層を形
成し、その後、高融点金属シリサイドが形成される温度
をこえない温度で前記シリコン領域を含む半導体基板を
加熱しながら高融点金属を前記非晶質シリコン層上に直
接堆積させて、高融点金属層を形成し、これによって前
記高融点金属層と前記シリコン領域との界面に高融点金
属とシリコンとの非晶質の混合層を形成し、その後、熱
処理を行って高融点金属シリサイド層を形成する半導体
装置の製造方法にある。非晶質シリコン層は、シリコン
領域への、例えばヒ素又はＢＦ2 の元素の不純物のイオ
ン注入、シリコン領域への不活性ガスイオンの逆スパッ
タ、シリコン領域上に堆積されたシリコン層への、例え
ばヒ素又はＢＦ2 の元素の不純物のイオン注入、あるい
はシリコン領域上への非晶質のシリコン層の選択的堆積
により形成することができる。
【００１６】本発明の他の特徴は、シリコン基板にＮ型
不純物領域およびＰ型不純物領域を選択的に形成する工
程と、前記Ｎ型不純物領域およびＰ型不純物領域に、例
えばヒ素又はＢＦ2 の元素の不純物を同時にイオン注入
してこれら領域の表面部分に非晶質層を形成する工程
と、高融点金属シリサイドが形成される温度を超えない
温度で前記シリコン基板を加熱しながら高融点金属を前
記非晶質層上に直接堆積させて前記Ｎ型不純物領域およ
びＰ型不純物領域の前記非晶質シリコン層にそれぞれ前
記高融点金属を混合させる工程と、熱処理を行って前記
非晶質シリコン層における前記高融点金属とシリコン反
応させて高融点金属シリサイド層を形成する工程とを含
む半導体装置の製造方法にある。
不純物領域およびＰ型不純物領域を選択的に形成する工
程と、前記Ｎ型不純物領域およびＰ型不純物領域に、例
えばヒ素又はＢＦ2 の元素の不純物を同時にイオン注入
してこれら領域の表面部分に非晶質層を形成する工程
と、高融点金属シリサイドが形成される温度を超えない
温度で前記シリコン基板を加熱しながら高融点金属を前
記非晶質層上に直接堆積させて前記Ｎ型不純物領域およ
びＰ型不純物領域の前記非晶質シリコン層にそれぞれ前
記高融点金属を混合させる工程と、熱処理を行って前記
非晶質シリコン層における前記高融点金属とシリコン反
応させて高融点金属シリサイド層を形成する工程とを含
む半導体装置の製造方法にある。
【００１７】さらに上記いずれの半導体装置の製造方法
においても、高融点金属がチタンであり、その堆積時に
半導体基板を３００℃から５００℃に加熱することが好
ましく、また高融点金属と非晶質シリコンの混合層を５
ｎｍ以上の厚さに形成することが好ましい。さらに不純
物が拡散されたシリコン領域上に、非晶質シリコン層を
形成し、この半導体基板を真空中で加熱して非晶質シリ
コン層内の、例えばリン又はヒ素の高濃度不純物を昇華
させることができる。この場合、真空中で加熱する工程
と高融点金属膜を堆積する工程とを、同一真空チャンバ
ー内で大気に晒すことなく連続的に行うことが好まし
い。
においても、高融点金属がチタンであり、その堆積時に
半導体基板を３００℃から５００℃に加熱することが好
ましく、また高融点金属と非晶質シリコンの混合層を５
ｎｍ以上の厚さに形成することが好ましい。さらに不純
物が拡散されたシリコン領域上に、非晶質シリコン層を
形成し、この半導体基板を真空中で加熱して非晶質シリ
コン層内の、例えばリン又はヒ素の高濃度不純物を昇華
させることができる。この場合、真空中で加熱する工程
と高融点金属膜を堆積する工程とを、同一真空チャンバ
ー内で大気に晒すことなく連続的に行うことが好まし
い。
【００１８】
【作用】前述のとおりに、特にヒ素あるいはリンが高濃
度にドープされたＮ型層上では、Ｐ型層上に比べ、シリ
サイド化反応が著しく阻害される。本発明では、二珪化
チタンが形成されることのないような基板温度に加熱し
た状態でチタンをスパッタ堆積することで、少なくと
も、チタンとシリコンの界面には、チタンとシリコンの
非晶質の混合層を形成すれば、その後のＲＴＡによるシ
リサイド化が、Ｎ型層上、Ｐ型層上を問わずなんら阻害
要因なく進行し、Ｎ型層上と、Ｐ型層上で、同一膜厚か
つ同一層抵抗値の二珪化チタン層を形成するというもの
である。
度にドープされたＮ型層上では、Ｐ型層上に比べ、シリ
サイド化反応が著しく阻害される。本発明では、二珪化
チタンが形成されることのないような基板温度に加熱し
た状態でチタンをスパッタ堆積することで、少なくと
も、チタンとシリコンの界面には、チタンとシリコンの
非晶質の混合層を形成すれば、その後のＲＴＡによるシ
リサイド化が、Ｎ型層上、Ｐ型層上を問わずなんら阻害
要因なく進行し、Ｎ型層上と、Ｐ型層上で、同一膜厚か
つ同一層抵抗値の二珪化チタン層を形成するというもの
である。
【００１９】上記チタンとシリコンの非晶質の混合層を
形成するには、ヒ素やＢＦ2 のイオン注入あるいはＡｒ
の逆スパッタなどでシリコン表面に損傷を与えておき、
この上にシリサイド化反応が起こらない程度の基板温度
のもとで、チタンをスパッタで堆積すれば良い。Ｎ型層
上に形成された、このチタンとシリコンの混合層には高
濃度のヒ素が取り込まれており、基板加熱を行うこと
で、シリコン表面にパイルアップしていると考えられる
ヒ素が、チタンとシリコンの混合層に取り込まれ、界面
が整理されることでシリサイド化反応が素直に進行した
と考えられる。かつ、二珪化チタンが形成されることの
ない基板温度であるために、シリコンの拡散も無視で
き、課題で述べた短絡の問題も回避できる。更に、特別
に基板加熱することなくチタンを堆積した場合に、導伝
型を問わず、しばしば問題となるシリコン表面の自然酸
化膜によるシリサイド化反応阻害要因もなくなるという
効果もあり、シリサイド形成プロセスの信頼性は顕著に
向上する。また、不純物のシリコン表面へのパイルアッ
プが、５ｎｍ程度であることが知られているので（アプ
ライド・フィジカル・レター、１９９４、ｐ３１３３〜
３１３５）、スパッタ時に形成するチタンとシリコンの
混合層の厚さは、５ｎｍ以上形成することが必要であ
る。スパッタ時の基板温度は、二珪化チタンが形成され
る温度（５００℃）以下にし、かつ、イオン注入などで
結晶シリコン表面に形成した非晶質シリコン層が、固相
成長により回復する温度（５００℃）以下にしなければ
ならない。
形成するには、ヒ素やＢＦ2 のイオン注入あるいはＡｒ
の逆スパッタなどでシリコン表面に損傷を与えておき、
この上にシリサイド化反応が起こらない程度の基板温度
のもとで、チタンをスパッタで堆積すれば良い。Ｎ型層
上に形成された、このチタンとシリコンの混合層には高
濃度のヒ素が取り込まれており、基板加熱を行うこと
で、シリコン表面にパイルアップしていると考えられる
ヒ素が、チタンとシリコンの混合層に取り込まれ、界面
が整理されることでシリサイド化反応が素直に進行した
と考えられる。かつ、二珪化チタンが形成されることの
ない基板温度であるために、シリコンの拡散も無視で
き、課題で述べた短絡の問題も回避できる。更に、特別
に基板加熱することなくチタンを堆積した場合に、導伝
型を問わず、しばしば問題となるシリコン表面の自然酸
化膜によるシリサイド化反応阻害要因もなくなるという
効果もあり、シリサイド形成プロセスの信頼性は顕著に
向上する。また、不純物のシリコン表面へのパイルアッ
プが、５ｎｍ程度であることが知られているので（アプ
ライド・フィジカル・レター、１９９４、ｐ３１３３〜
３１３５）、スパッタ時に形成するチタンとシリコンの
混合層の厚さは、５ｎｍ以上形成することが必要であ
る。スパッタ時の基板温度は、二珪化チタンが形成され
る温度（５００℃）以下にし、かつ、イオン注入などで
結晶シリコン表面に形成した非晶質シリコン層が、固相
成長により回復する温度（５００℃）以下にしなければ
ならない。
【００２０】また、チタンをスパッタ堆積時に、真空中
でシリコン基板の加熱を行えば、パイルアップしたヒ素
や、リン等の不純物の一部を昇華させることができるの
で、前述より更に、Ｎ型上のシリサイド化反応を促進さ
せることができる。ここで、ヒ素、リン、ボロンの単体
の沸点あるいは昇華点は、それぞれ、６１５℃、２８０
℃、２５５０℃であり、シリサイド化反応を阻害するヒ
素とリンは、非晶質シリコン層が回復する温度を超えな
い５００℃程度の温度の真空中加熱で、それぞれ０．１
ａｔｍと１ａｔｍの蒸気圧を持ち、昇華できることが判
る。シリコン表面の非晶質化は不純物の昇華を促進する
効果も持つ。
でシリコン基板の加熱を行えば、パイルアップしたヒ素
や、リン等の不純物の一部を昇華させることができるの
で、前述より更に、Ｎ型上のシリサイド化反応を促進さ
せることができる。ここで、ヒ素、リン、ボロンの単体
の沸点あるいは昇華点は、それぞれ、６１５℃、２８０
℃、２５５０℃であり、シリサイド化反応を阻害するヒ
素とリンは、非晶質シリコン層が回復する温度を超えな
い５００℃程度の温度の真空中加熱で、それぞれ０．１
ａｔｍと１ａｔｍの蒸気圧を持ち、昇華できることが判
る。シリコン表面の非晶質化は不純物の昇華を促進する
効果も持つ。
【００２１】また、前記チタンとシリコンの非晶質の混
合層を形成するいま一つの方法として、不純物拡散され
たシリコン領域上に多結晶シリコンを化学気相成長法に
より選択成長し、その後イオン注入により非晶質化し、
この上にシリサイド化反応が起こらない程度の基板温度
のもとで、チタンをスパッタで堆積しても良い。
合層を形成するいま一つの方法として、不純物拡散され
たシリコン領域上に多結晶シリコンを化学気相成長法に
より選択成長し、その後イオン注入により非晶質化し、
この上にシリサイド化反応が起こらない程度の基板温度
のもとで、チタンをスパッタで堆積しても良い。
【００２２】以上の方法で、シリサイド化反応を素直に
進行させれば、均一で、表面形態の優れた二珪化チタン
が形成されるので、その後の高温熱処理による、二珪化
チタンの高抵抗相のＣ４９構造から低抵抗相のＣ５４構
造への相転移も同時に促進でき、微細な配線で問題であ
った相転移不良による、高抵抗化の問題も解決できる。
進行させれば、均一で、表面形態の優れた二珪化チタン
が形成されるので、その後の高温熱処理による、二珪化
チタンの高抵抗相のＣ４９構造から低抵抗相のＣ５４構
造への相転移も同時に促進でき、微細な配線で問題であ
った相転移不良による、高抵抗化の問題も解決できる。
【００２３】図４は、チタンスパッタを各基板温度（４
５０℃，３００℃，１００℃）で行い、その後の第１回
目の６５０℃、３０秒のＲＴＡと、窒化チタンの選択エ
ッチングを行った後の二珪化チタン膜のＸ線回折パター
ン（結晶構造）の関係を示す図である。これより、１０
０℃の基板温度でチタンをスパッタ堆積したものは、高
抵抗相のＣ４９構造の二珪化チタンのみしか観察されな
いのに対し、４５０℃の基板温度でチタンをスパッタ堆
積したものは、既に、低抵抗相のＣ５４構造の二珪化チ
タンも観察されており、本発明した方法が、低抵抗化の
ための二珪化チタンの相転移を促進しているのは明白で
ある。
５０℃，３００℃，１００℃）で行い、その後の第１回
目の６５０℃、３０秒のＲＴＡと、窒化チタンの選択エ
ッチングを行った後の二珪化チタン膜のＸ線回折パター
ン（結晶構造）の関係を示す図である。これより、１０
０℃の基板温度でチタンをスパッタ堆積したものは、高
抵抗相のＣ４９構造の二珪化チタンのみしか観察されな
いのに対し、４５０℃の基板温度でチタンをスパッタ堆
積したものは、既に、低抵抗相のＣ５４構造の二珪化チ
タンも観察されており、本発明した方法が、低抵抗化の
ための二珪化チタンの相転移を促進しているのは明白で
ある。
【００２４】尚、図４において、横軸が回折角（２θ）
であり、面指数（３１１）のＣ５４、面指数（１３１）
のＣ４９、面指数（００４）のＣ５４、面指数（２０
０）のＣ４９の箇所をそれぞれ点線で示す。また縦軸は
それぞれの半導体基板（４５０℃、３００℃、１００
℃）におけるＸ線強度（Ｘ−ＲＤ ＩＮＴＥＮＳＩＴ
Ｙ）であり、突出する箇所（○で示す）がその相の存在
を示す。
であり、面指数（３１１）のＣ５４、面指数（１３１）
のＣ４９、面指数（００４）のＣ５４、面指数（２０
０）のＣ４９の箇所をそれぞれ点線で示す。また縦軸は
それぞれの半導体基板（４５０℃、３００℃、１００
℃）におけるＸ線強度（Ｘ−ＲＤ ＩＮＴＥＮＳＩＴ
Ｙ）であり、突出する箇所（○で示す）がその相の存在
を示す。
【００２５】
【実施例】以下、図面を参照して本発明を詳細に説明す
る。
る。
【００２６】図１は、本発明の第１の実施例を製造工程
順に示した断面図である。
順に示した断面図である。
【００２７】まず、図１（Ａ）に示されるように、Ｐ型
単結晶シリコン基板１０１のＰチャネル型絶縁ゲート電
界効果トランジスタが形成される領域にＮウェル１０２
をイオン注入法により形成する。次いで、シリコン半導
体基板１０１の表面に、フィールド絶縁膜として厚さ３
６０ｎｍのフィールド酸化膜１０３を選択酸化法により
形成する。このフィールド酸化膜１０３に囲まれた活性
領域に、厚さ１０ｎｍのゲート絶縁膜としてゲート酸化
膜１０４を形成し、この後ゲート電極材料として厚さ１
５０ｎｍの多結晶シリコンを成長する。次いで、既知の
方法であるフォトリソグラフィー法とドライエッチ法に
より、多結晶シリコンをパターンニングしてゲート電極
１０５を形成する。次に、フォトリソグラフィー法とイ
オン注入法により、低濃度のＮ型不純物拡散層１１７と
低濃度のＰ型不純物拡散層１１８を形成する。更に、全
面に厚さ７０ｎｍのシリコン酸化膜を成長し、エッチバ
ック法により、ゲート電極１０５の側面にサイドウォー
ル１０６を形成する。
単結晶シリコン基板１０１のＰチャネル型絶縁ゲート電
界効果トランジスタが形成される領域にＮウェル１０２
をイオン注入法により形成する。次いで、シリコン半導
体基板１０１の表面に、フィールド絶縁膜として厚さ３
６０ｎｍのフィールド酸化膜１０３を選択酸化法により
形成する。このフィールド酸化膜１０３に囲まれた活性
領域に、厚さ１０ｎｍのゲート絶縁膜としてゲート酸化
膜１０４を形成し、この後ゲート電極材料として厚さ１
５０ｎｍの多結晶シリコンを成長する。次いで、既知の
方法であるフォトリソグラフィー法とドライエッチ法に
より、多結晶シリコンをパターンニングしてゲート電極
１０５を形成する。次に、フォトリソグラフィー法とイ
オン注入法により、低濃度のＮ型不純物拡散層１１７と
低濃度のＰ型不純物拡散層１１８を形成する。更に、全
面に厚さ７０ｎｍのシリコン酸化膜を成長し、エッチバ
ック法により、ゲート電極１０５の側面にサイドウォー
ル１０６を形成する。
【００２８】次に、図１（Ｂ）に示されるように、フォ
トリソグラフィー法とイオン注入法により、Ｎ型不純物
拡散層１０７、Ｐ型不純物拡散層１０８、Ｎ型多結晶シ
リコンゲート１０９及びＰ型多結晶シリコンゲート１１
０を形成する。イオン注入後に、窒素雰囲気中、９００
℃、２０分の熱処理により、シリコン結晶の回復と不純
物の活性化を行う。かくしてＬＤＤ構造としてＮ型ソー
ス・ドレイン領域１０７とＰ型ソース・ドレイン領域１
０８が形成される。この後、本発明に従って、ヒ素イオ
ンを３．０×１０14ｃｍ-2の注入量および３０ｋｅＶの
加速電圧でイオン注入法を行い、各ソース・ドレイン領
域１０７、１０８および各ゲート１０９、１１０に、深
さ３０ｎｍの非晶質シリコン層１１１を形成する。ここ
で、イオン注入にはヒ素を用いたが、ＢＦ2 を用いるこ
ともでき、これらのような重い元素を用いる方が好まし
い。また、このヒ素のイオン注入をＰ型もＮ型も同時に
行っているが、このＰ型不純物拡散層１０８やＰ型ポリ
シリコンゲート１１０がＮ型に反転することはない。そ
れはこのイオン注入量が、このＰ型不純物拡散層１０８
やＰ型ポリシリコンゲート１１０の濃度に比べ一桁少な
いからである。
トリソグラフィー法とイオン注入法により、Ｎ型不純物
拡散層１０７、Ｐ型不純物拡散層１０８、Ｎ型多結晶シ
リコンゲート１０９及びＰ型多結晶シリコンゲート１１
０を形成する。イオン注入後に、窒素雰囲気中、９００
℃、２０分の熱処理により、シリコン結晶の回復と不純
物の活性化を行う。かくしてＬＤＤ構造としてＮ型ソー
ス・ドレイン領域１０７とＰ型ソース・ドレイン領域１
０８が形成される。この後、本発明に従って、ヒ素イオ
ンを３．０×１０14ｃｍ-2の注入量および３０ｋｅＶの
加速電圧でイオン注入法を行い、各ソース・ドレイン領
域１０７、１０８および各ゲート１０９、１１０に、深
さ３０ｎｍの非晶質シリコン層１１１を形成する。ここ
で、イオン注入にはヒ素を用いたが、ＢＦ2 を用いるこ
ともでき、これらのような重い元素を用いる方が好まし
い。また、このヒ素のイオン注入をＰ型もＮ型も同時に
行っているが、このＰ型不純物拡散層１０８やＰ型ポリ
シリコンゲート１１０がＮ型に反転することはない。そ
れはこのイオン注入量が、このＰ型不純物拡散層１０８
やＰ型ポリシリコンゲート１１０の濃度に比べ一桁少な
いからである。
【００２９】次いで、ゲート電極である多結晶シリコン
の表面と半導体基板表面の自然酸化膜を希弗酸により除
去し、厚さ３０ｎｍのチタン１１２を４５０℃に加熱し
た半導体基板上にスパッタ堆積する。このとき、薄いチ
タン膜厚の制御とチタンとシリコンの非晶質の混合層１
１３の厚さを増加するため、チタンの堆積速度は、２ｎ
ｍ／秒以下で行う。このとき、チタンとシリコンの非晶
質の混合層１１３は、６ｎｍの厚さ（深さ）に形成され
る。
の表面と半導体基板表面の自然酸化膜を希弗酸により除
去し、厚さ３０ｎｍのチタン１１２を４５０℃に加熱し
た半導体基板上にスパッタ堆積する。このとき、薄いチ
タン膜厚の制御とチタンとシリコンの非晶質の混合層１
１３の厚さを増加するため、チタンの堆積速度は、２ｎ
ｍ／秒以下で行う。このとき、チタンとシリコンの非晶
質の混合層１１３は、６ｎｍの厚さ（深さ）に形成され
る。
【００３０】次に、図１（Ｃ）に示されるように、窒素
雰囲気中で６５０℃、３０秒の急速熱処理（ＲＴＡ）す
ることにより、シリコンと接触するチタンのみをシリサ
イド化し、二珪化チタン１１４を形成する。またこの
際、フィールド酸化膜及びサイドウォールと接触するチ
タンと半導体基板上のチタンの一部は窒化されて窒化チ
タン１１５となる。
雰囲気中で６５０℃、３０秒の急速熱処理（ＲＴＡ）す
ることにより、シリコンと接触するチタンのみをシリサ
イド化し、二珪化チタン１１４を形成する。またこの
際、フィールド酸化膜及びサイドウォールと接触するチ
タンと半導体基板上のチタンの一部は窒化されて窒化チ
タン１１５となる。
【００３１】次に図１（Ｄ）に示されるように、アンモ
ニア水及び過酸化水素水の混合液により、選択的にウェ
ットエッチングし、窒化チタン１１５のみを除去する。
次いで、窒素雰囲気中で、８５０℃、１０秒のＲＴＡを
行い、前記二珪化チタン１１４よりも電気抵抗率の低い
二珪化チタン１１６を形成する。
ニア水及び過酸化水素水の混合液により、選択的にウェ
ットエッチングし、窒化チタン１１５のみを除去する。
次いで、窒素雰囲気中で、８５０℃、１０秒のＲＴＡを
行い、前記二珪化チタン１１４よりも電気抵抗率の低い
二珪化チタン１１６を形成する。
【００３２】以上のように形成された、二珪化チタンに
より、線幅０．４μｍのＮ型不純物拡散層とＰ型不純物
拡散層上、及び線幅０．２μｍのＮ型多結晶シリコンゲ
ートとＰ型多結晶シリコンゲート上で、それぞれ、６．
２Ω／□、５Ω／□、５．２Ω／□、４．１Ω／□と、
基板加熱しない場合に比べ低抵抗化でき、かつ、Ｎ型と
Ｐ型の抵抗値の差を小さくできる。
より、線幅０．４μｍのＮ型不純物拡散層とＰ型不純物
拡散層上、及び線幅０．２μｍのＮ型多結晶シリコンゲ
ートとＰ型多結晶シリコンゲート上で、それぞれ、６．
２Ω／□、５Ω／□、５．２Ω／□、４．１Ω／□と、
基板加熱しない場合に比べ低抵抗化でき、かつ、Ｎ型と
Ｐ型の抵抗値の差を小さくできる。
【００３３】図５に本発明の第１の実施例による効果を
従来技術と比較して示す。
従来技術と比較して示す。
【００３４】図５はゲート幅（線幅）が０．２μｍのポ
リシリコンゲート電極について、チタンの堆積時の基板
温度に対するチタンシリサイド形成後のそれぞれのゲー
ト電極におけるシート抵抗（層抵抗）を示し、●は非晶
質化が有る本発明の方法によるＮ型ポリシリコンゲート
電極（Ｎ型ゲート）におけるシート抵抗、○は非晶質化
が有る本発明の方法によるＰ型ポリシリコンゲート電極
（Ｐ型ゲート）におけるシート抵抗、■は非晶質化が無
い従来技術の方法によるＮ型ゲートにおけるシート抵
抗、□は非晶質化が無い従来技術の方法によるＰ型ゲー
トにおけるシート抵抗である。
リシリコンゲート電極について、チタンの堆積時の基板
温度に対するチタンシリサイド形成後のそれぞれのゲー
ト電極におけるシート抵抗（層抵抗）を示し、●は非晶
質化が有る本発明の方法によるＮ型ポリシリコンゲート
電極（Ｎ型ゲート）におけるシート抵抗、○は非晶質化
が有る本発明の方法によるＰ型ポリシリコンゲート電極
（Ｐ型ゲート）におけるシート抵抗、■は非晶質化が無
い従来技術の方法によるＮ型ゲートにおけるシート抵
抗、□は非晶質化が無い従来技術の方法によるＰ型ゲー
トにおけるシート抵抗である。
【００３５】図５（Ｂ）は拡散層の幅（線幅）が０．４
μｍの単結晶拡散層について、チタンの堆積時の基板温
度に対するチタンシリサイド形成後のそれぞれの拡散層
におけるシート抵抗（層抵抗）を示し、●は非晶質化が
有る本発明の方法によるＮ型拡散層（Ｎ型拡散層）にお
けるシート抵抗、○は非晶質化が有る本発明の方法によ
るＰ型拡散層（Ｐ型拡散層）におけるシート抵抗、■は
非晶質化が無い従来技術の方法によるＮ型拡散層におけ
るシート抵抗、□は非晶質化が無い従来技術の方法によ
るＰ型拡散層におけるシート抵抗である。
μｍの単結晶拡散層について、チタンの堆積時の基板温
度に対するチタンシリサイド形成後のそれぞれの拡散層
におけるシート抵抗（層抵抗）を示し、●は非晶質化が
有る本発明の方法によるＮ型拡散層（Ｎ型拡散層）にお
けるシート抵抗、○は非晶質化が有る本発明の方法によ
るＰ型拡散層（Ｐ型拡散層）におけるシート抵抗、■は
非晶質化が無い従来技術の方法によるＮ型拡散層におけ
るシート抵抗、□は非晶質化が無い従来技術の方法によ
るＰ型拡散層におけるシート抵抗である。
【００３６】これらの図における非晶質化有り（本発
明）のデータから解るようにシート抵抗の低下が３００
℃の基板温度で顕著に現れている。低下したシート抵抗
のさらなる低下は基板温度を３５０℃以上に上げてもそ
れ程生じていない。一方、チタン堆積時の基板温度の上
限は原理的にはチタンシリサイドが形成される温度を超
えない範囲であるが、チタンシリサイドの形成温度はデ
バイスの製造条件等に強く依存する面もある。したがっ
て、基板を３００〜５００℃の温度で加熱しながらチタ
ンを堆積するのが好ましい。
明）のデータから解るようにシート抵抗の低下が３００
℃の基板温度で顕著に現れている。低下したシート抵抗
のさらなる低下は基板温度を３５０℃以上に上げてもそ
れ程生じていない。一方、チタン堆積時の基板温度の上
限は原理的にはチタンシリサイドが形成される温度を超
えない範囲であるが、チタンシリサイドの形成温度はデ
バイスの製造条件等に強く依存する面もある。したがっ
て、基板を３００〜５００℃の温度で加熱しながらチタ
ンを堆積するのが好ましい。
【００３７】一方これらの図における従来技術のデータ
から解るように、非晶質化無しの場合は、チタン堆積時
の基板温度を３００℃以上に上げてもシート抵抗の低下
はみられない。
から解るように、非晶質化無しの場合は、チタン堆積時
の基板温度を３００℃以上に上げてもシート抵抗の低下
はみられない。
【００３８】これより、不純物が拡散されたシリコン領
域の表面に非晶質層を形成することとチタンの堆積時の
基板温度を上げておくことの両方により、シート抵抗の
低いチタンシリサイド層が形成できていることは明白で
ある。
域の表面に非晶質層を形成することとチタンの堆積時の
基板温度を上げておくことの両方により、シート抵抗の
低いチタンシリサイド層が形成できていることは明白で
ある。
【００３９】かくして、各シリコン層表面にはチタンと
非晶質シリコンとの混合層が形成され、低抵抗率のチタ
ンシリサイド層が得られ、このとき、この混合層の厚さ
を５ｎｍ以上とすることが、低抵抗化に十分効果がある
ことも確認された。
非晶質シリコンとの混合層が形成され、低抵抗率のチタ
ンシリサイド層が得られ、このとき、この混合層の厚さ
を５ｎｍ以上とすることが、低抵抗化に十分効果がある
ことも確認された。
【００４０】上述の実施例における厚さ３０ｎｍのチタ
ン１１２に変わって、厚さ２５ｎｍのチタンと厚さ３０
ｎｍの窒化チタンの２層構造としてもよい。この場合で
も、二珪化チタン膜により、Ｎ型不純物拡散層、Ｐ型不
純物拡散層、Ｎ型多結晶シリコンゲート、Ｐ型多結晶シ
リコンゲート上のシート抵抗として、それぞれ、４．７
Ω／□、４．３Ω／□、４．７Ω／□、４Ω／□が得ら
れ、同等の抵抗値が得られた。ここで、窒化チタンは、
チタンがシリサイド以外のものに変わることを防止する
ものであるから、チタンとの反応性の低い材料層なら
ば、窒化チタンの代わりに使用することができることは
言うまでもない。但し、プロセスの工数を増やさないた
めには、窒化チタンのように未反応チタンと一緒にエッ
チングできる材料層を選択する方が望ましい。
ン１１２に変わって、厚さ２５ｎｍのチタンと厚さ３０
ｎｍの窒化チタンの２層構造としてもよい。この場合で
も、二珪化チタン膜により、Ｎ型不純物拡散層、Ｐ型不
純物拡散層、Ｎ型多結晶シリコンゲート、Ｐ型多結晶シ
リコンゲート上のシート抵抗として、それぞれ、４．７
Ω／□、４．３Ω／□、４．７Ω／□、４Ω／□が得ら
れ、同等の抵抗値が得られた。ここで、窒化チタンは、
チタンがシリサイド以外のものに変わることを防止する
ものであるから、チタンとの反応性の低い材料層なら
ば、窒化チタンの代わりに使用することができることは
言うまでもない。但し、プロセスの工数を増やさないた
めには、窒化チタンのように未反応チタンと一緒にエッ
チングできる材料層を選択する方が望ましい。
【００４１】チタンの堆積方法としては、堆積粒子のエ
ネルギーが、１ｅＶから１０ｅＶと大きい堆積装置が好
ましく、直流放電型のマグネトロンスパッタ装置、高周
波放電型のマグネトロンスパッタ装置、ＥＣＲスパッタ
装置がよい。また、チタンの他に、ジルコニウム、ハフ
ニウム、タングステン、モリブデン、クロムのような高
融点金属についても同様の効果がある。さらに、ＭＯＳ
トランジスタ以外の他のデバイスのシリサイド化にも適
用できる。
ネルギーが、１ｅＶから１０ｅＶと大きい堆積装置が好
ましく、直流放電型のマグネトロンスパッタ装置、高周
波放電型のマグネトロンスパッタ装置、ＥＣＲスパッタ
装置がよい。また、チタンの他に、ジルコニウム、ハフ
ニウム、タングステン、モリブデン、クロムのような高
融点金属についても同様の効果がある。さらに、ＭＯＳ
トランジスタ以外の他のデバイスのシリサイド化にも適
用できる。
【００４２】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例を製造工程順に示
した断面図である。
する。図２は、本発明の第２の実施例を製造工程順に示
した断面図である。
【００４３】まず、図２（Ａ）に示されるように、Ｐ型
単結晶シリコン基板２０１のＰチャネル型絶縁ゲート電
界効果トランジスタが形成される領域に、Ｎウェル２０
２をイオン注入法により形成する。次いで、シリコン半
導体基板２０１の表面部分に、フィールド絶縁膜として
厚さ３６０ｎｍのフィールド酸化膜２０３を選択酸化法
により形成する。このフィールド酸化膜２０３に囲まれ
た活性領域に、厚さ１０ｎｍのゲート酸化膜２０４を形
成し、この後、ゲート電極材料として厚さ１５０ｎｍの
多結晶シリコン層２０５を成長する。
単結晶シリコン基板２０１のＰチャネル型絶縁ゲート電
界効果トランジスタが形成される領域に、Ｎウェル２０
２をイオン注入法により形成する。次いで、シリコン半
導体基板２０１の表面部分に、フィールド絶縁膜として
厚さ３６０ｎｍのフィールド酸化膜２０３を選択酸化法
により形成する。このフィールド酸化膜２０３に囲まれ
た活性領域に、厚さ１０ｎｍのゲート酸化膜２０４を形
成し、この後、ゲート電極材料として厚さ１５０ｎｍの
多結晶シリコン層２０５を成長する。
【００４４】次いで、既知の方法であるフォトリソグラ
フィー法とドライエッチ法により、多結晶シリコン層２
０５をパターンニングしてゲート電極２０５を形成す
る。次に、フォトリソグラフィー法とイオン注入法によ
り、低濃度のＮ型不純物拡散層２１７と低濃度のＰ型不
純物拡散層２１８を形成する。更に、全面に厚さ７０ｎ
ｍのシリコン酸化膜を成長し、エッチバック法により、
ゲート電極２０５の側面にサイドウォール２０６を形成
する。
フィー法とドライエッチ法により、多結晶シリコン層２
０５をパターンニングしてゲート電極２０５を形成す
る。次に、フォトリソグラフィー法とイオン注入法によ
り、低濃度のＮ型不純物拡散層２１７と低濃度のＰ型不
純物拡散層２１８を形成する。更に、全面に厚さ７０ｎ
ｍのシリコン酸化膜を成長し、エッチバック法により、
ゲート電極２０５の側面にサイドウォール２０６を形成
する。
【００４５】次に、図２（Ｂ）に示されるように、フォ
トリソグラフィー法とイオン注入法により、Ｎ型不純物
拡散層２０７、Ｐ型不純物拡散層２０８、ゲート電極２
０５からＮ型多結晶シリコンゲート２０９及びＰ型多結
晶シリコンゲート２１０を形成する。イオン注入後は、
窒素雰囲気中、９００℃、２０分の熱処理により、シリ
コン結晶の回復と不純物の活性化を行う。かくしてＬＤ
Ｄ構造としてＮ型ソース・ドレイン領域２０７とＰ型ソ
ース・ドレイン領域２０８が形成される。この後、本発
明に従って、ヒ素イオンを３．０×１０14ｃｍ-2の注入
量及び３０ｋｅＶの加速電圧でイオン注入法を行い、各
ソース・ドレイン領域２０７、２０８及び各ゲート２０
９、２１０に、深さ３０ｎｍの非晶質シリコン層２１
１，２１２を形成する。ここで、イオン注入には、ヒ素
を用いたがＢＦ2 を用いることもでき、これらのような
重い元素を用いる方が好ましい。
トリソグラフィー法とイオン注入法により、Ｎ型不純物
拡散層２０７、Ｐ型不純物拡散層２０８、ゲート電極２
０５からＮ型多結晶シリコンゲート２０９及びＰ型多結
晶シリコンゲート２１０を形成する。イオン注入後は、
窒素雰囲気中、９００℃、２０分の熱処理により、シリ
コン結晶の回復と不純物の活性化を行う。かくしてＬＤ
Ｄ構造としてＮ型ソース・ドレイン領域２０７とＰ型ソ
ース・ドレイン領域２０８が形成される。この後、本発
明に従って、ヒ素イオンを３．０×１０14ｃｍ-2の注入
量及び３０ｋｅＶの加速電圧でイオン注入法を行い、各
ソース・ドレイン領域２０７、２０８及び各ゲート２０
９、２１０に、深さ３０ｎｍの非晶質シリコン層２１
１，２１２を形成する。ここで、イオン注入には、ヒ素
を用いたがＢＦ2 を用いることもでき、これらのような
重い元素を用いる方が好ましい。
【００４６】次いで、ゲート電極である多結晶シリコン
の表面と半導体基板表面の自然酸化膜を希弗酸により除
去し、半導体基板を真空中で、４５０℃、１０分の熱処
理により、Ｎ型不純物拡散層２０７とＮ型多結晶シリコ
ンゲート２０９表面のパイルアップしたヒ素あるいはリ
ンを昇華させ、Ｎ型不純物拡散層２０７とＮ型ポリシリ
コンゲート２０９表面に低濃度のＮ型非晶質シリコン層
２１１とＰ型非晶質シリコン層２１２を形成する。ここ
で、真空中熱処理は、ヒ素あるいはリンが昇華できか
つ、イオン注入法により形成した非晶質シリコン層２１
１、２１２が結晶化しない条件で行うことが重要であ
る。
の表面と半導体基板表面の自然酸化膜を希弗酸により除
去し、半導体基板を真空中で、４５０℃、１０分の熱処
理により、Ｎ型不純物拡散層２０７とＮ型多結晶シリコ
ンゲート２０９表面のパイルアップしたヒ素あるいはリ
ンを昇華させ、Ｎ型不純物拡散層２０７とＮ型ポリシリ
コンゲート２０９表面に低濃度のＮ型非晶質シリコン層
２１１とＰ型非晶質シリコン層２１２を形成する。ここ
で、真空中熱処理は、ヒ素あるいはリンが昇華できか
つ、イオン注入法により形成した非晶質シリコン層２１
１、２１２が結晶化しない条件で行うことが重要であ
る。
【００４７】次いで、図２（Ｃ）に示されるように、同
一の真空チャンバー内でこの真空を破ることなく、厚さ
３０ｎｍのチタン２１３を半導体基板上にスパッタ堆積
する。このとき、半導体基板を４５０℃程度に加熱しな
がらチタン２１３をスパッタ堆積し、チタンとシリコン
の非晶質の混合層２１９を６ｎｍの膜厚に形成する。
一の真空チャンバー内でこの真空を破ることなく、厚さ
３０ｎｍのチタン２１３を半導体基板上にスパッタ堆積
する。このとき、半導体基板を４５０℃程度に加熱しな
がらチタン２１３をスパッタ堆積し、チタンとシリコン
の非晶質の混合層２１９を６ｎｍの膜厚に形成する。
【００４８】次に図２（Ｄ）に示されるように、窒素雰
囲気中で６５０℃、３０秒の急速熱処理（ＲＴＡ）する
ことにより、シリコンと接触するチタンのみをシリサイ
ド化し、二珪化チタン２１４を形成する。またこの際、
フィールド酸化膜及びサイドウォールと接触するチタン
と半導体基板上のチタンの一部は窒化されて窒化チタン
２１５となる。
囲気中で６５０℃、３０秒の急速熱処理（ＲＴＡ）する
ことにより、シリコンと接触するチタンのみをシリサイ
ド化し、二珪化チタン２１４を形成する。またこの際、
フィールド酸化膜及びサイドウォールと接触するチタン
と半導体基板上のチタンの一部は窒化されて窒化チタン
２１５となる。
【００４９】次に図２（Ｅ）に示されるように、アンモ
ニア水及び過酸化水素水の混合液により、選択的にウェ
ットエッチングし、窒化チタンのみを除去する。次い
で、窒素雰囲気中で、８５０℃、１０秒のＲＴＡを行
い、前記二珪化チタン２１４よりも電気抵抗率の低い二
珪化チタン２１６を形成する。
ニア水及び過酸化水素水の混合液により、選択的にウェ
ットエッチングし、窒化チタンのみを除去する。次い
で、窒素雰囲気中で、８５０℃、１０秒のＲＴＡを行
い、前記二珪化チタン２１４よりも電気抵抗率の低い二
珪化チタン２１６を形成する。
【００５０】以上のように形成された二珪化チタンによ
り、Ｎ型不純物拡散層とＰ型不純物拡散層上、及びＮ型
多結晶シリコンゲートとＰ型多結晶シリコンゲート上
で、それぞれ、５．８Ω／□、５Ω／□、４．７Ω／
□、４．１Ω／□と、真空中熱処理をしない場合の６．
２Ω／□、５Ω／□、５．２Ω／□、４．１Ω／□に比
べ、特にＮ型上で低抵抗化でき、Ｎ型とＰ型の抵抗値の
差を小さくできる。
り、Ｎ型不純物拡散層とＰ型不純物拡散層上、及びＮ型
多結晶シリコンゲートとＰ型多結晶シリコンゲート上
で、それぞれ、５．８Ω／□、５Ω／□、４．７Ω／
□、４．１Ω／□と、真空中熱処理をしない場合の６．
２Ω／□、５Ω／□、５．２Ω／□、４．１Ω／□に比
べ、特にＮ型上で低抵抗化でき、Ｎ型とＰ型の抵抗値の
差を小さくできる。
【００５１】イオン注入法で形成した非晶質シリコン層
２１１は、Ｎ型不純物拡散層２０７とＮ型多結晶シリコ
ンゲート２０９表面にパイルアップしたヒ素あるいはリ
ンを昇華させ易くすることと、二珪化チタン２１４を形
成し易くするという２つの効果がある。また、この非晶
質シリコン層２１１は、アルゴンイオン等で、逆スパッ
タにより形成してもよい。更に、半導体基板を４５０℃
に加熱しながら、アルゴンイオン等で逆スパッタを行え
ば、非晶質シリコン層の形成とヒ素あるいはリンの昇華
を同時に行うことができる。
２１１は、Ｎ型不純物拡散層２０７とＮ型多結晶シリコ
ンゲート２０９表面にパイルアップしたヒ素あるいはリ
ンを昇華させ易くすることと、二珪化チタン２１４を形
成し易くするという２つの効果がある。また、この非晶
質シリコン層２１１は、アルゴンイオン等で、逆スパッ
タにより形成してもよい。更に、半導体基板を４５０℃
に加熱しながら、アルゴンイオン等で逆スパッタを行え
ば、非晶質シリコン層の形成とヒ素あるいはリンの昇華
を同時に行うことができる。
【００５２】次に、本発明の第３の実施例について説明
する。図３は本発明の第３の実施例の製造工程順に示し
た断面図である。
する。図３は本発明の第３の実施例の製造工程順に示し
た断面図である。
【００５３】まず図３（Ａ）に示されるように、Ｐ型単
結晶シリコン基板３０１のＰチャネル絶縁ゲート電界効
果トランジスタが形成される領域に、Ｎウェル３０２を
イオン注入法により形成する。次いで、シリコン半導体
基板３０１の表面部分に、フィールド絶縁膜として厚さ
３６０ｎｍのフィールド酸化膜３０３を選択酸化法によ
り形成する。このフィールド酸化膜３０３に囲まれた活
性領域に、厚さ１０ｎｍのゲート酸化膜３０４を形成
し、この後、ゲート電極材料として厚さ１５０ｎｍの多
結晶シリコン層３０５を成長する。
結晶シリコン基板３０１のＰチャネル絶縁ゲート電界効
果トランジスタが形成される領域に、Ｎウェル３０２を
イオン注入法により形成する。次いで、シリコン半導体
基板３０１の表面部分に、フィールド絶縁膜として厚さ
３６０ｎｍのフィールド酸化膜３０３を選択酸化法によ
り形成する。このフィールド酸化膜３０３に囲まれた活
性領域に、厚さ１０ｎｍのゲート酸化膜３０４を形成
し、この後、ゲート電極材料として厚さ１５０ｎｍの多
結晶シリコン層３０５を成長する。
【００５４】次いで、既知の方法であるフォトリソグラ
フィー法とドライエッチ法により、多結晶シリコン層３
０５をパターンニングしてゲート電極３０５を形成す
る。次に、フォトリソグラフィー法とイオン注入法によ
り、低濃度のＮ型不純物拡散層３１６と低濃度のＰ型不
純物拡散層３１７を形成する。更に、全面に厚さ７０ｎ
ｍのシリコン酸化膜を成長し、エッチバック法により、
ゲート電極３０５の側面にサイドウォール３０６を形成
する。
フィー法とドライエッチ法により、多結晶シリコン層３
０５をパターンニングしてゲート電極３０５を形成す
る。次に、フォトリソグラフィー法とイオン注入法によ
り、低濃度のＮ型不純物拡散層３１６と低濃度のＰ型不
純物拡散層３１７を形成する。更に、全面に厚さ７０ｎ
ｍのシリコン酸化膜を成長し、エッチバック法により、
ゲート電極３０５の側面にサイドウォール３０６を形成
する。
【００５５】次に、図３（Ｂ）に示されるように、フォ
トリソグラフィー法とイオン注入法により、Ｎ型不純物
拡散層３０７、Ｐ型不純物拡散層３０８、ゲート電極３
０５からＮ型多結晶シリコンゲート３０９及びＰ型多結
晶シリコンゲート３１０を形成する。イオン注入後は、
窒素雰囲気中、９００℃、２０分の熱処理により、シリ
コン結晶の回復と不純物の活性化を行う。かくしてＬＤ
Ｄ構造としてＮ型ソース・ドレイン領域３０７とＰ型ソ
ース・ドレイン領域３０８が形成される。この後、本発
明に従って、化学気相成長法により、Ｎ型及びＰ型不純
物拡散層３０７、３０８上、及びＮ型及びＰ型多結晶シ
リコンゲート３０９，３１０上に、選択的に厚さ３０ｎ
ｍの多結晶シリコン層を形成し、更に、ヒ素イオンを
３．０×１０14ｃｍ-2の注入量及び３０ｋｅＶの加速電
圧でイオン注入法を行い、各ソース・ドレイン領域３０
７、３０８上及び各ゲート３０９、３１０上に、選択的
に堆積した多結晶シリコン層を非晶質シリコン層３１１
にする。ここで、イオン注入にはヒ素を用いたが、ＢＦ
2 を用いることもでき、これらのような重い元素を用い
る方が好ましい。
トリソグラフィー法とイオン注入法により、Ｎ型不純物
拡散層３０７、Ｐ型不純物拡散層３０８、ゲート電極３
０５からＮ型多結晶シリコンゲート３０９及びＰ型多結
晶シリコンゲート３１０を形成する。イオン注入後は、
窒素雰囲気中、９００℃、２０分の熱処理により、シリ
コン結晶の回復と不純物の活性化を行う。かくしてＬＤ
Ｄ構造としてＮ型ソース・ドレイン領域３０７とＰ型ソ
ース・ドレイン領域３０８が形成される。この後、本発
明に従って、化学気相成長法により、Ｎ型及びＰ型不純
物拡散層３０７、３０８上、及びＮ型及びＰ型多結晶シ
リコンゲート３０９，３１０上に、選択的に厚さ３０ｎ
ｍの多結晶シリコン層を形成し、更に、ヒ素イオンを
３．０×１０14ｃｍ-2の注入量及び３０ｋｅＶの加速電
圧でイオン注入法を行い、各ソース・ドレイン領域３０
７、３０８上及び各ゲート３０９、３１０上に、選択的
に堆積した多結晶シリコン層を非晶質シリコン層３１１
にする。ここで、イオン注入にはヒ素を用いたが、ＢＦ
2 を用いることもでき、これらのような重い元素を用い
る方が好ましい。
【００５６】次いで、図３（Ｃ）に示されるように、ゲ
ート電極である多結晶シリコンの表面と半導体基板表面
の自然酸化膜を希弗酸により除去し、厚さ３０ｎｍのチ
タン３１２を半導体基板上にスパッタ堆積する。このと
き、半導体基板を４５０℃程度に加熱しながらチタン３
１２をスパッタ堆積し、チタンとシリコンの非晶質の混
合層３１８を６ｎｍ形成する。
ート電極である多結晶シリコンの表面と半導体基板表面
の自然酸化膜を希弗酸により除去し、厚さ３０ｎｍのチ
タン３１２を半導体基板上にスパッタ堆積する。このと
き、半導体基板を４５０℃程度に加熱しながらチタン３
１２をスパッタ堆積し、チタンとシリコンの非晶質の混
合層３１８を６ｎｍ形成する。
【００５７】次に、図３（Ｄ）に示されるように窒素雰
囲気中で６５０℃、３０秒の急速熱処理（ＲＴＡ）する
ことにより、シリコンと接触するチタンのみをシリサイ
ド化し、二珪化チタン３１３を形成する。またこの際、
フィールド酸化膜及びサイドウォールと接触するチタン
と半導体基板上のチタンの一部は窒化されて窒化チタン
３１４となる。
囲気中で６５０℃、３０秒の急速熱処理（ＲＴＡ）する
ことにより、シリコンと接触するチタンのみをシリサイ
ド化し、二珪化チタン３１３を形成する。またこの際、
フィールド酸化膜及びサイドウォールと接触するチタン
と半導体基板上のチタンの一部は窒化されて窒化チタン
３１４となる。
【００５８】次に、図３（Ｅ）に示されるようにアンモ
ニア水及び過酸化水素水の混合液により、選択的にウェ
ットエッチングし、窒化チタンのみを除去する。次い
で、窒素雰囲気中で、８５０℃、１０秒のＲＴＡを行
い、前記二珪化チタン３１３よりも電気抵抗率の低い二
珪化チタン３１５を形成する。
ニア水及び過酸化水素水の混合液により、選択的にウェ
ットエッチングし、窒化チタンのみを除去する。次い
で、窒素雰囲気中で、８５０℃、１０秒のＲＴＡを行
い、前記二珪化チタン３１３よりも電気抵抗率の低い二
珪化チタン３１５を形成する。
【００５９】以上のように形成された二珪化チタンによ
り、Ｎ型不純物拡散層とＰ型不純物拡散層上、及びＮ型
多結晶シリコンゲートとＰ型多結晶シリコンゲート上
で、低抵抗化でき、かつ、Ｎ型とＰ型の抵抗値の差を小
さくできる。
り、Ｎ型不純物拡散層とＰ型不純物拡散層上、及びＮ型
多結晶シリコンゲートとＰ型多結晶シリコンゲート上
で、低抵抗化でき、かつ、Ｎ型とＰ型の抵抗値の差を小
さくできる。
【００６０】化学気相成長法による多結晶シリコン層の
選択形成と、ヒ素のイオン注入による非晶質化は、化学
気相成長法により、直接、非晶質シリコンの選択形成を
行ってもよい。
選択形成と、ヒ素のイオン注入による非晶質化は、化学
気相成長法により、直接、非晶質シリコンの選択形成を
行ってもよい。
【００６１】また、前述のＮ型不純物拡散層３０７、Ｐ
型不純物拡散層３０８、Ｎ型多結晶シリコンゲート３０
９、及びＰ型多結晶シリコンゲート３１０を形成するた
めの、イオン注入は、化学気相成長法により多結晶シリ
コン層をシリコン上に選択的に形成した後に行ってもよ
い。
型不純物拡散層３０８、Ｎ型多結晶シリコンゲート３０
９、及びＰ型多結晶シリコンゲート３１０を形成するた
めの、イオン注入は、化学気相成長法により多結晶シリ
コン層をシリコン上に選択的に形成した後に行ってもよ
い。
【００６２】
【発明の効果】以上のように本発明によれば、シリサイ
ド化反応の阻害要因が除去でき、Ｎ型、Ｐ型半導体基板
上ともに、電気抵抗の低い二珪化チタン層が形成でき、
かつ、配線間のショート不良も防止できる。また、本発
明によれば、二珪化チタンの高抵抗相のＣ４９構造から
低抵抗相のＣ５４構造への相転移も促進でき、微細な配
線で問題であった相転移不良による、高抵抗化の問題も
解決できる。
ド化反応の阻害要因が除去でき、Ｎ型、Ｐ型半導体基板
上ともに、電気抵抗の低い二珪化チタン層が形成でき、
かつ、配線間のショート不良も防止できる。また、本発
明によれば、二珪化チタンの高抵抗相のＣ４９構造から
低抵抗相のＣ５４構造への相転移も促進でき、微細な配
線で問題であった相転移不良による、高抵抗化の問題も
解決できる。
【図１】本発明の第１の実施例の半導体装置の製造方法
を工程順に示した断面図である。
を工程順に示した断面図である。
【図２】本発明の第２の実施例の半導体装置の製造方法
を工程順に示した断面図である。
を工程順に示した断面図である。
【図３】本発明の第３の実施例の半導体装置の製造方法
を工程順に示した断面図である。
を工程順に示した断面図である。
【図４】チタン堆積時の基板温度に対する、ＲＴＡおよ
び窒化チタンの選択エッチングを行った後の二珪化チタ
ン膜のＸ線回折パターン（結晶構造）を示した図であ
る。
び窒化チタンの選択エッチングを行った後の二珪化チタ
ン膜のＸ線回折パターン（結晶構造）を示した図であ
る。
【図５】チタン堆積時の基板温度に対するシート抵抗の
関係を本発明と従来技術について示した図である。
関係を本発明と従来技術について示した図である。
【図６】従来技術の半導体装置の製造方法を工程順に示
した断面図である。
した断面図である。
【符号の説明】 １０１ Ｐ型シリコン基板 １０２ Ｎウェル １０３ フィールド酸化膜 １０４ ゲート酸化膜 １０５ 多結晶シリコン １０６ サイドウォール １０７ Ｎ型不純物拡散層 １０８ Ｐ型不純物拡散層 １０９ Ｎ型多結晶シリコンゲート １１０ Ｐ型多結晶シリコンゲート １１１ 非晶質シリコン層 １１２ チタン １１３ チタン・シリコン非晶質混合層 １１４ 二珪化チタン １１５ 窒化チタン １１６ 二珪化チタン １１７ 低濃度のＮ型不純物拡散層 １１８ 低濃度のＰ型不純物拡散層 ２０１ Ｐ型シリコン基板 ２０２ Ｎウェル ２０３ フィールド酸化膜 ２０４ ゲート酸化膜 ２０５ 多結晶シリコン ２０６ サイドウォール ２０７ Ｎ型不純物拡散層 ２０８ Ｐ型不純物拡散層 ２０９ Ｎ型多結晶シリコンゲート ２１０ Ｐ型多結晶シリコンゲート ２１１ 低濃度のＮ型非晶質シリコン層 ２１２ Ｐ型非晶質シリコン層 ２１３ チタン ２１４ 二珪化チタン ２１５ 窒化チタン ２１６ 二珪化チタン ２１７ 低濃度のＮ型不純物拡散層 ２１８ 低濃度のＰ型不純物拡散層 ２１９ チタン・シリコン非晶質混合層 ３０１ Ｐ型シリコン基板 ３０２ Ｎウェル ３０３ フィールド酸化膜 ３０４ ゲート酸化膜 ３０５ 多結晶シリコン ３０６ サイドウォール ３０７ Ｎ型不純物拡散層 ３０８ Ｐ型不純物拡散層 ３０９ Ｎ型多結晶シリコンゲート ３１０ Ｐ型多結晶シリコンゲート ３１１ 非晶質シリコン層 ３１２ チタン ３１３ 二珪化チタン ３１４ 窒化チタン ３１５ 二珪化チタン ３１６ 低濃度のＮ型不純物拡散層 ３１７ 低濃度のＰ型不純物拡散層 ３１８ チタン・シリコン非晶質混合層 ４０１ Ｐ型シリコン基板 ４０２ Ｎウェル ４０３ フィールド酸化膜 ４０４ ゲート酸化膜 ４０５ 多結晶シリコン ４０６ サイドウォール ４０７ Ｎ型不純物拡散層 ４０８ Ｐ型不純物拡散層 ４０９ チタン ４１０ 二珪化チタン ４１１ 窒化チタン ４１２ 二珪化チタン ４１３ 低濃度のＮ型不純物拡散層 ４１４ 低濃度のＰ型不純物拡散層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−36632（ＪＰ，Ａ) 特開 平６−132243（ＪＰ，Ａ) 特開 平６−53168（ＪＰ，Ａ) 特開 平６−84824（ＪＰ，Ａ) 特開 平５−291180（ＪＰ，Ａ) 特開 平５−129225（ＪＰ，Ａ) 特開 昭62−33466（ＪＰ，Ａ) 特開 平３−46237（ＪＰ，Ａ) 特開 平５−47698（ＪＰ，Ａ)
Claims (18)
- 【請求項１】 不純物が拡散されたシリコン領域上に非
晶質シリコン層を形成し、その後、高融点金属シリサイ
ドが形成される温度をこえない温度で前記シリコン領域
を含む半導体基板を加熱しながら高融点金属を前記非晶
質シリコン層上に直接堆積させて高融点金属層を形成
し、これによって前記高融点金属層と前記シリコン領域
との界面に高融点金属とシリコンとの非晶質の混合層を
形成し、その後、熱処理を行って高融点金属シリサイド
層を形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記不純物が拡散されたシリコン領域に
不純物をイオン注入して前記非晶質シリコン層を形成す
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 前記不純物が拡散されたシリコン領域に
不活性ガスイオンで逆スパッタして前記非晶質シリコン
層を形成することを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項４】 前記不純物が拡散されたシリコン領域に
選択的にシリコン層を堆積し、不純物をイオン注入して
前記選択的に堆積したシリコン層を非晶質化させて前記
非晶質シリコン層を形成することを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項５】 前記不純物が拡散されたシリコン領域
に、選択的に非晶質のシリコン層を堆積させて前記非晶
質シリコン層を形成することを特徴とする請求項１に記
載の半導体装置の製造方法。 - 【請求項６】 前記高融点金属がチタンであり、堆積時
の前記半導体基板の温度を３００℃から５００℃に加熱
することを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項７】 前記高融点金属と非晶質シリコンの混合
層を５ｎｍ以上の厚さに形成することを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項８】 非晶質化のための前記不純物としてヒ素
又はＢＦ2 の元素を用いることを特徴とする請求項２又
は４に記載の半導体装置の製造方法。 - 【請求項９】 前記不純物が拡散されたシリコン領域上
に、非晶質シリコン層を形成し、前記シリコン領域を含
む半導体基板を真空中で加熱し、非晶質シリコン層内の
高濃度不純物を昇華させることを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項１０】 前記半導体基板を真空中で加熱する工
程と前記高融点金属膜を堆積する工程とを、同一真空チ
ャンバー内で大気にさらすことなく連続的に行うことを
特徴とする請求項９に記載の半導体装置の製造方法。 - 【請求項１１】 前記昇華させる高濃度の不純物が、リ
ン又はヒ素であることを特徴とする請求項９又は１０に
記載の半導体装置の製造方法。 - 【請求項１２】 シリコン基板にＮ型不純物領域および
Ｐ型不純物領域を選択的に形成する工程と、前記Ｎ型不
純物領域およびＰ型不純物領域に不純物を同時にイオン
注入してこれら領域の表面部分に非晶質層を形成する工
程と、高融点金属シリサイドが形成される温度を超えな
い温度で前記シリコン基板を加熱しながら高融点金属を
前記非晶質層上に直接堆積させて前記Ｎ型不純物領域お
よびＰ型不純物領域の前記非晶質シリコン層にそれぞれ
前記高融点金属を混合させる工程と、熱処理を行って前
記非晶質シリコン層における前記高融点金属とシリコン
を反応させて高融点金属シリサイド層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項１３】 前記高融点金属がチタンであり、堆積
時の前記半導体基板の温度を３００℃から５００℃に加
熱することを特徴とする請求項１２に記載の半導体装置
の製造方法。 - 【請求項１４】 前記高融点金属と非晶質シリコンの混
合層を５ｎｍ以上の厚さに形成することを特徴とする請
求項１２に記載の半導体装置の製造方法。 - 【請求項１５】 非晶質化のための前記不純物としてヒ
素又はＢＦ2 の元素を用いることを特徴とする請求項１
２に記載の半導体装置の製造方法。 - 【請求項１６】 前記不純物が拡散されたシリコン領域
上に非晶質シリコン層を形成し、前記シリコン領域を含
む半導体基板を真空中で加熱し、非晶質シリコン層内の
高濃度不純物を昇華させることを特徴とする請求項１２
に記載の半導体装置の製造方法。 - 【請求項１７】 前記半導体基板を真空中で加熱する工
程と前記高融点金属膜を堆積する工程とを、同一チャン
バー内で大気にさらすことなく連続的に行うことを特徴
とする請求項１６に記載の半導体装置の製造方法。 - 【請求項１８】 前記昇華させる高濃度の不純物が、リ
ン又はヒ素であることを特徴とする請求項１６又は１７
に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133707A JP2720827B2 (ja) | 1994-07-05 | 1995-05-31 | 半導体装置の製造方法 |
| US08/754,519 US6033978A (en) | 1994-07-05 | 1996-11-21 | Process of selectively producing refractory metal silicide uniform in thickness regardless of conductivity type of silicon thereunder |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-153200 | 1994-07-05 | ||
| JP15320094 | 1994-07-05 | ||
| JP7133707A JP2720827B2 (ja) | 1994-07-05 | 1995-05-31 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0878361A JPH0878361A (ja) | 1996-03-22 |
| JP2720827B2 true JP2720827B2 (ja) | 1998-03-04 |
Family
ID=26467985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7133707A Expired - Fee Related JP2720827B2 (ja) | 1994-07-05 | 1995-05-31 | 半導体装置の製造方法 |
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| KR100260360B1 (ko) * | 1997-06-25 | 2000-08-01 | 김영환 | 반도체 소자의 제조방법 |
| US6180469B1 (en) * | 1998-11-06 | 2001-01-30 | Advanced Micro Devices, Inc. | Low resistance salicide technology with reduced silicon consumption |
| US6287966B1 (en) * | 1999-05-03 | 2001-09-11 | Taiwan Semiconductor Manufacturing Company | Low sheet resistance of titanium salicide process |
| JP2000332241A (ja) * | 1999-05-20 | 2000-11-30 | Nec Corp | 半導体装置の製造方法 |
| US6316344B1 (en) * | 1999-07-07 | 2001-11-13 | United Microelectronics Corp. | Method for forming gate |
| US6765269B2 (en) | 2001-01-26 | 2004-07-20 | Integrated Device Technology, Inc. | Conformal surface silicide strap on spacer and method of making same |
| US6602786B2 (en) * | 2001-03-16 | 2003-08-05 | International Rectifier Corporation | One-step process for forming titanium silicide layer on polysilicon |
| JP2003158091A (ja) * | 2001-11-20 | 2003-05-30 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR100479886B1 (ko) * | 2001-12-24 | 2005-03-30 | 동부아남반도체 주식회사 | 넌 살리사이드 트랜지스터 제조 방법 |
| KR100461791B1 (ko) * | 2002-04-29 | 2004-12-14 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
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|---|---|---|---|---|
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1995
- 1995-05-31 JP JP7133707A patent/JP2720827B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-21 US US08/754,519 patent/US6033978A/en not_active Expired - Lifetime
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|---|---|
| US6033978A (en) | 2000-03-07 |
| JPH0878361A (ja) | 1996-03-22 |
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