JP2505662B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JP2505662B2 JP2505662B2 JP3174186A JP17418691A JP2505662B2 JP 2505662 B2 JP2505662 B2 JP 2505662B2 JP 3174186 A JP3174186 A JP 3174186A JP 17418691 A JP17418691 A JP 17418691A JP 2505662 B2 JP2505662 B2 JP 2505662B2
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- thin film
- film transistor
- manufacturing
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010409 thin film Substances 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000000034 method Methods 0.000 title claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000002184 metal Substances 0.000 claims description 44
- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000007740 vapor deposition Methods 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 229910052804 chromium Inorganic materials 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000007789 gas Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】薄膜トランジスタは、低電圧、低消費電
力、軽量および高画質を実現することができるという長
所のために、活性マトリックス液晶表示装置の素子とし
てよく用いられている。
力、軽量および高画質を実現することができるという長
所のために、活性マトリックス液晶表示装置の素子とし
てよく用いられている。
【０００３】一般に、この薄膜トランジスタの製造方法
においては、図２に示すように、ガラス基板１上にＩＴ
Ｏ（Indium Tin Oxide）をコーティング（coating ）し
た後、所定のマスクを用いてゲート電極２を形成し、こ
のゲート電極２上に化学反応気相装置［Plasma Enhance
ment Chemical Vapor Deposition(PECVD) ］を用いてゲ
ート絶縁層３を３０００オングストロームの厚さに蒸着
し、前記ゲート絶縁層３をエッチングして再び化学反応
気相装置を用いて１５００オングストロームの厚さに非
晶質半導体層４とｎ+ オーミック層５を順次蒸着した
後、透明導電膜である画素電極８をゲート絶縁層３上に
蒸着する。次いで、スパッタ装置を用いて４０００オン
グストローム程度の厚さに蒸着してソース電極６とドレ
イン電極７を形成する。
においては、図２に示すように、ガラス基板１上にＩＴ
Ｏ（Indium Tin Oxide）をコーティング（coating ）し
た後、所定のマスクを用いてゲート電極２を形成し、こ
のゲート電極２上に化学反応気相装置［Plasma Enhance
ment Chemical Vapor Deposition(PECVD) ］を用いてゲ
ート絶縁層３を３０００オングストロームの厚さに蒸着
し、前記ゲート絶縁層３をエッチングして再び化学反応
気相装置を用いて１５００オングストロームの厚さに非
晶質半導体層４とｎ+ オーミック層５を順次蒸着した
後、透明導電膜である画素電極８をゲート絶縁層３上に
蒸着する。次いで、スパッタ装置を用いて４０００オン
グストローム程度の厚さに蒸着してソース電極６とドレ
イン電極７を形成する。
【０００４】
【発明が解決しようとする課題】しかしながら、前記の
ように形成された薄膜トランジスタでは非晶質半導体層
４とソース／ドレイン電極６、７とのオーミック接触の
ためのオーミック層の形成の際、チャンネルの上部に残
っているｎ+ オーミック層５の残滓をエッチングで除去
する際に困難さがあり、汚れによる薄膜トランジスタの
破損が生ずるという問題点があり、さらに、この薄膜ト
ランジスタのオフ電流の減少に限界があった。
ように形成された薄膜トランジスタでは非晶質半導体層
４とソース／ドレイン電極６、７とのオーミック接触の
ためのオーミック層の形成の際、チャンネルの上部に残
っているｎ+ オーミック層５の残滓をエッチングで除去
する際に困難さがあり、汚れによる薄膜トランジスタの
破損が生ずるという問題点があり、さらに、この薄膜ト
ランジスタのオフ電流の減少に限界があった。
【０００５】本発明は前記のような点に鑑みてなされた
ものであり、その目的は、薄膜トランジスタの製造の際
に別途にｎ+ オーミック層を形成する必要がない方法を
提供するものである。
ものであり、その目的は、薄膜トランジスタの製造の際
に別途にｎ+ オーミック層を形成する必要がない方法を
提供するものである。
【０００６】
【問題点を解決するための手段】前記目的を達成するた
めに、請求項１に記載の本発明の薄膜トランジスタの製
造方法は、基板、ゲート電極、ゲート絶縁層、半導体と
ドレイン電極およびソース電極を有するＴＦＴの前記半
導体上にドレイン電極およびソース電極を形成する薄膜
トランジスタの製造方法において、前記半導体上にＡｒ
とＰＨ3 を所定の比率に混合して、前記半導体層とオー
ミック接触するように第１の金属層を所定の厚さに蒸着
形成する段階と、前記蒸着された第１の金属層上に第２
の金属層を所定の時間前記蒸着形成する段階を備えて、
前記第１および第２金属層がドレイン電極あるいはソー
ス電極を形成することを特徴とする。
めに、請求項１に記載の本発明の薄膜トランジスタの製
造方法は、基板、ゲート電極、ゲート絶縁層、半導体と
ドレイン電極およびソース電極を有するＴＦＴの前記半
導体上にドレイン電極およびソース電極を形成する薄膜
トランジスタの製造方法において、前記半導体上にＡｒ
とＰＨ3 を所定の比率に混合して、前記半導体層とオー
ミック接触するように第１の金属層を所定の厚さに蒸着
形成する段階と、前記蒸着された第１の金属層上に第２
の金属層を所定の時間前記蒸着形成する段階を備えて、
前記第１および第２金属層がドレイン電極あるいはソー
ス電極を形成することを特徴とする。
【０００７】また、請求項２に記載の本発明の薄膜トラ
ンジスタの製造方法は、第１の金属層の形成段階におい
てＡｒとＰＨ3 のガス混合比率は９９：１であることを
特徴とする。
ンジスタの製造方法は、第１の金属層の形成段階におい
てＡｒとＰＨ3 のガス混合比率は９９：１であることを
特徴とする。
【０００８】また、請求項３に記載の薄膜トランジスタ
の製造方法は、第１の金属層は、ＡｒとＰＨ3 の混合ガ
ス雰囲気下で、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉの中でいずれか
の一つの金属材質で蒸着形成されることを特徴とする。
の製造方法は、第１の金属層は、ＡｒとＰＨ3 の混合ガ
ス雰囲気下で、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉの中でいずれか
の一つの金属材質で蒸着形成されることを特徴とする。
【０００９】また、請求項４に記載の薄膜トランジスタ
の製造方法は、第２の金属層は、Ａｌ、Ｃｒ、Ｍｏ、Ｔ
ｉの中でいずれかの一つの金属材質で形成されることを
特徴とする。
の製造方法は、第２の金属層は、Ａｌ、Ｃｒ、Ｍｏ、Ｔ
ｉの中でいずれかの一つの金属材質で形成されることを
特徴とする。
【００１０】また、請求項５に記載の薄膜トランジスタ
の製造方法は、第１の金属層の厚さは、５００オングス
トローム乃至１０００オングストロームであることを特
徴とする、請求項１に記載の薄膜トランジスタの製造方
法。
の製造方法は、第１の金属層の厚さは、５００オングス
トローム乃至１０００オングストロームであることを特
徴とする、請求項１に記載の薄膜トランジスタの製造方
法。
【００１１】また、請求項６に記載の薄膜トランジスタ
の製造方法は、第２の金属層の厚さは、３０００オング
ストローム乃至５０００オングストロームであることを
特徴とする。
の製造方法は、第２の金属層の厚さは、３０００オング
ストローム乃至５０００オングストロームであることを
特徴とする。
【００１２】また、請求項７に記載の薄膜トランジスタ
の製造方法は、第２の金属層の厚さは、第１の金属層の
厚さより厚く形成されることを特徴とする。
の製造方法は、第２の金属層の厚さは、第１の金属層の
厚さより厚く形成されることを特徴とする。
【００１３】また、請求項８に記載の薄膜トランジスタ
の製造方法は、形成された金属層の全厚さは、３５００
オングストローム乃至６０００オングストロームである
ことを特徴とする。
の製造方法は、形成された金属層の全厚さは、３５００
オングストローム乃至６０００オングストロームである
ことを特徴とする。
【００１４】
【作用】本発明によれば、ＰＨ3 およびＡｒガスを一定
の比率に混合した雰囲気中にて一定の厚さの第１の金属
層を蒸着してその第１の金属層に少量のＰＨ3 が含まれ
るようにし、次いでＡｒガス雰囲気下でその第１の金属
層上に一定の厚さの第２の金属層を蒸着するようにした
ので、ソースおよびドレイン電極ｎ+ オーミック層の役
割を同時にすることができる。
の比率に混合した雰囲気中にて一定の厚さの第１の金属
層を蒸着してその第１の金属層に少量のＰＨ3 が含まれ
るようにし、次いでＡｒガス雰囲気下でその第１の金属
層上に一定の厚さの第２の金属層を蒸着するようにした
ので、ソースおよびドレイン電極ｎ+ オーミック層の役
割を同時にすることができる。
【００１５】
【実施例】以下、本発明の好ましい実施例を図１を参照
して詳細に説明する。図１において、従来と同一部分に
は同一符号を付してある。
して詳細に説明する。図１において、従来と同一部分に
は同一符号を付してある。
【００１６】図１は、本発明が適用された薄膜トランジ
スタの一実施を示す断面図であって、ガラス基板１上に
ＩＴＯをコーティングした後、所定のマスクを用いてゲ
ート電極２を形成し、このゲート電極２上に化学反応気
相装置を用いてゲート絶縁層３を３０００オングストロ
ームの厚さに蒸着し、前記ゲート絶縁層３をエッチング
して再び化学反応気相装置を用いて１５００オングスト
ロームの厚さに例えば水素化アモルファスＳｉからなる
非晶質半導体層４を蒸着し、透明導電膜である画素電極
８をゲート絶縁層３上に蒸着する。
スタの一実施を示す断面図であって、ガラス基板１上に
ＩＴＯをコーティングした後、所定のマスクを用いてゲ
ート電極２を形成し、このゲート電極２上に化学反応気
相装置を用いてゲート絶縁層３を３０００オングストロ
ームの厚さに蒸着し、前記ゲート絶縁層３をエッチング
して再び化学反応気相装置を用いて１５００オングスト
ロームの厚さに例えば水素化アモルファスＳｉからなる
非晶質半導体層４を蒸着し、透明導電膜である画素電極
８をゲート絶縁層３上に蒸着する。
【００１７】次いで、スパッタ装置のミキシングチャン
バで、Ａｒ９９％とＰＨ3 １％を混合したガス雰囲気中
で、前記のように形成された非晶質半導体層４上に一定
時間第１の金属層を蒸着（deposition）して、５００オ
ングストローム〜１０００オングストローム程度の厚さ
に保持する。この第１の金属層の材質としては、ゲート
絶縁層３との間で電子の移動を可能とするものであれば
よく、例えば次の第２の金属層と同様のＡｌ、Ｃｒ、Ｍ
ｏ、Ｔｉ等を用いることができる。また、Ａｒに対する
ＰＨ 3 の割合は、前記１％以外でもよく、この割合を変
化させることにより、前記第１の金属層のオーミック層
として作用する部分の状態を調整することができる。そ
の後、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ等の金属ターゲットを用
いて、Ａｒ雰囲気中で第２の金属層を一定時間蒸着して
３０００オングストローム〜５０００オングストローム
の厚さを有するようにする。同時に形成されるこの金属
層の断面は第１および第２の金属層の区分なしに図面に
示されている。このとき、第１の金属層は通常の金属電
極材質にＰＨ3 が少量含まれた層として形成され、第２
の金属層は通常の金属層と同様な型である。したがっ
て、第１の金属層はオーミック層のような効果を有する
ために、従来のようにｎ+ オーミック層の形成のために
別途の工程が必要ではない。
バで、Ａｒ９９％とＰＨ3 １％を混合したガス雰囲気中
で、前記のように形成された非晶質半導体層４上に一定
時間第１の金属層を蒸着（deposition）して、５００オ
ングストローム〜１０００オングストローム程度の厚さ
に保持する。この第１の金属層の材質としては、ゲート
絶縁層３との間で電子の移動を可能とするものであれば
よく、例えば次の第２の金属層と同様のＡｌ、Ｃｒ、Ｍ
ｏ、Ｔｉ等を用いることができる。また、Ａｒに対する
ＰＨ 3 の割合は、前記１％以外でもよく、この割合を変
化させることにより、前記第１の金属層のオーミック層
として作用する部分の状態を調整することができる。そ
の後、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ等の金属ターゲットを用
いて、Ａｒ雰囲気中で第２の金属層を一定時間蒸着して
３０００オングストローム〜５０００オングストローム
の厚さを有するようにする。同時に形成されるこの金属
層の断面は第１および第２の金属層の区分なしに図面に
示されている。このとき、第１の金属層は通常の金属電
極材質にＰＨ3 が少量含まれた層として形成され、第２
の金属層は通常の金属層と同様な型である。したがっ
て、第１の金属層はオーミック層のような効果を有する
ために、従来のようにｎ+ オーミック層の形成のために
別途の工程が必要ではない。
【００１８】このように、本発明によるとｎ+ オーミッ
ク層を別途に形成する必要なくソース電極６とドレイン
電極７だけを形成することにより、半導体層と金属層と
のオーミック接触の効果が得られる。また、本発明によ
ると、非晶質半導体層４とソース電極６およびドレイン
電極７とのオーミック接触特性が向上され、カットオフ
電流が大きく減少され（１０-12 オングストローム以
下）、従来のｎ+ オーミック層の形成に従う汚染により
薄膜トランジスタが破損されることを防止することがで
きる。
ク層を別途に形成する必要なくソース電極６とドレイン
電極７だけを形成することにより、半導体層と金属層と
のオーミック接触の効果が得られる。また、本発明によ
ると、非晶質半導体層４とソース電極６およびドレイン
電極７とのオーミック接触特性が向上され、カットオフ
電流が大きく減少され（１０-12 オングストローム以
下）、従来のｎ+ オーミック層の形成に従う汚染により
薄膜トランジスタが破損されることを防止することがで
きる。
【００１９】本発明は、半導体層とドレイン電極、ソー
ス電極とオーミック層を有するすべての薄膜トランジス
タに適用できるものであって、特許請求の範囲を逸脱し
ない範囲内で前記した実施例の外のすべての修正例を含
めることができる。
ス電極とオーミック層を有するすべての薄膜トランジス
タに適用できるものであって、特許請求の範囲を逸脱し
ない範囲内で前記した実施例の外のすべての修正例を含
めることができる。
【００２０】
【発明の効果】このように本発明の薄膜トランジスタの
製造方法は構成され作用するものであるから、薄膜トラ
ンジスタの製造の際に、別途にｎ+ オーミック層を形成
する手段を設けることなく前記ｎ+ オーミック層を形成
することができる等の効果を奏する。
製造方法は構成され作用するものであるから、薄膜トラ
ンジスタの製造の際に、別途にｎ+ オーミック層を形成
する手段を設けることなく前記ｎ+ オーミック層を形成
することができる等の効果を奏する。
【図１】本発明による薄膜トランジスタの構成を示す断
面図
面図
【図２】従来による薄膜トランジスタの構成を示す断面
図
図
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁層 ４ 非晶質半導体 ５ ｎ+ オーミック層 ６ ソース電極 ７ ドレイン電極 ８ 画素電極
Claims (8)
- 【請求項１】 基板、ゲート電極、ゲート絶縁層、半導
体とドレイン電極およびソース電極を有するＴＦＴの前
記半導体上にドレイン電極およびソース電極を形成する
薄膜トランジスタの製造方法において、前記半導体上に
ＡｒとＰＨ3を所定の比率に混合して、前記半導体層と
オーミック接触するように第１の金属層を所定の厚さに
蒸着形成する段階と、前記蒸着された第１の金属層上に
第２の金属層を所定の時間前記蒸着形成する段階を備え
て、前記第１および第２金属層がドレイン電極あるいは
ソース電極を形成することを特徴とする薄膜トランジス
タの製造方法。 - 【請求項２】 第１の金属層の形成段階においてＡｒと
ＰＨ3 のガス混合比率は９９：１であることを特徴とす
る、請求項１に記載の薄膜トランジスタの製造方法。 - 【請求項３】 第１の金属層は、ＡｒとＰＨ3 の混合ガ
ス雰囲気下で、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉの中でいずれか
の一つの金属材質で蒸着形成されることを特徴とする、
請求項１または請求項２に記載の薄膜トランジスタの製
造方法。 - 【請求項４】 第２の金属層は、Ａｌ、Ｃｒ、Ｍｏ、Ｔ
ｉの中でいずれかの一つの金属材質で形成されることを
特徴とする請求項１に記載の薄膜トランジスタの製造方
法。 - 【請求項５】 第１の金属層の厚さは、５００オングス
トローム乃至１０００オングストロームであることを特
徴とする、請求項１に記載の薄膜トランジスタの製造方
法。 - 【請求項６】 第２の金属層の厚さは、３０００オング
ストローム乃至５０００オングストロームであることを
特徴とする請求項１に記載の薄膜トランジスタの製造方
法。 - 【請求項７】 第２の金属層の厚さは、第１の金属層の
厚さより厚く形成されることを特徴とする請求項１に記
載の薄膜トランジスタの製造方法。 - 【請求項８】 形成された金属層の全厚さは、３５００
オングストローム乃至６０００オングストロームである
ことを特徴とする請求項１に記載の薄膜トランジスタの
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1990-11417 | 1990-07-27 | ||
| KR1019900011417A KR930001901B1 (ko) | 1990-07-27 | 1990-07-27 | 박막 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233738A JPH04233738A (ja) | 1992-08-21 |
| JP2505662B2 true JP2505662B2 (ja) | 1996-06-12 |
Family
ID=19301689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174186A Expired - Lifetime JP2505662B2 (ja) | 1990-07-27 | 1991-07-15 | 薄膜トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2505662B2 (ja) |
| KR (1) | KR930001901B1 (ja) |
| FR (1) | FR2665300B1 (ja) |
| NL (1) | NL9100051A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335336A (ja) * | 1992-06-02 | 1993-12-17 | Nec Corp | 薄膜トランジスタの製造方法 |
| TW406317B (en) * | 1997-06-27 | 2000-09-21 | Siemens Ag | Method to produce a barrier-layer in a semiconductor-body and semiconductor component with such a barrier-layer |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2044994B (en) * | 1979-03-22 | 1983-06-15 | Philips Electronic Associated | Thin film transistors |
| JPS59124162A (ja) * | 1982-12-29 | 1984-07-18 | Sharp Corp | 薄膜トランジスタ |
| JPS60183770A (ja) * | 1984-03-01 | 1985-09-19 | Asahi Glass Co Ltd | 薄膜トランジスタ |
| JPS60211982A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | 薄膜トランジスタ |
| JPS6281057A (ja) * | 1985-10-04 | 1987-04-14 | Hosiden Electronics Co Ltd | 透明導電膜 |
-
1990
- 1990-07-27 KR KR1019900011417A patent/KR930001901B1/ko not_active IP Right Cessation
-
1991
- 1991-01-11 NL NL9100051A patent/NL9100051A/nl active Search and Examination
- 1991-01-24 FR FR9100807A patent/FR2665300B1/fr not_active Expired - Fee Related
- 1991-07-15 JP JP3174186A patent/JP2505662B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04233738A (ja) | 1992-08-21 |
| FR2665300B1 (fr) | 1997-09-05 |
| NL9100051A (nl) | 1992-02-17 |
| FR2665300A1 (fr) | 1992-01-31 |
| KR920003534A (ko) | 1992-02-29 |
| KR930001901B1 (ko) | 1993-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2637079B2 (ja) | 能動マトリクス液晶表示装置内の薄膜電界効果トランジスタを製造する方法 | |
| US6300995B1 (en) | Liquid crystal display device utilizing in-plane-switching system and having alignment film separating picture element electrode or counter electrode from liquid crystal layer | |
| JPH0887033A (ja) | アクティブマトリクス表示装置の製造方法 | |
| JPH05235034A (ja) | 薄膜トランジスタの製造方法 | |
| JPH1093102A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0348671B2 (ja) | ||
| JPH05304171A (ja) | 薄膜トランジスタ | |
| JP2505662B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH11264995A (ja) | 液晶表示装置の製造方法 | |
| JPH0554271B2 (ja) | ||
| JPS615579A (ja) | 薄膜トランジスタ | |
| US20090108261A1 (en) | Array substrate and method of manufacturing the same | |
| US20060077312A1 (en) | TFD LCD device with high aperture ratio | |
| JPH0830822B2 (ja) | アクテイブマトリクス液晶表示装置の製造方法 | |
| JPS6144467A (ja) | 薄膜トランジスタ | |
| JP2905641B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH08321621A (ja) | 薄膜トランジスタ | |
| KR100275953B1 (ko) | 박막트랜지스터의 제조방법 | |
| JPH0277159A (ja) | 薄膜半導体素子 | |
| JPH03116778A (ja) | アクティブマトリクス基板の製造方法と表示装置の製造方法 | |
| JPH02163971A (ja) | 半導体装置およびその製造方法 | |
| JPH0548106A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0895085A (ja) | 半導体装置，半導体装置の製造方法，表示装置 | |
| JPH0730119A (ja) | 液晶表示装置用薄膜トランジスタの製造方法 | |
| JPH0851214A (ja) | 薄膜トランジスタおよびその製造方法 |