JP2503878B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8249—Bipolar and MOS technology
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置及
びその製造方法に関し、更に詳しくは、バイポーラトラ
ンジスタと相補型トランジスタとを合わせ持った半導体
集積回路装置、特にＳＲＡＭ等のメモリ半導体集積回路
装置の構造及びその製造方法に関する。
びその製造方法に関し、更に詳しくは、バイポーラトラ
ンジスタと相補型トランジスタとを合わせ持った半導体
集積回路装置、特にＳＲＡＭ等のメモリ半導体集積回路
装置の構造及びその製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタの持つ高速動作
及び高駆動能力、並びに、ＣＭＯＳの低消費電力という
双方のトランジスタの性質を兼ね備え、これらを同一基
板に形成した半導体集積回路装置（以下、ＢｉＣＭＯＳ
と呼ぶ）は、例えば、メモリ、ロジックといった種々の
分野で用いられている。また、近年の低消費電力、高速
化、及び低コスト化等の要請に応えて、ＢｉＣＭＯＳに
ついて行われる種々の試みが報告されている。
及び高駆動能力、並びに、ＣＭＯＳの低消費電力という
双方のトランジスタの性質を兼ね備え、これらを同一基
板に形成した半導体集積回路装置（以下、ＢｉＣＭＯＳ
と呼ぶ）は、例えば、メモリ、ロジックといった種々の
分野で用いられている。また、近年の低消費電力、高速
化、及び低コスト化等の要請に応えて、ＢｉＣＭＯＳに
ついて行われる種々の試みが報告されている。
【０００３】ＢｉＣＭＯＳのＳＲＡＭを例にとると、バ
イポーラトランジスタのエミッタ引出し電極及びメモリ
セルのグランド配線の形成方法として、例えば次の従来
技術が挙げられる。
イポーラトランジスタのエミッタ引出し電極及びメモリ
セルのグランド配線の形成方法として、例えば次の従来
技術が挙げられる。
【０００４】従来技術の第一の例は、図１２に示すよう
に、タングステン、チタン、ニッケル等の高融点金属の
シリサイド（以下、単にシリサイドと呼ぶ）層２３及び
多結晶シリコン（以下、ポリシリコンと呼ぶ）層２４か
ら成る２層（以下、ポリサイドと呼ぶ）を、バイポーラ
トランジスタのエミッタ引出し電極２５とメモリセルの
グランド配線２６とで共用する。これは、１９９２ Ｓ
ＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯ
ＧＹ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡ
ＰＥＲＳの３２〜３３頁に記載されている技術を用いた
ものである。この技術を用いると、配線層の減少による
工程数の削減が可能となり、製造コストを低減すること
が出来る。
に、タングステン、チタン、ニッケル等の高融点金属の
シリサイド（以下、単にシリサイドと呼ぶ）層２３及び
多結晶シリコン（以下、ポリシリコンと呼ぶ）層２４か
ら成る２層（以下、ポリサイドと呼ぶ）を、バイポーラ
トランジスタのエミッタ引出し電極２５とメモリセルの
グランド配線２６とで共用する。これは、１９９２ Ｓ
ＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯ
ＧＹ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡ
ＰＥＲＳの３２〜３３頁に記載されている技術を用いた
ものである。この技術を用いると、配線層の減少による
工程数の削減が可能となり、製造コストを低減すること
が出来る。
【０００５】従来技術の第二の例は、図１５に示すよう
に、シリサイド層をメモリセルのグランド配線３２に用
い、ポリシリコンをバイポーラトランジスタのエミッタ
引出し電極３６に用いている。これは、１９９２ ＩＮ
ＴＥＲＮＡＴＩＯＮＡＬ ＳＯＬＩＤ ＳＴＡＴＥ Ｃ
ＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ ＤＩＧＥＳＴ
ｏｆ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳの２１２〜
２１３頁に記載されている技術を用いたものである。こ
の技術では、グランド配線にシリサイドを用いているの
で、図１２に示したポリサイドよりも同じ膜厚では配線
の抵抗を低くできる。従って、メモリセルの最低動作電
圧を下げることができ、低い電源電圧で作動させる際に
有利となる。
に、シリサイド層をメモリセルのグランド配線３２に用
い、ポリシリコンをバイポーラトランジスタのエミッタ
引出し電極３６に用いている。これは、１９９２ ＩＮ
ＴＥＲＮＡＴＩＯＮＡＬ ＳＯＬＩＤ ＳＴＡＴＥ Ｃ
ＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ ＤＩＧＥＳＴ
ｏｆ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳの２１２〜
２１３頁に記載されている技術を用いたものである。こ
の技術では、グランド配線にシリサイドを用いているの
で、図１２に示したポリサイドよりも同じ膜厚では配線
の抵抗を低くできる。従って、メモリセルの最低動作電
圧を下げることができ、低い電源電圧で作動させる際に
有利となる。
【０００６】以下に、上記２例の製造方法を示す。これ
らを実現する方法は、多数存在するが、その代表的な手
法として、第一の例は、図１０〜図１２に示した方法に
より、また、第二の例は、図１３〜図１５に示した方法
により夫々製造できる。
らを実現する方法は、多数存在するが、その代表的な手
法として、第一の例は、図１０〜図１２に示した方法に
より、また、第二の例は、図１３〜図１５に示した方法
により夫々製造できる。
【０００７】第一の例は以下のように製造される。Ｐ型
半導体基板１にＮ+型埋込層２及びＰ+型埋込層３を形成
し、次いで、０．８〜２．０μmのＮ型エピタキシャル
層４、Ｐ型ウエル領域５及びＮ型ウエル領域６を形成す
る。次に、２５００〜６０００オングストローム厚の素
子分離酸化膜７、Ｎ+コレクタ領域８、及びゲート酸化
膜９を形成する。更に、第一のシリサイド層１１及び第
一のポリシリコン層１２の２層構造を有する、１０００
〜４０００オングストローム厚のゲート電極１０を形成
し、次いで、低濃度Ｎ型拡散層領域１３、低濃度Ｐ型拡
散層領域１４、高濃度Ｎ+型拡散層領域１５、高濃度Ｐ+
型拡散層領域１６、真性ベース領域１７、外部ベース領
域１８、及びゲート側壁酸化膜１９を夫々形成する（図
１０）。これらは、ＢｉＣＭＯＳで採用される公知の技
術である。
半導体基板１にＮ+型埋込層２及びＰ+型埋込層３を形成
し、次いで、０．８〜２．０μmのＮ型エピタキシャル
層４、Ｐ型ウエル領域５及びＮ型ウエル領域６を形成す
る。次に、２５００〜６０００オングストローム厚の素
子分離酸化膜７、Ｎ+コレクタ領域８、及びゲート酸化
膜９を形成する。更に、第一のシリサイド層１１及び第
一のポリシリコン層１２の２層構造を有する、１０００
〜４０００オングストローム厚のゲート電極１０を形成
し、次いで、低濃度Ｎ型拡散層領域１３、低濃度Ｐ型拡
散層領域１４、高濃度Ｎ+型拡散層領域１５、高濃度Ｐ+
型拡散層領域１６、真性ベース領域１７、外部ベース領
域１８、及びゲート側壁酸化膜１９を夫々形成する（図
１０）。これらは、ＢｉＣＭＯＳで採用される公知の技
術である。
【０００８】その後、５００〜３０００オングストロー
ム厚の第一の酸化膜２０を、例えばＣＶＤ技術を用いて
付着形成し、マスクを用いた公知の異方性エッチング技
術によりエミッタコンタクト部２１及びグランドコンタ
クト部２２にコンタクトホールを形成する。ＣＶＤ技術
を用いて、５００〜３０００オングストローム厚のリ
ン、砒素等の不純物を含むポリシリコン層、又は、イオ
ン注入、熱拡散法等により後からＮ型不純物が導入され
るポリシリコン層を付着形成することにより、第二のポ
リシリコン層２３を形成する。次いで、５００〜２００
０オングストローム厚の第二のシリサイド層２４を第二
のポリシリコン層２３に付着形成し、リン、砒素等の不
純物を導入した後に、マスクを用いた公知の異方性エッ
チング技術によりポリサイド構造のエミッタ引出し電極
２５と、グランド配線２６とを形成する（図１１）。な
お、ポリサイドへの不純物の導入方法は、他に、ポリサ
イドを形成した後にイオン注入等によりＮ型の不純物を
導入する方法、或いは、ポリシリコンのみに不純物を注
入する方法などがある。
ム厚の第一の酸化膜２０を、例えばＣＶＤ技術を用いて
付着形成し、マスクを用いた公知の異方性エッチング技
術によりエミッタコンタクト部２１及びグランドコンタ
クト部２２にコンタクトホールを形成する。ＣＶＤ技術
を用いて、５００〜３０００オングストローム厚のリ
ン、砒素等の不純物を含むポリシリコン層、又は、イオ
ン注入、熱拡散法等により後からＮ型不純物が導入され
るポリシリコン層を付着形成することにより、第二のポ
リシリコン層２３を形成する。次いで、５００〜２００
０オングストローム厚の第二のシリサイド層２４を第二
のポリシリコン層２３に付着形成し、リン、砒素等の不
純物を導入した後に、マスクを用いた公知の異方性エッ
チング技術によりポリサイド構造のエミッタ引出し電極
２５と、グランド配線２６とを形成する（図１１）。な
お、ポリサイドへの不純物の導入方法は、他に、ポリサ
イドを形成した後にイオン注入等によりＮ型の不純物を
導入する方法、或いは、ポリシリコンのみに不純物を注
入する方法などがある。
【０００９】次に、５００〜３０００オングストローム
厚の第二の酸化膜２７を、例えばＣＶＤ技術を用いて付
着形成し、マスクを用いた公知の異方性エッチング技術
によりゲート電極１０上にコンタクトホールを形成す
る。次に、ＣＶＤ技術を用いて５００〜３０００オング
ストローム厚の第三のポリシリコン層２８を付着形成
し、これを高抵抗負荷とする。更に、２０００〜１００
００オングストローム厚の第三の酸化膜２９を、例えば
ＣＶＤ技術を用いて付着形成し、マスクを用い公知の異
方性エッチング技術により必要なコンタクトホールを形
成する。その後、３０００〜１００００オングストロー
ム厚のアルミニウム等の金属配線３０を形成する（図１
２）。ここで、エミッタ拡散層３９は、配線工程前の製
造工程での熱処理により、或いは配線工程前に熱処理を
追加することにより形成される。
厚の第二の酸化膜２７を、例えばＣＶＤ技術を用いて付
着形成し、マスクを用いた公知の異方性エッチング技術
によりゲート電極１０上にコンタクトホールを形成す
る。次に、ＣＶＤ技術を用いて５００〜３０００オング
ストローム厚の第三のポリシリコン層２８を付着形成
し、これを高抵抗負荷とする。更に、２０００〜１００
００オングストローム厚の第三の酸化膜２９を、例えば
ＣＶＤ技術を用いて付着形成し、マスクを用い公知の異
方性エッチング技術により必要なコンタクトホールを形
成する。その後、３０００〜１００００オングストロー
ム厚のアルミニウム等の金属配線３０を形成する（図１
２）。ここで、エミッタ拡散層３９は、配線工程前の製
造工程での熱処理により、或いは配線工程前に熱処理を
追加することにより形成される。
【００１０】従来の第二の例は以下のように製造され
る。まず、図１０に示した工程段階から、図１３に示す
ように、５００〜３０００オングストローム厚の第一の
酸化膜３１を、例えばＣＶＤ技術を用いて付着形成し、
マスクを用いた公知の異方性エッチング技術によりグラ
ンドコンタクト部にコンタクトホールを形成する。次い
で、５００〜２０００オングストローム厚のシリサイド
層を付着形成し、リン、砒素等のＮ型不純物を導入した
後に、マスクを用いた公知の異方性エッチング技術によ
りグランド配線３２を形成することで図１３に示した工
程段階が得られる。
る。まず、図１０に示した工程段階から、図１３に示す
ように、５００〜３０００オングストローム厚の第一の
酸化膜３１を、例えばＣＶＤ技術を用いて付着形成し、
マスクを用いた公知の異方性エッチング技術によりグラ
ンドコンタクト部にコンタクトホールを形成する。次い
で、５００〜２０００オングストローム厚のシリサイド
層を付着形成し、リン、砒素等のＮ型不純物を導入した
後に、マスクを用いた公知の異方性エッチング技術によ
りグランド配線３２を形成することで図１３に示した工
程段階が得られる。
【００１１】次に、５００〜３０００オングストローム
厚の第二の酸化膜３３を、例えばＣＶＤ技術を用いて付
着形成し、マスクを用いた公知の異方性エッチング技術
によりゲート電極１０上にコンタクトホールを形成す
る。次いで、ＣＶＤ技術を用いて５００〜３０００オン
グストローム厚のポリシリコン層を付着形成して、これ
を高抵抗負荷３４とする。更に、第三の酸化膜３５を形
成した後に、５００〜３０００オングストローム厚のリ
ン、砒素等のＮ型不純物を含むポリシリコン層を、或い
は、イオン注入、熱拡散法等により後にＮ型不純物が導
入されるポリシリコン層を付着形成し、マスクを用いた
公知の異方性エッチング技術により、これからエミッタ
引出し電極３６を形成する（図１４）。
厚の第二の酸化膜３３を、例えばＣＶＤ技術を用いて付
着形成し、マスクを用いた公知の異方性エッチング技術
によりゲート電極１０上にコンタクトホールを形成す
る。次いで、ＣＶＤ技術を用いて５００〜３０００オン
グストローム厚のポリシリコン層を付着形成して、これ
を高抵抗負荷３４とする。更に、第三の酸化膜３５を形
成した後に、５００〜３０００オングストローム厚のリ
ン、砒素等のＮ型不純物を含むポリシリコン層を、或い
は、イオン注入、熱拡散法等により後にＮ型不純物が導
入されるポリシリコン層を付着形成し、マスクを用いた
公知の異方性エッチング技術により、これからエミッタ
引出し電極３６を形成する（図１４）。
【００１２】エミッタ引出し電極３６を形成した後、２
０００〜１００００オングストローム厚の第四の酸化膜
３７を、例えばＣＶＤ技術を用いて付着形成し、マスク
を用いた公知の異方性エッチング技術により必要なコン
タクトホールを形成する。更に、その後３０００〜１０
０００オングストローム厚のアルミニウム等の配線３８
を形成する（図１５）。ここで、エミッタ拡散層３９
は、配線工程前の製造工程での熱処理、或いは、配線工
程前に熱処理を追加して形成する。
０００〜１００００オングストローム厚の第四の酸化膜
３７を、例えばＣＶＤ技術を用いて付着形成し、マスク
を用いた公知の異方性エッチング技術により必要なコン
タクトホールを形成する。更に、その後３０００〜１０
０００オングストローム厚のアルミニウム等の配線３８
を形成する（図１５）。ここで、エミッタ拡散層３９
は、配線工程前の製造工程での熱処理、或いは、配線工
程前に熱処理を追加して形成する。
【００１３】
【発明が解決しようとする課題】従来技術の第一の例で
は、相互に目的が異なるバイポーラトランジスタのエミ
ッタ引出し電極２５とメモリセル部のグランド配線２６
とをポリサイドで同時に形成することにより、必要な配
線層を減らすことが出来るため、エッチング等の工程数
の削減が可能である。しかし、この場合、メモリセルの
最低動作電圧を下げるためには、ポリサイドの膜厚を厚
くして抵抗を下げる必要がある。このために、ポリサイ
ドがある部分とない部分とでは、例えば１０００〜５０
００オングストローム程度の大きな段差が形成される。
この段差の存在により、高抵抗負荷２８及び配線３０形
成時の目合せの際にフォーカスマージンが狭くなるの
で、集積度が上がるほどパターン形成が困難になるとい
う問題が生ずる。
は、相互に目的が異なるバイポーラトランジスタのエミ
ッタ引出し電極２５とメモリセル部のグランド配線２６
とをポリサイドで同時に形成することにより、必要な配
線層を減らすことが出来るため、エッチング等の工程数
の削減が可能である。しかし、この場合、メモリセルの
最低動作電圧を下げるためには、ポリサイドの膜厚を厚
くして抵抗を下げる必要がある。このために、ポリサイ
ドがある部分とない部分とでは、例えば１０００〜５０
００オングストローム程度の大きな段差が形成される。
この段差の存在により、高抵抗負荷２８及び配線３０形
成時の目合せの際にフォーカスマージンが狭くなるの
で、集積度が上がるほどパターン形成が困難になるとい
う問題が生ずる。
【００１４】従来技術の第二の例では、バイポーラトラ
ンジスタのエミッタ引出し電極３６に使用されるポリシ
リコン層とは別に、メモリセルのグランド配線にシリサ
イド層を用いることにより、同じ膜厚のポリサイドを採
用した場合よりもメモリセルの最低動作電圧を０．６〜
１．０Ｖ程度下げることができ、例えばメモリセルの最
低動作電圧を２．４〜２．６Ｖ程度にすることが出来
る。従って、電源電圧３．３Ｖを採用した際にメモリセ
ルの動作安定性が向上する。しかし、配線層が増えるた
めに製造コストが増大するという問題があり、更には、
エミッタ引出し電極３６を従来技術の第二の例では第４
層目の配線で形成することから、エミッタコンタクト部
でのアスペクト比が大きくなり、エミッタ抵抗が１０〜
３０Ω高くなるという問題もある。
ンジスタのエミッタ引出し電極３６に使用されるポリシ
リコン層とは別に、メモリセルのグランド配線にシリサ
イド層を用いることにより、同じ膜厚のポリサイドを採
用した場合よりもメモリセルの最低動作電圧を０．６〜
１．０Ｖ程度下げることができ、例えばメモリセルの最
低動作電圧を２．４〜２．６Ｖ程度にすることが出来
る。従って、電源電圧３．３Ｖを採用した際にメモリセ
ルの動作安定性が向上する。しかし、配線層が増えるた
めに製造コストが増大するという問題があり、更には、
エミッタ引出し電極３６を従来技術の第二の例では第４
層目の配線で形成することから、エミッタコンタクト部
でのアスペクト比が大きくなり、エミッタ抵抗が１０〜
３０Ω高くなるという問題もある。
【００１５】上記以外の公知の技術としては、特開平１
−１４７８４３号公報に記載された半導体集積回路装置
の製造方法が知られている。この技術では、アスペクト
比が大きいコンタクトホールに対し、第一の導電材料を
成すポリシリコン又はドープトポリシリコンを、コンタ
クトホール内及び絶縁膜上にデポジッションで形成し、
これをエッチバックすることによりコンタクトホールを
埋めた後に、第二の導電材料で配線を行う構成を採用す
る。この場合、第二の導電材料としては、第一の導電材
料と同じ材料又は電気抵抗の小さい材料を採用し、ま
た、コンタクトホールを除く配線領域は、第二の導電材
料のみの単層配線でなされている。
−１４７８４３号公報に記載された半導体集積回路装置
の製造方法が知られている。この技術では、アスペクト
比が大きいコンタクトホールに対し、第一の導電材料を
成すポリシリコン又はドープトポリシリコンを、コンタ
クトホール内及び絶縁膜上にデポジッションで形成し、
これをエッチバックすることによりコンタクトホールを
埋めた後に、第二の導電材料で配線を行う構成を採用す
る。この場合、第二の導電材料としては、第一の導電材
料と同じ材料又は電気抵抗の小さい材料を採用し、ま
た、コンタクトホールを除く配線領域は、第二の導電材
料のみの単層配線でなされている。
【００１６】上記公報記載の製造方法について、半導体
集積回路の断面図である図７〜図９を参照して説明す
る。例えばＳＲＡＭにおいて高集積化が行われると、メ
モリセル内のグランドコンタクト、デジットコンタク
ト、或いはセンスアンプ、デコーダ等の位置で２つのゲ
ート電極１０相互が近接する部分では、アスペクト比が
極めて大きなスリット６０が生ずる（図７）。この工程
段階から、酸化膜３０を例えばＣＶＤ技術を用いて付着
形成し、マスクを用いた公知の異方性エッチングにより
必要なコンタクトホールを形成する。更に、ポリシリコ
ン又はドープトポリシリコンから成る２０００〜５００
００オングストローム厚の第一の導電層４１をデポジッ
ションにより形成することで、図８に示した工程段階を
得る。更に、公知の等方性エッチング技術により、ポリ
シリコンの全面エッチバックを行い、コンタクトホール
内にポリシリコンのプラグを残す（図９）。
集積回路の断面図である図７〜図９を参照して説明す
る。例えばＳＲＡＭにおいて高集積化が行われると、メ
モリセル内のグランドコンタクト、デジットコンタク
ト、或いはセンスアンプ、デコーダ等の位置で２つのゲ
ート電極１０相互が近接する部分では、アスペクト比が
極めて大きなスリット６０が生ずる（図７）。この工程
段階から、酸化膜３０を例えばＣＶＤ技術を用いて付着
形成し、マスクを用いた公知の異方性エッチングにより
必要なコンタクトホールを形成する。更に、ポリシリコ
ン又はドープトポリシリコンから成る２０００〜５００
００オングストローム厚の第一の導電層４１をデポジッ
ションにより形成することで、図８に示した工程段階を
得る。更に、公知の等方性エッチング技術により、ポリ
シリコンの全面エッチバックを行い、コンタクトホール
内にポリシリコンのプラグを残す（図９）。
【００１７】しかし、上記製造方法によると、図９に示
すようにコンタクトホール内ばかりではなく、ゲート電
極１０相互間のスリット部にもポリシリコン４１が残
り、このポリシリコン４１の残りのために配線に短絡故
障が発生することがあり、半導体集積回路の歩留りの低
下を招くという問題がある。
すようにコンタクトホール内ばかりではなく、ゲート電
極１０相互間のスリット部にもポリシリコン４１が残
り、このポリシリコン４１の残りのために配線に短絡故
障が発生することがあり、半導体集積回路の歩留りの低
下を招くという問題がある。
【００１８】以上の如く、従来のＢｉＣＭＯＳの製造方
法は、何れも、高集積化や低電圧化に障害があり、或い
は信頼性に欠ける、工程数が多い等の問題があった。
法は、何れも、高集積化や低電圧化に障害があり、或い
は信頼性に欠ける、工程数が多い等の問題があった。
【００１９】上述の問題に鑑み、本発明は、ＢｉＣＭＯ
Ｓ或いはＳＲＡＭ等に好適な、改良されたコンタクト及
び配線構造を有する半導体集積回路装置及びその製造方
法を提供することを目的とする。
Ｓ或いはＳＲＡＭ等に好適な、改良されたコンタクト及
び配線構造を有する半導体集積回路装置及びその製造方
法を提供することを目的とする。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路装置は、バイポーラトラン
ジスタ部と相補型電界効果トランジスタ部とを同一の基
板に備える半導体集積回路装置において、前記バイポー
ラトランジスタ部に形成されるエミッタ拡散層と、前記
エミッタ拡散層に開口するコンタクトホールを有する絶
縁層と、前記コンタクトホール内に形成された選択多結
晶シリコン層と、高融点金属のシリサイドから成り、前
記絶縁層上に形成されると共に前記選択多結晶シリコン
層の上端と接するエミッタ引出し電極と、前記絶縁層上
に形成され、前記相補型電界効果トランジスタ部の半導
体活性領域の所定部に電気的に接続された前記シリサイ
ドから成る配線層とを備えることを特徴とする。
め、本発明の半導体集積回路装置は、バイポーラトラン
ジスタ部と相補型電界効果トランジスタ部とを同一の基
板に備える半導体集積回路装置において、前記バイポー
ラトランジスタ部に形成されるエミッタ拡散層と、前記
エミッタ拡散層に開口するコンタクトホールを有する絶
縁層と、前記コンタクトホール内に形成された選択多結
晶シリコン層と、高融点金属のシリサイドから成り、前
記絶縁層上に形成されると共に前記選択多結晶シリコン
層の上端と接するエミッタ引出し電極と、前記絶縁層上
に形成され、前記相補型電界効果トランジスタ部の半導
体活性領域の所定部に電気的に接続された前記シリサイ
ドから成る配線層とを備えることを特徴とする。
【００２１】前記所定部に形成される他の選択多結晶シ
リコン層を備え、前記シリサイドを該他の選択多結晶シ
リコン層上に形成することも出来る。
リコン層を備え、前記シリサイドを該他の選択多結晶シ
リコン層上に形成することも出来る。
【００２２】また、本発明の半導体集積回路装置の製造
方法は、バイポーラトランジスタ部と相補型電界効果ト
ランジスタ部とを同一の基板に備える半導体集積回路装
置の製造方法において、バイポーラトランジスタ部に少
なくともベース領域を形成すると共に相補型電界効果ト
ランジスタ部に少なくとも半導体活性領域を形成した後
に、前記バイポーラトランジスタ部及び相補型トランジ
スタ部に絶縁膜を形成し、前記絶縁膜に前記ベース領域
の一部に開口する第一のコンタクトホールを形成し、前
記第一のコンタクトホール内に選択多結晶シリコン層を
形成し、前記絶縁膜に前記半導体活性領域の所定部に開
口する第二のコンタクトホールを形成し、前記選択多結
晶シリコン層の上端及び前記第二のコンタクトホール内
を含み前記絶縁層上に高融点金属のシリサイド膜を形成
し、前記シリサイド膜を選択的に除去してエミッタ引き
出し電極及び配線を形成することを特徴とする。
方法は、バイポーラトランジスタ部と相補型電界効果ト
ランジスタ部とを同一の基板に備える半導体集積回路装
置の製造方法において、バイポーラトランジスタ部に少
なくともベース領域を形成すると共に相補型電界効果ト
ランジスタ部に少なくとも半導体活性領域を形成した後
に、前記バイポーラトランジスタ部及び相補型トランジ
スタ部に絶縁膜を形成し、前記絶縁膜に前記ベース領域
の一部に開口する第一のコンタクトホールを形成し、前
記第一のコンタクトホール内に選択多結晶シリコン層を
形成し、前記絶縁膜に前記半導体活性領域の所定部に開
口する第二のコンタクトホールを形成し、前記選択多結
晶シリコン層の上端及び前記第二のコンタクトホール内
を含み前記絶縁層上に高融点金属のシリサイド膜を形成
し、前記シリサイド膜を選択的に除去してエミッタ引き
出し電極及び配線を形成することを特徴とする。
【００２３】上記製造方法において、第一及び第二のコ
ンタクトホールを同時に形成し、選択多結晶シリコンを
双方のコンタクトホールに形成した後に、該双方の選択
多結晶シリコン上にシリサイド層を形成する方法も採用
できる。
ンタクトホールを同時に形成し、選択多結晶シリコンを
双方のコンタクトホールに形成した後に、該双方の選択
多結晶シリコン上にシリサイド層を形成する方法も採用
できる。
【００２４】本発明の製造方法では、選択的にポリシリ
コンを成長させる工程は、絶縁膜のコンタクトホールに
形成されるポリシリコンをＮ型不純物を含んだ状態で成
長する工程とすることができ、或いは、不純物を含まな
い状態でポリシリコンを成長する工程及び成長したポリ
シリコンにＮ型不純物を注入する工程を含むとすること
も出来る。
コンを成長させる工程は、絶縁膜のコンタクトホールに
形成されるポリシリコンをＮ型不純物を含んだ状態で成
長する工程とすることができ、或いは、不純物を含まな
い状態でポリシリコンを成長する工程及び成長したポリ
シリコンにＮ型不純物を注入する工程を含むとすること
も出来る。
【００２５】
【作用】本発明の半導体集積回路装置及び本発明方法で
製造される半導体集積回路装置では、バイポーラトラン
ジスタ部のエミッタ拡散層のコンタクトに選択ポリシリ
コン層を形成した後に、エミッタ引出し電極と相補型電
界効果トランジスタ部の所定部のための配線層とを、高
融点金属のシリサイド膜として同じ絶縁膜上に同層に形
成することから、バイポーラトランジスタ部のエミッタ
電極と相補型トランジスタ部の所定部のための配線層と
を同一の工程で形成でき、工程が統一できること、前記
配線がシリサイド構造であり、その抵抗がポリサイド構
造の配線に比して小さくできるため、配線層の膜厚を小
さくできること、デポジッション及びエッチバック法に
よるポリシリコン層の形成とは異なりポリシリコンの残
りに起因する短絡故障が生じないことという利点があ
る。
製造される半導体集積回路装置では、バイポーラトラン
ジスタ部のエミッタ拡散層のコンタクトに選択ポリシリ
コン層を形成した後に、エミッタ引出し電極と相補型電
界効果トランジスタ部の所定部のための配線層とを、高
融点金属のシリサイド膜として同じ絶縁膜上に同層に形
成することから、バイポーラトランジスタ部のエミッタ
電極と相補型トランジスタ部の所定部のための配線層と
を同一の工程で形成でき、工程が統一できること、前記
配線がシリサイド構造であり、その抵抗がポリサイド構
造の配線に比して小さくできるため、配線層の膜厚を小
さくできること、デポジッション及びエッチバック法に
よるポリシリコン層の形成とは異なりポリシリコンの残
りに起因する短絡故障が生じないことという利点があ
る。
【００２６】
【実施例】図面を参照して、本発明の実施例の半導体集
積回路装置の製造方法についてまず説明する。図１〜図
３は夫々、本発明の一実施例の半導体集積回路装置を成
すＢｉＣＭＯＳのＳＲＡＭをその製造中の工程段階毎に
示す断面図である。図中Ａ１がバイポーラトランジスタ
部、Ａ２がＣＭＯＳトランジスタ部である。
積回路装置の製造方法についてまず説明する。図１〜図
３は夫々、本発明の一実施例の半導体集積回路装置を成
すＢｉＣＭＯＳのＳＲＡＭをその製造中の工程段階毎に
示す断面図である。図中Ａ１がバイポーラトランジスタ
部、Ａ２がＣＭＯＳトランジスタ部である。
【００２７】まず、Ｐ型半導体基板１にＮ+型埋込層領
域２及びＰ+型埋込層領域３を形成する。次いで、０．
８〜２．０μmの厚みを夫々有するＮ型エピタキシャル
層４、Ｐ型ウエル領域５及びＮ型ウエル領域６を、Ｎ+
型埋込層領域２、Ｐ+型埋込層領域３及びＮ+型埋込層領
域２上に夫々形成する。次に、２５００〜６０００オン
グストローム厚の素子分離酸化膜７、Ｎ+型コレクタ領
域８、ゲート酸化膜９を夫々形成する。その後、１００
０〜４０００オングストローム厚のゲート電極１０を形
成する。ゲート電極１０は、第一のシリサイド層１１及
び第一のポリシリコン層１２から成るポリサイド構造を
有する。その後、低濃度Ｎ型拡散層領域１３、低濃度Ｐ
型拡散層領域１４、高濃度Ｎ+型拡散層領域１５、高濃
度Ｐ+型拡散層領域１６、真性ベース領域１７、外部ベ
ース領域１８及びゲート側壁酸化膜１９を夫々公知の技
術で形成する（図１）。
域２及びＰ+型埋込層領域３を形成する。次いで、０．
８〜２．０μmの厚みを夫々有するＮ型エピタキシャル
層４、Ｐ型ウエル領域５及びＮ型ウエル領域６を、Ｎ+
型埋込層領域２、Ｐ+型埋込層領域３及びＮ+型埋込層領
域２上に夫々形成する。次に、２５００〜６０００オン
グストローム厚の素子分離酸化膜７、Ｎ+型コレクタ領
域８、ゲート酸化膜９を夫々形成する。その後、１００
０〜４０００オングストローム厚のゲート電極１０を形
成する。ゲート電極１０は、第一のシリサイド層１１及
び第一のポリシリコン層１２から成るポリサイド構造を
有する。その後、低濃度Ｎ型拡散層領域１３、低濃度Ｐ
型拡散層領域１４、高濃度Ｎ+型拡散層領域１５、高濃
度Ｐ+型拡散層領域１６、真性ベース領域１７、外部ベ
ース領域１８及びゲート側壁酸化膜１９を夫々公知の技
術で形成する（図１）。
【００２８】次に、５００〜３０００オングストローム
厚の第一の酸化膜４２を、好適にはＣＶＤ技術を用いて
付着形成し、マスクを用いた公知の異方性エッチング技
術により、エミッタコンタクト部４３と、グランドコン
タクト部４４とにコンタクトホールを形成する。このコ
ンタクト部４３及び４４に、例えば特開平４−５８５２
５号公報に記載されている、拡散層上のみにポリシリコ
ンを選択的に成長させる選択ＣＶＤ技術を用いて、５０
０〜３０００オングストローム厚の第二のポリシリコン
層４５を付着形成する。
厚の第一の酸化膜４２を、好適にはＣＶＤ技術を用いて
付着形成し、マスクを用いた公知の異方性エッチング技
術により、エミッタコンタクト部４３と、グランドコン
タクト部４４とにコンタクトホールを形成する。このコ
ンタクト部４３及び４４に、例えば特開平４−５８５２
５号公報に記載されている、拡散層上のみにポリシリコ
ンを選択的に成長させる選択ＣＶＤ技術を用いて、５０
０〜３０００オングストローム厚の第二のポリシリコン
層４５を付着形成する。
【００２９】上記公報記載の方法は、成長ガスとエッチ
ングガスとを同時に流してポリシリコン層をコンタクト
ホール内に選択成長させる成長工程と、エッチングガス
を流して絶縁膜上のシリコンのみを除去するエッチング
工程とを順次設けることにより、コンタクトホール内に
選択多結晶シリコン層を成長形成する方法である。この
方法によると、ポリシリコンの塊りを絶縁膜上に残すこ
となくコンタクトホール内に選択多結晶シリコン層が形
成される。このとき、ポリシリコン層４５への不純物の
導入方法としては、ポリシリコン層４５を形成した後
に、熱拡散等によりリン、砒素等の不純物を導入する方
法、或いは、予めＮ型不純物を成長時に含ませる方法が
採用できる。
ングガスとを同時に流してポリシリコン層をコンタクト
ホール内に選択成長させる成長工程と、エッチングガス
を流して絶縁膜上のシリコンのみを除去するエッチング
工程とを順次設けることにより、コンタクトホール内に
選択多結晶シリコン層を成長形成する方法である。この
方法によると、ポリシリコンの塊りを絶縁膜上に残すこ
となくコンタクトホール内に選択多結晶シリコン層が形
成される。このとき、ポリシリコン層４５への不純物の
導入方法としては、ポリシリコン層４５を形成した後
に、熱拡散等によりリン、砒素等の不純物を導入する方
法、或いは、予めＮ型不純物を成長時に含ませる方法が
採用できる。
【００３０】次に、５００〜２０００オングストローム
厚の第二のシリサイド層４６を付着形成し、リン、砒素
等のＮ型不純物を導入する。マスクを用いた公知の異方
性エッチング技術により、第二のシリサイド層４６から
エミッタ引出し電極４７及びグランド配線４８を形成す
ることにより、図２に示した工程段階が得られる。更
に、公知の技術を用いて高抵抗負荷３４及び配線３８を
形成することにより、図３に示した本発明の実施例の半
導体集積回路装置が得られる。第二のシリサイド層４６
から形成されるエミッタ引出し電極４７は、ポリシリコ
ン層４５よりも大きな平面構造を有し、エミッタ配線３
８は、図示しないベース配線との間で充分な離隔距離を
確保するため、エミッタ引出し電極４７の適当な位置を
選んで形成される。
厚の第二のシリサイド層４６を付着形成し、リン、砒素
等のＮ型不純物を導入する。マスクを用いた公知の異方
性エッチング技術により、第二のシリサイド層４６から
エミッタ引出し電極４７及びグランド配線４８を形成す
ることにより、図２に示した工程段階が得られる。更
に、公知の技術を用いて高抵抗負荷３４及び配線３８を
形成することにより、図３に示した本発明の実施例の半
導体集積回路装置が得られる。第二のシリサイド層４６
から形成されるエミッタ引出し電極４７は、ポリシリコ
ン層４５よりも大きな平面構造を有し、エミッタ配線３
８は、図示しないベース配線との間で充分な離隔距離を
確保するため、エミッタ引出し電極４７の適当な位置を
選んで形成される。
【００３１】図３に示した本発明の第一の実施例の半導
体集積回路装置は、ＢｉＣＭＯＳのＳＲＡＭとして構成
されており、バイポーラトランジスタ部Ａ１とＣＭＯＳ
トランジスタ部Ａ２とを有する。バイポーラトランジス
タ部Ａ１のエミッタコンタクト部４３及びＣＭＯＳトラ
ンジスタ部Ａ２のグランドコンタクト部４４は、リン、
砒素等のＮ型不純物を含みコンタクト部のみに選択的に
形成されたプラグ状の選択多結晶シリコン層４５と夫々
の半導体活性層との接合として構成される。各ポリシリ
コン層４５の上端には、リン、砒素等のＮ型不純物を含
んだシリサイド層４６が形成され、これらシリサイド層
４６は、エミッタコンタクト部４３ではエミッタ引出し
電極４７として、また、グランドコンタクト部４４で
は、グランド配線４８として構成される。
体集積回路装置は、ＢｉＣＭＯＳのＳＲＡＭとして構成
されており、バイポーラトランジスタ部Ａ１とＣＭＯＳ
トランジスタ部Ａ２とを有する。バイポーラトランジス
タ部Ａ１のエミッタコンタクト部４３及びＣＭＯＳトラ
ンジスタ部Ａ２のグランドコンタクト部４４は、リン、
砒素等のＮ型不純物を含みコンタクト部のみに選択的に
形成されたプラグ状の選択多結晶シリコン層４５と夫々
の半導体活性層との接合として構成される。各ポリシリ
コン層４５の上端には、リン、砒素等のＮ型不純物を含
んだシリサイド層４６が形成され、これらシリサイド層
４６は、エミッタコンタクト部４３ではエミッタ引出し
電極４７として、また、グランドコンタクト部４４で
は、グランド配線４８として構成される。
【００３２】上記構成により、この実施例の半導体集積
回路装置では、高抵抗負荷３４を形成する位置であるグ
ランド配線４８上部の段差が、例えば５００〜２０００
オングストロームと小さくなるので、高抵抗負荷形成の
際の目合せ時のフォーカスマージンを大きくすることが
出来る。
回路装置では、高抵抗負荷３４を形成する位置であるグ
ランド配線４８上部の段差が、例えば５００〜２０００
オングストロームと小さくなるので、高抵抗負荷形成の
際の目合せ時のフォーカスマージンを大きくすることが
出来る。
【００３３】また、ポリサイド構造は、単にコンタクト
部に存在するのみでグランド配線としては使用しないの
で、グランド配線の抵抗値を小さく抑えることが出来
る。このため、メモリセルの配線層を２層にしなくと
も、電源電圧３．３Ｖを採用する際にメモリセルの動作
の安定性を充分保証できる２．４〜２．６Ｖの最低動作
電圧を確保可能である。
部に存在するのみでグランド配線としては使用しないの
で、グランド配線の抵抗値を小さく抑えることが出来
る。このため、メモリセルの配線層を２層にしなくと
も、電源電圧３．３Ｖを採用する際にメモリセルの動作
の安定性を充分保証できる２．４〜２．６Ｖの最低動作
電圧を確保可能である。
【００３４】更に、プラグ状のポリシリコン層を形成す
る際に選択ＣＶＤ法を採用したことにより、デポジッシ
ョン及びエッチバック法によるポリシリコン層形成の場
合とは異なり、ゲート電極間のスリットにポリシリコン
の塊りが残るおそれがない。従って、ポリシリコンの残
りに起因する配線の短絡故障が生ずることはない。
る際に選択ＣＶＤ法を採用したことにより、デポジッシ
ョン及びエッチバック法によるポリシリコン層形成の場
合とは異なり、ゲート電極間のスリットにポリシリコン
の塊りが残るおそれがない。従って、ポリシリコンの残
りに起因する配線の短絡故障が生ずることはない。
【００３５】図４〜図６は、本発明の第二の実施例の半
導体集積回路装置を製造する際の、本発明の実施例の製
造方法を図１〜図３と同様に示す断面図である。第二の
実施例の半導体集積回路装置は、第一の実施例の半導体
集積回路装置と同様に、ＢｉＣＭＯＳのＳＲＡＭとして
構成されている。
導体集積回路装置を製造する際の、本発明の実施例の製
造方法を図１〜図３と同様に示す断面図である。第二の
実施例の半導体集積回路装置は、第一の実施例の半導体
集積回路装置と同様に、ＢｉＣＭＯＳのＳＲＡＭとして
構成されている。
【００３６】図１０に示した工程段階から、５００〜３
０００オングストローム厚の第一の酸化膜４９を、好適
にはＣＶＤ技術を用いて付着形成し、マスクを用いた公
知の異方性エッチング技術により、エミッタコンタクト
部４３にコンタクトホールを形成する。次に、第一の実
施例の製造法と同様に、選択ＣＶＤ技術を用いてコンタ
クトホール内に５００〜３０００オングストローム厚の
選択多結晶シリコン層５０を付着形成し、次いで、マス
ク１０１を用いてグランドコンタクト部４４の位置で第
一の酸化膜４９にコンタクトホールを形成する（図
４）。
０００オングストローム厚の第一の酸化膜４９を、好適
にはＣＶＤ技術を用いて付着形成し、マスクを用いた公
知の異方性エッチング技術により、エミッタコンタクト
部４３にコンタクトホールを形成する。次に、第一の実
施例の製造法と同様に、選択ＣＶＤ技術を用いてコンタ
クトホール内に５００〜３０００オングストローム厚の
選択多結晶シリコン層５０を付着形成し、次いで、マス
ク１０１を用いてグランドコンタクト部４４の位置で第
一の酸化膜４９にコンタクトホールを形成する（図
４）。
【００３７】次に、マスク１０１を除去した後にシリサ
イド層５１を付着形成し、リン、砒素等のＮ型不純物を
導入し、マスクを用いた公知の異方性エッチング技術に
より、シリサイド層５１からグランド配線５３及びエミ
ッタ引出し電極５２を形成する（図５）。シリサイド層
５１へのＮ型不純物の導入は、エミッタ引出し電極５２
には砒素を、グランド配線５３には砒素及びリン或いは
リンのみを導入するように、マスクを利用した不純物の
打ち分けを行ってもよい。その後、高抵抗負荷３４及び
配線３８を形成することにより、図６に示した本発明の
第二の実施例の半導体集積回路装置が得られる。
イド層５１を付着形成し、リン、砒素等のＮ型不純物を
導入し、マスクを用いた公知の異方性エッチング技術に
より、シリサイド層５１からグランド配線５３及びエミ
ッタ引出し電極５２を形成する（図５）。シリサイド層
５１へのＮ型不純物の導入は、エミッタ引出し電極５２
には砒素を、グランド配線５３には砒素及びリン或いは
リンのみを導入するように、マスクを利用した不純物の
打ち分けを行ってもよい。その後、高抵抗負荷３４及び
配線３８を形成することにより、図６に示した本発明の
第二の実施例の半導体集積回路装置が得られる。
【００３８】第二の実施例の半導体集積回路装置を成す
ＢｉＣＭＯＳのＳＲＡＭでは、バイポーラトランジスタ
のエミッタコンタクト部４３は、リン、砒素等のＮ型不
純物を含み選択的にコンタクト部４３にのみ形成された
ポリシリコン層５０とエミッタ拡散層３９との接合とし
て構成されているが、メモリセルのグランド配線のコン
タクト部では、リン、砒素等のＮ型不純物を含んだシリ
サイド層５１と半導体基板面との接合として構成されて
いる。このように、メモリセルのグランドコンタクト部
４４を、シリサイド／シリコン基板の構造とすることに
より、グランド配線の抵抗値を更に下げることができ、
第二の実施例のメモリセルでは第一のメモリセルよりも
更に最低動作電圧を低く抑えることが出来る。
ＢｉＣＭＯＳのＳＲＡＭでは、バイポーラトランジスタ
のエミッタコンタクト部４３は、リン、砒素等のＮ型不
純物を含み選択的にコンタクト部４３にのみ形成された
ポリシリコン層５０とエミッタ拡散層３９との接合とし
て構成されているが、メモリセルのグランド配線のコン
タクト部では、リン、砒素等のＮ型不純物を含んだシリ
サイド層５１と半導体基板面との接合として構成されて
いる。このように、メモリセルのグランドコンタクト部
４４を、シリサイド／シリコン基板の構造とすることに
より、グランド配線の抵抗値を更に下げることができ、
第二の実施例のメモリセルでは第一のメモリセルよりも
更に最低動作電圧を低く抑えることが出来る。
【００３９】上記各実施例では、本発明の半導体集積回
路装置として好適なＢｉＣＭＯＳのＳＲＡＭを例として
説明したが、本発明の半導体集積回路装置は、特にＳＲ
ＡＭにのみ限定されるものではなく、一般的にＢｉＣＭ
ＯＳ回路におけるコンタクト及び配線の組合せ構造とし
て広く適用可能である。
路装置として好適なＢｉＣＭＯＳのＳＲＡＭを例として
説明したが、本発明の半導体集積回路装置は、特にＳＲ
ＡＭにのみ限定されるものではなく、一般的にＢｉＣＭ
ＯＳ回路におけるコンタクト及び配線の組合せ構造とし
て広く適用可能である。
【００４０】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置及び本発明の方法により製造される半導体集
積回路装置では、配線層に起因する段差が小さく形成さ
れるので製造工程中における目合せのフォーカスマージ
ンを大きくできること、配線層を特に増やすことなく必
要な最低動作電圧を確保できること、及び、ポリシリコ
ン残りに起因する配線の短絡故障を防止できることの何
れをも可能とするので、本発明は、工程数の削減が可能
であると共に、高集積化及び低電圧電源に適合でき且つ
信頼性が高い半導体集積回路装置及びその製造方法を提
供できたという効果を奏する。
積回路装置及び本発明の方法により製造される半導体集
積回路装置では、配線層に起因する段差が小さく形成さ
れるので製造工程中における目合せのフォーカスマージ
ンを大きくできること、配線層を特に増やすことなく必
要な最低動作電圧を確保できること、及び、ポリシリコ
ン残りに起因する配線の短絡故障を防止できることの何
れをも可能とするので、本発明は、工程数の削減が可能
であると共に、高集積化及び低電圧電源に適合でき且つ
信頼性が高い半導体集積回路装置及びその製造方法を提
供できたという効果を奏する。
【図１】本発明の第一の実施例の半導体集積回路装置に
ついての１つの製造工程段階での断面図。
ついての１つの製造工程段階での断面図。
【図２】本発明の第一の実施例の半導体集積回路装置に
ついての１つの製造工程段階での断面図。
ついての１つの製造工程段階での断面図。
【図３】本発明の第一の実施例の半導体集積回路装置に
ついての１つの製造工程段階での断面図。
ついての１つの製造工程段階での断面図。
【図４】本発明の第二の実施例の半導体集積回路装置に
ついての１つの製造工程段階での断面図。
ついての１つの製造工程段階での断面図。
【図５】本発明の第二の実施例の半導体集積回路装置に
ついての１つの製造工程段階での断面図。
ついての１つの製造工程段階での断面図。
【図６】本発明の第二の実施例の半導体集積回路装置に
ついての１つの製造工程段階での断面図。
ついての１つの製造工程段階での断面図。
【図７】公知の方法で形成される半導体集積回路装置に
ついての１つの製造工程段階での断面図。
ついての１つの製造工程段階での断面図。
【図８】公知の方法で形成される半導体集積回路装置に
ついての１つの製造工程段階での断面図。
ついての１つの製造工程段階での断面図。
【図９】公知の方法で形成される半導体集積回路装置に
ついての１つの製造工程段階での断面図。
ついての１つの製造工程段階での断面図。
【図１０】従来の第一の例の半導体集積回路装置につい
ての１つの製造工程段階での断面図。
ての１つの製造工程段階での断面図。
【図１１】従来の第一の例の半導体集積回路装置につい
ての１つの製造工程段階での断面図。
ての１つの製造工程段階での断面図。
【図１２】従来の第一の例の半導体集積回路装置につい
ての１つの製造工程段階での断面図。
ての１つの製造工程段階での断面図。
【図１３】従来の第二の例の半導体集積回路装置につい
ての１つの製造工程段階での断面図。
ての１つの製造工程段階での断面図。
【図１４】従来の第二の例の半導体集積回路装置につい
ての１つの製造工程段階での断面図。
ての１つの製造工程段階での断面図。
【図１５】従来の第二の例の半導体集積回路装置につい
ての１つの製造工程段階での断面図。
ての１つの製造工程段階での断面図。
１ Ｐ型半導体基板 ２ Ｎ+型埋込層領域 ３ Ｐ+型埋込層領域 ４ Ｎ型エピタキシャル層 ５ Ｐ型ウエル領域 ６ Ｎ型ウエル領域 ７ 素子分離酸化膜 ８ Ｎ+コレクタ領域 ９ ゲート酸化膜 １０ ゲート電極 ３９ エミッタ拡散層領域 ４３ エミッタコンタクト部 ４４ グランドコンタクト部 ４５ 多結晶シリコン層 ４６ シリサイド層 ４７ エミッタ引出し電極 ４８ グランド配線 Ａ１ バイポーラトランジスタ部 Ａ２ 相補型電界効果トランジスタ部
Claims (8)
- 【請求項１】 バイポーラトランジスタ部と相補型電界
効果トランジスタ部とを同一の基板に備える半導体集積
回路装置において、 前記バイポーラトランジスタ部に形成されるエミッタ拡
散層と、 前記エミッタ拡散層に開口するコンタクトホールを有す
る絶縁層と、 前記コンタクトホール内に形成された選択多結晶シリコ
ン層と、 高融点金属のシリサイドから成り、前記絶縁層上に形成
されると共に前記選択多結晶シリコン層の上端と接する
エミッタ引出し電極と、 前記絶縁層上に形成され、前記相補型電界効果トランジ
スタ部の半導体活性領域の所定部に電気的に接続された
前記シリサイドから成る配線層とを備えることを特徴と
する半導体集積回路装置。 - 【請求項２】 前記絶縁層が更に前記所定部に開口する
第二のコンタクトホールを備え、前記所定部と前記配線
層との間に該第二のコンタクトホール内に形成された他
の選択多結晶シリコン層が介在することを特徴とする請
求項１に記載の半導体集積回路装置。 - 【請求項３】 前記多結晶シリコン層及び前記シリサイ
ドの少なくとも一方が不純物を含有することを特徴とす
る請求項１又は２に記載の半導体集積回路装置。 - 【請求項４】 前記半導体集積回路装置がＳＲＡＭとし
て構成され、前記配線層が前記所定部をグランド電位に
維持するグランド配線として構成されることを特徴とす
る請求項１乃至３の一に記載の半導体集積回路装置。 - 【請求項５】 バイポーラトランジスタ部と相補型電界
効果トランジスタ部とを同一の基板に備える半導体集積
回路装置の製造方法において、 バイポーラトランジスタ部に少なくともベース領域を形
成すると共に相補型電界効果トランジスタ部に少なくと
も半導体活性領域を形成した後に、前記バイポーラトラ
ンジスタ部及び相補型トランジスタ部に絶縁膜を形成
し、 前記絶縁膜に前記ベース領域の一部に開口する第一のコ
ンタクトホールを形成し、 前記第一のコンタクトホール内に選択多結晶シリコン層
を形成し、 前記絶縁膜に前記半導体活性領域の所定部に開口する第
二のコンタクトホールを形成し、 前記選択多結晶シリコン層の上端及び前記第二のコンタ
クトホール内を含み前記絶縁層上に高融点金属のシリサ
イド膜を形成し、 前記シリサイド膜を選択的に除去してエミッタ引き出し
電極及び配線を形成することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項６】 バイポーラトランジスタ部と相補型電
界効果トランジスタ部とを同一の基板に備える半導体集
積回路装置の製造方法において、 バイポーラトランジスタ部に少なくともベース領域を形
成すると共に相補型電界効果トランジスタ部に少なくと
も半導体活性領域を形成した後に、前記バイポーラトラ
ンジスタ部及び相補型トランジスタ部に絶縁膜を形成
し、 前記絶縁膜に前記ベース領域の一部及び前記半導体活性
領域の所定部に開口するコンタクトホールを形成し、 前記コンタクトホール内に選択多結晶シリコン層を形成
し、 前記選択多結晶シリコン層の上端を含み前記絶縁層上に
高融点金属のシリサイド膜を形成し、 前記シリサイド膜を選択的に除去してエミッタ引き出し
電極及び配線を形成することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項７】 前記多結晶シリコン層を成長させる工程
は、該多結晶シリコン層がＮ型不純物を含んで成長する
工程として構成されることを特徴とする請求項５又は６
に記載の半導体集積回路装置の製造方法。 - 【請求項８】 前記多結晶シリコン層を成長させる工程
は、該多結晶シリコン層が不純物を含まないで成長する
工程と、該成長した多結晶シリコン層に不純物を注入す
る工程とを含むことを特徴とする請求項５又は６に記載
の半導体集積回路装置製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141911A JP2503878B2 (ja) | 1993-06-14 | 1993-06-14 | 半導体集積回路装置及びその製造方法 |
| US08/257,529 US5494844A (en) | 1993-06-14 | 1994-06-09 | Process of fabricating Bi-CMOS integrated circuit device |
| KR1019940013309A KR0131431B1 (ko) | 1993-06-14 | 1994-06-14 | Bi-CMOS 집적 회로 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141911A JP2503878B2 (ja) | 1993-06-14 | 1993-06-14 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350036A JPH06350036A (ja) | 1994-12-22 |
| JP2503878B2 true JP2503878B2 (ja) | 1996-06-05 |
Family
ID=15303034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5141911A Expired - Fee Related JP2503878B2 (ja) | 1993-06-14 | 1993-06-14 | 半導体集積回路装置及びその製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP2503878B2 (ja) |
| KR (1) | KR0131431B1 (ja) |
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| US6245604B1 (en) * | 1996-01-16 | 2001-06-12 | Micron Technology | Bipolar-CMOS (BiCMOS) process for fabricating integrated circuits |
| KR100190029B1 (ko) * | 1996-03-19 | 1999-06-01 | 윤종용 | 바이씨모스 에스램 소자의 제조방법 |
| KR100395159B1 (ko) * | 2001-08-17 | 2003-08-19 | 한국전자통신연구원 | 규소게르마늄을 이용한 바이씨모스 소자 제조 방법 |
| KR100460268B1 (ko) * | 2002-07-16 | 2004-12-08 | 매그나칩 반도체 유한회사 | 비대칭 실리사이드막을 갖는 ｓｒａｍ의 구조 및 그 제조방법 |
| JP2005109501A (ja) * | 2003-09-30 | 2005-04-21 | Agere Systems Inc | 選択的に蒸着されたエミッタを有するバイポーラトランジスタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH01147843A (ja) * | 1987-12-03 | 1989-06-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5075241A (en) * | 1988-01-29 | 1991-12-24 | Texas Instruments Incorporated | Method of forming a recessed contact bipolar transistor and field effect device |
| US5057455A (en) * | 1989-11-30 | 1991-10-15 | At&T Bell Laboratories | Formation of integrated circuit electrodes |
| US5047367A (en) * | 1990-06-08 | 1991-09-10 | Intel Corporation | Process for formation of a self aligned titanium nitride/cobalt silicide bilayer |
| JP3018408B2 (ja) * | 1990-06-28 | 2000-03-13 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-06-14 JP JP5141911A patent/JP2503878B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-09 US US08/257,529 patent/US5494844A/en not_active Expired - Fee Related
- 1994-06-14 KR KR1019940013309A patent/KR0131431B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| US5494844A (en) | 1996-02-27 |
| KR950002011A (ko) | 1995-01-04 |
| JPH06350036A (ja) | 1994-12-22 |
| KR0131431B1 (ko) | 1998-04-15 |
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