JPS58129628A - デ−タチヤネル装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータチャネル装置、特にバッファメモリを共
通制御するデータチャネル装置に関する。

データチャネル装置は、コンピュータシステム内におい
て、入出力装置と主記憶装置間のデータ転送動作を効率
よく行なうために使用され、基本的な動作機能としては
入出力コマンドの起動制御および終結制御、データ転送
制御および入出力インタフェース制御がある。このうち
、処理速蜜の遅い入出力装置に対する入出力インタフェ
ース制御（これを行なう回路をチャネルと称す）を除い
ては、中央処理装置や主記憶装置等との間のル１ｊ御で
あるので、高速化が可能であり、かつ簡単化をねらいと
し起動制御、終結制御およびデータ転送制御等の制御回
路を複数のチャネルで共通に持つ（この回路をチャネル
共通制御回路と称す）ようにデータチャネル装置を構成
する所謂共通制御方式のデータチャネル装置がよく使用
される。入出力装置と主記憶装置との処理速度差を吸収
するためにデータチャネル装置に使用されるデータ転送
用バッファメモリも、集中化による利点とデータ転送の
効率とを＃／Ｉｔして、チャネル共通制御回路と各チャ
ネルに分散して設けられている。

このチャネル共通制御回路に設けられたバッファメモリ
は、従来のデータチャネル装置では、チャネル毎にその
使用エリヤは固定されている。このため％　１つのチャ
ネルで必要な使用エリヤかにバイトであれば、チャネル
の数がｎ個の場合にはＫｘｎバイトのバッファメモリを
必要とする。

一方、データチャネル装置に収容されている全チャネル
が同時にバッファメモリを使用する確率は極めて小さく
、従って、実際の使用上においては上記のＫ　ｘ　ｎバ
イトのバッファメモリの使用効率は極めて低く、必要以
上の容量のバッファメモリを備えている・という欠点が
ある。

本発明の目的は上述の従来［ｆｆｉの欠点を除去しチャ
ネル数が同じでもチャネル共通制御回路にあるバッファ
メモリの容量を大幅に減少したデータチャネル装置を提
供することにある。

本発明の装置は、複数のチャネルと該チャネルを共通に
制御するチャネル共通制御回路とからなシ該チャネル共
通制御回路に備えであるデータ転送用バッファメモリが
予め定めた大きさの複数のメモリブロックに分割されて
いるデータチャネル装置において、９自メモリブロック
の要求を示すメモリブロック要求信号に応答して第１の
更新信号を発生し空きメモリブロックの返却を示すメモ
リブロック返却信号に応答して第２の更新信号を発生す
る更新信号発生手段と、前記各メモリブロックに対応し
てそれぞれ設けられ核メモリブロックの空きまたは壜が
りの状態を記１意し前記第１の更新信号と前記バッファ
メモリ内でのメモリブロックを示すアドレス信号とに応
答して記憶内容を空きから廐がりの状態に更新し前記４
２の更新信ずアドレス信号とに応答して記憶情報を基が
りから空きの状態に更新するメモリブロック状態記憶更
新手段と、前記各メモリブロック状態記憶更新手段の記
憶情報に応答して前記バッファメモリブロック内での空
きメモリブロックを示すアドレス信号を発生し前記第１
の更新信号に応答して該アドレス信号を出力するアドレ
ス信号発生出力手段とを含む。

次に、本発明について図面を参照して詳細に説明する。

第１図は本発明の一実施例のブロック図である。

本発明の一実施例であるデータチャネル装置２０は、ｎ
個のチャネル５−１〜５−ｎとバッファメモリ２．共通
制御部３およびバッファメモリブロック指定部４とを含
んで構成されている。

データチャネル装置２０は、中央処理装置ｔ（図示せず
）からの指示にもとすいて、記憶装置ｌと接続線１７−
１〜１７−ｎを介して接続される数多くの入出力装置と
の間のデータ転送を行うものであり、前述のように、入
出力装置に対するインタフェース制御を行なうチャネル
はチャネル５−１〜５−ｎのように入出力装置毎に備え
ているが、入出力コマンドの起動制御終結制御およびデ
ータ転送制御を行うチャネル共通制御回路はバッファメ
モリ２．共通制御部３およびバッファメモリブロック指
定部４とから構成されて、各チャネルに共通く備えて時
分割多重処理を行っている。

中央処理装置から接続線１１を介して入出力装置番号、
使用チャネル番号、書込み読出しの区別。

転送データ長等を含んだ入出力起動信号が、データチャ
ネル装置２０の共通制御部３に与えられると、共通制御
部３は主記憶装置ｌｌからチャネルコマンド錯を読出し
、指定されたチャネルにこのコマントと入出力装置番号
とを転送゛しチャネルを起動する。

書込みのコマンドの場合には、先ず、主記憶装置ｌから
データを読出しバッファメモリ２に格納する。チャネル
は、共通制御部３から与えられた入出力装置番号とコマ
ンドとにより、指定された入出力装置を起動しこれにコ
マンドを送出する。

かくして、チャネルからのデータ転送要求信号と共通制
御部３からの応答信号、入出力装置からのデータ転送要
求信号とチャネルからの応答信号のやりとににより、デ
ータはバッファメモリ２からチャネルへ、更にチャネル
から入出力装置へと転送される。

続出しのコマンドの場合のデータ転送動作に関しては、
書込みのコマンドの場合のデータ転送動作のデータの流
れを逆にすればよく、説明を省略する。

上記のデータ転送動作で使用されるバッファメモリは、
従来装置では前述のようにチャネルの数と同数のｎ個の
メモリブロックに分割されておプ、入出力装置と主記憶
装置ｔｌとのデータ転送に第１番目の（ｔ＝ｉ−ｎ）チ
ャネルを使用するように中央処理装置から接続ｆａｌｌ
を介して入出力起動信号が与えられると、共通制御部３
はこのデータ転送に対して使用される前記の′：４１番
目のチャネルに対応してバッファメモリ２の第１番目の
メモリブロックを使用するようにバッファメモリ内のメ
モリブロックアドレス（以後Ｂアドレスと略称す）を接
続線１５を介してバッファメモリ２に供給している。す
なわち、第１番目のチャネルの使用するメモリブロック
は第１番目のメモリブロックに固定されており、ｉｔ番
目以外のメモリブロックは使用できない。

本実施例では、第１番目のチャネルは使用されていない
メモリブロック（以後空きメモリブロックと称す、ま九
使用中のメモリブロックを１がりメモリブロックと以後
称す）ならば第１番目のメ゛１′ モリブロック／に限定せずバッファメモリブロック指定
部４の指示に従ってどのメモリブロックでも使用できる
ように構成されている。

すなわち、中央処理装置から接続線１１を介して入出力
起動信号が共通制御部３に与えられると、共通制御部３
は接続線２２を介してバッファメモリブロック指定部４
に空きメモリブロックを要求するメモリブロック要求信
号を送出し、空きメモリブロックのＢアドレスを接続線
２１を介して受信し、接続線１５を介して、このＢアド
レスを送出して、中央処理装置から指定さｎたチャネル
にこのＢアドレスに相当するバッファメモリ２の中の空
きメモリブロックを提供する。この状態では該空きメモ
リブロックは島がりメモリブロックとなる。また、デー
タ転送が終了して塞がりメモリブロックが使用済、すな
わち、空きメモリブロックとなったときには共通制御部
３から接続ｆｓ２４を介してメモリブロック返却信号を
送出し、併せて返却メモリブロックのＢアドレスを接続
線２３を介して送出する。

このようにして各チャネルはバッファメモリ２内に空き
メモリブロックがあれば、指示に従ってどのメモリブロ
ックでも使用でさるようにすることができる。

このためには、バッファメモリ２内でのメモリブロック
の空き、扇がりの状態を′＃理し、空きメモリブロック
のＢアドレスを供給する回路が必要で、この役目を果す
のがバッファメモリブロック指定部４である。

第２図には４１図に使用するバッファメモリブロック指
定部４のブロック図が示してめる。図示の例はバッファ
メモリ２が１６のメモリブロックに分割されている場合
を示す。

バッファメモリブロック指定部４は、一つの空きメモリ
ブロックのＢアドレスを指示するとともに、共通制御部
３からのメモリブロック要求信号を九はメモリブロック
返却信号により、バッファメモリ内でのメモリブロック
の空きおよび禍が妙の状態を更新管理し、この管理状暢
から空きメモリブロックとして提供すべき空きメモリプ
ロップ”Ｂアドレスを作成する機能をもっており、ステ
ータス更新指示回路３００．バックアメモリ管理回路１
００およびＢアドレス発生回路２００を含んでいる。

ステータス更新指示回路３００は、共通制御部３からメ
モリブロック要求信号またはメモリブロック返却信号を
受信して、メモリブロックの管理状態を空きから塞が９
に更新する第１の更新信号ま九は塞が９から空きに更新
する第２の更新信号を発生する回路である。

バッファメモリ管理回路１００は、バッツァメモリ２の
分割されているメモリブロックにそれぞれ対応して７リ
ツプフロツプが設けてあり、各ツリラグフロップのリセ
ット状態を対応するメモリブロックの塞がプに、セット
状態を対応するメモリブロックの空きに対応させて各メ
モリブロックの使用状態を把握し、ステータス更新指示
回路３００からの第１の更新信号と後述するＢアドレス
発生回路２００からのＢアドレス、またはステータス更
新指示回路３００からの第２の更新信号と共通制御部３
からのＢアドレスとＫよりメモリブロックの使用状態を
更新管理し空きのメモリブロックに対応するツリップフ
ロクプカラ１ｌｉＩｌｊｌ”ｌ”７０ツブからは論理１
０＠なる状態信号をＢアドレス発生回路２００に供給す
る。

Ｂアドレス発生回路２００は、バッファメモリ管理回路
１００から供給される状態信号によりＢアドレスメモリ
２０３ｔたは２０４から使用に供すべきメモリブロック
のＢアドレスを読み出しこれを共通制御回路３とバッツ
ァメモリ管理回路リブロックの中のどの１つの空きメモ
リブロックをデータ転送に使用するかを決定する決定法
は、付量に選定でき、この決定法にもとすいて、接続線
３３−１〜３３−１６により表示される状態信号と使用
に供される空きメモリブロックのＢアドレスとの対応が
つけられる。

第１番目から第１６番目まであるメモリブロックの中で
、常に番号の一番若い空きメモリブロックを使用に供す
ることとすれば、状０＠号とＢアドレスとの対応は第１
ｆｉのようになる。

第　　１　表 第１表で×印は、論理１１ｇで−ａｏ１でもどちらでも
よいことを示す。１例として第５番目のメモリブロック
を使用に供しようとしているときには、Ｂアドレスを示
すデータｒ０１００Ｊが接続線３６−１〜３６−４に供
給されていて、状態信号として［０ＯＯＯＩＸＸＸＸＸ
ＸＸ）ＣＸＸＸＪが接続線３３−１〜３３−１６に供給
されている。

また、Ｂアドレスメモリ２０３には、接続線３３−１〜
３３−８までの状態信号に対応するアドレスに、Ｂアド
レスをデータとして格納している。す々わち、例えばｒ
ｏ　ｌ　００Ｊなる「Ｂアドレス」データはその状態信
号に対応する「００００１ｘ××」なるアドレスに格納
されている。っま９゜ｒＯｌＯｏＪなる「Ｂアドレス」
データは８ケ所のアドレスにそれぞれ格納されているこ
ととなる。

同様ＫＢアドレスメモリ２０４には接ｄｌｌｉａ３−９
〜３３−１６までの状態信号に対応するアドレスにＢア
ドレスをデータとして格納している。

接続線３３−１〜３３−８の中の何れか一つが論理％　
１　％の場合、すなわち第１１１目から第８誉れ 目のメモリブロックの中の酸のメモリブロックが空きメ
モリブロックの場合には、オアゲート２０１の出力が論
理１１１となって、これを読み出し信号としてＢアドレ
スメモリ２０３からＢアドレスを読出し、何れも論理１
　ｌＩでない場合には、ナンドグー）２−０２の出力が
論理ａｌｌとなってこれを読出し信号としてＢアドレス
メモリ２０４からＢアドレスを読出す。読本用され九Ｂ
アドレスは１部はバッファメモリ管理回路１００に供給
され、他の一部はアンドゲート２ｏｓｄに供給されメモ
リブロック要求信号に応答して接続線２１を介して共通
制御部３に供給される。

次に、バッファメモリブロック指定部４の動作を、メモ
リブロック要求時とメモリブロック返却時とに別けて説
明する。Ｂアドレスは説明の便宜上メモリブロックの１
６に対応して４ビツトとする。

（１）　　メモリブロックの要求時 メモリブロック要求時はよ記憶装置ｌからバッファメモ
リ２に、またはチャネルからバッファメモリ２にデータ
転送が開始されるときに相当する。共通制御部３から接
続ｍ２２を介して上記のデータ転送に使用するメモリブ
ロックを要求するメモリブロック要求信号がステータス
更新指示回路３００に供給されると同時に、メモリブロ
ック要求信号はアンドゲート２０５を開いて接続線３６
を介して 嗜→ミｈ−に供給されている空きメモリブロックのＢア
ドレス（Ｂアドレスの各ビットは接続線３６−１〜３６
−４を介して供給される）を接続線２１を介して共通制
御部３に供給する。

ステータス更新指示回路３００では、メモリブロック要
求信号に応答してフリップフロップ３０３がセットされ
、この出力とメモリブロック要求信号との論理積をアン
ドゲート３０２によ〕作成して、接続線２８を介して第
１の更新信号としてバッファメモ、り管理回路１００に
供給する。

バッファメモリ管理回路１００に供給された第１の更新
信号は選択回路１０１を駆動し％接続線３６と接続線２
９とを接続し、先程共通制御部３に供給した接続線２１
を介するＢアドレスをデコーダ１０２に供給する。第１
の更新信号は、ｔた、アントゲ−）１０４−１−１０４
−１６に供給されこれらのアンドゲートを開く。

デコーダ１０２はＢアドレスを解読し、その出力線であ
る接続線３０−１〜３０−１６のうちのいづれか一つに
論理”１１を供給する。１６個あるメモリブロックのう
ち第１番目のメモリブロックが空きメモリブロックであ
って、それが使用に供されたとすると、「０Ｏ００」な
るＢアドレスがデコーダ１０２により解読されて、デコ
ーダ１０２は接続線３０−１を介してアントゲ−）１０
３−１と１０４−１とに論理ａｌｌを供給する。アント
ゲ−）１０４−１は、前述のように、すでに第１の更新
信号により開いているので、デコーダ１０２から接続線
３０−１を介して供給される論理１１′はアンドゲート
１０４−１および接続線３２−１を介してフリップフロ
ップ１０５−１に供給され、ツリツブフロップ１０５−
１をリセットし、接続線３３−１を介してＢアドレス発
生回路２００に供給していた状態信号の一つを論理Ｉ１
０から１０＠に更新する。

かくして更新された状態信号をＢアドレス発生回路２０
０が受信し、この更新された状態信号に対応するアドレ
スに格納しである「Ｂアドレス」データを、オアグー）
２０１またはナントゲート２０２から出力される続出し
信号によりＢアドレスメモリ２０３または２０４から続
み出し、接続線３６を介して更新された空きメモリブロ
ックのＢアドレスとしてをアンドゲート２０５に供給し
新たなメモリブロック要求ニ対して準備をする。

（２）　　メモリブロック返却時 ）　４　リフ’ロック返却時はバッファメモリ２から主
記憶装置ｌへの、またはバッファメモリからチャネルへ
のデータ転送が終了したときに相当する。共通制御部３
から接続線２３を介して上記のデータ転送に使用し九メ
モリブロックのＢアドレスと、接続線２４を介してこの
メモリブロックを返却するメモリブロック返却信号とが
バッファメモリブロック指定部４に供給されるＯ バッファメモリブロック指定部４にあるステータス更新
指示回路３００では、メモリブロック返却信号に応答し
てフリップフロップ３０３をリセットし、この出力とメ
モリブロック返却信号との論理積をアンドゲート３ｏｌ
により作成して、接続１ｉ１２７を介して第２のｊｌ！
新信号としてバッファメモリ管理回路１００に供給する
。

バッファメモリ管理回路１００に供給された第２の更新
信号は、アンドゲート１０３−１〜１０３−１６に供給
されてこれらのアンドゲートを開く。−力選択回路１０
１は、接続線２８を介して第１の更新信号が供給されて
いないので接続線２３と２９とを接続し、接続線２３を
介して共通制御回路３から供給された返却メモリブロッ
クのＢアドレスをデコーダ１０２に供給する。デコーダ
１０２は、Ｂアドレスを解読しその出力線である接続ｆ
＃１３０−１〜３０−１６のうちのいずれか一つに論理
１１６を供給する）例えば第８番目のメモリブロックが
返却されたとするとｓ　「０１ｌｌ」なるＢアドレスが
デコーダ１０２によｎ＊ｓさレテ、デ：ｆｆ−ダ１０２
は接続線３０−８を介してアンドグー）１０３−８と１
０４−８とに論理１１１を供給する。

アンドグー）１０３−８は前述のように、すでに、第２
の更新信号により開いているので、デコーダ１０２から
接続線３０−８を介して供給される論理１１１はアンド
ゲート１０３−８および接続線３１−８を介してフリッ
プフロップ１０５−８に供給され、フリップフロップ１
０５−８をセットし、接続線３３−８を介してＢアドレ
ス発生回路２００に供給してい九状態信号の一つを論理
Ｉ０１から１１１に更新する。

かくして更新された状態信号をＢアドレス発生回路２０
０が受信し、この更新された状態信号に対応するアドレ
スに格納しである「Ｂアドレス」データを、オアゲート
２０１またはアンドグー）２０２（前述の例の場合には
オアゲート２０１　’）から出力される読出し信号によ
りＢアドレスメモリ２０３または２０４（前述の例では
Ｂアドレスメモリ２０３）から読み出し、接続線３６を
介して更新された空きメモリブロックのＢアドレスとし
てアンドゲート２０５に供給しメモリブロック要求に対
して準備をする。

以上のようにしてバッファメモリブロック指定部４では
、バッファメモリ２内でのメモリブロックの使用状態を
管理し、空きメモリブロックのＢアドレスをメモリブロ
ック要求に応じて共通制御部３に供給することができる
。

このようにして本実施例では、各チャネルはバッファメ
モリ２内に空きメモリブロックがあれば、従来装置のよ
うにチャネルとそのチャネルが使用するメモリブロック
とが１対１に固定されずに、バッファメモリブロック指
定部４の指示に従ってどのメモリブロックでも使用する
ことができる。

一方、データチャネル装置に収容されている全チャネル
が同時にバッファメモリを１史用する確率は実際の使用
上極めて小さいことを考えると、各チャネルに対してメ
モリブロックを用意している従来装置のバッファメモリ
の使用効率は非常に低いが、本実施例では空きメモリブ
ロックを自由にどのチャネルも使用できることとしたた
め、使用効率のよいバッファメモリを少ない容量で構成
することができる。例えばデータチャネル装置で同時に
動作しているチャネルの数は全チャネル数の平均３（ｌ
であるとすれば、本実施例ではバッファメモリの容量を
ＩｓＯ係は減少できる。

本実施例ではＢアドレスは４バイトとしたが本発明はこ
れに限るものではない。また、Ｂアドレスと状態信号と
の対応は本実施例に限定されるものでなく、信頼性を考
慮し九メモリブロックの均等使用等を条件として付加し
、Ｂアドレスと状態信号の対応をきめることもてきる。

以上のように本発明にはバッフ、アメモリをブロック化
し各メモリブロックをチャネルに固定的に割当てないで
、各チャネルに自由に各メモリブロックを使用させるこ
とによりチャネル数が同じでもチャネル共通制御回路に
あるバッファメモリの容量を大幅に減少できるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図に使用するバッファメモリブロック指定部のブロック
図である。 図において、ｌ・・・・・・主記憶値ｄ、　２・・・・
・・バッファメモリ、３・・・・・・共通制御部、４・
・・・・・バッファメモリブロック指定部、５−１〜５
−ｎ・・・・・・チャネル、　　ｌ　ｌ〜ｌ　６　、１
７−１〜ｌ　７−ｎ・・・・・・接続線。 ２０・・・・・・データチャネル装置、２１〜３６・・
・・・・接続線、１００・・・・・・バッファメモリ管
理回路、１０１・・・・・・選択回路、１０２・・・・
・・デコーダ、１０３−１〜１０３−１６，１０４−１
〜１０４−１６，２０５・・・・・・アンドゲート％　
１０５−１〜１０５−１６・・・・・・フリップフロッ
プ、２００・・・・・・Ｂアドレス発生回路、２０１・
・・・・・オアグー）、２０２・・・・・・ナントゲー
ト、２０３，２０４・・・・・・Ｂアドレスメモリ、３
０Ｇ・・・・・・ステータス更新指示回路ｓ　３０１，
３０２・・・・・・アントゲ−）、３０３・・・・・・
フリップフロッグ。

Claims (1)

1. 【特許請求の範囲】 複数のチャネルと該チャネルを共通に制御するチャネル
   共通制御回路とからなり鋏チャネル共通制御回路に備え
   であるデータ転送用バッファメモリが予め定めた大きさ
   の複数のメモリブロックに分割されているデータチャネ
   ル装置において、空きメモリブロックの要求を示すメモ
   リブロック要求信号に応答して第１の更新信号を発生し
   空きメモリブロックの返却を示すメモリブロック返却信
   号に応答して第２の更新信号を発生する更新信号発生手
   段と、 前記各メモリブロックに対応してそれぞれ設けもれ嬢メ
   モリプ日ツタの空きまたは鳥が９の状態を記憶し前記第
   １の更新信号と前記バッファメモリ内でのメモリブロッ
   クを示すアドレス信号とに応答して記憶情報を空きから
   曇がりの状態に更新し前記第２の更新信号と前記バッフ
   ァメモリ内でのメモリブロックを示すアドレス信号とに
   応答して記憶情報を塞がりから空きの状態に更新するメ
   モリブロック状態記憶更新手段と、 前記各メモリブロック状態記憶更新手段の記憶情報に応
   答して前記バッファメモリ内での空きメモリブロックを
   示すアドレス信号を出力するアドレス信号発生出力手段
   とを含むことを特徴とするデータチャネル装置。