JPS58129628A - デ−タチヤネル装置 - Google Patents
デ−タチヤネル装置Info
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- JPS58129628A JPS58129628A JP1348882A JP1348882A JPS58129628A JP S58129628 A JPS58129628 A JP S58129628A JP 1348882 A JP1348882 A JP 1348882A JP 1348882 A JP1348882 A JP 1348882A JP S58129628 A JPS58129628 A JP S58129628A
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- Japan
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- memory block
- memory
- address
- buffer memory
- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータチャネル装置、特にバッファメモリを共
通制御するデータチャネル装置に関する。
通制御するデータチャネル装置に関する。
データチャネル装置は、コンピュータシステム内におい
て、入出力装置と主記憶装置間のデータ転送動作を効率
よく行なうために使用され、基本的な動作機能としては
入出力コマンドの起動制御および終結制御、データ転送
制御および入出力インタフェース制御がある。このうち
、処理速蜜の遅い入出力装置に対する入出力インタフェ
ース制御(これを行なう回路をチャネルと称す)を除い
ては、中央処理装置や主記憶装置等との間のル1j御で
あるので、高速化が可能であり、かつ簡単化をねらいと
し起動制御、終結制御およびデータ転送制御等の制御回
路を複数のチャネルで共通に持つ(この回路をチャネル
共通制御回路と称す)ようにデータチャネル装置を構成
する所謂共通制御方式のデータチャネル装置がよく使用
される。入出力装置と主記憶装置との処理速度差を吸収
するためにデータチャネル装置に使用されるデータ転送
用バッファメモリも、集中化による利点とデータ転送の
効率とを#/Itして、チャネル共通制御回路と各チャ
ネルに分散して設けられている。
て、入出力装置と主記憶装置間のデータ転送動作を効率
よく行なうために使用され、基本的な動作機能としては
入出力コマンドの起動制御および終結制御、データ転送
制御および入出力インタフェース制御がある。このうち
、処理速蜜の遅い入出力装置に対する入出力インタフェ
ース制御(これを行なう回路をチャネルと称す)を除い
ては、中央処理装置や主記憶装置等との間のル1j御で
あるので、高速化が可能であり、かつ簡単化をねらいと
し起動制御、終結制御およびデータ転送制御等の制御回
路を複数のチャネルで共通に持つ(この回路をチャネル
共通制御回路と称す)ようにデータチャネル装置を構成
する所謂共通制御方式のデータチャネル装置がよく使用
される。入出力装置と主記憶装置との処理速度差を吸収
するためにデータチャネル装置に使用されるデータ転送
用バッファメモリも、集中化による利点とデータ転送の
効率とを#/Itして、チャネル共通制御回路と各チャ
ネルに分散して設けられている。
このチャネル共通制御回路に設けられたバッファメモリ
は、従来のデータチャネル装置では、チャネル毎にその
使用エリヤは固定されている。このため% 1つのチャ
ネルで必要な使用エリヤかにバイトであれば、チャネル
の数がn個の場合にはKxnバイトのバッファメモリを
必要とする。
は、従来のデータチャネル装置では、チャネル毎にその
使用エリヤは固定されている。このため% 1つのチャ
ネルで必要な使用エリヤかにバイトであれば、チャネル
の数がn個の場合にはKxnバイトのバッファメモリを
必要とする。
一方、データチャネル装置に収容されている全チャネル
が同時にバッファメモリを使用する確率は極めて小さく
、従って、実際の使用上においては上記のK x nバ
イトのバッファメモリの使用効率は極めて低く、必要以
上の容量のバッファメモリを備えている・という欠点が
ある。
が同時にバッファメモリを使用する確率は極めて小さく
、従って、実際の使用上においては上記のK x nバ
イトのバッファメモリの使用効率は極めて低く、必要以
上の容量のバッファメモリを備えている・という欠点が
ある。
本発明の目的は上述の従来[ffiの欠点を除去しチャ
ネル数が同じでもチャネル共通制御回路にあるバッファ
メモリの容量を大幅に減少したデータチャネル装置を提
供することにある。
ネル数が同じでもチャネル共通制御回路にあるバッファ
メモリの容量を大幅に減少したデータチャネル装置を提
供することにある。
本発明の装置は、複数のチャネルと該チャネルを共通に
制御するチャネル共通制御回路とからなシ該チャネル共
通制御回路に備えであるデータ転送用バッファメモリが
予め定めた大きさの複数のメモリブロックに分割されて
いるデータチャネル装置において、9自メモリブロック
の要求を示すメモリブロック要求信号に応答して第1の
更新信号を発生し空きメモリブロックの返却を示すメモ
リブロック返却信号に応答して第2の更新信号を発生す
る更新信号発生手段と、前記各メモリブロックに対応し
てそれぞれ設けられ核メモリブロックの空きまたは壜が
りの状態を記1意し前記第1の更新信号と前記バッファ
メモリ内でのメモリブロックを示すアドレス信号とに応
答して記憶内容を空きから廐がりの状態に更新し前記4
2の更新信ずアドレス信号とに応答して記憶情報を基が
りから空きの状態に更新するメモリブロック状態記憶更
新手段と、前記各メモリブロック状態記憶更新手段の記
憶情報に応答して前記バッファメモリブロック内での空
きメモリブロックを示すアドレス信号を発生し前記第1
の更新信号に応答して該アドレス信号を出力するアドレ
ス信号発生出力手段とを含む。
制御するチャネル共通制御回路とからなシ該チャネル共
通制御回路に備えであるデータ転送用バッファメモリが
予め定めた大きさの複数のメモリブロックに分割されて
いるデータチャネル装置において、9自メモリブロック
の要求を示すメモリブロック要求信号に応答して第1の
更新信号を発生し空きメモリブロックの返却を示すメモ
リブロック返却信号に応答して第2の更新信号を発生す
る更新信号発生手段と、前記各メモリブロックに対応し
てそれぞれ設けられ核メモリブロックの空きまたは壜が
りの状態を記1意し前記第1の更新信号と前記バッファ
メモリ内でのメモリブロックを示すアドレス信号とに応
答して記憶内容を空きから廐がりの状態に更新し前記4
2の更新信ずアドレス信号とに応答して記憶情報を基が
りから空きの状態に更新するメモリブロック状態記憶更
新手段と、前記各メモリブロック状態記憶更新手段の記
憶情報に応答して前記バッファメモリブロック内での空
きメモリブロックを示すアドレス信号を発生し前記第1
の更新信号に応答して該アドレス信号を出力するアドレ
ス信号発生出力手段とを含む。
次に、本発明について図面を参照して詳細に説明する。
第1図は本発明の一実施例のブロック図である。
本発明の一実施例であるデータチャネル装置20は、n
個のチャネル5−1〜5−nとバッファメモリ2.共通
制御部3およびバッファメモリブロック指定部4とを含
んで構成されている。
個のチャネル5−1〜5−nとバッファメモリ2.共通
制御部3およびバッファメモリブロック指定部4とを含
んで構成されている。
データチャネル装置20は、中央処理装置t(図示せず
)からの指示にもとすいて、記憶装置lと接続線17−
1〜17−nを介して接続される数多くの入出力装置と
の間のデータ転送を行うものであり、前述のように、入
出力装置に対するインタフェース制御を行なうチャネル
はチャネル5−1〜5−nのように入出力装置毎に備え
ているが、入出力コマンドの起動制御終結制御およびデ
ータ転送制御を行うチャネル共通制御回路はバッファメ
モリ2.共通制御部3およびバッファメモリブロック指
定部4とから構成されて、各チャネルに共通く備えて時
分割多重処理を行っている。
)からの指示にもとすいて、記憶装置lと接続線17−
1〜17−nを介して接続される数多くの入出力装置と
の間のデータ転送を行うものであり、前述のように、入
出力装置に対するインタフェース制御を行なうチャネル
はチャネル5−1〜5−nのように入出力装置毎に備え
ているが、入出力コマンドの起動制御終結制御およびデ
ータ転送制御を行うチャネル共通制御回路はバッファメ
モリ2.共通制御部3およびバッファメモリブロック指
定部4とから構成されて、各チャネルに共通く備えて時
分割多重処理を行っている。
中央処理装置から接続線11を介して入出力装置番号、
使用チャネル番号、書込み読出しの区別。
使用チャネル番号、書込み読出しの区別。
転送データ長等を含んだ入出力起動信号が、データチャ
ネル装置20の共通制御部3に与えられると、共通制御
部3は主記憶装置llからチャネルコマンド錯を読出し
、指定されたチャネルにこのコマントと入出力装置番号
とを転送゛しチャネルを起動する。
ネル装置20の共通制御部3に与えられると、共通制御
部3は主記憶装置llからチャネルコマンド錯を読出し
、指定されたチャネルにこのコマントと入出力装置番号
とを転送゛しチャネルを起動する。
書込みのコマンドの場合には、先ず、主記憶装置lから
データを読出しバッファメモリ2に格納する。チャネル
は、共通制御部3から与えられた入出力装置番号とコマ
ンドとにより、指定された入出力装置を起動しこれにコ
マンドを送出する。
データを読出しバッファメモリ2に格納する。チャネル
は、共通制御部3から与えられた入出力装置番号とコマ
ンドとにより、指定された入出力装置を起動しこれにコ
マンドを送出する。
かくして、チャネルからのデータ転送要求信号と共通制
御部3からの応答信号、入出力装置からのデータ転送要
求信号とチャネルからの応答信号のやりとににより、デ
ータはバッファメモリ2からチャネルへ、更にチャネル
から入出力装置へと転送される。
御部3からの応答信号、入出力装置からのデータ転送要
求信号とチャネルからの応答信号のやりとににより、デ
ータはバッファメモリ2からチャネルへ、更にチャネル
から入出力装置へと転送される。
続出しのコマンドの場合のデータ転送動作に関しては、
書込みのコマンドの場合のデータ転送動作のデータの流
れを逆にすればよく、説明を省略する。
書込みのコマンドの場合のデータ転送動作のデータの流
れを逆にすればよく、説明を省略する。
上記のデータ転送動作で使用されるバッファメモリは、
従来装置では前述のようにチャネルの数と同数のn個の
メモリブロックに分割されておプ、入出力装置と主記憶
装置tlとのデータ転送に第1番目の(t=i−n)チ
ャネルを使用するように中央処理装置から接続fall
を介して入出力起動信号が与えられると、共通制御部3
はこのデータ転送に対して使用される前記の′:41番
目のチャネルに対応してバッファメモリ2の第1番目の
メモリブロックを使用するようにバッファメモリ内のメ
モリブロックアドレス(以後Bアドレスと略称す)を接
続線15を介してバッファメモリ2に供給している。す
なわち、第1番目のチャネルの使用するメモリブロック
は第1番目のメモリブロックに固定されており、it番
目以外のメモリブロックは使用できない。
従来装置では前述のようにチャネルの数と同数のn個の
メモリブロックに分割されておプ、入出力装置と主記憶
装置tlとのデータ転送に第1番目の(t=i−n)チ
ャネルを使用するように中央処理装置から接続fall
を介して入出力起動信号が与えられると、共通制御部3
はこのデータ転送に対して使用される前記の′:41番
目のチャネルに対応してバッファメモリ2の第1番目の
メモリブロックを使用するようにバッファメモリ内のメ
モリブロックアドレス(以後Bアドレスと略称す)を接
続線15を介してバッファメモリ2に供給している。す
なわち、第1番目のチャネルの使用するメモリブロック
は第1番目のメモリブロックに固定されており、it番
目以外のメモリブロックは使用できない。
本実施例では、第1番目のチャネルは使用されていない
メモリブロック(以後空きメモリブロックと称す、ま九
使用中のメモリブロックを1がりメモリブロックと以後
称す)ならば第1番目のメ゛1′ モリブロック/に限定せずバッファメモリブロック指定
部4の指示に従ってどのメモリブロックでも使用できる
ように構成されている。
メモリブロック(以後空きメモリブロックと称す、ま九
使用中のメモリブロックを1がりメモリブロックと以後
称す)ならば第1番目のメ゛1′ モリブロック/に限定せずバッファメモリブロック指定
部4の指示に従ってどのメモリブロックでも使用できる
ように構成されている。
すなわち、中央処理装置から接続線11を介して入出力
起動信号が共通制御部3に与えられると、共通制御部3
は接続線22を介してバッファメモリブロック指定部4
に空きメモリブロックを要求するメモリブロック要求信
号を送出し、空きメモリブロックのBアドレスを接続線
21を介して受信し、接続線15を介して、このBアド
レスを送出して、中央処理装置から指定さnたチャネル
にこのBアドレスに相当するバッファメモリ2の中の空
きメモリブロックを提供する。この状態では該空きメモ
リブロックは島がりメモリブロックとなる。また、デー
タ転送が終了して塞がりメモリブロックが使用済、すな
わち、空きメモリブロックとなったときには共通制御部
3から接続fs24を介してメモリブロック返却信号を
送出し、併せて返却メモリブロックのBアドレスを接続
線23を介して送出する。
起動信号が共通制御部3に与えられると、共通制御部3
は接続線22を介してバッファメモリブロック指定部4
に空きメモリブロックを要求するメモリブロック要求信
号を送出し、空きメモリブロックのBアドレスを接続線
21を介して受信し、接続線15を介して、このBアド
レスを送出して、中央処理装置から指定さnたチャネル
にこのBアドレスに相当するバッファメモリ2の中の空
きメモリブロックを提供する。この状態では該空きメモ
リブロックは島がりメモリブロックとなる。また、デー
タ転送が終了して塞がりメモリブロックが使用済、すな
わち、空きメモリブロックとなったときには共通制御部
3から接続fs24を介してメモリブロック返却信号を
送出し、併せて返却メモリブロックのBアドレスを接続
線23を介して送出する。
このようにして各チャネルはバッファメモリ2内に空き
メモリブロックがあれば、指示に従ってどのメモリブロ
ックでも使用でさるようにすることができる。
メモリブロックがあれば、指示に従ってどのメモリブロ
ックでも使用でさるようにすることができる。
このためには、バッファメモリ2内でのメモリブロック
の空き、扇がりの状態を′#理し、空きメモリブロック
のBアドレスを供給する回路が必要で、この役目を果す
のがバッファメモリブロック指定部4である。
の空き、扇がりの状態を′#理し、空きメモリブロック
のBアドレスを供給する回路が必要で、この役目を果す
のがバッファメモリブロック指定部4である。
第2図には41図に使用するバッファメモリブロック指
定部4のブロック図が示してめる。図示の例はバッファ
メモリ2が16のメモリブロックに分割されている場合
を示す。
定部4のブロック図が示してめる。図示の例はバッファ
メモリ2が16のメモリブロックに分割されている場合
を示す。
バッファメモリブロック指定部4は、一つの空きメモリ
ブロックのBアドレスを指示するとともに、共通制御部
3からのメモリブロック要求信号を九はメモリブロック
返却信号により、バッファメモリ内でのメモリブロック
の空きおよび禍が妙の状態を更新管理し、この管理状暢
から空きメモリブロックとして提供すべき空きメモリプ
ロップ”Bアドレスを作成する機能をもっており、ステ
ータス更新指示回路300.バックアメモリ管理回路1
00およびBアドレス発生回路200を含んでいる。
ブロックのBアドレスを指示するとともに、共通制御部
3からのメモリブロック要求信号を九はメモリブロック
返却信号により、バッファメモリ内でのメモリブロック
の空きおよび禍が妙の状態を更新管理し、この管理状暢
から空きメモリブロックとして提供すべき空きメモリプ
ロップ”Bアドレスを作成する機能をもっており、ステ
ータス更新指示回路300.バックアメモリ管理回路1
00およびBアドレス発生回路200を含んでいる。
ステータス更新指示回路300は、共通制御部3からメ
モリブロック要求信号またはメモリブロック返却信号を
受信して、メモリブロックの管理状態を空きから塞が9
に更新する第1の更新信号ま九は塞が9から空きに更新
する第2の更新信号を発生する回路である。
モリブロック要求信号またはメモリブロック返却信号を
受信して、メモリブロックの管理状態を空きから塞が9
に更新する第1の更新信号ま九は塞が9から空きに更新
する第2の更新信号を発生する回路である。
バッファメモリ管理回路100は、バッツァメモリ2の
分割されているメモリブロックにそれぞれ対応して7リ
ツプフロツプが設けてあり、各ツリラグフロップのリセ
ット状態を対応するメモリブロックの塞がプに、セット
状態を対応するメモリブロックの空きに対応させて各メ
モリブロックの使用状態を把握し、ステータス更新指示
回路300からの第1の更新信号と後述するBアドレス
発生回路200からのBアドレス、またはステータス更
新指示回路300からの第2の更新信号と共通制御部3
からのBアドレスとKよりメモリブロックの使用状態を
更新管理し空きのメモリブロックに対応するツリップフ
ロクプカラ1liIljl”l”70ツブからは論理1
0@なる状態信号をBアドレス発生回路200に供給す
る。
分割されているメモリブロックにそれぞれ対応して7リ
ツプフロツプが設けてあり、各ツリラグフロップのリセ
ット状態を対応するメモリブロックの塞がプに、セット
状態を対応するメモリブロックの空きに対応させて各メ
モリブロックの使用状態を把握し、ステータス更新指示
回路300からの第1の更新信号と後述するBアドレス
発生回路200からのBアドレス、またはステータス更
新指示回路300からの第2の更新信号と共通制御部3
からのBアドレスとKよりメモリブロックの使用状態を
更新管理し空きのメモリブロックに対応するツリップフ
ロクプカラ1liIljl”l”70ツブからは論理1
0@なる状態信号をBアドレス発生回路200に供給す
る。
Bアドレス発生回路200は、バッファメモリ管理回路
100から供給される状態信号によりBアドレスメモリ
203tたは204から使用に供すべきメモリブロック
のBアドレスを読み出しこれを共通制御回路3とバッツ
ァメモリ管理回路リブロックの中のどの1つの空きメモ
リブロックをデータ転送に使用するかを決定する決定法
は、付量に選定でき、この決定法にもとすいて、接続線
33−1〜33−16により表示される状態信号と使用
に供される空きメモリブロックのBアドレスとの対応が
つけられる。
100から供給される状態信号によりBアドレスメモリ
203tたは204から使用に供すべきメモリブロック
のBアドレスを読み出しこれを共通制御回路3とバッツ
ァメモリ管理回路リブロックの中のどの1つの空きメモ
リブロックをデータ転送に使用するかを決定する決定法
は、付量に選定でき、この決定法にもとすいて、接続線
33−1〜33−16により表示される状態信号と使用
に供される空きメモリブロックのBアドレスとの対応が
つけられる。
第1番目から第16番目まであるメモリブロックの中で
、常に番号の一番若い空きメモリブロックを使用に供す
ることとすれば、状0@号とBアドレスとの対応は第1
fiのようになる。
、常に番号の一番若い空きメモリブロックを使用に供す
ることとすれば、状0@号とBアドレスとの対応は第1
fiのようになる。
第 1 表
第1表で×印は、論理11gで−ao1でもどちらでも
よいことを示す。1例として第5番目のメモリブロック
を使用に供しようとしているときには、Bアドレスを示
すデータr0100Jが接続線36−1〜36−4に供
給されていて、状態信号として[0OOOIXXXXX
XX)CXXXJが接続線33−1〜33−16に供給
されている。
よいことを示す。1例として第5番目のメモリブロック
を使用に供しようとしているときには、Bアドレスを示
すデータr0100Jが接続線36−1〜36−4に供
給されていて、状態信号として[0OOOIXXXXX
XX)CXXXJが接続線33−1〜33−16に供給
されている。
また、Bアドレスメモリ203には、接続線33−1〜
33−8までの状態信号に対応するアドレスに、Bアド
レスをデータとして格納している。す々わち、例えばr
o l 00Jなる「Bアドレス」データはその状態信
号に対応する「00001x××」なるアドレスに格納
されている。っま9゜rOlOoJなる「Bアドレス」
データは8ケ所のアドレスにそれぞれ格納されているこ
ととなる。
33−8までの状態信号に対応するアドレスに、Bアド
レスをデータとして格納している。す々わち、例えばr
o l 00Jなる「Bアドレス」データはその状態信
号に対応する「00001x××」なるアドレスに格納
されている。っま9゜rOlOoJなる「Bアドレス」
データは8ケ所のアドレスにそれぞれ格納されているこ
ととなる。
同様KBアドレスメモリ204には接dllia3−9
〜33−16までの状態信号に対応するアドレスにBア
ドレスをデータとして格納している。
〜33−16までの状態信号に対応するアドレスにBア
ドレスをデータとして格納している。
接続線33−1〜33−8の中の何れか一つが論理%
1 %の場合、すなわち第111目から第8誉れ 目のメモリブロックの中の酸のメモリブロックが空きメ
モリブロックの場合には、オアゲート201の出力が論
理111となって、これを読み出し信号としてBアドレ
スメモリ203からBアドレスを読出し、何れも論理1
lIでない場合には、ナンドグー)2−02の出力が
論理allとなってこれを読出し信号としてBアドレス
メモリ204からBアドレスを読出す。読本用され九B
アドレスは1部はバッファメモリ管理回路100に供給
され、他の一部はアンドゲート2osdに供給されメモ
リブロック要求信号に応答して接続線21を介して共通
制御部3に供給される。
1 %の場合、すなわち第111目から第8誉れ 目のメモリブロックの中の酸のメモリブロックが空きメ
モリブロックの場合には、オアゲート201の出力が論
理111となって、これを読み出し信号としてBアドレ
スメモリ203からBアドレスを読出し、何れも論理1
lIでない場合には、ナンドグー)2−02の出力が
論理allとなってこれを読出し信号としてBアドレス
メモリ204からBアドレスを読出す。読本用され九B
アドレスは1部はバッファメモリ管理回路100に供給
され、他の一部はアンドゲート2osdに供給されメモ
リブロック要求信号に応答して接続線21を介して共通
制御部3に供給される。
次に、バッファメモリブロック指定部4の動作を、メモ
リブロック要求時とメモリブロック返却時とに別けて説
明する。Bアドレスは説明の便宜上メモリブロックの1
6に対応して4ビツトとする。
リブロック要求時とメモリブロック返却時とに別けて説
明する。Bアドレスは説明の便宜上メモリブロックの1
6に対応して4ビツトとする。
(1) メモリブロックの要求時
メモリブロック要求時はよ記憶装置lからバッファメモ
リ2に、またはチャネルからバッファメモリ2にデータ
転送が開始されるときに相当する。共通制御部3から接
続m22を介して上記のデータ転送に使用するメモリブ
ロックを要求するメモリブロック要求信号がステータス
更新指示回路300に供給されると同時に、メモリブロ
ック要求信号はアンドゲート205を開いて接続線36
を介して 嗜→ミh−に供給されている空きメモリブロックのBア
ドレス(Bアドレスの各ビットは接続線36−1〜36
−4を介して供給される)を接続線21を介して共通制
御部3に供給する。
リ2に、またはチャネルからバッファメモリ2にデータ
転送が開始されるときに相当する。共通制御部3から接
続m22を介して上記のデータ転送に使用するメモリブ
ロックを要求するメモリブロック要求信号がステータス
更新指示回路300に供給されると同時に、メモリブロ
ック要求信号はアンドゲート205を開いて接続線36
を介して 嗜→ミh−に供給されている空きメモリブロックのBア
ドレス(Bアドレスの各ビットは接続線36−1〜36
−4を介して供給される)を接続線21を介して共通制
御部3に供給する。
ステータス更新指示回路300では、メモリブロック要
求信号に応答してフリップフロップ303がセットされ
、この出力とメモリブロック要求信号との論理積をアン
ドゲート302によ〕作成して、接続線28を介して第
1の更新信号としてバッファメモ、り管理回路100に
供給する。
求信号に応答してフリップフロップ303がセットされ
、この出力とメモリブロック要求信号との論理積をアン
ドゲート302によ〕作成して、接続線28を介して第
1の更新信号としてバッファメモ、り管理回路100に
供給する。
バッファメモリ管理回路100に供給された第1の更新
信号は選択回路101を駆動し%接続線36と接続線2
9とを接続し、先程共通制御部3に供給した接続線21
を介するBアドレスをデコーダ102に供給する。第1
の更新信号は、tた、アントゲ−)104−1−104
−16に供給されこれらのアンドゲートを開く。
信号は選択回路101を駆動し%接続線36と接続線2
9とを接続し、先程共通制御部3に供給した接続線21
を介するBアドレスをデコーダ102に供給する。第1
の更新信号は、tた、アントゲ−)104−1−104
−16に供給されこれらのアンドゲートを開く。
デコーダ102はBアドレスを解読し、その出力線であ
る接続線30−1〜30−16のうちのいづれか一つに
論理”11を供給する。16個あるメモリブロックのう
ち第1番目のメモリブロックが空きメモリブロックであ
って、それが使用に供されたとすると、「0O00」な
るBアドレスがデコーダ102により解読されて、デコ
ーダ102は接続線30−1を介してアントゲ−)10
3−1と104−1とに論理allを供給する。アント
ゲ−)104−1は、前述のように、すでに第1の更新
信号により開いているので、デコーダ102から接続線
30−1を介して供給される論理11′はアンドゲート
104−1および接続線32−1を介してフリップフロ
ップ105−1に供給され、ツリツブフロップ105−
1をリセットし、接続線33−1を介してBアドレス発
生回路200に供給していた状態信号の一つを論理I1
0から10@に更新する。
る接続線30−1〜30−16のうちのいづれか一つに
論理”11を供給する。16個あるメモリブロックのう
ち第1番目のメモリブロックが空きメモリブロックであ
って、それが使用に供されたとすると、「0O00」な
るBアドレスがデコーダ102により解読されて、デコ
ーダ102は接続線30−1を介してアントゲ−)10
3−1と104−1とに論理allを供給する。アント
ゲ−)104−1は、前述のように、すでに第1の更新
信号により開いているので、デコーダ102から接続線
30−1を介して供給される論理11′はアンドゲート
104−1および接続線32−1を介してフリップフロ
ップ105−1に供給され、ツリツブフロップ105−
1をリセットし、接続線33−1を介してBアドレス発
生回路200に供給していた状態信号の一つを論理I1
0から10@に更新する。
かくして更新された状態信号をBアドレス発生回路20
0が受信し、この更新された状態信号に対応するアドレ
スに格納しである「Bアドレス」データを、オアグー)
201またはナントゲート202から出力される続出し
信号によりBアドレスメモリ203または204から続
み出し、接続線36を介して更新された空きメモリブロ
ックのBアドレスとしてをアンドゲート205に供給し
新たなメモリブロック要求ニ対して準備をする。
0が受信し、この更新された状態信号に対応するアドレ
スに格納しである「Bアドレス」データを、オアグー)
201またはナントゲート202から出力される続出し
信号によりBアドレスメモリ203または204から続
み出し、接続線36を介して更新された空きメモリブロ
ックのBアドレスとしてをアンドゲート205に供給し
新たなメモリブロック要求ニ対して準備をする。
(2) メモリブロック返却時
) 4 リフ’ロック返却時はバッファメモリ2から主
記憶装置lへの、またはバッファメモリからチャネルへ
のデータ転送が終了したときに相当する。共通制御部3
から接続線23を介して上記のデータ転送に使用し九メ
モリブロックのBアドレスと、接続線24を介してこの
メモリブロックを返却するメモリブロック返却信号とが
バッファメモリブロック指定部4に供給されるO バッファメモリブロック指定部4にあるステータス更新
指示回路300では、メモリブロック返却信号に応答し
てフリップフロップ303をリセットし、この出力とメ
モリブロック返却信号との論理積をアンドゲート3ol
により作成して、接続1i127を介して第2のjl!
新信号としてバッファメモリ管理回路100に供給する
。
記憶装置lへの、またはバッファメモリからチャネルへ
のデータ転送が終了したときに相当する。共通制御部3
から接続線23を介して上記のデータ転送に使用し九メ
モリブロックのBアドレスと、接続線24を介してこの
メモリブロックを返却するメモリブロック返却信号とが
バッファメモリブロック指定部4に供給されるO バッファメモリブロック指定部4にあるステータス更新
指示回路300では、メモリブロック返却信号に応答し
てフリップフロップ303をリセットし、この出力とメ
モリブロック返却信号との論理積をアンドゲート3ol
により作成して、接続1i127を介して第2のjl!
新信号としてバッファメモリ管理回路100に供給する
。
バッファメモリ管理回路100に供給された第2の更新
信号は、アンドゲート103−1〜103−16に供給
されてこれらのアンドゲートを開く。−力選択回路10
1は、接続線28を介して第1の更新信号が供給されて
いないので接続線23と29とを接続し、接続線23を
介して共通制御回路3から供給された返却メモリブロッ
クのBアドレスをデコーダ102に供給する。デコーダ
102は、Bアドレスを解読しその出力線である接続f
#130−1〜30−16のうちのいずれか一つに論理
116を供給する)例えば第8番目のメモリブロックが
返却されたとするとs 「01ll」なるBアドレスが
デコーダ102によn*sさレテ、デ:ff−ダ102
は接続線30−8を介してアンドグー)103−8と1
04−8とに論理111を供給する。
信号は、アンドゲート103−1〜103−16に供給
されてこれらのアンドゲートを開く。−力選択回路10
1は、接続線28を介して第1の更新信号が供給されて
いないので接続線23と29とを接続し、接続線23を
介して共通制御回路3から供給された返却メモリブロッ
クのBアドレスをデコーダ102に供給する。デコーダ
102は、Bアドレスを解読しその出力線である接続f
#130−1〜30−16のうちのいずれか一つに論理
116を供給する)例えば第8番目のメモリブロックが
返却されたとするとs 「01ll」なるBアドレスが
デコーダ102によn*sさレテ、デ:ff−ダ102
は接続線30−8を介してアンドグー)103−8と1
04−8とに論理111を供給する。
アンドグー)103−8は前述のように、すでに、第2
の更新信号により開いているので、デコーダ102から
接続線30−8を介して供給される論理111はアンド
ゲート103−8および接続線31−8を介してフリッ
プフロップ105−8に供給され、フリップフロップ1
05−8をセットし、接続線33−8を介してBアドレ
ス発生回路200に供給してい九状態信号の一つを論理
I01から111に更新する。
の更新信号により開いているので、デコーダ102から
接続線30−8を介して供給される論理111はアンド
ゲート103−8および接続線31−8を介してフリッ
プフロップ105−8に供給され、フリップフロップ1
05−8をセットし、接続線33−8を介してBアドレ
ス発生回路200に供給してい九状態信号の一つを論理
I01から111に更新する。
かくして更新された状態信号をBアドレス発生回路20
0が受信し、この更新された状態信号に対応するアドレ
スに格納しである「Bアドレス」データを、オアゲート
201またはアンドグー)202(前述の例の場合には
オアゲート201 ’)から出力される読出し信号によ
りBアドレスメモリ203または204(前述の例では
Bアドレスメモリ203)から読み出し、接続線36を
介して更新された空きメモリブロックのBアドレスとし
てアンドゲート205に供給しメモリブロック要求に対
して準備をする。
0が受信し、この更新された状態信号に対応するアドレ
スに格納しである「Bアドレス」データを、オアゲート
201またはアンドグー)202(前述の例の場合には
オアゲート201 ’)から出力される読出し信号によ
りBアドレスメモリ203または204(前述の例では
Bアドレスメモリ203)から読み出し、接続線36を
介して更新された空きメモリブロックのBアドレスとし
てアンドゲート205に供給しメモリブロック要求に対
して準備をする。
以上のようにしてバッファメモリブロック指定部4では
、バッファメモリ2内でのメモリブロックの使用状態を
管理し、空きメモリブロックのBアドレスをメモリブロ
ック要求に応じて共通制御部3に供給することができる
。
、バッファメモリ2内でのメモリブロックの使用状態を
管理し、空きメモリブロックのBアドレスをメモリブロ
ック要求に応じて共通制御部3に供給することができる
。
このようにして本実施例では、各チャネルはバッファメ
モリ2内に空きメモリブロックがあれば、従来装置のよ
うにチャネルとそのチャネルが使用するメモリブロック
とが1対1に固定されずに、バッファメモリブロック指
定部4の指示に従ってどのメモリブロックでも使用する
ことができる。
モリ2内に空きメモリブロックがあれば、従来装置のよ
うにチャネルとそのチャネルが使用するメモリブロック
とが1対1に固定されずに、バッファメモリブロック指
定部4の指示に従ってどのメモリブロックでも使用する
ことができる。
一方、データチャネル装置に収容されている全チャネル
が同時にバッファメモリを1史用する確率は実際の使用
上極めて小さいことを考えると、各チャネルに対してメ
モリブロックを用意している従来装置のバッファメモリ
の使用効率は非常に低いが、本実施例では空きメモリブ
ロックを自由にどのチャネルも使用できることとしたた
め、使用効率のよいバッファメモリを少ない容量で構成
することができる。例えばデータチャネル装置で同時に
動作しているチャネルの数は全チャネル数の平均3(l
であるとすれば、本実施例ではバッファメモリの容量を
IsO係は減少できる。
が同時にバッファメモリを1史用する確率は実際の使用
上極めて小さいことを考えると、各チャネルに対してメ
モリブロックを用意している従来装置のバッファメモリ
の使用効率は非常に低いが、本実施例では空きメモリブ
ロックを自由にどのチャネルも使用できることとしたた
め、使用効率のよいバッファメモリを少ない容量で構成
することができる。例えばデータチャネル装置で同時に
動作しているチャネルの数は全チャネル数の平均3(l
であるとすれば、本実施例ではバッファメモリの容量を
IsO係は減少できる。
本実施例ではBアドレスは4バイトとしたが本発明はこ
れに限るものではない。また、Bアドレスと状態信号と
の対応は本実施例に限定されるものでなく、信頼性を考
慮し九メモリブロックの均等使用等を条件として付加し
、Bアドレスと状態信号の対応をきめることもてきる。
れに限るものではない。また、Bアドレスと状態信号と
の対応は本実施例に限定されるものでなく、信頼性を考
慮し九メモリブロックの均等使用等を条件として付加し
、Bアドレスと状態信号の対応をきめることもてきる。
以上のように本発明にはバッフ、アメモリをブロック化
し各メモリブロックをチャネルに固定的に割当てないで
、各チャネルに自由に各メモリブロックを使用させるこ
とによりチャネル数が同じでもチャネル共通制御回路に
あるバッファメモリの容量を大幅に減少できるという効
果がある。
し各メモリブロックをチャネルに固定的に割当てないで
、各チャネルに自由に各メモリブロックを使用させるこ
とによりチャネル数が同じでもチャネル共通制御回路に
あるバッファメモリの容量を大幅に減少できるという効
果がある。
第1図は本発明の一実施例のブロック図、第2図は第1
図に使用するバッファメモリブロック指定部のブロック
図である。 図において、l・・・・・・主記憶値d、 2・・・・
・・バッファメモリ、3・・・・・・共通制御部、4・
・・・・・バッファメモリブロック指定部、5−1〜5
−n・・・・・・チャネル、 l l〜l 6 、1
7−1〜l 7−n・・・・・・接続線。 20・・・・・・データチャネル装置、21〜36・・
・・・・接続線、100・・・・・・バッファメモリ管
理回路、101・・・・・・選択回路、102・・・・
・・デコーダ、103−1〜103−16,104−1
〜104−16,205・・・・・・アンドゲート%
105−1〜105−16・・・・・・フリップフロッ
プ、200・・・・・・Bアドレス発生回路、201・
・・・・・オアグー)、202・・・・・・ナントゲー
ト、203,204・・・・・・Bアドレスメモリ、3
0G・・・・・・ステータス更新指示回路s 301,
302・・・・・・アントゲ−)、303・・・・・・
フリップフロッグ。
図に使用するバッファメモリブロック指定部のブロック
図である。 図において、l・・・・・・主記憶値d、 2・・・・
・・バッファメモリ、3・・・・・・共通制御部、4・
・・・・・バッファメモリブロック指定部、5−1〜5
−n・・・・・・チャネル、 l l〜l 6 、1
7−1〜l 7−n・・・・・・接続線。 20・・・・・・データチャネル装置、21〜36・・
・・・・接続線、100・・・・・・バッファメモリ管
理回路、101・・・・・・選択回路、102・・・・
・・デコーダ、103−1〜103−16,104−1
〜104−16,205・・・・・・アンドゲート%
105−1〜105−16・・・・・・フリップフロッ
プ、200・・・・・・Bアドレス発生回路、201・
・・・・・オアグー)、202・・・・・・ナントゲー
ト、203,204・・・・・・Bアドレスメモリ、3
0G・・・・・・ステータス更新指示回路s 301,
302・・・・・・アントゲ−)、303・・・・・・
フリップフロッグ。
Claims (1)
- 【特許請求の範囲】 複数のチャネルと該チャネルを共通に制御するチャネル
共通制御回路とからなり鋏チャネル共通制御回路に備え
であるデータ転送用バッファメモリが予め定めた大きさ
の複数のメモリブロックに分割されているデータチャネ
ル装置において、空きメモリブロックの要求を示すメモ
リブロック要求信号に応答して第1の更新信号を発生し
空きメモリブロックの返却を示すメモリブロック返却信
号に応答して第2の更新信号を発生する更新信号発生手
段と、 前記各メモリブロックに対応してそれぞれ設けもれ嬢メ
モリプ日ツタの空きまたは鳥が9の状態を記憶し前記第
1の更新信号と前記バッファメモリ内でのメモリブロッ
クを示すアドレス信号とに応答して記憶情報を空きから
曇がりの状態に更新し前記第2の更新信号と前記バッフ
ァメモリ内でのメモリブロックを示すアドレス信号とに
応答して記憶情報を塞がりから空きの状態に更新するメ
モリブロック状態記憶更新手段と、 前記各メモリブロック状態記憶更新手段の記憶情報に応
答して前記バッファメモリ内での空きメモリブロックを
示すアドレス信号を出力するアドレス信号発生出力手段
とを含むことを特徴とするデータチャネル装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1348882A JPS58129628A (ja) | 1982-01-29 | 1982-01-29 | デ−タチヤネル装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1348882A JPS58129628A (ja) | 1982-01-29 | 1982-01-29 | デ−タチヤネル装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58129628A true JPS58129628A (ja) | 1983-08-02 |
Family
ID=11834501
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1348882A Pending JPS58129628A (ja) | 1982-01-29 | 1982-01-29 | デ−タチヤネル装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58129628A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62296260A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | デ−タ転送多重制御方式 |
JPH02116945A (ja) * | 1988-10-27 | 1990-05-01 | Oki Electric Ind Co Ltd | 異種バス間接続装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51101430A (ja) * | 1975-03-04 | 1976-09-07 | Hitachi Ltd | |
JPS5466732A (en) * | 1977-11-07 | 1979-05-29 | Nec Corp | Data buffer control unit in data transfer unit |
JPS5539993A (en) * | 1978-09-14 | 1980-03-21 | Nec Corp | Input-output controller |
JPS55146530A (en) * | 1979-04-27 | 1980-11-14 | Nec Corp | Data processing device |
JPS5694425A (en) * | 1979-12-27 | 1981-07-30 | Fujitsu Ltd | Receiving data transfer control system |
-
1982
- 1982-01-29 JP JP1348882A patent/JPS58129628A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51101430A (ja) * | 1975-03-04 | 1976-09-07 | Hitachi Ltd | |
JPS5466732A (en) * | 1977-11-07 | 1979-05-29 | Nec Corp | Data buffer control unit in data transfer unit |
JPS5539993A (en) * | 1978-09-14 | 1980-03-21 | Nec Corp | Input-output controller |
JPS55146530A (en) * | 1979-04-27 | 1980-11-14 | Nec Corp | Data processing device |
JPS5694425A (en) * | 1979-12-27 | 1981-07-30 | Fujitsu Ltd | Receiving data transfer control system |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62296260A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | デ−タ転送多重制御方式 |
JPH02116945A (ja) * | 1988-10-27 | 1990-05-01 | Oki Electric Ind Co Ltd | 異種バス間接続装置 |
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