JP2501953B2 - 半導体装置 - Google Patents
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Description
【0001】[発明の目的]
【0002】
【産業上の利用分野】本発明は、樹脂封止型半導体装置
の実装技術に関し、特に、インナーリードのダイパッド
(ヘッド)部に絶縁性のフィルムをはり付けてダイパッ
ドとダイパッドに密着する半導体素子を電気的に絶縁す
る半導体装置に関する。
の実装技術に関し、特に、インナーリードのダイパッド
(ヘッド)部に絶縁性のフィルムをはり付けてダイパッ
ドとダイパッドに密着する半導体素子を電気的に絶縁す
る半導体装置に関する。
【0003】
【従来の技術】従来の半導体装置におけるリードフレー
ムの平面図を図6に示し、同図のA−A’による断面図
を図7に示す。
ムの平面図を図6に示し、同図のA−A’による断面図
を図7に示す。
【0004】ダイパッド1には、通常、銀メッキが施さ
れ、ダイパッド1に半導体素子3を接着するのに絶縁性
の接着剤11bを使用している。このダイパッド1に半
導体素子3を接着する工程では、接着に使用した絶縁性
接着剤11bにボイド(巣)のような非接着領域が発生
することがある。この様な非接着領域を持つ完成品の半
導体装置を長時間使用していると、ダイパッド1の銀メ
ッキが絶縁性接着剤11bのボイドを通じて、半導体素
子3の裏面(絶縁性接着剤11bと接着している面)へ
成長してしまい、ダイパッド1と半導体素子3の電気的
絶縁を破壊(コロージョン)してしまうという問題があ
った。
れ、ダイパッド1に半導体素子3を接着するのに絶縁性
の接着剤11bを使用している。このダイパッド1に半
導体素子3を接着する工程では、接着に使用した絶縁性
接着剤11bにボイド(巣)のような非接着領域が発生
することがある。この様な非接着領域を持つ完成品の半
導体装置を長時間使用していると、ダイパッド1の銀メ
ッキが絶縁性接着剤11bのボイドを通じて、半導体素
子3の裏面(絶縁性接着剤11bと接着している面)へ
成長してしまい、ダイパッド1と半導体素子3の電気的
絶縁を破壊(コロージョン)してしまうという問題があ
った。
【0005】また、SOP(Small Outline Package)、
SOJ(Small Outline J-leaded Package)等の表面実装
型パッケージ(図8参照)において、VPS(Vapor Pha
se Soldering) リフロー、IR(Infrared Rays) リフロ
ー等によりパッケージクラックが発生する問題がある。
これは、パッケージ内に水分が吸湿され、リフロー時の
熱で水蒸気化するが、この力が原因でパッケージクラッ
クが生じるものである。
SOJ(Small Outline J-leaded Package)等の表面実装
型パッケージ(図8参照)において、VPS(Vapor Pha
se Soldering) リフロー、IR(Infrared Rays) リフロ
ー等によりパッケージクラックが発生する問題がある。
これは、パッケージ内に水分が吸湿され、リフロー時の
熱で水蒸気化するが、この力が原因でパッケージクラッ
クが生じるものである。
【0006】更に、TSOP(Thin Small Outline Pac
kage)に代表されるように、パッケージの薄型化が進
み、現在、約1.0mm厚まで薄くなっている。即ち、
図9は薄型パッケージのTSOPの断面構造図を示す
が、モールド樹脂厚A0.28mm、半導体素子厚B
0.35mm、導電性接着剤厚C0.05mm、リード
フレーム厚D0.15mm、モールド樹脂厚E0.17
mmであり、その結果、パッケージ厚F1.0mmとな
る。しかしながら、カード等で用いられているパッケー
ジは、0.8mm以下を要求しており、従来の構造では
使用できないという問題があった。仮に、樹脂厚を上下
共、各々0.1mm削ると、下側が0.15mm以下に
なり、モールド成形しにくくなり、また、チップ厚を
0.35mmから0.2mm削るのは、チップの強度の
低下につながり、更に、リードフレーム厚を薄くするこ
とも、強度、或いは取り扱いの面で不可能である。
kage)に代表されるように、パッケージの薄型化が進
み、現在、約1.0mm厚まで薄くなっている。即ち、
図9は薄型パッケージのTSOPの断面構造図を示す
が、モールド樹脂厚A0.28mm、半導体素子厚B
0.35mm、導電性接着剤厚C0.05mm、リード
フレーム厚D0.15mm、モールド樹脂厚E0.17
mmであり、その結果、パッケージ厚F1.0mmとな
る。しかしながら、カード等で用いられているパッケー
ジは、0.8mm以下を要求しており、従来の構造では
使用できないという問題があった。仮に、樹脂厚を上下
共、各々0.1mm削ると、下側が0.15mm以下に
なり、モールド成形しにくくなり、また、チップ厚を
0.35mmから0.2mm削るのは、チップの強度の
低下につながり、更に、リードフレーム厚を薄くするこ
とも、強度、或いは取り扱いの面で不可能である。
【0007】
【発明が解決しようとする課題】以上の様に、従来の樹
脂封止型半導体装置の実装技術では、製造工程で非接着
領域が発生した場合に、電気的絶縁破壊の可能性がある
という問題、リフローによるパッケージクラックが起こ
る可能性があるという問題、更に、1.0mm以下の厚
さのパッケージを実現できず使用分野が限定されるとい
う欠点があった。
脂封止型半導体装置の実装技術では、製造工程で非接着
領域が発生した場合に、電気的絶縁破壊の可能性がある
という問題、リフローによるパッケージクラックが起こ
る可能性があるという問題、更に、1.0mm以下の厚
さのパッケージを実現できず使用分野が限定されるとい
う欠点があった。
【0008】本発明は、上記問題点を解決するもので、
その目的は、ダイパッドの銀メッキと接着剤を絶縁性フ
ィルムで電気的に完全に絶縁することにより、ダイパッ
ドの銀メッキのコロージョンが防止でき、リフローによ
るパッケージクラックが防止でき、更に、超薄型パッケ
ージを実現する半導体装置を提供することである。
その目的は、ダイパッドの銀メッキと接着剤を絶縁性フ
ィルムで電気的に完全に絶縁することにより、ダイパッ
ドの銀メッキのコロージョンが防止でき、リフローによ
るパッケージクラックが防止でき、更に、超薄型パッケ
ージを実現する半導体装置を提供することである。
【0009】[発明の構成]
【0010】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、半導体素子を実装する樹脂封止型半導体
装置において、複数の部分に分割され、少なくとも2つ
の部分はパッケージの長辺方向及び短辺方向、又は一辺
方向のみに設けられたタブリードにより固定され、前記
半導体素子を保持するダイパッドと、前記分割されたダ
イパッドの間に形成され、前記半導体素子上の異なる電
気端子間を接続するフラットタイプのジャンパーリード
と、前記ダイパッド及び前記ジャンパーリード上に下面
が固着され、上面に前記半導体素子を接着剤により接着
し、前記ダイパッド及び前記ジャンパーリードと前記半
導体素子の間を絶縁する絶縁性フィルムとを有すること
を特徴とする。
に、本発明は、半導体素子を実装する樹脂封止型半導体
装置において、複数の部分に分割され、少なくとも2つ
の部分はパッケージの長辺方向及び短辺方向、又は一辺
方向のみに設けられたタブリードにより固定され、前記
半導体素子を保持するダイパッドと、前記分割されたダ
イパッドの間に形成され、前記半導体素子上の異なる電
気端子間を接続するフラットタイプのジャンパーリード
と、前記ダイパッド及び前記ジャンパーリード上に下面
が固着され、上面に前記半導体素子を接着剤により接着
し、前記ダイパッド及び前記ジャンパーリードと前記半
導体素子の間を絶縁する絶縁性フィルムとを有すること
を特徴とする。
【0011】ここで、前記ダイパッドは、例えば図4
(a) 〜 (d) に示すダイパッド2のように分割され、
特に、大面積のダイパッドが不要となる点で、 (b) に
示すダイパッドが望ましい。
(a) 〜 (d) に示すダイパッド2のように分割され、
特に、大面積のダイパッドが不要となる点で、 (b) に
示すダイパッドが望ましい。
【0012】また、前記接着剤は、前記ダイパッド及び
前記ジャンパーリードと前記半導体素子の間を絶縁性を
向上させる点で、絶縁性接着剤であることが望ましい。
前記ジャンパーリードと前記半導体素子の間を絶縁性を
向上させる点で、絶縁性接着剤であることが望ましい。
【0013】
【作用】本発明による半導体装置は、リードフレームの
ダイパッド1上に絶縁性フィルム15をはり付け、半導
体素子3を絶縁性接着剤若しくは導電性接着剤11aで
接着する。
ダイパッド1上に絶縁性フィルム15をはり付け、半導
体素子3を絶縁性接着剤若しくは導電性接着剤11aで
接着する。
【0014】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【0015】図1は本発明の一実施例に係る半導体装置
におけるリードフレームの平面図である。同図におい
て、1はダイパッド、2はダブリード、3は半導体素
子、5は2ndボンディング部、7aはジャンパーリー
ド(フラット)、9はボンディングワイヤー、15は絶
縁性フィルム(ポリイシドテープ)、19はインナーリ
ードである。
におけるリードフレームの平面図である。同図におい
て、1はダイパッド、2はダブリード、3は半導体素
子、5は2ndボンディング部、7aはジャンパーリー
ド(フラット)、9はボンディングワイヤー、15は絶
縁性フィルム(ポリイシドテープ)、19はインナーリ
ードである。
【0016】また、同図のB−B’による断面図を図2
に、C−C’による断面図を図3に示す。両図におい
て、11aは絶縁性接着剤若しくは導電性接着剤、13
はモールド樹脂、17は接着剤である。 これらの図に
示すように、本発明による半導体装置では、リードフレ
ームのダイパッド1上に絶縁性フィルム15をはり付
け、半導体素子3を絶縁性接着剤若しくは導電性接着剤
11aで接着する。その後、ボンディング工程、モール
ド工程、T/F(Triming and Forming) 工程を経て、半
導体装置を完成させる。
に、C−C’による断面図を図3に示す。両図におい
て、11aは絶縁性接着剤若しくは導電性接着剤、13
はモールド樹脂、17は接着剤である。 これらの図に
示すように、本発明による半導体装置では、リードフレ
ームのダイパッド1上に絶縁性フィルム15をはり付
け、半導体素子3を絶縁性接着剤若しくは導電性接着剤
11aで接着する。その後、ボンディング工程、モール
ド工程、T/F(Triming and Forming) 工程を経て、半
導体装置を完成させる。
【0017】このように、本発明による半導体装置で
は、リードフレームのダイパッド1の銀メッキと、絶縁
性接着剤若しくは導電性接着剤11aで接着された半導
体素子3とが、ダイパッド1上にはり付けられた絶縁性
フィルム15により、電気的に導通することがないの
で、ダイパッド1の銀メッキのコロージョンを防止でき
る。
は、リードフレームのダイパッド1の銀メッキと、絶縁
性接着剤若しくは導電性接着剤11aで接着された半導
体素子3とが、ダイパッド1上にはり付けられた絶縁性
フィルム15により、電気的に導通することがないの
で、ダイパッド1の銀メッキのコロージョンを防止でき
る。
【0018】また、本発明による半導体装置の他の実施
例を図4に示す。図4に示すように、この実施例では、
ダイパッド1を分割しているので、リフロー時における
パッケージ内熱応力を十分に分散し、かつ、タブリード
2を複数設けているので上記リフロー時において発生し
た水蒸気を十分に逃がすことができるので、結果とし
て、リフローによるパッケージクラックを防止すること
ができる。
例を図4に示す。図4に示すように、この実施例では、
ダイパッド1を分割しているので、リフロー時における
パッケージ内熱応力を十分に分散し、かつ、タブリード
2を複数設けているので上記リフロー時において発生し
た水蒸気を十分に逃がすことができるので、結果とし
て、リフローによるパッケージクラックを防止すること
ができる。
【0019】更に、本発明による半導体装置の他の実施
例では、大面積のダイパッド1が不要となり、例えば、
図5に示すような構造であれば、半導体素子厚a0.3
5mm、絶縁性フィルム厚b0.02mm、絶縁性/導
電性接着剤厚c0.03mm、リードフレーム厚d0.
15mm、モールド樹脂厚e0.2mm、モールド樹脂
厚f0.2mm、モールド樹脂厚f’0.05mmとす
ることができ、その結果、パッケージ厚g0.8mmと
なる。従って、カード等の超薄型パッケージを必要とす
る分野にも利用できる。
例では、大面積のダイパッド1が不要となり、例えば、
図5に示すような構造であれば、半導体素子厚a0.3
5mm、絶縁性フィルム厚b0.02mm、絶縁性/導
電性接着剤厚c0.03mm、リードフレーム厚d0.
15mm、モールド樹脂厚e0.2mm、モールド樹脂
厚f0.2mm、モールド樹脂厚f’0.05mmとす
ることができ、その結果、パッケージ厚g0.8mmと
なる。従って、カード等の超薄型パッケージを必要とす
る分野にも利用できる。
【0020】
【発明の効果】以上の様に本発明によれば、ダイパッド
1(銀メッキ)と半導体素子3とが絶縁性フィルム15
により電気的に完全に絶縁され、ダイパッド1の銀メッ
キによる半導体素子との電気的絶縁の破壊を防止でき、
また、リフローによるパッケージクラックの発生しな
い、超薄型パッケージの半導体装置を実現できる。
1(銀メッキ)と半導体素子3とが絶縁性フィルム15
により電気的に完全に絶縁され、ダイパッド1の銀メッ
キによる半導体素子との電気的絶縁の破壊を防止でき、
また、リフローによるパッケージクラックの発生しな
い、超薄型パッケージの半導体装置を実現できる。
【0021】また、従来、半導体素子3の下のジャンパ
ーリードをディプレス7bにより形成していたのを、デ
ィプレスしないフラットなタイプ7aで形成できるた
め、リードフレームの工程を短縮することができ、また
同時に、コストを下げることもできる。
ーリードをディプレス7bにより形成していたのを、デ
ィプレスしないフラットなタイプ7aで形成できるた
め、リードフレームの工程を短縮することができ、また
同時に、コストを下げることもできる。
【図1】本発明の一実施例に係る半導体装置におけるリ
ードフレームの平面図である。
ードフレームの平面図である。
【図2】図1のB−B’による断面図である。
【図3】図1のC−C’による断面図である。
【図4】図1におけるダイパッドの他の実施例の平面図
である。
である。
【図5】パッケージの厚さを説明するための断面構造図
および平面図である。
および平面図である。
【図6】従来のリードフレームの平面図である。
【図7】図6のA−A’による断面図である。
【図8】SOP、SOJの断面構造図である。
【図9】薄型パッケージのTSOPの断面構造図であ
る。
る。
1 ダイパッド 3 半導体素子 5 2ndボンディング部 7a ジャンパーリード(フラット) 7b ジャンパーリード(ディプレス) 9 ボンディングワイヤー 11a 絶縁性接着剤若しくは導電性接着剤 11b 絶縁性接着剤 11c 導電性接着剤 13 モールド樹脂 15 絶縁性フィルム(ポリイシドテープ) 17 接着剤
Claims (1)
- 【請求項1】 半導体素子を実装する樹脂封止型半導体
装置において、 複数の部分に分割され、少なくとも2つの部分はパッケ
ージの長辺方向及び短辺方向、又は一辺方向のみに設け
られたタブリードにより固定され、前記半導体素子を保
持するダイパッドと、 前記分割されたダイパッドの間に形成され、前記半導体
素子上の異なる電気端子間を接続するフラットタイプの
ジャンパーリードと、 前記ダイパッド及び前記ジャンパーリード上に下面が固
着され、上面に前記半導体素子を接着剤により接着し、
前記ダイパッド及び前記ジャンパーリードと前記半導体
素子の間を絶縁する絶縁性フィルムとを有することを特
徴とする半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3004632A JP2501953B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体装置 |
KR1019920000466A KR960005039B1 (ko) | 1991-01-18 | 1992-01-15 | 수지밀봉형 반도체장치 |
DE69210423T DE69210423T2 (de) | 1991-01-18 | 1992-01-15 | Halbleiteranordnung mit Plastikpackung |
EP92100579A EP0495474B1 (en) | 1991-01-18 | 1992-01-15 | Plastic package type semiconductor device |
US08/158,358 US5389817A (en) | 1991-01-18 | 1993-11-29 | Semiconductor device having a flat jumper lead |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3004632A JP2501953B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04363031A JPH04363031A (ja) | 1992-12-15 |
JP2501953B2 true JP2501953B2 (ja) | 1996-05-29 |
Family
ID=11589391
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3004632A Expired - Lifetime JP2501953B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5389817A (ja) |
EP (1) | EP0495474B1 (ja) |
JP (1) | JP2501953B2 (ja) |
KR (1) | KR960005039B1 (ja) |
DE (1) | DE69210423T2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW276357B (ja) * | 1993-03-22 | 1996-05-21 | Motorola Inc | |
US5615475A (en) * | 1995-01-30 | 1997-04-01 | Staktek Corporation | Method of manufacturing an integrated package having a pair of die on a common lead frame |
TW299564B (ja) * | 1995-10-04 | 1997-03-01 | Ibm | |
JP3685585B2 (ja) * | 1996-08-20 | 2005-08-17 | 三星電子株式会社 | 半導体のパッケージ構造 |
US5825628A (en) * | 1996-10-03 | 1998-10-20 | International Business Machines Corporation | Electronic package with enhanced pad design |
US6034423A (en) * | 1998-04-02 | 2000-03-07 | National Semiconductor Corporation | Lead frame design for increased chip pinout |
DE10205563B4 (de) * | 2002-02-11 | 2009-06-10 | Advanced Micro Devices, Inc., Sunnyvale | Gehäustes Halbleiterbauelement mit zwei Die-Paddles sowie zugehöriges Herstellungsverfahren |
US9349628B2 (en) * | 2013-02-25 | 2016-05-24 | Advanced Micro Devices, Inc. | Method and an alignment plate for engaging a stiffener frame and a circuit board |
US10566269B2 (en) * | 2017-12-18 | 2020-02-18 | Texas Instruments Incorporated | Low stress integrated circuit package |
US10361147B1 (en) | 2018-06-28 | 2019-07-23 | Ford Global Technologies, Llc | Inverter power module lead frame with enhanced common source inductance |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4595945A (en) * | 1983-10-21 | 1986-06-17 | At&T Bell Laboratories | Plastic package with lead frame crossunder |
JPH06105721B2 (ja) * | 1985-03-25 | 1994-12-21 | 日立超エル・エス・アイエンジニアリング株式会社 | 半導体装置 |
JPS62136056A (ja) * | 1985-12-09 | 1987-06-19 | Nec Corp | リ−ドフレ−ム |
KR880014671A (ko) * | 1987-05-27 | 1988-12-24 | 미다 가쓰시게 | 수지로 충진된 반도체 장치 |
JP2601838B2 (ja) * | 1987-09-19 | 1997-04-16 | 株式会社日立製作所 | 樹脂封止型半導体装置及びその製造方法 |
JPH01124244A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | リードフレーム |
JP2706077B2 (ja) * | 1988-02-12 | 1998-01-28 | 株式会社日立製作所 | 樹脂封止型半導体装置及びその製造方法 |
US4994895A (en) * | 1988-07-11 | 1991-02-19 | Fujitsu Limited | Hybrid integrated circuit package structure |
US5068708A (en) * | 1989-10-02 | 1991-11-26 | Advanced Micro Devices, Inc. | Ground plane for plastic encapsulated integrated circuit die packages |
JPH0760837B2 (ja) * | 1990-03-13 | 1995-06-28 | 株式会社東芝 | 樹脂封止型半導体装置 |
US5122858A (en) * | 1990-09-10 | 1992-06-16 | Olin Corporation | Lead frame having polymer coated surface portions |
-
1991
- 1991-01-18 JP JP3004632A patent/JP2501953B2/ja not_active Expired - Lifetime
-
1992
- 1992-01-15 KR KR1019920000466A patent/KR960005039B1/ko not_active IP Right Cessation
- 1992-01-15 DE DE69210423T patent/DE69210423T2/de not_active Expired - Fee Related
- 1992-01-15 EP EP92100579A patent/EP0495474B1/en not_active Expired - Lifetime
-
1993
- 1993-11-29 US US08/158,358 patent/US5389817A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
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KR920015525A (ko) | 1992-08-27 |
EP0495474B1 (en) | 1996-05-08 |
KR960005039B1 (ko) | 1996-04-18 |
DE69210423D1 (de) | 1996-06-13 |
EP0495474A1 (en) | 1992-07-22 |
JPH04363031A (ja) | 1992-12-15 |
US5389817A (en) | 1995-02-14 |
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