JP2024042446A - 半導体集積回路、半導体集積回路の制御方法、及び回路システム - Google Patents

Abstract

【課題】高速ロック及び低ジッタの位相同期を実現する半導体集積回路、その制御方法、及び回路システムを提供する。【解決手段】実施形態に係る半導体集積回路は、第１クロック信号の開始及び停止を検出する第１検出回路と、第１クロック信号を入力し、第１クロック信号の周波数及び位相に同期した第２クロック信号を出力する第１発振回路と、第３クロック信号を出力し、第３クロック信号の周波数は第１発振回路のフリーランの周波数に対応する第２発振回路と、第２クロック信号の周波数が第１クロック信号の周波数にロックした状態であるか否かを判定する判定回路と、第２クロック信号の周波数と、第３クロック信号の周波数との周波数差を検出する第２検出回路と、判定回路の判定の結果、第１検出回路の検出の結果、及び第２検出回路との検出の結果に基づいて、第３クロック信号の周波数を変更する制御回路とを備える。【選択図】図１

Description

本発明の実施形態は、半導体集積回路、半導体集積回路の制御方法、及び回路システムに関する。

一般的に、入力される基準信号の位相と、出力する信号の位相とを同期させる位相同期ループ（ＰＬＬ：Phase Locked Loop）が知られている。位相同期ループ（ＰＬＬ）において、位相の同期を高速にロックさせるべく、入力される基準信号の位相への追従性を高めると、入力される基準信号のジッタへの追従性も高まる。この結果、入力される基準信号のジッタが出力信号により多く伝わる。

特開２０１３－０４６２４８号公報 特表２０１０－５０９８１７号公報 特開２０１８－１８２５２５号公報

実施形態が解決しようとする課題は、高速ロック及び低ジッタの位相同期を実現する半導体集積回路、半導体集積回路の制御方法、及び回路システムを提供することにある。

実施形態に係る半導体集積回路は、第１クロック信号の入力の開始及び停止を検出する第１検出回路と、第１クロック信号を入力し、第１クロック信号の周波数及び位相に同期した第２クロック信号を出力する第１発振回路と、制御信号に基づいて可変の周波数を有し、第１及び第２クロック信号とは異なる第３クロック信号を出力し、第３クロック信号の周波数は第１発振回路のフリーランの周波数に対応する第２発振回路と、第２クロック信号の周波数が第１クロック信号の周波数にロックした状態であるか否かを判定する判定回路と、第２クロック信号の周波数と、第３クロック信号の周波数との周波数差を検出する第２検出回路と、判定回路の判定の結果、第１検出回路の検出の結果、及び第２検出回路との検出の結果に基づいて、制御信号を第２発振回路に出力して第３クロック信号の周波数を変更する制御回路と、を備える。

実施形態に係る半導体集積回路のブロック構成図である。 周波数差に対するロック時間及びジッタの伝わりやすさの関係を例示する概念図である。 実施形態に係る半導体集積回路の制御方法の一例である。 実施形態に係る半導体集積回路の動作波形を示す図である。 実施形態に係る半導体集積回路を搭載する回路システムの一例を示す図である。 実施形態に係る半導体集積回路を搭載する回路システムの一例を示す図である。 実施形態に係る半導体集積回路を搭載する回路システムの一例を示す図である。

図面を参照して、実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付して説明を省略する。図面は模式的なものである。

また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施形態は、特許請求の範囲において、種々の変更を加えることができる。

[実施形態]
（半導体集積回路の構成）
図１に示すように、実施形態に係る半導体集積回路１００は、第１検出回路の一例である入力クロック検出回路１１と、制御回路の一例であるコントローラ１２と、判定回路の一例である周波数ロック判定回路１３と、第１発振回路１４と、第２発振回路１５と、第２検出回路の一例である周波数差検出回路１６とを備える。

半導体集積回路１００は、例えば、位相同期ループ（以下、ＰＬＬとも称する。）回路が適用可能である。以下の説明において、半導体集積回路１００の一例であるＰＬＬ回路について説明する。

入力クロック検出回路１１は、第１クロック信号の一例である入力クロック信号ＣＬＫ＿ＩＮの入力の開始及び停止を検出する。入力クロック検出回路１１は、例えば、入力クロック信号ＣＬＫ＿ＩＮの入力の開始及び停止を検出した場合、クロック検出信号ＣＬＫＤをコントローラ１２に出力する。ここで、クロック検出信号ＣＬＫＤには、入力クロック信号ＣＬＫ＿ＩＮが入力されている状態と入力されていない状態とを示す情報が含まれる。なお、入力クロック信号ＣＬＫ＿ＩＮは、入力クロック検出回路１１及び第１発振回路１４に入力される。

コントローラ１２は、周波数ロック判定回路１３の判定の結果、入力クロック検出回路１１の検出の結果、及び周波数差検出回路１６との検出の結果に基づいて、周波数制御信号ＦＲＣを第２発振回路１５に出力する。

コントローラ１２は、周波数ロック判定回路１３にカウントの開始及び終了を指示する。具体的には、コントローラ１２は、例えば、クロック検出信号ＣＬＫＤの情報に基づいて、周波数ロック判定回路１３に判定開始信号ＦＬＤを出力する。ここで、判定開始信号ＦＬＤとは、カウントを開始するコマンドを含む信号である。

コントローラ１２は、フリーランクロック信号ＣＬＫ＿ＦＲの周波数を制御する。具体的には、コントローラ１２は、例えば、周波数差検出信号ＦＤＤの情報に基づいて、第２発振回路１５に制御信号の一例である周波数制御信号ＦＲＣを出力する。ここで、周波数差検出信号ＦＤＤの情報には、第１発振回路１４が出力する第２クロック信号の一例である出力クロック信号ＣＬＫ＿ＯＵＴと、第２発振回路１５が出力する第３クロック信号の一例であるフリーランクロック信号ＣＬＫ＿ＦＲとの周波数差の情報が含まれる。以下の説明において、出力クロック信号ＣＬＫ＿ＯＵＴと、フリーランクロック信号ＣＬＫ＿ＦＲとの周波数差を周波数差ΔＦと称する。

コントローラ１２は、例えば、周波数差ΔＦに基づいて、フリーランクロック信号ＣＬＫ＿ＦＲの周波数を変更する。具体的には、コントローラ１２は、出力クロック信号ＣＬＫ＿ＯＵＴの周波数が入力クロック信号ＣＬＫ＿ＩＮの周波数と同じになるまでの第１期間に、フリーランクロック信号ＣＬＫ＿ＦＲの周波数が入力クロック信号ＣＬＫ＿ＩＮの周波数に近づくように周波数制御信号ＦＲＣを出力する。この結果、第１期間に、出力クロック信号ＣＬＫ＿ＯＵＴの周波数が入力クロック信号ＣＬＫ＿ＩＮの周波数と同じになる。この状態は、周波数ロックともいう。すなわち、第１期間に、周波数ロックの状態となる。周波数制御信号ＦＲＣは、第２発振回路１５が出力するフリーランクロック信号ＣＬＫ＿ＦＲの周波数を制御するコマンドを含む信号である。

また、コントローラ１２は、第１期間に後続する第２期間に、周波数差ΔＦが大きくなるように、フリーランクロック信号ＣＬＫ＿ＦＲの周波数を変更する。具体的には、コントローラ１２は、第２期間に、フリーランクロック信号ＣＬＫ＿ＦＲの周波数が入力クロック信号ＣＬＫ＿ＩＮの周波数から離隔するように周波数制御信号ＦＲＣを出力する。フリーランクロック信号ＣＬＫ＿ＦＲの周波数が入力クロック信号ＣＬＫ＿ＩＮの周波数から離隔しても、周波数ロックの状態は維持される。この結果、第２期間にも、出力クロック信号ＣＬＫ＿ＯＵＴの周波数が入力クロック信号ＣＬＫ＿ＩＮの周波数と同じになる。すなわち、第２期間にも、周波数ロックの状態が継続する。ここで、第２期間とは、入力クロック信号ＣＬＫ＿ＩＮの入力の開始後、且つ、出力クロック信号ＣＬＫ＿ＯＵＴの周波数が入力クロック信号ＣＬＫ＿ＩＮに周波数ロックした状態となった後の期間である。

コントローラ１２は、第２期間に後続する第３期間に、周波数差ΔＦがゼロに近くなるようにフリーランクロック信号ＣＬＫ＿ＦＲの周波数を変更する。具体的には、コントローラ１２は、第３期間に、フリーランクロック信号ＣＬＫ＿ＦＲの周波数が入力クロック信号ＣＬＫ＿ＩＮの周波数に近づくように周波数制御信号ＦＲＣを出力する。ここで、第３期間とは、入力クロック信号ＣＬＫ＿ＩＮの入力の停止後の期間である。

周波数ロック判定回路１３は、出力クロック信号ＣＬＫ＿ＯＵＴの周波数が入力クロック信号ＣＬＫ＿ＩＮの周波数と同じであるか、すなわち周波数ロックした状態であるか否かを判定する。周波数ロック判定回路１３は、タイマ機能を有する。具体的には、周波数ロック判定回路１３は、例えば、判定開始信号ＦＬＤの情報に基づいて、所定の時間の間にカウントし、所定の時間が経過した後、コントローラ１２に判定終了信号ＦＬＥを出力する。ここで、所定の時間とは、例えば、入力クロック信号ＣＬＫ＿ＩＮの周波数又は周期に対応する時間である。また、判定終了信号ＦＬＥとは、所定の時間のカウントの終了に伴う判定結果を含む信号である。

第２発振回路１５は、コントローラ１２から、周波数制御信号ＦＲＣを受ける。第２発振回路１５は、周波数制御信号ＦＲＣに基づいて、ある周波数のフリーランクロック信号ＣＬＫ＿ＦＲを出力する。具体的には、第２発振回路１５は、受けた周波数制御信号ＦＲＣに基づいて、フリーランクロック信号ＣＬＫ＿ＦＲの周波数を制御し、周波数を制御したフリーランクロック信号ＣＬＫ＿ＦＲを出力する。なお、第２発振回路１５が出力するフリーランクロック信号ＣＬＫ＿ＦＲは、入力クロック信号ＣＬＫ＿ＩＮ及び出力クロック信号ＣＬＫ＿ＯＵＴとは異なる。また、フリーランクロック信号ＣＬＫ＿ＦＲの周波数は、第１発振回路１４がフリーラン状態での出力クロック信号ＣＬＫ＿ＯＵＴの周波数に対応する。

第２発振回路１５は、周波数制御信号ＦＲＣに基づいて制御電圧ＶＣＬＴを生成し、生成した制御電圧ＶＣＬＴを第１発振回路１４に出力する。ここで、制御電圧ＶＣＬＴとは、第１発振回路１４が出力する出力クロック信号ＣＬＫ＿ＯＵＴの周波数を制御する電圧である。

第１発振回路１４は、入力クロック信号ＣＬＫ＿ＩＮを受ける。第１発振回路１４は、入力クロック信号ＣＬＫ＿ＩＮの位相及び周波数に同期した出力クロック信号ＣＬＫ＿ＯＵＴを出力する。具体的には、第１発振回路１４は、入力クロック信号ＣＬＫ＿ＩＮの立上りエッジ及び／又は立下りエッジに基づいて、出力クロック信号ＣＬＫ＿ＯＵＴの立上りエッジ及び立下りエッジを、入力クロック信号ＣＬＫ＿ＩＮの位相及び周波数に同期させる。また、第１発振回路１４は、第２発振回路１５から、制御電圧ＶＣＬＴを受ける。第１発振回路１４は、入力クロック信号ＣＬＫ＿ＩＮが入力されない状態では、制御電圧ＶＣＬＴに基づいて、周波数を調整した出力クロック信号ＣＬＫ＿ＯＵＴを出力する。なお、第１発振回路１４は、例えば、入力クロック信号ＣＬＫ＿ＩＮの立上りエッジ及び／又は立下りエッジのタイミングで出力クロック信号ＣＬＫ＿ＯＵＴに対して位相補正のための電流を印加してもよい。また、第１発振回路１４は、例えば、注入同期（Ｉｎｊｅｃｔｉｏｎ Ｌｏｃｋ）型の発振回路であってもよい。

第１発振回路１４が出力した出力クロック信号ＣＬＫ＿ＯＵＴは、周波数差検出回路１６に出力される。

周波数差検出回路１６は、出力クロック信号ＣＬＫ＿ＯＵＴの周波数と、フリーランクロック信号ＣＬＫ＿ＦＲの周波数との周波数差ΔＦを検出する。周波数差検出回路１６は、周波数差検出信号ＦＤＤをコントローラ１２に出力する。

次に、周波数差ΔＦに対するロック時間及びジッタの伝わりやすさの関係について、図２を用いて説明する。

図２において、周波数差ΔＦに対するロック時間の特性を曲線Ｌで示す。また、周波数差ΔＦに対する入力クロック信号ＣＬＫ＿ＩＮのジッタの伝わりやすさの特性を曲線Ｇで示す。ここで、ジッタとは、ランダムジッタ、デターミニスタティックジッタ、周期的ジッタ、データ依存ジッタ、トータルジッタなどが挙げられる。

曲線Ｌ上のＰ０に示すように、周波数差ΔＦが小さいほど、周波数をロックする時間が少なく（すなわち早く）なる。曲線Ｌ上のＰ１に示すように、周波数差ΔＦが大きいほど、周波数をロックする時間が多く（すなわち遅く）なる。一方、曲線Ｇ上のＰ２に示すように、周波数差ΔＦが小さいほど、入力クロック信号ＣＬＫ＿ＩＮのジッタの伝わりやすさを示す値が大きく（すなわち伝わりやすく）なる。曲線Ｇ上のＰ３に示すように、周波数差ΔＦが大きいほど、入力クロック信号ＣＬＫ＿ＩＮのジッタの伝わりやすさを示す値が小さく（すなわち伝わりにくく）なる。このような特性に基づいて、半導体集積回路１００は、前述の動作を行う。すなわち、半導体集積回路１００は、第１期間において、周波数ロックの状態となるまでは高速ロックするために周波数差ΔＦを小さくする。そして、半導体集積回路１００は、周波数ロックの状態となった後の第２期間において、第２発振回路１５から出力するフリーランクロック信号ＣＬＫ＿ＦＲの周波数をずらすことで入力クロック信号ＣＬＫ＿ＩＮのジッタを伝わりにくくする。

（制御方法）
次に、図３に示すフローチャート及び図４に示すタイミングチャートを用いて、実施形態に係る半導体集積回路１００の制御方法を説明する。図４に示す波形は、（ａ）入力クロック信号ＣＬＫ＿ＩＮ、（ｂ）フリーランクロック信号ＣＬＫ＿ＦＲ、（ｃ）周波数差ΔＦ、及び（ｄ）出力クロック信号ＣＬＫ＿ＯＵＴである。図４に示すｔ０のタイミングは、入力クロック信号ＣＬＫ＿ＩＮの入力の開始を検出した時点である。例えば、入力クロック信号ＣＬＫ＿ＩＮのＬレベルが継続している状態で入力クロック信号ＣＬＫ＿ＩＮのトグルが開始する場合は、入力クロック信号ＣＬＫ＿ＩＮの立上りエッジを検出することで入力の開始を検出できる。ｔ１のタイミングは、周波数ロックが検出されてから所定時間が経過した時点である。ｔ２のタイミングは、入力クロック信号ＣＬＫ＿ＩＮの入力の停止を検出した時点である。例えば、入力クロック信号ＣＬＫ＿ＩＮがトグルしている状態から、入力クロック信号ＣＬＫ＿ＩＮの立上りエッジも立下りエッジもない状態を検出することで入力の停止を検出できる。

コントローラ１２は、図４に示すｔ０より前の期間において、第２発振回路１５が出力するフリーランクロック信号ＣＬＫ＿ＦＲの周波数を規定値としている。ｔ０より前の期間は、後述するＳ１５の処理の後の状態と同じ状態となっている。具体的には、コントローラ１２は、入力クロック信号ＣＬＫ＿ＩＮの周波数にフリーランクロック信号ＣＬＫ＿ＦＲの周波数が合うように、周波数制御信号ＦＲＣを第２発振回路１５に出力している。

この状態で、図３に示すように、Ｓ１１において、入力クロック検出回路１１は、入力クロック信号ＣＬＫ＿ＩＮの開始を検出したかを判定する。入力クロック信号ＣＬＫ＿ＩＮの開始を検出した場合（Ｓ１１のＹＥＳ）、処理はＳ１２に進む。具体的には、図４に示すｔ０において、入力クロック検出回路１１は、入力クロック信号ＣＬＫ＿ＩＮの開始を検出し、クロック検出信号ＣＬＫＤをコントローラ１２に出力する。入力クロック信号ＣＬＫ＿ＩＮの開始を検出しなかった場合（Ｓ１１のＮＯ）、処理はＳ１１を繰り返す。具体的には、図４に示すｔ０より前の期間において、入力クロック検出回路１１は、入力クロック信号ＣＬＫ＿ＩＮの開始の検出を繰り返している。

Ｓ１２において、第１発振回路１４は、入力クロック信号ＣＬＫ＿ＩＮに対して出力クロック信号ＣＬＫ＿ＯＵＴが周波数ロックするよう制御する。周波数ロックについて、具体的には、図４に示すｔ０において、コントローラ１２は、クロック検出信号ＣＬＫＤの入力に応じて、周波数ロック判定回路１３にカウント開始を指示する。周波数ロック判定回路１３は、ある時間が経過後に、周波数ロックの状態となったかを判定する。ある時間は、第１発振回路１４が周波数ロックの制御において周波数引き込みに要する時間に相当する。ある時間が経過した後、第１発振回路１４による制御の結果、周波数ロックの状態となる。これに応じて、周波数ロック判定回路１３は、周波数ロックの状態となったと判断し、コントローラ１２に判定終了信号ＦＬＥを出力する。すなわち、第１発振回路１４は、出力クロック信号ＣＬＫ＿ＯＵＴの周波数が入力クロック信号ＣＬＫ＿ＩＮの周波数にロックした状態となるよう制御する。

Ｓ１３において、コントローラ１２は、入力クロック信号ＣＬＫ＿ＩＮの周波数に対して、フリーランクロック信号ＣＬＫ＿ＦＲの周波数をずらす。つまり、コントローラ１２は、周波数ロックした状態となった後に、フリーランクロック信号ＣＬＫ＿ＦＲの周波数を変更する。具体的には、図４に示すｔ１において、コントローラ１２は、入力クロック信号ＣＬＫ＿ＩＮの周波数に対して、フリーランクロック信号ＣＬＫ＿ＦＲの周波数を変更するように、周波数制御信号ＦＲＣを第２発振回路１５に出力する。第２発振回路１５は、周波数制御信号ＦＲＣに基づいて周波数を変更したフリーランクロック信号ＣＬＫ＿ＦＲを出力する。コントローラ１２は、出力クロック信号ＣＬＫ＿ＯＵＴと、第２発振回路１５が出力するフリーランクロック信号ＣＬＫ＿ＦＲとの周波数差ΔＦを検出する。すなわち、図４に示すｔ１からｔ２の期間（第２期間）において、周波数差ΔＦが大きくなるようにフリーランクロック信号ＣＬＫ＿ＦＲの周波数が変更される。つまり、フリーランクロック信号ＣＬＫ＿ＦＲの周波数の変更によって、周波数差ΔＦは大きくなる。周波数差ΔＦを大きくすることにより、入力クロック信号ＣＬＫ＿ＩＮのジッタは、出力クロック信号ＣＬＫ＿ＯＵＴに伝わりにくくすることができる。ここで、ｔ１からｔ２の期間（第２期間）とは、入力クロック信号ＣＬＫ＿ＩＮの入力の開始後、且つ、出力クロック信号ＣＬＫ＿ＯＵＴの周波数が入力クロック信号ＣＬＫ＿ＩＮの周波数にロックした状態となった後の期間である。

Ｓ１４において、入力クロック検出回路１１は、入力クロック信号ＣＬＫ＿ＩＮの停止を検出する。具体的には、図４に示すｔ２において、入力クロック検出回路１１は、入力クロック信号ＣＬＫ＿ＩＮの停止を検出し、クロック検出信号ＣＬＫＤをコントローラ１２に出力する。

Ｓ１５において、コントローラ１２は、フリーランクロック信号ＣＬＫ＿ＦＲの周波数を規定値にする。つまり、コントローラ１２は、フリーランクロック信号ＣＬＫ＿ＦＲの周波数を変更する。ここで、規定値は、入力クロック信号ＣＬＫ＿ＩＮの周波数の近傍の周波数である。具体的には、コントローラ１２は、出力クロック信号ＣＬＫ＿ＯＵＴと、第２発振回路１５が出力するフリーランクロック信号ＣＬＫ＿ＦＲとの周波数差ΔＦを検出する。図４に示すｔ２以降（第３期間）において、コントローラ１２は、周波数差ΔＦがゼロに近づくようにフリーランクロック信号ＣＬＫ＿ＦＲの周波数を変更する。つまり、コントローラ１２は、例えば、クロック検出信号ＣＬＫＤの入力に応じて、フリーランクロック信号ＣＬＫ＿ＦＲの周波数を規定値にするように、周波数制御信号ＦＲＣを第２発振回路１５に出力する。第２発振回路１５は、周波数制御信号ＦＲＣに基づいて周波数を変更したフリーランクロック信号ＣＬＫ＿ＦＲを出力する。すなわち、図４に示すｔ２より後の期間において、出力クロック信号ＣＬＫ＿ＯＵＴ及びフリーランクロック信号ＣＬＫ＿ＦＲの周波数は、規定値に応じた周波数となる。ここで、ｔ２以降（第３期間）とは、入力クロック信号ＣＬＫ＿ＩＮの入力の停止後の期間である。

（実施形態の効果）
以上説明したように、実施形態によれば、入力クロック信号に対して出力クロック信号を周波数ロックの状態とする制御において、入力クロック信号の周波数に対する、周波数ロックの制御で使用するフリーランクロック信号の周波数を制御する。具体的には、入力クロック信号が入力されたことに応じて、高速ロックするように周波数差を小さくし、周波数ロックの状態となった後、入力クロック信号のジッタを伝わりにくくするようにフリーランクロック信号の周波数をずらす。すなわち、実施形態によれば、高速ロック及び低ジッタを実現する半導体集積回路、半導体集積回路の制御方法を提供することができる。

[回路システム]
実施形態に係る半導体集積回路１００を搭載する回路システム１の構成について説明する。

回路システム１は、図５に示すように、半導体集積回路１００と、第１の回路２００と、第２の回路３００とを備える。すなわち、回路システム１には、実施形態に記載の半導体集積回路１００を適用可能である。

半導体集積回路１００は、第１の回路２００及び第２の回路３００と通信する。具体的には、半導体集積回路１００は、例えば、バスを介して、第１の回路２００及び第２の回路３００と電気的に接続され、第１の回路２００と、第２の回路３００との通信を中継する。すなわち、半導体集積回路１００は、例えば、データストローブ信号（以下、ＤＱＳという。）を入力クロック信号ＣＬＫ＿ＩＮとし、 ＤＱＳ信号を出力クロック信号ＣＬＫ＿ＯＵＴとして出力してもよい。他の信号線は、図示及び説明を省略する。

第１の回路２００は、第１Ｉ／Ｆ２１１を備える。具体的には、第１の回路２００は、例えば、メモリコントローラであってもよい。第１Ｉ／Ｆ２１１は、第１インターフェイスの一例である。第１Ｉ／Ｆ２１１は、電子回路により構成される。

第１Ｉ／Ｆ２１１は、例えば、半導体集積回路１００を介して、第２の回路３００との通信を実行する。第１Ｉ／Ｆ２１１は、例えば、ＤＱＳ信号を送受信する。第１Ｉ／Ｆ２１１は、例えば、ＮＡＮＤインターフェイスであってもよい。なお、送受信される信号は、一例としてＤＱＳ信号を挙げたが、他の信号であってもよい。

第２の回路３００は、第２Ｉ／Ｆ３１１を備える。具体的には、第２の回路３００は、例えば、ＮＡＮＤフラッシュメモリのような不揮発性半導体メモリであってもよい。第２Ｉ／Ｆ３１１は、第２インターフェイスの一例である。第２Ｉ／Ｆ３１１は、電子回路により構成される。

第２Ｉ／Ｆ３１１は、例えば、半導体集積回路１００を介して、第１の回路２００との通信を実行する。第２Ｉ／Ｆ３１１は、例えば、ＤＱＳ信号を送受信する。第２Ｉ／Ｆ３１１は、例えば、信号を送受信する信号制御回路であってもよい。なお、送受信される信号の一例としてＤＱＳ信号を挙げたが、他の信号であってもよい。

以下の説明において、インターリーブ動作とは、ある処理をする構成を複数束ねて、束ねた構成の数倍の速度で処理する動作を称する。

実施形態に係る半導体集積回路１００Ａを搭載される回路システム１Ａの構成について説明する。

回路システム１Ａは、図６に示すように、第１の回路２００Ａと、第２の回路３００とを備える。第１の回路２００Ａは、第１Ｉ／Ｆ２１１Ａを備える。回路システム１Ａは、図６に示した回路システム１に対し、第１の回路２００Ａの第１Ｉ／Ｆ２１１Ａに半導体集積回路１００Ａを備える点で異なる。すなわち、回路システム１Ａには、実施形態に記載の半導体集積回路１００Ａを適用可能である。なお、第２の回路３００の構成は、説明が重複するため省略する。

具体的には、第１の回路２００Ａは、例えば、メモリコントローラであってもよい。第１Ｉ／Ｆ２１１Ａは、第１インターフェイスの別の一例である。第１Ｉ／Ｆ２１１Ａは、電子回路により構成される。

第１Ｉ／Ｆ２１１Ａは、半導体集積回路１００Ａを備える。第１Ｉ／Ｆ２１１Ａは、例えば、半導体集積回路１００Ａを介して、第２の回路３００との通信を実行する。第１Ｉ／Ｆ２１１Ａは、例えば、ＮＡＮＤインターフェイスであってもよい。

半導体集積回路１００Ａは、例えば、ＤＱＳ信号を入出力する。具体的には、半導体集積回路１００Ａは、第１の回路２００Ａと第２の回路３００との通信を中継する。なお、送受信される信号は、一例としてＤＱＳ信号を挙げたが、他の信号であってもよい。

実施形態に係る半導体集積回路１００Ｂを搭載される回路システム１Ｂの構成について説明する。

回路システム１Ｂは、図７に示すように、第１の回路２００と、第２の回路３００Ｂとを備える。第２の回路３００Ｂは、第２Ｉ／Ｆ３１１Ｂを備える。回路システム１Ｂは、図６に示した回路システム１に対し、第２の回路３００Ｂの第２Ｉ／Ｆ３１１Ｂに半導体集積回路１００Ｂを備える点で異なる。すなわち、回路システム１Ｂには、実施形態に記載の半導体集積回路１００Ｂを適用可能である。なお、第１の回路２００の構成は、説明が重複するため省略する。

具体的には、第２の回路３００Ｂは、例えば、ＮＡＮＤフラッシュメモリのような不揮発性半導体メモリであってもよい。第２Ｉ／Ｆ３１１Ｂは、第２インターフェイスの別の一例である。第２Ｉ／Ｆ３１１Ｂは、電子回路により構成される。

第２Ｉ／Ｆ３１１Ｂは、半導体集積回路１００Ｂを備える。第２Ｉ／Ｆ３１１Ｂは、例えば、半導体集積回路１００Ｂを介して、第１の回路２００との通信を実行する。第２Ｉ／Ｆ３１１Ｂは、例えば、信号の送受信する信号制御回路であってもよい。

半導体集積回路１００Ｂは、例えば、ＤＱＳ信号を入出力して送受信する。具体的には、半導体集積回路１００Ｂは、第１の回路２００と第２の回路３００Ｂとの通信を中継する。なお、送受信される信号は、一例としてＤＱＳ信号を挙げたが、他の信号であってもよい。

（回路システムの効果）
以上説明したように、実施形態に係る半導体集積回路を介して信号を送受信することにより、例えば、インターリーブ動作時に、入力クロック信号に対して高速に周波数ロックし、ジッタの少ないクロック信号を生成することができる。すなわち、高速ロック及び低ジッタを実現する回路システムを提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１Ａ、１Ｂ・・・回路システム
１１・・・入力クロック検出回路
１２・・・コントローラ
１３・・・周波数ロック判定回路
１４・・・第１発振回路
１５・・・第２発振回路
１６・・・周波数差検出回路
１００、１００Ａ、１００Ｂ・・・半導体集積回路
２００、２００Ａ・・・第１の回路
２１１、２１１Ａ・・・第１Ｉ／Ｆ
３００、３００Ｂ・・・第２の回路
３１１、３１１Ｂ・・・第２Ｉ／Ｆ
ＣＬＫ＿ＩＮ 入力クロック信号
ＣＬＫ＿ＯＵＴ 出力クロック信号
ＣＬＫ＿ＦＲ フリーランクロック信号
ＣＬＫＤ クロック検出信号
ＦＤＤ 周波数差検出信号
ＦＬＤ 判定開始信号
ＦＬＥ 判定終了信号
ＦＲＣ 周波数制御信号
ＶＣＴＬ 制御電圧

Claims (7)

1. 第１クロック信号の入力の開始及び停止を検出する第１検出回路と、
   前記第１クロック信号を入力し、前記第１クロック信号の周波数及び位相に同期した第２クロック信号を出力する第１発振回路と、
   制御信号に基づいて可変の周波数を有し、前記第１及び前記第２クロック信号とは異なる第３クロック信号を出力し、前記第３クロック信号の前記周波数は前記第１発振回路のフリーランの周波数に対応する第２発振回路と、
   前記第２クロック信号の周波数が前記第１クロック信号の周波数にロックした状態であるか否かを判定する判定回路と、
   前記第２クロック信号の周波数と、前記第３クロック信号の周波数との周波数差を検出する第２検出回路と、
   前記判定回路の判定の結果、前記第１検出回路の検出の結果、及び前記第２検出回路との検出の結果に基づいて、前記制御信号を前記第２発振回路に出力して前記第３クロック信号の前記周波数を変更する制御回路と、
   を備える、半導体集積回路。
2. 前記制御回路は、前記第１クロック信号の入力の開始後、且つ、前記第２クロック信号の周波数が前記第１クロック信号の周波数にロックした状態となった後に、前記周波数差が大きくなるように前記第３クロック信号の前記周波数を変更する、
   請求項１に記載の半導体集積回路。
3. 前記制御回路は、前記第１クロック信号の入力の停止後に、前記周波数差がゼロに近くなるように前記第３クロック信号の前記周波数を変更する、
   請求項１に記載の半導体集積回路。
4. 第１クロック信号を入力し、前記第１クロック信号の周波数及び位相に同期した第２クロック信号を出力する第１発振回路と、制御信号に基づいて可変の周波数を有し、前記第１及び前記第２クロック信号とは異なる第３クロック信号を出力する第２発振回路と、を備える、半導体集積回路の制御方法において、
   前記第３クロック信号の前記周波数は前記第１発振回路のフリーランの周波数に対応し、
   前記第１クロック信号の入力の開始を検出し、
   前記第２クロック信号の周波数が前記第１クロック信号の周波数にロックした状態となるよう制御し、
   前記状態となった後に、前記第３クロック信号の周波数を変更し、
   前記第１クロック信号の入力の停止を検出し、
   前記第３クロック信号の周波数を変更する、
   半導体集積回路の制御方法。
5. 前記第２クロック信号の周波数と、前記第３クロック信号の周波数との周波数差を検出し、
   前記第１クロック信号の入力の開始後、且つ、前記第２クロック信号の周波数が前記第１クロック信号の周波数にロックした状態となった後に、前記周波数差が大きくなるように前記第３クロック信号の前記周波数を変更する、請求項４に記載の半導体集積回路の制御方法。
6. 前記第２クロック信号の周波数と、前記第３クロック信号の周波数との周波数差を検出し、
   前記第１クロック信号の入力の停止後に、前記周波数差がゼロに近くなるように前記第３クロック信号の前記周波数を変更する、請求項４に記載の半導体集積回路の制御方法。
7. 第１の回路と、
   前記第１の回路と信号を送受信する第２の回路と、
   前記第１の回路と前記第２の回路との通信を中継する請求項１～請求項３のいずれか１項に記載の半導体集積回路と、
   を備える、回路システム。

Images