JP5659104B2 - 周波数調整回路、位相同期回路、通信装置及び記憶装置 - Google Patents

Description

実施形態は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に関する。

インバータを環状接続したリング発振器を用いてＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が形成されることがある。リング発振器は、外乱感度が高いので、好ましくはＰＬＬ内の周波数粗調回路、バイアス回路などにおいて狭帯域の帯域制限フィルタが用意される。

例えば、係るＰＬＬがあるシステム（或いは装置）に組み込まれ、当該システムが電源を間欠動作させることが想定される。この場合に、狭帯域の帯域制限フィルタは、電源投入後のロックアップ時間の増大を招く。ロックアップ時間の増大は、システムのデータレートの向上を妨げる。

特許第３７１７８９７号公報

帯域制限フィルタを含むＰＬＬのロックアップ時間を短縮することを目的とする。

実施形態によれば、周波数調整回路は、第１の動作モード、第２の動作モード及び第３の動作モードを持つ。周波数調整回路は、電圧制御発振器と、デジタル周波数検出器と、制御部と、レジスタと、デジタルアナログ変換器と、帯域制限フィルタと、バッファアンプと、切替部とを含む。電圧制御発振器は、第１の制御端子を含み、第１の制御端子に与えられる第１の制御電圧に基づいて制御可能な発振信号を出力する。デジタル周波数検出器は、発振信号を所望の比率で分周した対象信号と基準信号との間の周波数誤差を検出する。制御部は、周波数誤差の利得を調整して第１のデジタル制御コードを生成する。レジスタは、第１の動作モード及び第２の動作モードにおいて第１のデジタル制御コードを第２のデジタル制御コードとして出力し、第１の動作モードの終了時に第１のデジタル制御コードを第３のデジタル制御コードとして保存し、第３の動作モードの開始時に第３のデジタル制御コードを第２のデジタル制御コードとして出力する。デジタルアナログ変換器は、第２のデジタル制御コードを変換してアナログ制御信号を生成し、アナログ制御信号を出力する。帯域制限フィルタは、電圧制御発振器の第１の制御端子に接続される場合に、アナログ制御信号をフィルタリングして第１の制御電圧を生成する。バッファアンプは、デジタルアナログ変換器及び帯域制限フィルタに接続される場合に、当該帯域制限フィルタを駆動する。切替部は、デジタルアナログ変換器と、電圧制御発振器の第１の制御端子と、帯域制限フィルタと、バッファアンプとの間の接続状態を切り替える。第１の動作モードにおいて、デジタルアナログ変換器は第１の制御電圧を持つアナログ制御信号を電圧制御発振器の第１の制御端子に供給する。第２の動作モードにおいて、デジタルアナログ変換器はアナログ制御信号をバッファアンプに供給し、バッファアンプは帯域制限フィルタを駆動し、帯域制限フィルタは第１の制御電圧を生成する。第３の動作モードにおいて、デジタルアナログ変換器はアナログ制御信号を帯域制限フィルタに供給し、帯域制限フィルタは第１の制御電圧を生成する。

第１の実施形態に係る位相同期回路を例示するブロック図。 図１のデジタル制御部を例示するブロック図。 図１の周波数調整回路の第１の動作モードの説明図。 図１の周波数調整回路の第２の動作モードの説明図。 図１の周波数調整回路の第３の動作モードの説明図。 第２の実施形態に係る周波数調整回路の第１の動作モードの説明図。 第２の実施形態に係る周波数調整回路の第２の動作モードの説明図。 第２の実施形態に係る周波数調整回路の第３の動作モードの説明図。 第３の実施形態に係る周波数調整回路の第１の動作モードの説明図。 第４の実施形態に係る位相同期回路を例示するブロック図。 図６の位相同期回路の動作の説明図。 第５の実施形態に係る通信装置を例示するブロック図。 第６の実施形態に係る記憶装置を例示するブロック図。

以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。

（第１の実施形態）
図1に示されるように、第1の実施形態に係る位相同期回路は、基準信号源１００と、電圧制御発振器（ＶＣＯ）１１０と、位相調整回路１２０と、周波数調整回路２００とを含む。

図１の位相同期回路は、基準信号源１００から供給される基準信号１０の周波数及び位相に、ＶＣＯ１１０から出力される発振信号１１をＮ分周した対象信号の周波数及び位相を同期（ロックともいう）させる。Ｎは、所望信号に対する基準信号の周波数比率を表す。Ｎは整数であってもよいし、整数部及び小数部を含む実数であってもよい。図１の位相同期回路において、周波数調整回路２００は、対象信号の周波数が基準信号１０の周波数にロックするように、第１の制御電圧１５を持つ信号を生成する。それから、位相調整回路１２０は、対象信号の位相が基準信号１０の位相にロックするように、第２の制御電圧を持つ信号を生成する。尚、位相調整回路１２０及び周波数調整回路２００は、周波数微調回路及び周波数粗調回路と夫々呼ばれてもよい。

基準信号源１００は、基準信号１０を発生し、位相調整回路１２０及び周波数調整回路２００に供給する。基準信号源１００は、例えば水晶発振器によって実装される。

位相調整回路１２０は、例えば図１に示されるチャージポンプＰＬＬであるが、これに限られない。位相調整回路１２０は、対象信号の位相を基準信号の位相にロックさせることのできる（或いは、対象信号の周波数を微調できる）任意の回路である。位相調整回路１２０は、基準信号源１００から基準信号１０を入力し、ＶＣＯ１１０から発振信号１１を入力する。位相調整回路１２０は、第２の制御電圧を持つ信号を生成し、これをＶＣＯ１１０の第２の制御端子に供給する。

ＶＣＯ１１０は、発振信号１１を発生し、発振信号１１を位相調整回路１２０及び周波数調整回路２００に供給する。発振信号１１の周波数は、周波数調整回路２００から第１の制御端子に与えられる第１の制御電圧１５及び位相調整回路１２０から第２の制御端子に与えられる第２の制御電圧によって制御される。以降の説明において、ＶＣＯ１１０は外乱感度の高いリング発振器であることが想定されているが、他の種別の電圧制御発振器に置き換えられても勿論よい。更に、ＶＣＯ１１０は、電流制御発振器（ＣＣＯ）に置き換えられてもよい。但し、ＣＣＯの制御電流は最終的には制御電圧に変換されるので、電流−電圧変換器及びＣＣＯの組み合わせもまたＶＣＯ１１０の一種とみなすことはできる。

周波数調整回路２００は、図１に示されるように、デジタル制御部２１０と、ＤＡＣ（デジタルアナログ変換器）２２０と、動作モード切替部２３０と、バッファアンプ２４０と、帯域制限フィルタ２５０とを含む。周波数調整回路２００は、基準信号源１００から基準信号１０を入力し、ＶＣＯ１１０から発振信号１１を入力する。周波数調整回路２００は、第１の制御電圧１５を持つ信号を生成し、これをＶＣＯ１１０の第１の制御端子に供給する。

デジタル制御部２１０は、対象信号と基準信号１０との間の周波数誤差に基づくデジタル制御コード１２を生成すると共に、後述される周波数調整回路２００の動作モードの切り替わりを示す動作モード切替信号１３を生成する。より詳細には、デジタル制御部２１０は、図２に示されるように、デジタル周波数検出器２１１と、デジタル利得制御部２１２と、レジスタ２１３とを含む。

デジタル周波数検出器２１１は、基準信号１０と対象信号との間の周波数誤差を検出し、当該周波数誤差に応じたデジタル信号を出力する。尚、デジタル周波数検出器２１１は、発振信号１１から対象信号を導出できる。デジタル利得制御部２１２は、デジタル周波数検出器２１１からのデジタル信号の利得を調整し、デジタル制御コードを生成する。デジタル利得制御部２１２は、デジタル制御コードをレジスタ２１３に供給する。更に、デジタル利得制御部２１２は、周波数調整回路２００の動作モードを制御する。具体的には、デジタル利得制御部２１２は、動作モードの切り替わりを示す動作モード切替信号１３をレジスタ２１３及び動作モード切替部２３０へと供給する。

レジスタ２１３は、基本的に、ＤＧＣ２１２からのデジタル制御コードをそのままデジタル制御コード１２として出力する。但し、レジスタ２１３は、後述される第１の動作モードの終了時に、デジタル利得制御部２１２が出力するデジタル制御コードを保存する。更に、レジスタ２１３は、後述される第３の動作モードの開始時に、先行する第１の動作モードの終了時に保存したデジタル制御コードをデジタル制御コード１２として出力する。レジスタ２１３は、動作モード切替信号１３を通じて動作モードの切り替わりを検出できる。

ＤＡＣ２２０は、デジタル制御部２１０からのデジタル制御コード１２をデジタル−アナログ変換し、アナログ制御信号１４を得る。アナログ制御信号１４は、デジタル制御コード１２に応じた制御電圧を持つ。ＤＡＣ２２０は、アナログ制御信号１４を動作モード切替部２３０に供給する。

動作モード切替部２３０は、動作モード切替信号１３によって動作モードの切り替わりを検出し、検出した動作モードに応じてＤＡＣ２２０の出力端子と、バッファアンプ２４０と、帯域制限フィルタ２５０と、ＶＣＯ１１０の第１の制御端子との間の接続状態を切り替える。動作モード切替部２３０の詳細は後述される。動作モード切替部２３０は、いずれの動作モードにおいても、第１の制御電圧１５を持つ信号をＶＣＯ１１０の第１の制御端子に供給する。

バッファアンプ２４０は、動作モード切替部２３０に接続される。より具体的には、バッファアンプ２４０は、動作モード次第で、ＤＡＣ２２０及び帯域制限フィルタ２５０に接続されたり、されなかったりする。例えば、バッファアンプ２４０は、動作モード切替部２３０を介してＤＡＣ２２０及び帯域制限フィルタ２５０に接続される場合に、当該帯域制限フィルタ２５０を高速駆動する。即ち、バッファアンプ２４０は、帯域制限フィルタ２５０に含まれるキャパシタを高速に充電する。

帯域制限フィルタ２５０は、動作モード切替部２３０に接続される。より具体的には、帯域制限フィルタ２５０は、動作モード次第で、ＤＡＣ２２０、バッファアンプ２４０及びＶＣＯ１１０と接続されたり、されなかったりする。帯域制限フィルタ２５０は、動作モード切替部２３０を介してＶＣＯ１１０に接続される場合に、アナログ制御信号１４にフィルタリングを行って帯域を制限し、第１の制御電圧１５を持つ信号を生成する。尚、帯域制限フィルタ２５０は、少なくともキャパシタを含む。アナログ制御信号１４の帯域を制限することにより、外乱感度の高いＶＣＯ１１０の動作を安定させることができる。

以下、周波数調整回路２００の動作モードの詳細及び動作モード切替部２３０の詳細が説明される。
周波数調整回路２００は、第１乃至第３の動作モードを持つ。最初に、デジタル利得制御部２１０は、第１の動作モードへの切り替わりを示す動作モード切替信号１３を生成し、レジスタ２１３及び動作モード切替部２３０に供給する。第１の動作モードにおいて対象信号の周波数が基準信号１０の周波数にロックしたことが検出されると、デジタル利得制御部２３０は、第２の動作モードへの切り替わりを示す動作モード切替信号１３を生成し、レジスタ２１３及び動作モード切替部２３０に供給する。尚、対象信号が基準信号１０にロックしたことは、例えば対象信号と基準信号１０との間の周波数誤差がある範囲内に収まったことなどを条件に検出すればよい。更に、第２の動作モードにおいて対象信号の周波数が基準信号１０の周波数にロックしたことが検出されると、デジタル利得制御部２３０は、第３の動作モードへの切り替わりを示す動作モード切替信号１３を生成し、レジスタ２１３及び動作モード切替部２３０に供給する。以後、基本的には、第３の動作モードが継続する。

動作モード切替部２３０は、図３Ａ，図３Ｂ及び図３Ｃに示されるように、４つのスイッチ２３１，２３２，２３３及び２３４を含む。スイッチ２３１は、ＤＡＣ２２０の出力端子とＶＣＯ１１０の第１の制御端子との間を短絡または開放する。スイッチ２３２は、帯域制限フィルタ２５０の出力端子とＶＣＯ１１０の第１の制御端子との間を短絡または開放する。スイッチ２３３は、ＤＡＣ２２０の出力端子と帯域制限フィルタ２５０の入力端子との間を短絡または開放する。スイッチ２３４は、バッファアンプ２４０の出力端子と帯域制限フィルタ２５０の入力端子との間を短絡または開放する。尚、図３Ａ，図３Ｂ及び図３Ｃは例示に過ぎず、動作モード切替部２３０は後述される各動作モードにおける接続状態を達成可能な任意の機能部であってよい。

図３Ａに示されるように、第１の動作モードにおいて、スイッチ２３１はＯＮであり、スイッチ２３２，２３３及び２３４はＯＦＦである。即ち、第１の動作モードにおいて、ＤＡＣ２２０の出力端子がＶＣＯ１１０の第１の制御端子に接続され、アナログ制御信号１４が第１の制御電圧１５を持つ信号としてＶＣＯ１１０に供給される。第１の動作モードにおいて、帯域制限フィルタ２５０は無効であるので、周波数調整回路２００は高速にロックアップできる。前述の通り、第１の動作モードの終了時に、レジスタ２１３はデジタル利得制御部２１２から出力されるデジタル制御コードを保存する。

図３Ｂに示されるように、第２の動作モードにおいて、スイッチ２３１及び２３３はＯＦＦであり、スイッチ２３２及び２３４はＯＮである。即ち、第２の動作モードにおいて、ＤＡＣ２２０の出力端子は、バッファアンプ２４０及び帯域制限フィルタ２５０を介してＶＣＯ１１０の第１の制御端子へと接続される。バッファアンプ２４０は帯域制限フィルタ２５０を高速駆動し、この帯域制限フィルタ２５０からの出力信号が第１の制御電圧１５を持つ信号としてＶＣＯ１１０に供給される。第２の動作モードにおいて、帯域制限フィルタ２５０はバッファアンプ２４０によって高速駆動されるので、周波数調整回路２００は帯域制限フィルタ２５０の時定数に関係なく高速にロックアップできる。

図３Ｃに示されるように、第３の動作モードにおいて、スイッチ２３１及び２３４はＯＦＦであり、スイッチ２３２及び２３３はＯＮである。即ち、第３の動作モードにおいて、ＤＡＣ２２０の出力端子は、帯域制限フィルタ２５０を介してＶＣＯ１１０の第１の制御端子へと接続される。即ち、バッファアンプ２４０は無効となる。前述の通り、第３の動作モードの開始時において、ＤＡＣ２２０は、第１の動作モードの終了時にレジスタ２１３に保存されたデジタル制御コードをデジタルアナログ変換する。

第２の動作モードにおいて、バッファアンプ２４０の作用により帯域制限フィルタ２５０が高速駆動されるので、ロックアップ時間は短縮する。他方、バッファアンプ２４０のオフセット電圧が生じることとなる。

ここで、第１の動作モード及び第２の動作モードにおいて対象信号の周波数が基準信号１０の周波数にロックした時点の第１の制御電圧をＶ_ＬＯＣＫと表現し、バッファアンプ２４０のオフセット電圧をＶ_ＯＳと表現する。また、電圧（＝Ｖ_ＬＯＣＫ）に対応するデジタル制御コードをＤ_ＬＯＣＫと表現し、電圧（＝Ｖ_ＯＳ）に対応するデジタル制御コードをＤ_ＯＳと表現する。

第２の動作モードの終了時に、帯域制限フィルタ２５０の出力電圧もまたＶ_ＬＯＣＫである。ところが、バッファアンプ２４０のオフセット電圧（Ｖ_ＯＳ）を考慮すると、アナログ制御信号１４の持つ制御電圧はＶ_ＬＯＣＫではなくＶ_ＬＯＣＫ＋Ｖ_ＯＳであり、対応するデジタル制御コードはＤ_ＬＯＣＫ＋Ｄ_ＯＳである。即ち、このまま第３の動作モードに切り替わると、このアナログ制御信号１４が帯域制限フィルタ２５０に入力されるので、第１の制御電圧１５がＶ_ＬＯＣＫ＋Ｖ_ＯＳへとドリフトし、周波数誤差が増大する。そこで、第３の動作モードの開始時に、レジスタ２１３は、デジタル制御コード１２（＝Ｄ_ＬＯＣＫ＋Ｄ_ＯＳ）を第１の動作モードの終了時に保存したデジタル制御コード１２（＝Ｄ_ＬＯＣＫ）にリセットする。この結果、アナログ制御信号１４の持つ制御電圧はＶ_ＬＯＣＫに設定される。即ち、第３の動作モードにおいて、理想的には、上記オフセット電圧はキャンセルされるので周波数誤差は発生せず、ロック状態が維持される。

以上説明したように、第１の実施形態に係る位相同期回路に含まれる周波数調整回路は、第１乃至第３の動作モードを持つ。第１の動作モードでは、帯域制限フィルタを無効にしてロック動作を行ってデジタル制御コードを記憶する。第２の動作モードでは、帯域制限フィルタを有効にして、これをバッファアンプによって高速駆動する。第３の動作モードでは、第１の動作モードにおいて記憶したデジタル制御コードを利用してバッファアンプのオフセット電圧をキャンセルする。即ち、この位相同期回路は、第２の動作モードにおいてバッファアンプによって帯域制限フィルタを高速駆動し、第３のモードにおいてバッファアンプのオフセット電圧に起因する周波数誤差を回避する。従って、この位相同期回路によれば、外乱感度の高いＶＣＯが使用される場合にも高速にロックアップできる。即ち、周波数調整回路がデジタル周波数検出器の分解能によって決まる周波数誤差の範囲内で対象信号の周波数を基準信号の周波数に高速にロックアップさせる。それから、位相調整回路が周波数の微調整及び位相の引き込みを行うことによって、この位相同期回路は高速にロックアップ可能である。

（第２の実施形態）
第２の実施形態に係る位相同期回路は、周波数調整回路２００とは異なる周波数調整回路３００を含む。周波数調整回路３００は、デジタル制御部２１０と、ＤＡＣ３２０と、負荷抵抗器３２１と、動作モード切替部２３０と、バッファアンプ２４０と、キャパシタ３５１とを含む。

ＤＡＣ３２０は、典型的には、電流出力型のＤＡＣ（例えばカレントステアリング型ＤＡＣ）である。ＤＡＣ３２０の出力端子には負荷抵抗器３２１が接続される。ＤＡＣ３２０の出力電流が負荷抵抗器３２１によって電流−電圧変換され、前述の制御電圧を持つアナログ制御信号１４が得られる。

キャパシタ３５１は、前述の負荷抵抗器３２１と共に帯域制限フィルタ３５０を形成する。即ち、この帯域制限フィルタ３５０は、ＤＡＣ３２０と負荷抵抗器３２１を共有する。負荷抵抗器３２１を共有すれば、帯域制限フィルタ３５０が独自で使用する抵抗器を省略または小型化できる。故に、周波数調整回路３００を小面積化したり周波数調整回路３００において発生する雑音を低減させたりすることができる。

以下、図４Ａ，図４Ｂ及び図４Ｃを参照しながら、周波数調整回路３００の動作モードの詳細が説明される。
周波数調整回路３００もまた、第１の実施形態と類似する第１乃至第３の動作モードを持つ。動作モード切替部２３０のうちスイッチ２３２は、キャパシタ３５１の一端（＋側端子）とＶＣＯ１１０の第１の制御端子との間を短絡または開放する。スイッチ２３４は、バッファアンプ２４０の出力端子とキャパシタ３５１の一端（＋側端子）との間を短絡または開放する。尚、図４Ａ，図４Ｂ及び図４Ｃは例示に過ぎず、動作モード切替部２３０は各動作モードにおける接続状態を達成可能な任意の機能部であってよい。

図４Ａに示されるように、第１の動作モードにおいて、スイッチ２３１はＯＮであり、スイッチ２３２，２３３及び２３４はＯＦＦである。即ち、第１の動作モードにおいて、ＤＡＣ３２０の出力端子がＶＣＯ１１０の第１の制御端子へと接続され、アナログ制御信号１４が第１の制御電圧１５を持つ信号としてＶＣＯ１１０に供給される。第１の動作モードにおいて、帯域制限フィルタ３５０は無効であり、ＤＡＣ３２０は負荷抵抗器３２１のみを駆動するので、周波数調整回路３００は高速にロックアップできる。前述の第１の実施形態と同様に、第１の動作モードの終了時に、レジスタ２１３はデジタル利得制御部２１２から出力されるデジタル制御コードを保存する。

図４Ｂに示されるように、第２の動作モードにおいて、スイッチ２３１及び２３３はＯＦＦであり、スイッチ２３２及び２３４はＯＮである。即ち、第２の動作モードにおいて、ＤＡＣ３２０の出力端子は、バッファアンプ２４０及び帯域制限フィルタ３５０を介してＶＣＯ１１０の第１の制御端子へと接続される。バッファアンプ２４０は帯域制限フィルタ３５０を高速駆動し、この帯域制限フィルタ３５０からの出力信号が第１の制御電圧１５を持つ信号としてＶＣＯ１１０に供給される。即ち、バッファアンプ２４０は、キャパシタ３５１を高速充電し、その＋側端子の電圧をロックアップのための第１の制御電圧１５（＝Ｖ_ＬＯＣＫ）に一致させる。第２の動作モードにおいて、帯域制限フィルタ３５０はバッファアンプ２４０によって高速駆動されるので、周波数調整回路３００は帯域制限フィルタ３５０の時定数に関係なく高速にロックアップできる。

図４Ｃに示されるように、第３の動作モードにおいて、スイッチ２３１及び２３４はＯＦＦであり、スイッチ２３２及び２３３はＯＮである。即ち、第３の動作モードにおいて、ＤＡＣ３２０の出力端子は、帯域制限フィルタ３５０を介してＶＣＯ１１０の第１の制御端子へと接続される。即ち、バッファアンプ２４０は無効となる。前述の通り、第３の動作モードの開始時において、ＤＡＣ３２０は、第１の動作モードの終了時にレジスタ２１３に保存されたデジタル制御コードをデジタルアナログ変換する。

以上説明したように、第２の実施形態に係る位相同期回路に含まれる周波数調整回路は、前述の第１の実施形態と類似した第１乃至第３の動作モードを持つ。従って、この位相同期回路は、第１の実施形態と類似の効果を奏する。更に、この位相同期回路は、ＤＡＣの負荷抵抗器を帯域制限フィルタの一要素として使用する。従って、この位相同期回路によれば、周波数調整回路を小面積化したり周波数調整回路において発生する雑音を低減させたりすることができる。

（第３の実施形態）
第３の実施形態に係る位相同期回路は、周波数調整回路２００及び周波数調整回路３００とは異なる周波数調整回路４００を含む。周波数調整回路４００は、周波数調整回路２００及び周波数調整回路３００に基本的に類似するものの、第１の動作モードにおいて異なる。

周波数調整回路４００は、例えば、デジタル制御部２１０と、ＤＡＣ３２０と、負荷抵抗器３２１と、動作モード切替部４３０と、バッファアンプ２４０と、キャパシタ３５１とを含む。動作モード切替部４３０は、スイッチ２３１，２３２，２３３及び２３４と同じ配置のスイッチ４３１，４３２，４３３及び４３４を含む。これらスイッチ４３１，４３２，４３３及び４３４のＯＮ／ＯＦＦ状態は第２の動作モード及び第３の動作モードにおいてスイッチ２３１，２３２，２３３及び２３４のＯＮ／ＯＦＦ状態と同じである。

図５に示されるように、第１の動作モードにおいて、スイッチ４３１及び４３４はＯＮであり、スイッチ４３２及び４３３はＯＦＦである。即ち、第１の動作モードにおいて、ＤＡＣ３２０の出力端子はＶＣＯ１１０の第１の制御端子及びバッファアンプ２４０の入力端子に接続される。アナログ制御信号１４が第１の制御電圧１５を持つ信号としてＶＣＯ１１０に供給されると共にバッファアンプ２４０はキャパシタ３５１をプリチャージする。従って、キャパシタ３５１がプリチャージされた状態（例えば、キャパシタ３５１の＋側端子の電圧がＶ_ＬＯＣＫ−Ｖ_ＯＳとなった状態）で第２の動作モードが開始することになる。前述の第１の実施形態及び第２の実施形態と同様に、第１の動作モードの終了時に、レジスタ２１３はデジタル利得制御部２１２から出力されるデジタル制御コードを保存する。尚、図５は例示に過ぎず、動作モード切替部４３０は各動作モードにおける接続状態を達成可能な任意の機能部であってよい。

以上説明したように第３の実施形態に係る位相同期回路は、周波数調整回路の第１の動作モードにおいて第１の実施形態及び第２の実施形態と異なる。具体的には、第１の動作モードにおいて、バッファアンプは帯域制限フィルタに含まれるキャパシタをプリチャージする。従って、この位相同期回路によれば、第２の動作モードに要する時間を短縮し、更なる高速ロックアップが可能である。

（第４の実施形態）
図６に示されるように、第４の実施形態に係る位相同期回路は、基準信号源１００と、ＶＣＯ１１０と、位相調整回路１２０と、周波数調整回路５００とを含む。

周波数調整回路５００は、デジタル制御部５１０と、ＤＡＣ２２０と、動作モード切替部２３０と、バッファアンプ２４０と、帯域制限フィルタ２５０と、コンパレータ５６１及び５６２とを含む。周波数調整回路５００は、第１乃至第３の実施形態のいずれかと同一または類似の第１乃至第３の動作モードを持っていてもよいが、持たなくてもよい。周波数調整回路５００は、少なくとも対象信号の周波数を基準信号１０の周波数にロック可能であればよい。デジタル制御部５１０は、デジタル周波数検出器２１１と、デジタル利得制御部２１２と、レジスタ５１３とを含む。

コンパレータ５６１は、周波数調整回路５００におけるロックアップ後（例えば第３の動作モード中）に位相調整回路１２０からＶＣＯ１１０の第２の制御端子に与えられる第２の制御電圧（＝Ｖ_Ｃｔｌ）と、第１の閾値電圧（＝Ｖ_Ｈ）とを比較する。コンパレータ５６１は、第２の制御電圧が第１の閾値電圧よりも高ければ、ＨｉｇｈレベルのＵＰ信号１６をレジスタ５１３に供給する。

コンパレータ５６２は、周波数調整回路５００におけるロックアップ後（例えば第３の動作モード中）に第２の制御電圧と、第２の閾値電圧（＝Ｖ_Ｌ）とを比較する。尚、第２の閾値電圧は第１の閾値電圧よりも低い。コンパレータ５６２は、第２の制御電圧が第２の閾値電圧よりも低ければ、ＨｉｇｈレベルのＤＮ信号１７をレジスタ５１３に供給する。第１の閾値電圧及び第２の閾値電圧は、位相調整回路１２０の位相引き込み範囲に基づいて定めることができる。

レジスタ５１３は、周波数調整回路５００におけるロックアップ後（例えば第３の動作モード中）にデジタル制御コード（例えば、Ｄ_ＬＯＣＫ）１２をＤＡＣ２２０へと供給するが、この値をＵＰ信号１６及びＤＮ信号１７に応じて増減させる。具体的には、レジスタ５１３は、ＨｉｇｈレベルのＵＰ信号１６を入力すると、デジタル制御コード１２をインクリメントする（例えば、１ずつ）。他方、レジスタ５１３は、ＨｉｇｈレベルのＤＮ信号１７を入力すると、デジタル制御コード１２をデクリメントする（例えば、１ずつ）。

以下、図７を参照しながら、デジタル制御コード１２をＵＰ信号１６及びＤＮ信号１７に応じて調整することの技術的意義が説明される。
通常、周波数調整回路５００は、ロックアップした場合に、第２の制御電圧が位相調整回路１２０の位相引き込み範囲（或いは、周波数調整可能な範囲）の中心付近の値（例えば、Ｖ_０）に一致するように設計される。ところが、例えば、予期せぬ外乱やバッファアンプ２４０のオフセットドリフトなどの影響によって、周波数調整回路５００によるロックアップ後の周波数誤差が位相調整回路１２０の位相引き込み範囲を超えることがある。

例えば、周波数調整回路５００のロックアップ後に位相調整回路１２０が第２の制御電圧をＶ_０に設定した場合の発振信号１１の周波数がｆ_０であり、所望信号の周波数がｆ_１（＞ｆ_０）であると仮定する。この場合に、位相調整回路１２０は発振信号１１の周波数をｆ_１にロックさせるために第２の制御電圧をＶ_１まで増大させる必要がある。もし、Ｖ_１が位相調整回路１２０の位相引き込み範囲の上限に対応する電圧を超えているならば、位相調整回路１２０はロック不可能である。そこで、コンパレータ５６１は第２の制御電圧がＶ_Ｈを超えるとＨｉｇｈレベルのＵＰ信号１６を出力し、デジタル制御コード１２を増大させる。デジタル制御コード１２の増大により第１の制御電圧が増大するので、第２の制御電圧が変わらなくても発振信号１１の周波数は増大する。即ち、第２の制御電圧の増大が抑制され、Ｖ_Ｈ以下の値でロックアップ可能となる。

また、周波数調整回路５００のロックアップ後に位相調整回路１２０が第２の制御電圧をＶ_０に設定した場合の発振信号１１の周波数がｆ_０であり、所望信号の周波数がｆ_２（＜ｆ_０）であると仮定する。この場合に、位相調整回路１２０は発振信号１１の周波数をｆ_２にロックさせるために第２の制御電圧をＶ_２まで減少させる必要がある。もし、Ｖ_２が位相調整回路１２０の位相引き込み範囲の下限に対応する電圧を下回っているならば、位相調整回路１２０はロック不可能である。そこで、コンパレータ５６２は第２の制御電圧がＶ_Ｌを下回るとＨｉｇｈレベルのＤＮ信号１７を出力し、デジタル制御コード１２を減少させる。デジタル制御コード１２の減少により第１の制御電圧が減少するので、第２の制御電圧が変わらなくても発振信号１１の周波数は減少する。即ち、第２の制御電圧の減少は抑制され、Ｖ_Ｌ以上の値でロックアップ可能となる。

このように、デジタル制御コード１２をＵＰ信号１６及びＤＮ信号１７に応じて調整すれば、第２の制御電圧を介さずに周波数誤差を縮小できる。従って、周波数誤差が予期せぬ外乱やバッファアンプ２４０のオフセットドリフトなどの影響によって拡大したとしても、位相調整回路１２０は安定してロックアップ可能であり、第２の制御電圧はＶ_Ｌ以上Ｖ_Ｈ以下の範囲に収まる。

以上説明したように、第４の実施形態に係る位相同期回路は、周波数調整回路のロックアップ後に、位相調整回路からの制御電圧に基づいて周波数調整回路内のデジタル制御コードを必要に応じて調整する。デジタル制御コードの調整によって周波数誤差は縮小し、位相調整回路が調整可能な範囲に収められる。従って、この位相同期回路によれば、予期せぬ外乱やバッファアンプのオフセットドリフトなどの影響によって周波数誤差が拡大したとしてもロックアップ可能である。

（第５の実施形態）
第５の実施形態に係る通信装置は、前述の第１乃至第４の実施形態のいずれかに係る位相同期回路を組み込むことができる。本実施形態に係る通信装置６００が図８に例示される。通信装置６００は、位相同期回路６１０と、アナログデジタル変換器６２０と、デジタルアナログ変換器６３０と、デジタルベースバンド（ＢＢ）処理部６４０と、ＲＦ部６５０と、アンテナ６６０とを含む。

位相同期回路６１０は、前述の第１乃至第４の実施形態のいずれかに係る位相同期回路である。位相同期回路６１０は、アナログデジタル変換器６２０及びデジタルアナログ変換器６３０をクロック制御する。このクロック制御は、前述のＶＣＯ１１０の発振信号１１を用いて行われる。

デジタルＢＢ処理部６４０は、符号化、復号などの処理を行う。例えば、送信に関して、デジタルＢＢ処理部６４０は、デジタル送信信号を生成し、これをデジタルアナログ変換器６３０へと出力する。また、受信に関して、デジタルＢＢ処理部６４０は、アナログデジタル変換器６２０からデジタル受信信号を入力する。

アナログデジタル変換器６２０は、位相同期回路６１０からの発振信号１１によってクロック制御される。アナログデジタル変換器６２０は、ＲＦ部６５０からベースバンド受信信号を入力し、デジタル受信信号に変換する。アナログデジタル変換器６２０は、デジタル受信信号をデジタルＢＢ処理部６４０へと出力する。

デジタルアナログ変換器６３０は、位相同期回路６１０からの発振信号１１によってクロック制御される。デジタルアナログ変換器６３０は、デジタルＢＢ処理部６４０からデジタル送信信号を入力し、ベースバンド送信信号に変換する。デジタルアナログ変換器６３０は、ベースバンド送信信号をＲＦ部６５０へと出力する。

ＲＦ部６５０は、フィルタリング、アップコンバート、ダウンコンバート、低雑音増幅、電力増幅などの処理を行う。例えば、送信に関して、ＲＦ部６５０は、デジタルアナログ変換器６３０からのベースバンド送信信号を処理し、ＲＦ送信信号を得る。ＲＦ部６５０は、ＲＦ送信信号をアンテナ６６０へと出力する。また、受信に関して、ＲＦ部６５０は、アンテナ６６０からのＲＦ受信信号を処理し、ベースバンド受信信号を得る。ＲＦ部６５０は、ベースバンド受信信号をアナログデジタル変換器６２０へと出力する。

アンテナ６６０は、ＲＦ部６５０からのＲＦ送信信号を空間に放射したり、ＲＦ受信信号をＲＦ部６５０へと出力したりする。

以上説明したように、第５の実施形態に係る通信装置は、第１乃至第４の実施形態のいずれかに係る位相同期回路を含む。従って、この通信装置は、前述の第１乃至第４の実施形態のいずれかと同一または類似の効果を奏する。例えば、ロックアップの高速化によって、起動に要する時間を短縮し、データ処理の効率を高めることができる。

（第６の実施形態）
第６の実施形態に係る記憶装置は、前述の第５の実施形態に係る通信装置を組み込むことができる。本実施形態に係る記憶装置７００が図９に例示される。記憶装置７００は、通信装置６００と、記憶部７１０と、プロセッサ７２０と、バス７３０とを含む。

通信装置６００は、記憶部７１０またはプロセッサ７２０から与えられたデータを送信したり、データを受信して記憶部７１０またはプロセッサ７２０に渡したりする。通信装置６００、記憶部７１０及びプロセッサ７２０は、バス７３０を介して互いに接続され、データのやり取りが可能である。

記憶部７１０は、例えば不揮発性半導体メモリであるメモリ７１２と、メモリ７１２の読み書きを制御するコントローラ７１１とを含む。記憶部７１０は通信装置６００またはプロセッサ７２０から与えられたデータを記憶したり、データを読み出して通信装置６００またはプロセッサ７２０に渡したりする。

プロセッサ７２０は、通信装置６００または記憶部７１０からデータを受け取り、これを処理する。プロセッサ７２０は、処理したデータを通信装置６００または記憶部７１０に渡してもよい。

以上説明したように、第６の実施形態に係る通信装置は、第５の実施形態に係る通信装置を含む。従って、この記憶装置は、前述の第５の実施形態と同一または類似の効果を奏する。例えば、ロックアップの高速化によって、起動に要する時間を短縮し、データ処理の効率を高めることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０・・・基準信号
１１・・・発振信号
１２・・・デジタル制御コード
１３・・・動作モード切替信号
１４・・・アナログ制御信号
１５・・・第1の制御電圧
１６・・・ＵＰ信号
１７・・・ＤＮ信号
１００・・・基準信号源
１１０・・・電圧制御発振器
１２０・・・位相調整回路
２００，３００，４００，５００・・・周波数調整回路
２１０，５１０・・・デジタル制御部
２１１・・・デジタル周波数検出器
２１２・・・デジタル利得制御部
２１３，５１３・・・レジスタ
２２０，３２０・・・デジタルアナログ変換器
２３０，４３０・・・動作モード切替部
２３１，２３２，２３３，２３４，４３１，４３２，４３３，４３４・・・スイッチ
２４０・・・バッファアンプ
２５０，３５０・・・帯域制限フィルタ
３２１・・・負荷抵抗器
３５１・・・キャパシタ
５６１，５６２・・・コンパレータ
６００・・・通信装置
６１０・・・位相同期回路
６２０・・・アナログデジタル変換器
６３０・・・デジタルアナログ変換器
６４０・・・デジタルベースバンド処理部
６５０・・・ＲＦ部
６６０・・・アンテナ
７００・・・記憶装置
７１０・・・記憶部
７１１・・・コントローラ
７１２・・・メモリ
７２０・・・プロセッサ
７３０・・・バス

Claims (7)

1. 第１の動作モード、第２の動作モード及び第３の動作モードを持つ周波数調整回路において、
   第１の制御端子を含み、前記第１の制御端子に与えられる第１の制御電圧に基づいて制御可能な発振信号を出力する電圧制御発振器と、
   前記発振信号を所望の比率で分周した対象信号と基準信号との間の周波数誤差を検出するデジタル周波数検出器と、
   前記周波数誤差の利得を調整して第１のデジタル制御コードを生成する制御部と、
   前記第１の動作モード及び前記第２の動作モードにおいて前記第１のデジタル制御コードを第２のデジタル制御コードとして出力し、前記第１の動作モードの終了時に前記第１のデジタル制御コードを第３のデジタル制御コードとして保存し、前記第３の動作モードの開始時に前記第３のデジタル制御コードを第２のデジタル制御コードとして出力するレジスタと、
   第２のデジタル制御コードを変換してアナログ制御信号を生成し、前記アナログ制御信号を出力するデジタルアナログ変換器と、
   前記電圧制御発振器の第１の制御端子に接続される場合に、前記アナログ制御信号をフィルタリングして前記第１の制御電圧を生成する帯域制限フィルタと、
   前記デジタルアナログ変換器及び前記帯域制限フィルタに接続される場合に、当該帯域制限フィルタを駆動するバッファアンプと、
   前記デジタルアナログ変換器と、前記電圧制御発振器の第１の制御端子と、前記帯域制限フィルタと、前記バッファアンプとの間の接続状態を切り替える切替部とを具備し、
   前記第１の動作モードにおいて、前記デジタルアナログ変換器は前記第１の制御電圧を持つ前記アナログ制御信号を前記電圧制御発振器の第１の制御端子に供給し、
   前記第２の動作モードにおいて、前記デジタルアナログ変換器は前記アナログ制御信号を前記バッファアンプに供給し、前記バッファアンプは前記帯域制限フィルタを駆動し、前記帯域制限フィルタは前記第１の制御電圧を生成し、
   前記第３の動作モードにおいて、前記デジタルアナログ変換器は前記アナログ制御信号を前記帯域制限フィルタに供給し、前記帯域制限フィルタは前記第１の制御電圧を生成する、
   周波数調整回路。
2. 前記帯域制限フィルタは、キャパシタと、前記デジタルアナログ変換器と共有の負荷抵抗器とを含み、
   前記切替部は、前記デジタルアナログ変換器の出力端子と前記電圧制御発振器の第１の制御端子との間を短絡または開放する第１のスイッチと、前記キャパシタの一端と前記電圧制御発振器の第１の制御端子との間を短絡または開放する第２のスイッチと、前記デジタルアナログ変換器の出力端子と前記キャパシタの一端との間を短絡または開放する第３のスイッチと、前記バッファアンプの出力端子と前記キャパシタの一端との間を短絡または開放する第４のスイッチとを含み、
   前記第１の動作モードにおいて、前記切替部は、前記第１のスイッチをＯＮし、前記第２のスイッチ及び前記第３のスイッチをＯＦＦし、
   前記第２の動作モードにおいて、前記切替部は、前記第１のスイッチ及び前記第３のスイッチをＯＦＦし、前記第２のスイッチ及び前記第４のスイッチをＯＮし、
   前記第３の動作モードにおいて、前記切替部は、前記第１のスイッチ及び前記第４のスイッチをＯＦＦし、前記第２のスイッチ及び前記第３のスイッチをＯＮする、
   請求項１の周波数調整回路。
3. 前記第１の動作モードにおいて、前記切替部は更に前記第４のスイッチをＯＮし、前記デジタルアナログ変換器は前記前記アナログ制御信号を更に前記バッファアンプに供給し、前記バッファアンプは前記キャパシタを充電する、請求項２の周波数調整回路。
4. 請求項１の周波数調整回路と、
   前記周波数調整回路が前記対象信号の周波数を前記基準信号の周波数にロックさせた後に動作する位相調整回路と
   を具備し、
   前記電圧制御発振器は、第２の制御端子を更に含み、
   前記発振信号は、前記第２の制御端子に与えられる第２の制御電圧と前記第１の制御電圧とに基づいて制御可能であり、
   前記位相調整回路は、前記第２の制御電圧を生成し、前記対象信号の位相を前記基準信号の位相にロックさせる、
   位相同期回路。
5. 前記周波数調整回路は、
   前記第２の制御電圧と第１の閾値電圧とを比較し、前記第２の制御電圧が前記第１の閾値電圧より高ければ第１の調整信号を前記レジスタへと出力する第１のコンパレータと、
   前記第２の制御電圧と前記第１の閾値電圧よりも低い第２の閾値電圧とを比較し、前記第２の制御電圧が前記第２の閾値電圧より低ければ第２の調整信号を前記レジスタへと出力する第２のコンパレータと
   を更に具備し、
   前記レジスタは、前記第１の調整信号を受けると第２のデジタル制御コードを増大させ、前記第２の調整信号を受けると第２のデジタル制御コードを減少させる、
   請求項４の位相同期回路。
6. 請求項４記載の位相同期回路と、
   前記発振信号によってクロック制御され、デジタル送信信号をベースバンド送信信号へと変換するデジタルアナログ変換器と、
   前記発振信号によってクロック制御され、ベースバンド受信信号をデジタル受信信号へと変換するアナログデジタル変換器と、
   前記デジタル送信信号及び前記デジタル受信信号を処理するデジタルベースバンド処理部と、
   前記ベースバンド送信信号及び前記ベースバンド受信信号を処理する無線処理部と
   を具備する通信装置。
7. データを送受信する請求項６記載の通信装置と、
   メモリと、前記メモリの読み書きを制御するコントローラとを含み、前記データを読み書きする記憶部と、
   前記データを処理するプロセッサと、
   前記通信装置と、前記記憶部と、前記プロセッサとの間を接続するバスと
   を具備する記憶装置。

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