JP2024041924A - 光検出装置 - Google Patents

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知大 冨田
Tomohiro Tomita
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Abstract

【課題】能動素子の配置自由度を上げる光検出装置を提供する。【解決手段】光検出装置としての固体撮像装置１Ｂは、４つの画素３ａ、３ｂ、３ｃ、３ｄを有する画素単位６１Ｂを備え、画素単位の４つの画素の各々の画素は、２つの光電変換領域２３Ｌ、２３Ｒと２つの転送トランジスタＴＲ１、ＴＲ２と２つの電荷保持領域ＦＤ１、ＦＤ２とを有し、画素単位の各画素の電荷保持領域は、互いに電気的に接続されている。４つの画素のうち、画素３ａは、光電変換セル２２Ｍ１を含む。画素３ｂは、光電変換セル２２Ｍ２を含む。画素３ｃは、光電変換セル２２Ｍ３を含む。画素３ｄは、光電変換セル２２Ｍ４を含む。【選択図】図２３

Description

本技術（本開示に係る技術）は、光検出装置に関し、特に、位相差検出画素を有する光検出装置に適用して有効な技術に関するものである。
光検出装置として、固体撮像装置が知られている。この個体撮像装置においては、１つのオンチップレンズの下側に光電変換素子を複数個埋め込むことで瞳分割を行う方式があり、例えば一眼レフカメラやスマートフォンなどの電子機器の内蔵カメラ向け光検出装置に採用されている。また、光検出装置には、位相差検出時に、１つのオンチップレンズの下に配置された複数の光電変換素子で光電変換された信号電荷を、それぞれ独立の信号として読み出すことによって位相差検出を行う方式が知られている。
この種の固体撮像装置は、半導体層を、この半導体層の厚さ方向に伸びる画素分離領域で画素毎に区画した光電変換セルを備えている。そして、光電変換セルを、半導体層の厚さ方向に延伸する画素内分離領域で複数の光電変換領域に区画し、この複数の光電変換領域の各々に光電変換部、転送トランジスタ及び電荷保持領域（フローティングディフュージョン：Floating Diffusion）を配置している。
一方、光電変換セルの光入射面側とは反対側には、素子分離領域で区画された素子形成領域が設けられており、この素子形成領域に、読出し回路に含まれる増幅トランジスタ、転送トランジスタ、リセットトランジスタなどの画素トランジスタが配置されている。
なお、画素分離領域、画素内分離領域及び素子分離領域を有する固体撮像装置については、特許文献１に開示されている。
ＵＳ２０１７／００１２０６６号公報
ところで、固体撮像装置においては、高画質化に伴う画素数の増加により、画素の微細化が要求されている。しかしながら、画素の微細化に伴い、転送トランジスタや、読出し回路に含まれる画素トランジスタなどの能動素子を光電変換セル内に配置することが難しくなる。特に、画素内分離領域を含む光電変換セルにおいては、画素内分離領域に能動素子を配置することが困難であることから、能動素子の配置自由度がより低い。
本技術の目的は、能動素子の配置自由度を上げることにある。
（１）本技術の一態様に係る光検出装置は、
厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
上記半導体層に設けられ、かつ上記半導体層の厚さ方向に延伸する第１分離領域で区画された光電変換セルと、を備えている。
そして、上記光電変換セルは、
各々が上記半導体層に平面視で互いに隣り合って設けられ、かつ各々が光電変換部及び転送トランジスタを有する第１光電変換領域及び第２光電変換領域と、
平面視で上記第１光電変換領域と上記第２光電変換領域との間に配置され、かつ上記半導体層の厚さ方向に延伸する第２分離領域と、
上記半導体層の上記第１の面側に第３分離領域で区画されて設けられ、かつ画素トランジスタが設けられた素子形成領域と、を含み、
上記素子形成領域は、平面視で上記第１及び第２光電変換領域に亘って延伸している。
（２）本技術の他の態様に係る光電変換装置は、
厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
上記半導体層に設けられ、かつ上記半導体層の厚さ方向に延伸する第１分離領域で区間された光電変換セルと、を備えている。
そして、上記光電変換セルは、
各々が上記半導体層に平面視で互いに隣り合って設けられ、かつ各々が光電変換部及び転送トランジスタを有する第１光電変換領域及び第２光電変換領域と、
平面視で上記第１光電変換領域と上記第２光電変換との間に設けられ、かつ上記半導体層の厚さ方向に延伸する第２分離領域と、
上記半導体層の上記第１の面側に第３分離領域で区画されて設けられ、かつ画素トランジスタが設けられた素子形成領域と、
上記半導体層の第１の面側に設けられた電荷保持領域と、
上記素子形成領域、上記第１光電変換領域及び上記第２光電変換領域の各々に亘って上記半導体層に設けられた第１導電型の半導体領域と、
上記半導体領域内に設けられた第１導電型のコンタクト領域と、を含む。
そして、上記電荷保持領域及び上記コンタクト領域の少なくとも何れか一方は、上記第１及び第２光電変換領域で共有され、かつ平面視で上記第１光電変換領域と上記第２光電変換領域との間に配置されている。
（３）本技術の他の態様に係る光検出装置は、
平面視で分離領域を介して互いに隣り合って配置され、かつ各々に光電変換部及び転送トランジスタが設けられた複数の光電変換セルを有する半導体層と、
平面視で前記複数の光電変換セルの各々の前記分離領域側にそれぞれ設けられた半導体領域と、
一部が前記分離領域に埋め込まれ、かつ平面視で前記分離領域を跨いで前記複数の光電変換セルの各々の前記半導体領域に接続された導電パッドと、を備えている。
（４）本技術の他の態様に係る光検出装置は、
厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
上記半導体層に素子分離領域で区画されて設けられた光電変換セルと、を備え、
上記光電変換セルは、上記半導体層の上記第１の面側に転送トランジスタ、電荷保持領域及びコンタクト領域を有すると共に、上記第２の面側に光電変換部を有し、
上記分離領域は、平面視で上記電荷保持領域が接触する第１部分と、上記コンタクト領域が接触し、かつ上記第１部分よりも幅が狭い第２部分と、を有する。
（５）本技術の他の態様に係る光検出装置は、
それぞれ２つの光電変換領域と２つの転送トランジスタと２つの電荷保持領域とを有する画素を４画素有する画素単位を備え、
上記画素単位の各画素の電荷保持領域は、互いに電気的に接続されている。
（６）本技術の他の態様に係る光検出装置は、
２次元状に設けられた複数の画素を有し、
上記複数の画素の各々の画素内に、素子分離領域により区画された５つの半導体領域を有する。
（７）本技術の他の形態に係る光検出装置は、
２次元状に設けられた複数の画素を有し、
上記画素内に、素子分離領域により区画された５つの半導体領域を有し、
上記５つの半導体領域は、
第１転送トランジスタが設けられた第１半導体領域と、
第２転送トランジスタが設けられた第２半導体領域と、
上記第１及び第２転送トランジスタ以外の第１画素トランジスタが設けられた第３半導体領域と、
上記第１及び第２転送トランジスタ以外の第２画素トランジスタが設けられた第４半導体領域と、
ｐ型の半導体領域と、
を有する。
（８）本技術の他の形態に係る光検出装置は、
半導体基板に設けられた第１画素と、
上記第１画素と隣接する画素とを分離する第１領域と、画素内に設けられた光電変換部が平面視で遮られた第２領域とを含むトレンチとを有し、
平面視で上記第２領域は、上記第１画素に設けられた第１フローティングディフュージョン領域と第２フローティングディフュージョン領域との間に第１部分を有し、
上記平面視で上記第２領域は、第１画素に設けられた第１トランジスタと第２トランジスタとの間に第２部分を有し、
上記平面視で上記第１部分と上記第２部分の間にコンタクト領域が設けられている。
（９）本技術の他の形態に係る光検出装置は、
半導体基板に設けられた第１画素と、
上記第１画素と隣接する画素とを分離する分離領域とを有し、
平面視で上記第１画素は、上記分離領域の第１乃至第４部分に囲まれ、
上記平面視で上記第１部分と上記第３部分との間に設けられた第５部分と第６部分とを有し、
上記平面視で上記第５部分と上記第６部分との間にコンタクト領域が設けられ、
上記第５部分は上記第１部分と接し、上記第６部分は上記第３部分と接している。
（１０）本技術の他の態様に係る電子機器は、上記（１）から（９）の何れかに記載の光検出装置と、被写体からの像光を上記光検出装置の撮像面上に結像させる光学レンズと、上記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
本技術の第１実施形態に係る固体撮像装置の一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る画素及び読出し回路の一構成例を示す等価回路図である。 本技術の第１実施形態に係る画素の一構成例を示す模式的平面図である。 図４のＡ３－Ａ３切断線に沿った断面構造を示す模式的断面図である。 図４のＢ３－Ｂ３切断線に沿った断面構造を示す模式的断面図である。 図４のＣ３－Ｃ３切断線に沿った断面構造を示す模式的断面図である。 本技術の第２実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第３実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第４実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第５実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第６実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第７実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第８実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第９実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第１０実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第１１実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第１２実施形態に係る画素の一構成例を示す模式的平面図である。 本技術の第１３実施形態に係る固体撮像装置の画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第１３実施形態に係る固体撮像装置の画素ブロックの模式的平面図である。 図２０に示す画素ブロックに含まれる画素の模式的平面図である。 図２０に示す画素ブロックに含まれる画素の模式的平面図である。 図２０に示す画素ブロックに含まれる画素の模式的平面図である。 図２０に示す画素ブロックに含まれる画素の模式的平面図である。 図２０に示す画素ブロックの結線状態を示す模式的平面図である。 図２２一部を拡大した模式的平面図である。 図２２の一部を拡大した模式的平面図である。 本技術の第１４実施形態に係る固体撮像装置の画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第１４実施形態に係る固体撮像装置の画素ブロックの模式的平面図である。 図２６に示す画素ブロックに含まれる画素の模式的平面図である。 本技術の第１５実施形態に係る固体撮像装置の画素ブロックの結線状態を示す模式的平面図である。 図２８の一部を拡大した模式的平面図である。 本技術の第１６実施形態に係る固体撮像装置の画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第１６実施形態に係る固体撮像装置の画素ブロックの模式的平面図である。 本技術の第１６実施形態に係る固体撮像装置の画素ブロックの結線状態を示す模式的平面図である。 本技術の第１７実施形態に係る固体撮像装置の画素ブロックの一構成例を示す模式的平面図である。 本技術の第１８実施形態に係る固体撮像装置の画素ブロックの一構例を示す模式的平面図である。 本技術の第１９実施形態に係る固体撮像装置の画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第１９実施形態に係る固体撮像装置の画素ブロックの一構成例を示す模式的平面図である。 図３５の第１部分を拡大した模式的平面図である。 図３５の第２部分を拡大した模式的平面図である。 図３５の第３部分を拡大した模式的平面図である。 図３６のＡ３６－Ａ３６切断線に沿った断面構造を示す模式的断面図である。 図３６のＢ３６－Ｂ３６切断線に沿った断面構造を示す模式的断面図である。 図３７のＡ３７－Ａ３７切断線に沿った断面構造を示す模式的断面図である。 図３７のＢ３７－Ｂ３７切断線に沿った断面構造を示す模式的断面図である。 図３７のＣ３７－Ｃ３７切断線に沿った断面構造を示す模式的断面図である。 図３７のＤ３７－Ｄ３７切断線に沿った断面構造を示す模式的断面図である。 図３８のＡ３８－Ａ３８切断線に沿った断面構造を示す模式的断面図である。 図３８のＢ３８－Ｂ３８切断線に沿った断面構造を示す模式的断面図である。 図３８のＣ３８－Ｃ３８切断線に沿った断面構造を示す模式的断面図である。 図３９のＡ３９－Ａ３９切断線に沿った断面構造を示す模式的断面図である。 本技術の第１９実施形態に係る変形例を示す画素ブロックの模式的平面図である。 本技術の第２０実施形態に係る固体撮像装置の画素ブロックの模式的平面図である。 図４６のＡ４６－Ａ４６切断線に沿った断面構造を示す模式的断面図である。 本技術の第２１実施形態に係る固体撮像装置の画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第２１実施形態に係る固体撮像装置の画素ブロックの模式的平面図である。 本技術の第２１実施形態に係る固体撮像装置の回路ブロックの模式的平面図である。 本技術の第２１実施形態に係る固体撮像装置の回路ブロックの電荷保持領域及びコンタクト領域の配置を示す模式的平面図である。 図４９のＡ４９－Ａ４９切断線に沿った断面構造を示す模式的断面図である。 図５２の一部を拡大した模式的断面図である。 本技術の第２２実施形態に係る固体撮像装置の画素ブロックの一構成例を示す模式的平面図である。 本技術の第２３実施形態に係る電子機器の概略構成を示す図である。 本技術の第１４実施形態に係る第１変形例を示す画素ブロックの模式的平面図である。 本技術の第１４実施形態に係る第２変形例を示す画素ブロックの模式的平面図である。 本技術の第１４実施形態に係る第３変形例を示す画素ブロックの模式的平面図である。 本技術の第１４実施形態に係る第４変形例を示す画素ブロックの模式的平面図である。
以下、図面を参照して本技術の実施形態を詳細に説明する。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
また、以下の実施形態では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２１の厚さ方向をＺ方向として説明する。
〔第１実施形態〕
この実施形態１では、光検出装置として、裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
≪固体撮像装置の全体構成≫
まず、固体撮像装置１Ａの全体構成について説明する。
図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されている。この固体撮像装置１Ａ（２０１）は、図５５に示すように、光学レンズ２０２を介して被写体からの像光（入射光２０６）を取り込み、撮像面上に結像された入射光２０６の光量を画素単位で電気信号に変換して画素信号として出力する。
図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして設けられた周辺領域２Ｂとを備えている。
画素領域２Ａは、例えば図５５に示す光学レンズ（光学系）２０２により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
図１に示すように、周辺領域２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
＜ロジック回路＞
図２に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
＜画 素＞
図３に示すように、複数の画素３の各々の画素３は、光電変換セル２２Ａを備えている。光電変換セル２２Ａは、２つの光電変換領域２３Ｌ及び２３Ｒを備えている。第１光電変換領域２３Ｌは、光電変換素子ＰＤ１と、この光電変換素子ＰＤ１で光電変換された信号電荷を保持（蓄積）する電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤ１と、この光電変換素子ＰＤ１で光電変換された信号電荷を電荷蓄積領域ＦＤ１に転送する転送トランジスタＴＲ１と、を備えている。第２光電変換領域２３Ｒにおいても、同様に、光電変換素子ＰＤ２と、この光電変換素子ＰＤ２で光電変換された信号電荷を保持（蓄積）する電荷保持領域ＦＤ２と、この光電変換素子ＰＤ２で光電変換された信号電荷を電荷蓄積領域ＦＤ２に転送する転送トランジスタＴＲ２と、を備えている。
２つの光電変換素子ＰＤ１，ＰＤ２の各々は、受光量に応じた信号電荷を生成する。また、２つの光電変換素子ＰＤ１，ＰＤ２の各々は、生成した信号電荷を一時的に保持（蓄積）する。光電変換素子ＰＤ１は、カソード側が転送トランジスタＴＲ１のソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤ２は、カソード側が転送トランジスタＴＲ２のソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤ１，ＰＤ２としては、例えばフォトダイオードが用いられている。
２つの転送トランジスタＴＲ１及びＴＲ２において、転送トランジスタＴＲ１は、ソース領域が光電変換素子ＰＤ１のカソード側と電気的に接続され、ドレイン領域が電荷保持領域ＦＤ１と電気的に接続されている。そして、転送トランジスタＴＲ１のゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。転送トランジスタＴＲ２は、ソース領域が光電変換素子ＰＤ２のカソード側と電気的に接続され、ドレイン領域が電荷保持領域ＦＤ２と電気的に接続されている。そして、転送トランジスタＴＲ２のゲート電極は、画素駆動線１０のうちの転送トランジスタ駆動線と電気的に接続されている。
２つの電荷保持領域ＦＤ１及びＦＤ２において、電荷保持領域ＦＤ１は、光電変換素子ＰＤ１から転送トランジスタＴＲ１を介して転送された信号電荷を一時的に蓄積して保持する。電荷保持領域ＦＤ２は、光電変換素子ＰＤ２から転送トランジスタＴＲ２を介して転送された信号電荷を一時的に蓄積して保持する。
図３に示すように、２つの電荷保持領域ＦＤ１，ＦＤ２の各々には、読出し回路１５の入力段が接続されている。読出し回路１５は、電荷保持領域ＦＤ１，ＦＤ２に保持された信号電荷を読出し、信号電荷に基づく画素信号を出力する。読出し回路１５は、これに限定されないが、例えば２つの画素３、換言すれば２つの光電変換セル２２Ａで共有されている。そして、読出し回路１５は、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴを備えている。これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、後述する画素トランジスタＱｔ（図４参照）で構成されている。
増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線ＶＤＤ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、２つの光電変換セル２２Ａの各々の電荷保持領域ＦＤ１，ＦＤ２、及びリセットトランジスタＲＳＴのソース領域とそれぞれ電気的に接続されている。
選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図２参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
リセットトランジスタＲＳＴは、ソース領域が、２つの光電変換セル２２Ａの電荷保持領域ＦＤ１，ＦＤ２、及び増幅トランジスタＡＭＰのゲート電極とそれぞれ電気的に接続され、ドレイン領域が電源線ＶＤＤ及び増幅トランジスタＡＭＰのドレイン領域とそれぞれ電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図２参照）と電気的に接続されている。
転送トランジスタＴＲ１は、転送トランジスタＴＲ１がオン状態となると、光電変換素子ＰＤ１で生成された信号電荷を電荷保持領域ＦＤ１に転送する。転送トランジスタＴＲ２は、転送トランジスタＴＲ２がオン状態となると、光電変換素子ＰＤ２で生成された信号電荷を電荷保持領域ＦＤ２に転送する。
リセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持領域ＦＤ１，ＦＤ２の電位（信号電荷）を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読出し回路１５からの画素信号の出力タイミングを制御する。
増幅トランジスタＡＭＰは、画素信号として、電荷保持領域ＦＤ１，ＦＤ２に保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換素子ＰＤ１，ＰＤ２で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、電荷保持領域ＦＤ１，ＦＤ２の電位を増幅して、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
ここで、この第１実施形態の固体撮像装置１Ａを備える電子機器では、２つの光電変換素子ＰＤ１，ＰＤ２のそれぞれから信号電荷を画素３毎に読出し、その位相差を検出する。フォーカスが合っている場合には、光電変換素子ＰＤ１と光電変換素子ＰＤ２とに溜まる信号電荷の量に差が生じない。これに対して、フォーカスが合っていない場合には、光電変換素子ＰＤ１に溜まる信号電荷の量Ｑ１と、光電変換素子ＰＤ２に溜まる信号電荷の量Ｑ２との間に差が生じる。そして、フォーカスが合っていない場合、電子機器では、Ｑ１とＱ２とを一致させるように対象物レンズを操作するなどの操作を行う。これがオートフォーカスである。
≪固体撮像装置の具体的な構成≫
次に、半導体チップ２（固体撮像装置１Ａ）の具体的な構成について、図４から図７を用いて説明する。なお、図面を見易くするため、図４から図７においては、後述する多層配線層の図示を省略している。また、図４は図１に対して上下が反転している。即ち、図１は、半導体チップ２の光入射面側が描かれているが、図４は、図１に示す半導体チップ２の光入射面側とは反対側（多層配線層側）から見たときの平面図である。
＜半導体チップ＞
図４から図７に示すように、半導体チップ２は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層２１と、この半導体層２１に設けられ、かつこの半導体層２１の厚さ方向（Ｚ方向）に延伸する第１分離領域としての画素分離領域３１で区画された光電変換セル２２Ａと、を備えている。光電変換セル２２Ａは、画素３毎に設けられている。即ち、複数の画素３の各々は、光電変換セル２２Ａを備えている。半導体層２１は、例えば単結晶シリコンで構成されている。
また、半導体チップ２は、半導体層２１の第２の面Ｓ２側に、この第２の面Ｓ２側から順次積層されたカラーフィルタ５１及びマイクロレンズ（オンチップレンズ）５２を更に備えている。
また、半導体チップ２は、図示していないが、半導体層２１の第１の面Ｓ１側に設けられた絶縁層及び配線層を含む多層配線層を更に備えている。
カラーフィルタ５１及びマイクロレンズ５２は、それぞれ画素３（光電変換セル２２Ａ）毎に設けられている。カラーフィルタ５１は、半導体チップ２の光入射面側から入射した入射光を色分離する。マイクロレンズ５２は、照射光を集光し、集光した光を画素３（光電変換セル２２Ａ）に効率良く入射させる。また、１つのカラーフィルタ５１及びマイクロレンズ５２は、後述する第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの両方を覆うように設けられている。
ここで、半導体層２１の第１の面Ｓ１を素子形成面又は主面、第２の面Ｓ２側を光入射面又は裏面と呼ぶこともある。この第１実施形態の固体撮像装置１Ａは、半導体層２１の第２の面（光入射面，裏面）Ｓ２側から入射した光を、半導体層２１に設けられた光電変換セル２２Ａの光電変換部２５（光電変換素子ＰＤ１）で光電変換する。
＜光電変換セル＞
図４から図７に示すように、光電変換セル２２Ａは、平面視でＸ方向に互いに隣り合って半導体層２１に配置された第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒを含む。第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの各々は、光電変換部２５及び転送トランジスタＴＲ１，ＴＲ２を有する。
また、光電変換セル２２Ａは、平面視で第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとの間に配置され、かつ半導体層２１の厚さ方向（Ｚ方向）に延伸する第２分離領域としての画素内分離領域３２を更に含む。
また、光電変換セル２２Ａは、半導体層２１の第１の面Ｓ１側の表層部に第３分離領域としての素子分離領域（表面分離領域）３３で区画されて設けられ、かつ画素トランジスタＱｔが設けられた島状の素子形成領域（活性領域）２１ａを更に含む。
また、光電変換セル２２Ａは、第１光電変換領域２３Ｌにおいて、半導体層２１の第１の面Ｓ１側の表層部に素子分離領域３３で区画されて設けられ、かつ上述の転送トランジスタＴＲ１が設けられた島状の素子形成領域２１ｂ１と、第２光電変換領域２３Ｒにおいて、半導体層２１の第１の面Ｓ１側の表層部に素子分離領域３３で区画されて設けられ、かつ上述の転送トランジスタＴＲ２が設けられた島状の素子形成領域２１ｂ２と、を更に含む。
また、光電変換セル２２Ａは、半導体層２１の第１の面Ｓ１側の表層部に素子分離領域３３で区画されて設けられた島状の給電領域２１ｚを更に含む。
また、光電変換セル２２Ａは、半導体層２１の第１の面Ｓ１側の表層部に設けられた電荷保持領域ＦＤ１，ＦＤ２を更に含む。
また、光電変換セル２２Ａは、素子形成領域２１ａ，２１ｂ１，２１ｂ２、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの各々に亘って設けられたｐ型（第１導電型）の半導体領域２４と、このｐ型の半導体領域２４内に設けられたｐ型のコンタクト領域４８と、を更に含む。
図４に示すように、光電変換セル２２Ａは、４つの辺を有する方形状の平面パターンになっている。そして、光電変換セル２２Ａは、詳細に図示していないが、平面視でＸ方向及びＹ方向のそれぞれの方向に画素分離領域３１を介して画素３毎に繰り返し配置されている。
＜画素分離領域＞
図４から図７に示すように、画素分離領域３１は、半導体層２１の第２の面Ｓ２側から第１の面Ｓ１側に向かって延伸し、二次元平面において互いに隣り合う画素３間及び光電変換セル２２Ａ間を電気的及び光学的に分離している。画素分離領域３１は、これに限定されないが、例えば、半導体層２１の第２の面Ｓ２から第１の面Ｓ１側に向かって延伸する溝部内に絶縁膜が埋め込まれ、かつ半導体層２１の第１の面Ｓ１側の素子分離領域３３と一体化されたトレンチ分離構造になっている。
図４に示すように、１つの光電変換セル２２Ａ（画素３）に対応する画素分離領域３１は、平面視での平面形状が方形状の環状平面パターン（リング状平面パターン）になっている。そして、複数の画素３（光電変換セル２２Ａ）が配置された画素領域２Ａに対応する画素分離領域３１は、方形状の環状平面パターンの中に格子状平面パターンを有する複合平面パターンになっている。即ち、画素分離領域３１は、半導体層２１を光電変換セル２２Ａ（画素３）毎に分離している。そして、光電変換セル２２Ａは、第１及び第２光電変換領域２３Ｌ，２３Ｒが配列された配列方向（Ｘ方向）に延伸する２つの画素分離領域３１と、第１及び第２光電変換領域２３Ｌ，２３Ｒの配列方向（Ｘ方向）と直行する方向（Ｙ方向）に延伸する２つの画素分離領域３１とで囲まれている。換言すれば、光電変換セル２２Ａは、第１及び第２光電変換領域２３Ｌ，２３Ｒの配列方向において互いに反対側に位置する２つの画素分離領域３１と、第１及び第２光電変換領域２３Ｌ，２３Ｒの配列方向（Ｘ方向）と直交する方向（Ｙ方向）において互いに反対側に位置する２つの画素分離領域３１とで囲まれている。
ここで、光電変換セル２２Ａを区画する画素分離領域３１において、光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１を画素分離領域３１ａ及び３１ｂと呼ぶこともある。また、光電変換セル２２Ａを挟んでＹ方向に延伸する２つの画素分離領域３１を画素分離領域３１ｃ及び３１ｄと呼ぶこともある。
＜画素内分離領域＞
図４から図７に示すように、画素内分離領域３２は、平面視で光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂの各々の中間部から内方（光電変換セル２２Ａ側）に向かって突出し、互いに離間している。即ち、光電変換セル２２Ａは、Ｘ方向において互いに隣り合う第１光電変換領域２３Ｌと第２光電変換領域２３Ｌｂとが、Ｘ方向に延伸する２つの画素分離領域３１ａ，３１ｂの各々の中間部から内方に突出する２つの画素内分離領域３２で選択的に仕切られている。
２つの画素内分離領域３２は、これに限定されないが、画素分離領域３１と同様に、例えば、半導体層２１の第２の面Ｓ２から第１の面Ｓ１側に向かって延伸する溝部内に絶縁膜が埋め込まれ、かつ半導体層２１の第１の面Ｓ１側の素子分離領域３３と一体化されたトレンチ分離構造になっている。
＜素子分離領域＞
図４から図７に示すように、素子分離領域３３は、半導体層２１の第１の面Ｓ１側の表層部に第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って設けられている。また、素子分離領域３３は、複数の光電変換セル２２Ａに亘って設けられている。そして、素子分離領域３３は、平面視で画素分離領域３１及び画素内分離領域３２の各々と重畳している。そして、素子分離領域３３は、画素分離領域３１及び画素内分離領域３２の各々と半導体層２１の深さ方向において互いに接触し、一体化されている。素子分離領域３３は、これに限定されないが、例えば、半導体層２１の第１の面Ｓ１から深さ方向に凹む浅溝部内に絶縁膜が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造になっている。
＜光電変換部＞
図５から図７に示すように、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５は、半導体層２１の第１の面Ｓ１から厚さ方向（Ｚ方向）に離間し、第２の面Ｓ２側に偏って設けられている。また、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５は、図４及び図５に示すように、Ｙ方向の両端部側が画素内分離領域３２及びｐ型の半導体領域２４で仕切られている。また、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５は、図６及び図７に示すように、２つの画素内分離領域３２の間で一体になっている。そして、各々の光電変換部２５は、ｎ型（第２導電型）の半導体領域２６を含み、上述の光電変換素子ＰＤ１，ＰＤ２を構成している。
＜ｐ型の半導体領域＞
図４から図７に示すように、ｐ型の半導体領域２４は、光電変換セル２２Ａ毎に設けられ、画素分離領域３１及び素子分離領域３３で隣りの光電変換セル２２Ａのｐ型の半導体領域２４と電気的に分離されている。
ｐ型の半導体領域２４は、上述したように、素子形成領域２１ａ，２１ｂ１，２１ｂ２、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの各々に亘って設けられている。具体的には、ｐ型の半導体領域２４は、図５から図７に示すように、素子形成領域２１ａ，２１ｂ１，２１ｂ２及び給電領域２１ｚを含む半導体層２１の第１の面Ｓ１の表層部に設けられている。また、ｐ型の半導体領域２４は、図６及び図７に示すように、２つの画素内分離領域３２の間を横切り、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に亘って設けられている。また、ｐ型の半導体領域２４は、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と、半導体層２１の第１の面Ｓ１との間に設けられている。そして、ｐ型の半導体領域２４は、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と、画素分離領域３１及び画素内分離領域３２との間にも設けられている。この第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と、画素分離領域３１及び画素内分離領域３２の各々との間に設けられたｐの半導体領域２４は、半導体層２１の第１の面Ｓ１側から第２の面Ｓ２側に亘って設けられている。即ち、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５は、素子分離領域３３側の上面及び画素分離領域３１側の側面がｐ型の半導体領域２４で覆われている。そして、各々の光電変換部２５は、画素分離領域３１、画素内分離領域３２及び素子分離領域３３の各々からｐ型の半導体領域２４を介して離間されている。
ｐ型の半導体領域２４は、１つの半導体領域、若しくは複数の半導体領域によって構成されている。ｐ型の半導体領域２４は、光電変換部２５のｎ型の半導体領域２６とでｐｎ接合部を光電変換セル２２Ａ毎に構成している。
＜素子形成領域２１ｂ１及び２１ｂ２＞
図４に示すように、素子形成領域２１ｂ１及び２１ｂ２の各々は、平面視でＸ方向に互いに隣り合って配置されている。そして、素子形成領域２１ｂ１及び２１ｂ２の各々は、素子形成領域２１ａよりも、光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１のうちの他方の画素分離領域３１側に配置されている。
図５に示すように、素子形成領域２１ｂ１は、第１光電変換領域２３Ｌにおいて、光電変換部２５と重畳している。素子形成領域２１ｂ２は、第２光電変換領域２３Ｒにおいて、光電変換部２５と重畳している。そして、図４及び図５に示すように、素子形成領域２１ｂ１には、転送トランジスタＴＲ１及び電荷保持領域ＦＤ１が設けられている。同様に、素子形成領域２１ｂ２にも、転送トランジスタＴＲ２及び電荷保持領域ＦＤ２が設けられている。
＜電荷保持領域＞
図５に示すように、２つの電荷保持領域ＦＤ１，ＦＤ２の各々は、半導体層２１の第１の面Ｓ１側に設けられ、ｐ型の半導体領域２４を介して光電変換部２５と重畳している。そして、図４に示すように、電荷保持領域ＦＤ１は、第１光電変換領域２３Ｌにおいて、光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂと、この他方の画素分離領域３１ｂの中間部から内側に突出する画素内分離領域３２とがなす角部側に配置されている。また、電荷保持領域ＦＤ２においても、第１光電変換領域２３Ｒにおいて、電荷保持領域ＦＤ１と同様に、光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１のうちの他方の画素分離領域３１ｂと、この他方の画素分離領域３１ｂの中間部から内側に突出する画素内分離領域３２とがなす角部側に配置されている。電荷蓄積領域ＦＤ１，ＦＤ２は、ｎ型の半導体領域２６よりも不純部濃度が高いｎ型の半導体領域で構成されている。
＜転送トランジスタ＞
図５に示すように、転送トランジスタＴＲ１，ＴＲ２の各々は、半導体層２１の第１の面Ｓ１側に設けられたゲート溝部４１と、このゲート溝部４１内の側壁及び底壁に沿って設けられたゲート絶縁膜４２と、このゲート絶縁膜４２を介してゲート溝部４１に設けられたゲート電極４３と、を含む。また、転送トランジスタＴＲ１，ＴＲ２は、ゲート電極４３の側壁にゲート絶縁膜４２を介して並ぶｐ型の半導体領域２４からなるチャネル形成領域と、ソース領域として機能する光電変換部２５と、ドレイン領域として機能する電荷保持領域ＦＤ１，ＦＤ２と、を含む。
図５に示すように、ゲート電極４３は、ゲート溝部４１の中にゲート絶縁膜４２を介して設けられた第１部分（バーチカルゲート電極部）と、この第１部分と一体に成形され、かつゲート溝部４１の外に設けられた第２部分とを含む。ゲート絶縁膜４２は、例えば酸化シリコン膜で構成されている。ゲート電極４３は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
図５に示すように、転送トランジスタＴＲ１，ＴＲ２は、ドレイン領域として機能する電荷保持領域ＦＤ１，ＦＤ２と、ソース領域として機能する光電変換部２５とが、チャネル形成領域のｐ型の半導体領域２４を介して半導体層２１の深さ方向に沿って配置されている。即ち、この第１実施形態の転送トランジスタＴＲ１，ＴＲ２は、半導体層２１の深さ方向にソース領域及びドレイン領域が配置された縦型構造になっている。この縦型構造の転送トランジスタＴＲ１，ＴＲ２は、光電変換セル２２Ａ（画素３）の微細化に有用である。
図４に示すように、第１光電変換領域２３Ｌの転送トランジスタＴＲ１は、平面視で光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂと、光電変換セル２２Ａを挟んでＹ方向に延伸する２つの画素分離領域３１ｃ，３１ｄのうちの一方の画素分離領域３１ｃとがなす角部側に配置されている。そして、第２光電変換領域２３Ｒの転送トランジスタＴＲ２は、平面視で光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂと、光電変換セル２２Ａを挟んでＹ方向に延伸する２つの画素分離領域３１ｃ，３１ｄのうちの他方の画素分離領域３１ｄとがなす角部側に配置されている。
＜素子形成領域２１ａ＞
図４に示すように、素子形成領域２１ａは、素子形成領域２１ｂ１及び２１ｂ２よりも、光電変換セル２２Ａを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの一方の画素分離領域３１ａ側に配置されている。そして、素子形成領域２１ａは、平面視で第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸している。
図４及び図７に示すように、素子形成領域２１ａは、平面視で２つの画素内分離領域３２の間をＸ方向に沿って横切る第１部分２１ａ１と、この第１部分２１ａ１のＸ方向の一端側及び他端側の各々から第１部分２１ａ１の転送トランジスタＴＲ側、換言すれば第１部分２１ａ１の素子分離領域２１ｂ１及び２１ｂ２側とは反対側に向かって延伸する一対の第２部分２１ａ２とを含む。即ち、この第１実施形態の素子形成領域２１ａは、これに限定されないが、平面視で２つの屈曲部を含み、かつ素子形成領域２１ｂ１，２１ｂ２側、換言すればＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの一方の画素分離領域３１ａ側が開放された逆Ｕ字形状の平面パターンになっている。
図４及び図７に示すように、素子形成領域２１ａには、２つの画素トランジスタＱｔが設けられている。２つの画素トランジスタＱｔのうちの一方は、素子形成領域２１ａの２つの角部のうちの一方に配置されている。２つの画素トランジスタＱｔのうちの他方は、素子形成領域２１ａの２つの角部のうちの他方の角部に配置されている。換言すれば、一方の画素トランジスタＱｔは、素子形成領域２１ａの第１部分２１ａ１及び一方の第２部分２１ａ２に亘って配置されている。また、他方の画素トランジスタＱｔは、素子形成領域２１ａの第１部分２１ａ１及び他方の第２部分２１ａ２に亘って配置されている。即ち、光電変換セル２２Ａは、第１及び第２光電変換領域２３Ｌ，２３Ｌの各々に画素トランジスタＱｔが設けられている。
図４及び図７に示すように、２つの画素トランジスタＱｔの各々は、半導体層２１の第１の面Ｓ１側の素子形成領域２１ａ上に設けられたゲート絶縁膜４４と、素子形成領域２１ａ上にゲート絶縁膜４４を介して設けられたゲート電極４５と、を含む。また、２つの画素トランジスタＱｔの各々は、ゲート電極４５直下のｐ型の半導体領域２４にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２４内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域４６及び４７と、を更に含む。この２つの画素トランジスタＱの各々は、チャネル形成領域に形成されるチャネルをゲート電極４５に印加されるゲート電圧により制御する。
図４及び図７に示すように、２つの画素トランジスタＱｔは、各々の一方の主電極領域４６を共有している。即ち、２つの画素トランジスタＱｔは、各々の一方の主電極領域４６を共有した直列接続で素子形成領域２１ａに搭載されている。
２つの画素トランジスタＱｔが共有する一方の主電極領域４６は、２つの画素トランジスタＱｔの各々のゲート電極４５に対して自己整合で素子形成領域２１ａの第１部分２１ａ１に形成され、光電変換部２５のｎ型の半導体領域２６よりも不純物濃度が高い半導体領域を含む。２つの画素トランジスタＱｔのうちの一方（第１光電変換領域２３Ｌ側）の画素トランジスタＱｔに含まれる他方の主電極領域４７は、この一方の画素トランジスタＱｔのゲート電極４５に対して自己整合で素子形成領域２１ａの一方の第２部分２１ａ２に形成され、かつ光電変換部２５のｎ型の半導体領域２６よりも不純物濃度が高い半導体領域を含む。２つの画素トランジスタＱのうちの他方（第２光電変換領域２３Ｌ側）の画素トランジスタＱｔに含まれる他方の主電極領域４７は、他方の画素トランジスタＱのゲート電極４５に対して自己整合で素子形成領域２１ａの他方の第２部分２１ａ２に形成され、かつ光電変換部２５のｎ型の半導体領域２６よりも不純物濃度が高い半導体領域を含む。
＜給電領域＞
図４及び図６に示すように、給電領域２１ｚは、平面視で素子形成領域２１ｂ１と２１ｂ２との間に配置されている。また、給電領域２１ｚは、平面視で２つの画素内分離領域３２の間に配置されている。そして、給電領域２１ｚには、ｐ型のコンタクト領域４８が設けられている。即ち、ｐ型のコンタクト領域４８は、平面視で２つの画素内分離領域３２の間に配置され、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒで共有されている。
ｐ型のコンタクト領域４８は、ｐ型の半導体領域２４よりも不純物濃度が高いｐ型の半導体領域（不純物領域）を含む。このｐ型のコンタクト領域４８には、電源電位として基準電位が印加される。そして、ｐ型のコンタクト領域４８を介してｐ型の半導体領域２４が基準電位に電位固定される。この第１実施形態では、基準電位として、例えば０ＶのＶｓｓ電位が印加される。即ち、ｐ型のコンタクト領域４８は、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒで共有されている。そして、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々において、ｐ型の半導体領域２４はｐ型のコンタクト領域を介して基準電位が印加され、基準電位に電位固定される。
＜第１光電変換領域と第２光電変換領域との間の信号電荷の流れ＞
図６及び７に示すように、ｐ型の半導体領域２４及びｎ型の半導体領域２６の各々は、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｌの各々に亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切っている。そして、２つの画素内分離領域３２の間がオーバーフローパスとして機能する。
２つの画素内分離領域３２の間は、第１ポテンシャル障壁の形成が可能である。第１光電変換領域２３Ｌの転送トランジスタＴＲ１は、光電変換部２５から電荷保持領域ＦＤ１に信号電荷を転送しないとき、第１ポテンシャル障壁よりも高い第２ポテンシャル障壁の形成が可能である。また、第２光電変換領域２３Ｒの転送トランジスタＴＲ２は、光電変換部２５から電荷保持領域ＦＤ２に信号電荷を転送しないとき、第１ポテンシャル障壁よりも高い第２ポテンシャル障壁の形成が可能である。
第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５は、第１ポテンシャル障壁の高さまで独立して信号電荷を蓄積することができる。そして、蓄積された信号電荷の量が第１ポテンシャル障壁の高さを超えると、２つの画素内分離領域３２の間のオーバーフローパスを介して、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５の一方から他方へ信号電荷が流れる。
＜第１実施形態の主な効果＞
次に、この第１実施形態の主な効果について説明する。
図４に示すように、この第１実施形態に係る固体撮像装置１Ａは、素子分離領域３３で区画された素子形成領域２１ａが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸しているので、平面視で２つの画素内分離領域３２の間を画素トランジスタＱｔの配置領域として活用することができる。この結果、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由度を上げることが可能となる。
また、光電変換セル２２内での能動素子の配置自由度を上げることができるので、光電変換セル２２を含む画素３の微細化を図ることが可能となる。
また、図４に示すように、この第１実施形態に係る固体撮像装置１Ａは、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒで共有されたｐ型のコンタクト領域４８を、平面視で２つの画素内分離領域３２の間に配置しているので、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々にコンタクト領域４８を個別に配置する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由度を上げることができる。
また、この第１実施形態に係る固体撮像装置１Ａは、素子形成領域２１ａの配置及びコンタクト領域４８の配置の両方を組み合わせて採用しているので、素子形成領域２１ａの配置及びコンタクト領域４８の配置の何れか一方を採用する場合と比較して、能動素子の配置自由度をより一層上げることが可能となると共に、光電変換セル２２を含む画素３の微細化をより一層図ることが可能となる。
また、この第１実施形態に係る固体撮像装置１Ａは、第１光電変換領域２３Ｌに配置された画素トランジスタＱｔの一方の主電極領域４６と、第２光電変換領域２３Ｒに配置された画素トランジスタＱｔの一方の主電極領域４６とを平面視で２つの画素内分離領域３２の間で共有している。このため、第１光電変換領域２３Ｌに配置された画素トランジスタＱｔの一方の主電極領域４６と、第２光電変換領域２３Ｒに配置された画素トランジスタＱｔの一方の主電極領域４６とを個別に設ける場合と比較して、光電変換セル２２Ａ内での能動素子の配置自由を、より一層上げることが可能となる。
また、光電変換セル２２Ａ（画素３）の平面サイズを大きくすることなく、画素トランジスタＱｔのゲート面積（ゲート長Ｌｇ×ゲート幅Ｗｇ）を大きくすることができ、光電変換セル２２Ａを含む画素３の平面サイズの増加を抑制しつつ低ノイズ化を図ることができる。
〔第２実施形態〕
この第２実施形態に係る固体撮像装置は、上述の第１実施形態の図４に示す光電変換セル２２Ａに替えて図８に示す光電変換セル２２Ｂを備えている。第２実施形態の図８に示す光電変換セル２２Ｂは、基本的に上述の第１実施形態の図４に示す光電変換セル２２Ａと同様の構成になっており、平面パターンが異なっている。
即ち、図４に示す第１実施形態の光電変換セル２２Ａは、上述したように、素子分離領域３３で区画された素子形成領域２１ａ、２１ｂ１及び２１ｂ２と、素子分離領域３３で区画された１つの給電領域２１ｚと、を含む平面パターンになっている。そして、素子形成領域２１ａの一端側（第１光電変換領域２３Ｌ側）及び他端側（第２光電変換領域２３Ｒ側）の各々に画素トランジスタＱｔが設けられ、素子形成領域２１ｂ１及び２１ｂ２の各々に転送トランジスタＴＲ１，ＴＲ２及び電荷保持領域ＦＤ１，ＦＤ２が設けられている。そして、給電領域２１ｚが平面視で２つの画素内分離領域３２の間に配置され、この給電領域２１ｚに第１及び第２光電変換領域２３Ｌ，２３Ｒで共有されたコンタクト領域４８が設けられている。
これに対して、図８に示すように、この第２実施形態の光電変換セル２２Ｂは、素子分離領域３３で区画され、かつ第１及び第２光電変換領域２３Ｌ，２３Ｒに亘って配置された１つ素子形成領域２１ｃと、素子分離領域３３で区画され、かつ第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に配置された２つの給電領域２１ｚを含む平面パターンになっている。そして、この１つの素子形成領域２１ｃに、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の転送トランジスタＴＲ１，ＴＲ２及び電荷保持領域ＦＤ１，ＦＤ２と、２つの画素トランジスタＱｔと、が設けられている。そして、２つの給電領域２１ｚの各々にｐ型のコンタクト領域４８が設けられている。
図８に示すように、素子形成領域２１ｃは、第１及び第２光電変換領域２３Ｌ，２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切る第１部分２１ｃ１と、この第１部分２１ｃ１のＸ方向の一端側及び他端側の各々から、光電変換セル２２Ｂを挟んでＸ方向に延伸する２つの画素分離領域３１ａ及び３１ｂのうちの一方の画素分離領域３１ａ側に突出する一対の第２部分２１ｃ２と、を含む。また、素子形成領域２１ｃは、第１部分２１ｃ１のＸ方向の一端側及び他端側の各々から、光電変換セル２２Ｂを挟んでＸ方向に延伸する２つの画素分離領域３１のうちの他方の画素分離領域３１ｂ側に突出する一対の第３部分２１ｃ３を更に含む。一対の第２部分２１ｃ２は、平面視で２つの画素内分離領域３２のうちの一方（画素分離領域３１ａ側）の画素内分離領域３２の両側に配置されている。一対の第３部分２１ｃ３は、平面視で２つの画素内分離領域３２のうちの他方（画素分離領域３１ｂ側）の画素内分離領域３２の両側に配置されている。即ち、この第２実施形態の素子形成領域２１ｃは、見方を変えれば、図４に示す第１実施形態の素子形成領域２１ａ、２１ｂ１及び２１ｂ２を一体化したＨ字形状の平面パターンになっている。
素子形成領域２１ｃは、詳細に図示していないが、図５から図７に示す第１実施形態の素子形成領域２１ａ及び２１ｂ１，２１ｂ２と同様に、半導体層２１の第１の面Ｓ１側の表層部に設けられていると共に、半導体層２１の厚さ方向（Ｚ方向）において、ｐ型の半導体領域２４を介して第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と重畳している。
図８に示すように、２つの給電領域２１ｚにおいて、一方（第１光電変換領域２３Ｌ側）の給電領域２１ｚは、素子形成領域２１ｃの一対の第２部分２１ｃ２のうちの一方（第１光電変換領域２３Ｌ側）の第２部分２１ｃ２と、画素分離領域３１（３１ａ）との間に配置されている。他方（第２光電変換領域２３Ｒ側）の給電領域２１ｚは、素子形成領域２１ｃの一対の第２部分２１ｃ２のうちの他方（第２光電変換領域２３Ｒ側）の第２部分２１ｃ２と、画素分離領域３１（３１ａ）との間に配置されている。
２つの画素トランジスタＱｔにおいて、一方（第１光電変換領域２３Ｌ側）の画素トランジスタＱｔは、素子形成領域２１ｃの第１部分２１ｃ１及び一方の第２部分２１ｃ２に亘って配置されている。他方（第２光電変換領域２３Ｒ側）の画素トランジスタＱｔは、素子形成領域２１ｃの第１部分２１ｃ１及び他方の第２部分２１ｃ２に亘って配置されている。
２つの電荷保持領域ＦＤ１，ＦＤ２において、一方（第１光電変換領域２３Ｌ側）の電荷保持領域ＦＤ１は、素子形成領域２１ｃの一方の第３部分２１ｃ３の先端部に配置されている。他方（第２光電変換領域２３Ｒ側）の電荷保持領域ＦＤ２は、素子形成領域２１ｃの他方の第３部分２１ｃ３の先端部に配置されている。
２つの転送トランジスタＴＲ１，ＴＲ２において、一方（第１光電変換領域２３Ｌ側）の転送トランジスタＴＲ１は、素子形成領域２１ｃの第１部分２１ｃ１及び一方の第３部分２１ｃ３に亘って配置されている。他方（第２光電変換領域２３Ｒ側）の画素トランジスタＱｔ２は、素子形成領域２１ｃの第１部分２１ｃ１及び他方の第３部分２１ｃ３に亘って配置されている。
この第２実施形態の光電変換セル２２Ｂにおいても、素子形成領域２１ｃが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切っている。したがって、この第２実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
また、転送トランジスタＴＲ１，ＴＲ２と、電荷保持領域ＦＤ１，ＦＤ２との間が素子分離領域３３で分離されていない、換言すれば、転送トランジスタＴＲ１，ＴＲ２と、電荷保持領域ＦＤ１，ＦＤ２との間に素子分離領域３３が設けられていないので、転送トランジスタＴＲ１，ＴＲ２による信号電荷の転送がし易くなる。
また、この第２実施形態の光電変換セル２２Ｂは、素子分離領域３３で区画された１つの素子形成領域２１ｃに、第１光電変換領域２３Ｌの転送トランジスタＴＲ１及び電荷保持領域ＦＤ１と、第２光電変換領域２３Ｒの転送トランジスタＴＲ２及び電荷保持領域ＦＤ２とを配置しているので、上述の第１実施形態の光電変換セル２２Ａと比較して、光電変換セル２２Ａ内での能動素子の配置自由度を、より一層上げることが可能である。
なお、この第２実施形態の光電変換セル２２Ｂにおいても、２つの画素内分離領域３２の間がオーバーフローパスとして機能する。
また、この第２実施形態の光電変換セル２２Ｂにおいても、上述の第１実施形態の光電変換セル２２Ａと同様に、図４から図７に示すｐ型の半導体領域２４、光電変換部２５及びｎ型の半導体領域２６を備えている。
〔第３実施形態〕
この第３実施形態に係る固体撮像装置は、上述の第１実施形態の図４に示す光電変換セル２２Ａに替えて図９に示す光電変換セル２２Ｃを備えている。図９に示す第３実施形態の光電変換セル２２Ｃは、基本的に第１実施形態の光電変換セル２２Ａと同様の構成になっており、平面パターンが異なっている。
即ち、図９に示すように、この第３実施形態に係る光電変換セル２２Ｃは、素子分離領域３３で区画された素子形成領域２１ａの２つの第２部分２１ａ２において、一方の第２部分２１ａ２のＹ方向の長さが他方の第２部分２１ａ２のＹ方向の長さよりも短くなっている。そして、平面視で、この一方の第２部分２１ａ２と、光電変換セル２２Ｃを挟んでＸ方向に延伸する２つの画素分離領域３１のうちの一方の画素分離領域３１ａとの間に、素子分離領域３３で区画された給電領域２１ｚが設けられている。そして、この給電領域２１ｚにｐ型のコンタクト領域４８が設けられている。
また、この第３実施形態に係る光電変換セル２２Ｃは、２つの素子形成領域２１ｂ１，２１ｂ２の各々が方形状の平面パターンになっている。そして、第１光電変換領域２３Ｌにおいて、素子形成領域２１ｂ１の画素分離領域３１ｂ側に電荷保持領域ＦＤ１が設けられ、素子形成領域２１ｂ１の画素分離領域３１ｃ側に転送トランジスタＴＲ１が設けられている。また、第２光電変換領域２３Ｒにおいて、素子形成領域２１ｂ２の画素分離領域３１ｂ側に電荷保持領域ＦＤ２が設けられ、素子形成領域２１ｂ２の画素分離領域３１ｄ側に転送トランジスタＴＲ２が設けられている。
この第３実施形態に係る光電変換セル２２Ｃにおいても、素子形成領域２１ａが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切っている。したがって、この第３実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
また、この第３実施形態に係る光電変換セル２２Ｃでは、ｐ型のコンタクト領域４８が第１光電変換領域２３Ｌのみに設けられている。このため、第２光電変換領域２３Ｒの画素トランジスタＱｔのゲート面積（ゲート長Ｌｇ×ゲート幅Ｗｇ）を第１光電変換領域２３Ｌの画素トランジスタＱｔのゲート面積よりも大きくすることができ、低ノイズ化を図ることが可能となる。この画素トランジスタＱｔの低ノイズ化は、ゲート面積が大きい方の画素トランジスタＱｔを読出し回路に含まれる増幅トランジスタとして利用する場合に特に有用である。
なお、この第３実施形態の光電変換セル２２Ｃにおいても、２つの画素内分離領域３２の間がオーバーフローパスとして機能する。
また、この第３実施形態の光電変換セル２２Ｃにおいても、上述の第１実施形態の光電変換セル２２Ａと同様に、図４から図７に示すｐ型の半導体領域２４、光電変換部２５及びｎ型の半導体領域２６を備えている。
また、この第３実施形態では、素子形成領域２１ａの一対の第２部分２１ａ２において、第１光電変換領域２３Ｌ側の第２部分２１ａ２のＹ方向の長さを第２光電変換領域２３Ｒ側の第２部分２１ａ２のＹ方向の長さよりも短くした場合について説明したが、本技術はこの第３実施形態に限定されない。例えば、素子形成領域２１ａの一対の第２部分２１ａ２において、第２光電変換領域２３Ｒ側の第２部分２１ａ２のＹ方向の長さを第１光電変換領域２３Ｌ側の第２部分２１ａ２のＹ方向の長さよりも短くしてもよい。この場合、平面視でＹ方向の長さが短い方の第２部分２１ａ２と画素分離領域３１ａとの間に給電領域２１ｚ及びコンタクト領域４８を配置する。要するに、素子形成領域２１ａの一対の第２部分２１ａ２の何れか一方の第２部分２１ａ２のＹ方向の長さを他方の第２部分２１ａ２のＹ方向の長さよりも短くし、Ｙ方向の長さ短い方の第２部分２１ａ２と画素分離領域３１ａとの間に、第１及び第２光電変換領域２３Ｌ，２３Ｒで共有するコンタクト領域４８を配置する。
〔第４実施形態〕
この第４実施形態に係る固体撮像装置は、上述の第１実施形態の図４に示す光電変換セル２２Ａに替えて図１０に示す光電変換セル２２Ｄを備えている。図１０に示す第４実施形態の光電変換セル２２Ｄは、基本的に図４に示す第１実施形態の光電変換セル２２Ａと同様の構成になっており、平面パターン及び画素内分離領域の構成が異なっている。
即ち、図１０に示すように、この第４実施形態の光電変換セル２２Ｄは、素子分離領域３３で区画され、かつ第１及び第２光電変換領域２３Ｌ，２３Ｒに亘って配置された素子形成領域２１ｄ及び２１ｅと、素子分離領域３３で区画され、かつ第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に配置された２つの給電領域２１ｚを含む平面パターンになっている。そして、素子形成領域２１ｄに２つの画素トランジスタＱｔが設けられている。そして、素子形成領域２１ｅに２つの転送トランジスタＴＲ１，ＴＲ２と、１つの電荷保持領域ＦＤとが設けられている。そして、２つの給電領域２１ｚの各々にｐ型のコンタクト領域４８が設けられている。
また、図１０に示すように、この第４実施形態の光電変換セル２２Ｄは、第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとの間に配置され、かつ半導体層２１の厚さ方向に延伸する第２分離領域として、図４に示す第１実施形態の画素内分離領域３２に替えて画素内分離領域３４を含む。
図１０に示すように、画素内分離領域３４は、平面視で第１光電変換領域２３Ｌと第２光電変換領域２３Ｒとの間に配置され、光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂの各々から離間している。即ち、この第４実施形態の光電変換セル２２Ｄは、Ｘ方向において互いに隣り合う第１光電変換領域２３Ｌと第２光電変換領域２３Ｌｂとが、Ｘ方向に延伸する２つの画素分離領域３１ａ，３１ｂの各々から離間する画素内分離領域３４で選択的に仕切られている。
画素内分離領域３４は、詳細に図示していないが、上述の第１実施形態の図５から図７を参照して説明すれば、第１実施形態の画素内分離領域３２と同様に、例えば、半導体層２１の第２の面Ｓ２から第１の面Ｓ１側に向かって延伸する溝部内に絶縁膜が埋め込まれ、かつ半導体層２１の第１の面Ｓ１側の素子分離領域３３と一体化されたトレンチ分離構造になっている。
図１０に示すように、素子形成領域２１ｄは、素子形成領域２１ｅよりも、平面視で光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの一方の画素分離領域３１ａ側に配置されている。そして、素子形成領域２１ｅは、素子形成領域２１ｄよりも、平面視で光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂ側に配置されている。素子形成領域２１ｄ及び２１ｅの各々は、詳細に図示していないが、図５から図７に示す第１実施形態の素子形成領域２１ａ及び２１ｂ１，２１ｂ２と同様に、半導体層２１の第１の面Ｓ１側の表層部に設けられていると共に、半導体層２１の厚さ方向（Ｚ方向）において、ｐ型の半導体領域２４を介して第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と重畳している。
図１０に示すように、素子形成領域２１ｄは、第１及び第２光電変換領域２３Ｌ，２３Ｒに亘ってＸ方向に延伸し、かつ平面視で画素内分離領域３４と、Ｘ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの一方の画素分離領域３１ａとの間を横切る第１部分２１ｄ１と、この第１部分２１ｄ１のＸ方向の一端側及び他端側の各々から、一方の画素分離領域３１ａ側とは反対側、換言すれば素子形成領域２１ｅ側に突出する一対の第２部分２１ｄ２と、を含む。そして、一対の第２部分２１ｄ２の各々は、平面視で画素内分離領域３４の両側にそれぞれ素子分離領域３３を介して配置されている。即ち、素子形成領域２１ｄは、平面視で素子形成領域２１ｅ側、換言すればＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂ側が開放されたＵ字形状の平面パターンになっている。
図１０に示すように、素子形成領域２１ｄには、２つの画素トランジスタＱｔが設けられている。２つの画素トランジスタＱｔのうちの一方は、素子形成領域２１ｄの２つの角部のうちの一方に配置されている。２つの画素トランジスタＱｔのうちの他方は、素子形成領域２１ｄの２つの角部のうちの他方の角部に配置されている。換言すれば、一方の画素トランジスタＱｔは、素子形成領域２１ｄの第１部分２１ｄ１及び一方の第２部分２１ｄ２に亘って配置されている。また、他方の画素トランジスタＱｔは、素子形成領域２１ｄの第１部分２１ｄ１及び他方の第２部分２１ｄ２に亘って配置されている。即ち、この第４実施形態の光電変換セル２２Ａも、第１及び第２光電変換領域２３Ｌ，２３Ｌの各々に画素トランジスタＱｔが設けられている。
図１０に示すように、素子形成領域２１ｅは、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に亘って延伸し、かつ平面視で画素内分離領域３４と、光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂとの間を横切る第１部分２１ｅ１と、この第１部分２１ｅ１のＸ方向の一端側及び他端側の各々から、他方の画素分離領域２１ｂとは反対側、換言すれば素子形成領域２１ｄ側に突出する一対の第２部分２１ｅ２と、を含む。そして、一対の第２部分２１ｅ２の各々は、平面視で画素内分離領域３４の両側にそれぞれ素子分離領域３３を介して配置されている。即ち、素子形成領域２１ｅは、平面視で素子形成領域２１ｄ側、換言すればＸ方向に延伸する２つの画素分離領域３１のうちの一方の画素分離領域３１（３１ａ）側が開放された逆Ｕ字形状の平面パターンになっている。そして、素子形成領域２１ｅの一対の第２部分２１ｅ２は、平面視で素子分離領域３３を介して素子形成領域２１ｄの一対の第２部分２１ｄ２と隣り合っている。
図１０に示すように、素子形成領域２１ｅには、２つの転送トランジスタＱｔと、１つの電荷保持領域ＦＤと、が設けられている。２つの転送トランジスタＱｔのうち、一方の転送トランジスタＱｔは第１光電変換領域２３Ｌに配置され、他方の転送トランジスタＱｔは第２光電変換領域２３Ｒに配置されている。
一方（第１光電変換領域２３Ｌ）の転送トランジスタＱｔは、光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂと、光電変換セル２２Ｄを挟んでＹ方向に延伸する２つの画素分離領域３１ｃ，３１ｄのうちの一方の画素分離領域３１ｃとがなす角部側に配置されている。そして、この角部と一方の転送トランジスタＱｔとの間に、２つの給電領域２１ｚのうちの一方の給電領域２１ｚが配置されている。そして、この一方の給電領域２１ｚにｐ型のコンタクト領域４８が設けられている。
他方（第２光電変換領域２３Ｒ）の転送トランジスタＱｔは、光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂと、光電変換セル２２Ｄを挟んでＹ方向に延伸する２つの画素分離領域３１ｃ，３１ｄのうちの他方の画素分離領域３１ｄとがなす角部側に配置されている。そして、この角部と他方の転送トランジスタＱｔとの間に、２つの給電領域のうちの他方の給電領域２１ｚが配置されている。そして、この他方の給電領域２１ｚにｐ型のコンタクト領域４８が設けられている。
詳細に図示していなが、この第４実施形態の光電変換セル２２Ｄにおいても、図４から図７に示す上述の第１実施形態の光電変換セル２２Ａと同様に、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘ってｐ型の半導体領域２４が設けられている。そして、この第４実施形態のｐ型の半導体領域は、上述の第１実施形態のｐ型の半導体領域２４とは異なり、光電変換セル２２Ｄを挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂの各々と画素内分離領域３４との間を横切っている。そして、２つの給電領域２１ｚの各々のコンタクト領域（ｐ型の半導体領域）４８は、半導体層の第１の面Ｓ１側において、ｐ型の半導体領域２４内に設けられている。
図１０に示すように、ｎ型の電荷保持領域ＦＤは、素子形成領域２１ｅの第１部分２１ｅ１であって、光電変換セル２２を挟んでＸ方向に延伸する２つの画素分離領域３１ａ，３１ｂのうちの他方の画素分離領域３１ｂと、画素内分離領域３４との間に設けられている。このｎ型の電荷保持領域ＦＤは、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々で共有されている。そして、この電荷保持領域ＦＤは、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の転送トランジスタＴＲ１，ＴＲ２のドレイン領域として機能し、各々の光電変換部２５（第１実施形態の図５参照）から各々の転送トランジスタＴＲ１，ＴＲ２を介して転送された信号電荷を保持する。そして、この第４実施形態の光電変換セル２２Ｄは、Ｘ方向に延伸する２つの画素分離領域３１（３１ａ，３１ｂ）の各々と画素内分離領域３４との間がオーバーフローパスとして機能する。
この第４実施形態の光電変換セル２２Ｄは、上述の第１実施形態の光電変換セル２２Ａと同様に、素子形成領域２１ｄが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１（３１ａ，３１ｂ）と画素内分離領域３４との間を横切っている。したがって、この第４実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
また、この第４実施形態の光電変換セル２２Ｄは、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒで１つのｎ型の電荷保持領域ＦＤを共有している。そして、このｎ型の電荷保持領域ＦＤは、平面視で画素分離領域３１（３１ｂ）と画素内分離領域３４との間に配置されている。したがって、この第４実施形態の光電変換セル２２Ｄは、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々にｎ型の電荷蓄積領域ＦＤを配置する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由度を上げることが可能となる。
また、この第４実施形態の光電変換セル２２Ｄは、素子形成領域２１ｄの配置及び電荷保持領域ＦＤの配置の両方を組み合わせて採用しているので、素子形成領域２１ｄの配置及び電荷保持領域ＦＤの配置の何れか一方を採用する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由を、より一層上げることが可能となる。
なお、この第４実施形態の光電変換セル２２Ｄでは、画素内分離領域３４と画素分離領域３１（３１ａ，３１ｂ）との間がオーバーフローパスとして機能する。
また、この第４実施形態の光電変換セル２２Ｄにおいても、上述の第１実施形態の光電変換セル２２Ａと同様に、図４から図７に示すｐ型の半導体領域２４、光電変換部２５及びｎ型の半導体領域２６を備えている。
〔第５実施形態〕
この第５実施形態に係る固体撮像装置は、基本的に上述の第４実施形態に係る固体撮像装置と同様の構成になっており、光電変換セルの平面パターンが異なっている。
即ち、この第５施形態に係る固体撮像装置は、上述の第４実施形態の図１０に示す光電変換セル２２Ｄに替えて図１１に示す光電変換セル２２Ｅを備えている。この第５実施形態の図１０に示す光電変換セル２２Ｅは、基本的に上述の第４実施形態の図１０に示す光電変換セル２２Ｄと同様の構成になっており、平面パターンが異なっている。
即ち、図１１に示すように、この第５実施形態の光電変換セル２２Ｅは、素子分離領域３３で区画され、かつ第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に互いに分離して配置された２つの素子形成領域２１ｆと、素子分離領域３３で区画され、かつ第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に亘って配置された素子形成領域２１ｅと、を有する平面パターンになっている。また、この第５実施形態の光電変換セル２２Ｅは、光電変換セル２２Ｅを挟んでＸ方向に延伸する２つの画素分離領域３１（３１ａ，３１ｂ）のうちの一方の画素分離領域３１（３１ａ）と、画素内分離領域３４との間に配置された給電領域２１ｚを含む平面パターンになっている。そして、２つの素子形成領域２１ｆの各々に画素トランジスタＱｔが設けられている。そして、給電領域２１ｚにｐ型のコンタクト領域（ｐ型の半導体領域）４８が設けられている。
図１１に示すように、２つの素子形成領域２１ｆの各々は、平面視でＹ方向に延伸し、かつ画素内分離領域３４及び給電領域２１ｚを挟んで互いに隣り合って配置されている。そして、画素トランジスタＱｔは、ソース領域及びドレイン領域がＹ方向に並ぶ向きで２つの素子形成領域２１ｆの各々に設けられている。
図１１に示すように、この第５実施形態の素子形成領域２１ｅは、図１０に示す上述の第４実施形態の素子形成領域２１ｅとは平面パターンが若干異なるが、図１０に示す素子形成領域２１ｅと同様に、第１部分２１ｅ１と、一対の第２部分２１ｅ２とを含む。そして、この第５実施形態の素子形成領域２１ｅにおいても、図１０に示す第４実施形態の素子形成領域２１ｅと同様の配置で２つ転送トランジスタＴＲ１，ＴＲ２及び１つの電荷保持領域ＦＤが設けられている。
図１１に示すように、この第５実施形態のコンタクト領域４８は、上述の第４実施形態の図１０に示すコンタクト領域４８とは異なり、平面視で光電変換セル２２Ｅを挟んでＸ方向に延伸する２つの画素分離領域３１（３１ａ，３１ｂ）のうちの一方の画素分離領域３１（３１ａ）と画素内分離領域３４との間に配置され、第１及び第２光電変換領域２３Ｌ，２３Ｒで共有されている。
素子形成領域２１ｆ及び２１ｅの各々は、詳細に図示していないが、図５から図７に示す第１実施形態の素子形成領域２１ａ及び２１ｂ１，２１ｂ２と同様に、半導体層２１の第１の面Ｓ１側の表層部に設けられていると共に、半導体層２１の厚さ方向（Ｚ方向）において、ｐ型の半導体領域２４を介して第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と重畳している。
なお、上述の第４実施形態では、図１１に示すように、平面視で画素分離領域３１ｂと画素分離領域３１ｃとがなす角部側、及び、画素分離領域３１ｂと画素分離領域３１ｄとがなす角部側にそれぞれ給電領域２１ｚ及びｐ型のコンタクト領域４８を配置している。これに対して、この第５実施形態では、各々の角部側への給電領域２１ｚ及びコンタクト領域４８の配置は行っておらず、第１及び第２光電変換領域２３Ｌ，２３Ｒで共有された給電領域２１ｚ及びコンタクト領域４８を画素内分離領域３４と画素分離領域３１ａとの間に配置している。
この第５実施形態に係る光電変換セル２２Ｅは、上述の第４実施形態と同様に、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒが共有するｎ型の電荷保持領域ＦＤを、平面視で画素分離領域３１（３１ｂ）と画素内分離領域３４との間に配置しているので、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々にｎ型の電荷蓄積領域ＦＤを配置する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由度を上げることができる。
また、この第５実施形態の光電変換セル２２Ｅは、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒが共有するｐ型のコンタクト領域４８を、平面視で画素分離領域３１（３１ａ）と画素内分離領域３４との間に配置しているので、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々にｐ型のコンタクト領域４８を配置する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由度を上げることができる。
また、この第５実施形態の光電変換セル２２Ｅは、ｎ型の電荷保持領域ＦＤの配置及びｐ型のコンタクト領域４８の配置の両方を組み合わせて採用しているので、ｎ型の電荷保持領域ＦＤの配置及びｐ型のコンタクト領域４８の配置の何れか一方を採用する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由を、より一層上げることが可能となる。
なお、この第５実施形態の光電変換セル２２Ｅにおいても、画素内分離領域３４と画素分離領域３１ａ，３１ｂとの間がオーバーフローパスとして機能する。
また、この第５実施形態の光電変換セル２２Ｅにおいても、上述の第１実施形態の光電変換セル２２Ａと同様に、図４から図７に示すｐ型の半導体領域２４、光電変換部２５及びｎ型の半導体領域２６を備えている。
〔第６実施形態〕
この第６実施形態に係る固体撮像装置は、図１０に示す第４実施形態の光電変換セル２Ｄに替えて図１２に示す光電変換セル２２Ｆを備えている。図１２に示す第６実施形態の光電変換セル２２Ｆは、基本的に図１０に示す第４実施形態に係る光電変換セル２２Ｄと同様の構成になっており、平面パターンが異なっている。
即ち、図１０に示す第４実施形態の光電変換セル２２Ｄは、平面視で画素分離領域３１（３１ｂ）側の２つの角部側の各々に給電領域２１ｚ及びｐ型のコンタクト領域４８を配置した平面パターンになっている。
これに対して、図１２に示すように、この第６実施形態の光電変換セル２２Ｆは、平面視で画素内分離領域３４を挟んで第１及び第２光電変換領域２３Ｌ，２３Ｒの各々に素子分離領域３３で区画された給電領域２１ｚが設けられている。そして、この２つの給電領域２１ｚの各々にはｐ型のコンタクト領域４８が設けられている。
２つのｐ型のコンタクト領域４８のうち、一方（第１光電変換領域２３Ｌ側）のｐ型のコンタクト領域４８は、第１光電変換領域２３Ｌにおいて、平面視で素子形成領域２１ｄの一方の第２部分２１ｄ２と、素子形成領域２１ｅの一方の第２部分２１ｅ２との間に配置されている。また、他方（第２光電変換領域２３Ｒ側）のｐ型のコンタクト領域４８は、第２光電変換領域２３Ｒにおいて、平面視で素子形成領域２１ｄの他方の第２部分２１ｄ２と、素子形成領域２１ｅの他方の第２部分２１ｅ２との間に配置されている。
この第６実施形態の光電変換セル２２Ｆは、上述の第４実施形態と同様に、素子形成領域２１ｄが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１（３１ａ，３１ｂ）と画素内分離領域３４との間を横切っている。
また、この第６実施形態の光電変換セル２２Ｆは、上述の第４実施形態と同様に、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒが共有するｎ型の電荷保持領域ＦＤを、平面視で画素分離領域３１（３１ｂ）と画素内分離領域３４との間に配置している。
そして、この第６実施形態の光電変換セル２２Ｆにおいても、素子形成領域２１ｄの配置及び電荷保持領域ＦＤの配置の両方を組み合わせて採用している。
したがって、この第６実施形態の光電変換セル２２Ｆにおいても、上述の第４実施形態の光電変換セル２２Ｄと同様の効果がえられる。
なお、この第６実施形態の光電変換セル２２Ｆにおいても、画素内分離領域３４と画素分離領域３１（３１ａ，３１ｂ）との間がオーバーフローパスとして機能する。
また、この第６実施形態の光電変換セル２２Ｆにおいても、上述の第１実施形態の光電変換セル２２Ａと同様に、図４から図７に示すｐ型の半導体領域２４、光電変換部２５及びｎ型の半導体領域２６を備えている。
〔第７実施形態〕
この第７実施形態に係る固体撮像装置は、図１２に示す第６実施形態の光電変換セル２２Ｆに替えて図１３に示す光電変換セル２２Ｇを備えている。図１３に示す第７実施形態の光電変換セル２２Ｇは、基本的に図１２に示す第６実施形態の光電変換セル２２Ｆと同様の構成になっており、平面パターンが異なっている。
即ち、図１３に示すように、この第７実施形態に係る光電変換セル２２Ｇは、素子分離領域３３で区画された素子形成領域２１ｄの一対の第２部分２１ｄ２において、他方（第２光電変換領域２３Ｒ側）の第２部分２１ａ２のＹ方向の長さが一方（第１光電変換領域２３Ｌ側）の第２部分２１ａ２のＹ方向の長さよりも長くなっている。そして、平面視で、一方の第２部分２１ａ２と、素子形成領域２１ｅの一対の第２部分２１ｅ２のうちの一方の第２部分２１ｅ２との間に、素子分離領域３３で区画された給電領域２１ｚが設けられている。そして、この給電領域２１ｚにｐ型のコンタクト領域４８が設けられている。
また、この第７実施形態に係る光電変換セル２２Ｇは、素子形成領域２２ｄの第２光電変換領域２３Ｒ側の角部に配置された画素トランジスタＱｔのゲート面積が、素子形成領域２２ｄの第１光電変換領域２３Ｌ側の角部に配置された画素トランジスタＱｔのゲート面よりも大きくなっている。
この第７実施形態に係る光電変換セル２２Ｇにおいても、素子形成領域２１ｄが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１（３１ａ）と画素内分離領域３４との間を横切っている。したがって、この第７実施形態の光電変換セル２２Ｇにおいても、上述の第６実施形態の光電変換セル２２Ｆと同様の効果が得られる。
〔第８実施形態〕
この第８実施形態に係る固体撮像装置は、図１４に示す光電変換セル２２Ｈを備えている。この第８実施形態の光電変換セル２２Ｈは、基本的に上述の第１実施形態の図４に示す光電変換セル２２Ａと同様の構成になっており、平面パターンが異なっている。
即ち、図１４に示すように、この第８実施形態の光電変換セル２２Ｈは、図４に示す２つの素子形成領域２１ｂ１，２１ｂ２と、１つの給電領域２１ｚとを含み、更に図４に示す素子形成領域２１ａに替えて、図１１に示す２つの素子形成領域２１ｆを含む。そして、給電領域２１ｚにｐ型のコンタクト領域４８が設けられている。
即ち、この第８実施形態の光電変換セル２２Ｈは、素子分離領域３３によって区画された５つの半導体領域を含む。具体的には、５つの半導体領域は、２つのｐ型の半導体領域２４及び２４と、２組の一対の主電極領域（ｎ型の半導体領域）４６及び４７と、１つのｐ型のコンタクト領域（ｐ型の半導体領域）４８と、を含む。
そして、表現を変えれば、５つの半導体領域は、第１転送トランジスタ（転送トランジスタＴＲ１）が設けられた第１半導体領域（ｐ型の半導体領域２４）と、第２転送トランジスタ（転送トランジスタＴＲ２）が設けられた第２半導体領域（ｐ型の半導体領域２４）と、を含む。また、５つの半導体領域は、第１及び第２転送トランジスタ（転送トランジスタＴＲ１及びＴＲ２）以外の第１画素トランジスタ（画素トランジスタＱｔ）が設けられた第３半導体領域（一対の主電極領域（ｎ型の半導体領域）４６及び４７）と、第１及び第２転送トランジスタ（転送トランジスタＴＲ１及びＴＲ２）以外の第２画素トランジスタ（画素トランジスタＱｔ）が設けられた第４半導体領域（一対の主電極領域（ｎ型の半導体領域）４６及び４７）と、ｐ型の半導体領域（ｐ型のコンタクト領域４８）と、を含む。
図１４に示すように、この第８実施形態の給電領域２１ｚ及びコンタクト領域４８は、平面視で２つの画素内分離領域３２の間に配置され、図４に示す第１実施形態の給電領域２１ｚ及びｐ型のコンタクト領域４８よりもＹ方向の長さが長くなっている。そして、この第８実施形態の２つの素子形成領域２１ｆは、給電領域２１ｚ、コンタクト領域４８、及び画素分離領域３１ａ側の画素内分離領域３２を挟んでＸ方向に互いに隣り合って第１及び第２光電変換領域２３Ｌ，２３Ｒに個別に配置されている。また、この第８実施形態の２つの素子形成領域２１ｂ１，２１ｂ２は、給電領域２１ｚ、コンタクト領域４８及び画素分離領域３１ｂ側の画素内分離領域３２を挟んでＸ方向に互いに隣り合って第１及び第２光電変換領域２３Ｌ，２３Ｒに個別に配置されている。
この第８実施形態の光電変換セル２２Ｈにおいても、上述の第１実施形態と同様に、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒで共有されたｐ型のコンタクト領域４８を、平面視で２つの画素内分離領域３２の間に配置しているので、第１及び第２光電変換領域２３Ｌ，２３Ｒの各々にコンタクト領域４８を個別に配置する場合と比較して、画素トランジスタＱｔ及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２内での配置自由度を上げることができる。
なお、この第８実施形態に係る固体撮像装置は、表現（見方）を変えた場合、図１４、図５から図７を参照して説明すると、以下の構成を含む。
即ち、この第８実施形態に係る固体撮像装置は、半導体基板としての半導体層２１に設けられた第１画素（画素３）と、この第１画素と平面視で互いに隣り合う（隣接する）他の画素３とを分離する第１領域（平面形状が四角形部分の画素分離領域３１）と、第１画素内に設けられた光電変換部２５が平面視で遮られた第２領域（画素以内部分の画素内分離領域３２）とを含むトレンチと、を備えている。ここで、トレンチは、図５から図７に示す半導体層２１の厚さ方向に延伸し、半導体層２１の第１の面Ｓ１及び第２の面Ｓ２に亘って貫通する構成と、半導体層２１の厚さ方向に延伸し、半導体層２１の第１の面Ｓ１及び第２の面Ｓ２の少なくとも何れか一方の面から離間する構成とを含む。この第８実施形態では、トレンチは、これに限定されないが、例えは半導体層２１を貫通している。
そして、平面視で第２領域は、第１画素（画素３）に設けられた第１フローティングディフュージョン領域（電荷保持領域ＦＤ１）と、第２フローティングディフュージョン領域（電荷保持領域ＦＤ２）との間に第１部分（一方の画素内分離領域３２）を有する。また、平面視で第２領域は、第１画素（画素３）に設けられた第１トランジスタ（一方の画素トランジスタＱｔ）と第２トランジスタ（他方の画素トランジスタＱｔ）との間に第２部分（他方の画素内分離領域３２）を有する。
そして、平面視で第２領域の第１部分（一方の画素内分離領域３２）と、第２領域の第２部分（画素内分離領域３２との間にｐ型のコンタクト領域４８が設けられている。
平面視で第２領域の第１部分（一方の画素内分離領域３２）と、コンタクト領域４８と、第２領域の第２部分（他方の画素内分離領域３２）とは、この順番でＹ方向（第１方向）に沿って並んでいる。
第１トランジスタ（一方の画素トランジスタＱｔ）の一方の主電極領域（第１コンタクト）４６と、ゲート電極４５と、他方の主電極領域（第２コンタクト）４７とは、この順番でＹ方向（第１方向）に沿って並んでいる。
第２トランジスタ（他方の画素トランジスタＱｔ）の一方の主電極領域（第３コンタクト）４６と、ゲート電極４５と、他方の主電極領域（第４コンタクト）４７とは、この順番でＹ方向（第１方向）に沿って並んでいる。
コンタクト領域４８は、画素３の中心に設けられ、ｐ型の半導体領域（不純物領域）で構成されている。
更に表現（見方）を変えた場合、この第８実施形態に係る固体撮像装置は、半導体基板に設けられた第１画素（画素３）と、この第１画素と平面視で互いに隣り合う（隣接する）他の画素３とを分離する分離領域とを有する。分離領域は、平面視でＹ方向において互いに反対側に位置する第１部分（画素分離領域３１ａ）及び第２部分（画素分離領域３１ｂ）と、Ｘ方向において互いに反対側に位置する第３部分（画素分離領域３１ａ）及び第４部分（画素分離領域３１ｂ）と、平面視で第１部分（画素分離領域３１ａ）と第２部゛分（画素分離領域３１ｂ）との間に設けられた第５部分（一方の画素内分離領域３２）及び第６部分（他方の画素内分離領域３２）とを含む。第１部分（画素分離領域３１ａ）と第２部分（画素分離領域３１ｂ）とは対向し、第３部分（画素分離領域３１ｃ）と第４部分（画素分離領域３１ｄ）とは対向している。
そして、平面視で第１画素（画素３）は、分離領域の第１部分乃至第４部分（画素分離領域３１ａから３１ｄ）に囲まれている。
そして、平面視で第５部分（一方の画素内分離領域３２）と第６部分（他方の画素内分離領域３２）との間にｐ型のコンタクト領域４８が設けられている。
そして、第５部分（一方の画素内分離領域３２）は第１部分（画素分離領域３１ａ）と接し、第６部分（他方の画素内分離領域３２）は第２部分（画素分離領域３１ｂ）と接している。
平面視で第１部分（画素分離領域３１ａ）と第５部分（一方の画素内分離領域３２）とがなす角（角度）は垂直であり、また、平面視で第２部分（画素分離領域３１ｂ）と第６部分（他方の画素内分離領域３２）とがなす角（角度）も垂直である。換言すれば、平面視で第５部分（一方の画素内分離領域３２）は第１部分（画素分離領域３１ａ）に対して垂直に突出し、また、第６部分（他方の画素内分離領域３２）は第２部分（画素分離領域３１ａ）に対して垂直に突出する。この第５部分（一方の画素内分離領域３２）及び第６部分（他方の画素内分離領域３２）は、「突起部」若しくは「凸部」として機能し、「突起部」若しくは「凸部」と表現することができる。
平面視で第５部分（一方の画素内分離領域３２）と、コンタクト領域４８と、第６部分（他方の画素内分離領域３２）とは、この順番でＹ方向（第１方向）に沿って並んでいる。
第１トランジスタ（一方の画素トランジスタＱｔ）の第１コンタクト（主電極領域４６４６）と、ゲート電極４５と、第２コンタクト（主電極領域４７）とは、この順番でＹ方向（第１方向）に沿って並んでいる。
平面視で第２トランジスタ（他方の画素トランジスタＱｔ）の第３コンタクト（主電極領域４６）と、ゲート電極４５と、第４コンタクト（の主電極領域４７）とは、この順番でＹ方向（第１方向）に沿って並んでいる。
コンタクト領域４８は、画素３の中心に設けられ、ｐ型の半導体領域（不純物領域）で構成されている。
〔第９実施形態〕
この第９実施形態に係る固体撮像装置は、上述の第１実施形態の図４に示す光電変換セル２２Ａに替えて図１５に示す光電変換セル２２Ｉを備えている。図１５に示す第９実施形態の光電変換セル２２Ｉは、基本的に上述の第１の実施形態の図４に示す光電変換セル２２Ａと同様の構成になっており、平面パターンが異なっている。
即ち、図１５に示すように、この第９実施形態の光電変換セル２２Ｉは、図４に示す２つの素子形成領域２１ｂ１，２１ｂ２と、図４に示す第１実施形態の給電領域２１ｚに替えて上述の第２実施形態の図８に示す２つの給電領域２１ｚとを含む。また、この第９実施形態の光電変換セル２２Ｉは、図４に示す素子形成領域２１ａに替えて、図１５に示すように、素子分離領域３３で区画された素子形成領域２１ｇを含む。そして、２つの給電領域２１ｚの各々にｐ型のコンタクト領域４８が設けられている。
図１５に示すように、この第９実施形態の２つの素子形成領域２１ｂ１，２１ｂ２は、上述の第１実施形態と同様に、画素分離領域３１ｂ側の画素内分離領域３２を挟んでＸ方向に互いに隣り合って第１及び第２光電変換領域２３Ｌ，２３Ｒに個別に配置されている。また、この第９実施形態の２つの給電領域２１ｚは、上述の第２実施形態と同様に、画素分離領域３１ａ側の画素内分離領域３２を挟んでＸ方向に互いに隣り合って第１及び第２光電変換領域２３Ｌ，２３Ｒに個別に配置されている。
図１５に示すように、素子形成領域２１ｇは、平面視で、第１光電変換領域２３Ｌの素子形成領域２１ｂ１と給電領域２１ｚとの間、２つの画素内分離領域３２の間、及び第２光電変換領域２２Ｒの素子形成領域２１ｂ１と給電領域２１ｚとの間に亘って配置されている。そして、素子形成領域２１ｇには１つの画素トランジスタＱｔが設けられている。画素トランジスタＱｔは、ゲート電極４５が平面視で２つの画素内分離領域３２を横切り、一方の主電極領域４７が素子形成領域２１ｇの第１光電変換領域２３Ｌ側に設けられ、他方の主電極領域４７が素子形成領域２１ｇの第２光電変換領域２３Ｒ側に設けられている。
この第９実施形態の光電変換セル２２Ｉにおいても、第１実施形態の光電変換セル２２Ａと同様に、素子形成領域２１ｇが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素内分離領域３２の間を横切っている。したがって、この第９実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
〔第１０実施形態〕
この第１０実施形態に係る固体撮像装置は、上述の第６実施形態の図１２に示す光電変換セル２２Ｆに替えて図１６に示す光電変換セル２２Ｊを備えている。図１６に示す第１０実施形態の光電変換セル２２Ｊは、基本的に図１２に示す第６実施形態の光電変換セル２２Ｆと同様の構成になっており、平面パターンが異なっている。
即ち、図１６に示すように、この第１０実施形態の光電変換セル２２Ｊは、図１２に示す第６実施形態の素子形成領域２１ｅ及び２つの給電領域２１ｚと、図１２に示す第６実施形態の素子形成領域２１ｄに替えて図１５に示す第９実施形態の素子形成領域２１ｇと、を含む。そして、この第１０実施形態の素子形成領域２１ｅの一対の第２部分２１ｅ２のＹ方向の長さは、第６実施形態の素子形成領域２１ｅの一対の第２部分２１ｅ２のＹ方向の長さよりも長くなっている。そして、この第１０実施形態の２つの給電領域２１ｚは、平面視で第６実施形態の２つの給電領域２１ｚよりも画素分離領域３１ａ側に配置されている。そして、素子形成領域２１ｇは、画素内分離領域３４と、Ｘ方向に延伸する２つの画素分離領域３１のうちの一方の画素分離領域３１（３１ａ）との間に配置されている。
この第１０実施形態の光電変換セル２２Ｊは、上述の第６実施形態と同様に、素子形成領域２１ｇが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１（３１ａ）と画素内分離領域３４との間を横切っている。
また、この第１０実施形態の光電変換セル２２Ｊは、上述の第６実施形態と同様に、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒが共有するｎ型の電荷保持領域ＦＤを、平面視で画素分離領域３１ｂと画素内分離領域３４との間に配置している。
そして、この第１０実施形態の光電変換セル２２Ｊにおいても、素子形成領域２１ｇの配置及び電荷保持領域ＦＤの配置の両方を組み合わせて採用している。
したがって、この第１０実施形態の光電変換セル２２Ｊにおいても、上述の第６実施形態の光電変換セル２２Ｆと同様の効果が得られる。
〔第１１実施形態〕
この第１１実施形態に係る固体撮像装置は、上述の第７実施形態の図１３に示す光電変換セル２２Ｇに替えて図１７に示す光電変換セル２２Ｋを備えている。図１７に示す第１１実施形態の光電変換セル２２Ｋは、基本的に図１３に示す第７実施形態の光電変換セル２２Ｇと同様の構成になっており、平面パターンが異なっている。
即ち、図１７に示すように、この第１１実施形態の光電変換セル２２Ｋは、図１３に示す第７実施形態の素子形成領域２１ｅ及び給電領域２１ｚと、図１３に示す第７実施形態の素子形成領域２１ｄに替えて、素子分離領域３３で区画された素子形成領域２１ｈと、を含む。そして、素子形成領域２１ｈに１つの画素トランジスタＱｔが設けられている。そして、給電領域２１ｚには、ｐ型のコンタクト領域４８が設けられている。
図１７に示すように、この第１１実施形態の素子形成領域２１ｈは、第１及び第２光電変換領域２３Ｌ，２３Ｒに亘って延伸し、画素分離領域３１（３１ａ）と画素内分離領域３４との間を横切っている。素子形成領域２１ｈは、平面視で画素分離領域３１ａと画素内分離領域３４との間を横切る第１部分２１ｈ１と、この第１部分２１ｈ１の一端側及び他端側のうちの何れか一方から、画素分離領域３１ａ側とは反対側、換言すれば素子形成領域２１ｅ側に向かって延伸する第２部分２１ｈ２とを含む。この第１１実施形態では、第２部分２１ｈ２は、第１部分２１ｈ１の他端側（第２光電変換領域２３Ｒ側）から素子形成領域２１ｅ側に向かって延伸している。
素子形成領域２１ｈは、詳細に図示していないが、図５から図７に示す第１実施形態の素子形成領域２１ａ及び２１ｂ１，２１ｂ２と同様に、半導体層２１の第１の面Ｓ１側の表層部に設けられていると共に、半導体層２１の厚さ方向（Ｚ方向）において、ｐ型の半導体領域２４を介して第１及び第２光電変換領域２３Ｌ，２３Ｒの各々の光電変換部２５と重畳している。
図１７に示すように、画素トランジスタＱｔは、ゲート電極４５が画素分離領域３１ａと画素内分離領域３４との間を横切り、一方の主電極領域４７が素子形成領域２１ｈの第１光電変換領域２３Ｌ側に設けられ、他方の主電極領域４７が素子形成領域２１ｈの第２光電変換領域２３Ｒ側に設けられている。
この第１１実施形態の光電変換セル２２Ｋは、上述の第７実施形態と同様に、素子形成領域２１ｈが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１（３１ａ）と画素内分離領域３４との間を横切っている。
また、この第１１実施形態の光電変換セル２２Ｋは、上述の第７実施形態と同様に、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒが共有するｎ型の電荷保持領域ＦＤを、平面視で画素分離領域３１（３１ｂ）と画素内分離領域３４との間に配置している。
そして、この第１１実施形態の光電変換セル２２Ｋにおいても、素子形成領域２１ｈの配置及び電荷保持領域ＦＤの配置の両方を組み合わせて採用している。
したがって、この第１１実施形態の光電変換セル２２Ｋにおいても、上述の第７実施形態の光電変換セル２２Ｇと同様の効果が得られる。
〔第１２実施形態〕
この第１２実施形態に係る固体撮像装置は、図１８に示す光電変換セル２２Ｌを備えている。図１８に示す第１２実施形態の光電変換セル２２Ｌは、基本的に上述の第７実施形態の図１３に示す光電変換セル２２Ｇと同様の構成になっており、素子形成領域２２ｄに設けられる画素トランジスタＱｔの個数が異なっている。
即ち、上述の第７実施形態の図１３に示す光電変換セル２２Ｇは、素子形成領域２１ｄに２つの画素トランジスタＱｔを設けている。
これに対して、図１８に示すように、この第１２実施形態の光電変換セル２２Ｌは、素子形成領域２１ｄの２つの角部の何れか一方の角部に画素トランジスタＱｔを配置している。この第１２実施形態では、素子形成領域２１ｄの第２光電変換領域２３Ｒ側の角部に画素トランジスタＱｔを配置している。
この第１２実施形態の光電変換セル２２Ｌにおいても、上述の第７実施形態の光電変換セル２２Ｇと同様の効果が得られる。
〔第１３実施形態〕
この第１３実施形態では、４つの画素を含む画素ブロック（画素単位）毎に読出し回路が設けられた固体撮像装置について説明する。
この第１３実施形態に係る固体撮像装置１Ｂは、図１９に示す画素ブロック（画素単位）６１Ｂ及び読出し回路１５Ｂを備えている。
図１９及び図２０に示すように、画素ブロック６１Ｂは、複数の画素３を含む。この第１３実施形態では、画素ブロック６１Ｂは、これに限定されないが、例えば、平面視でＸ方向及びＹ方向のそれぞれ方向に２つずつの２×２配列で配置された４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）を含む。図１９及び図２０では主に１つの画素ブロック６１Ｂを図示しているが、画素ブロック６１Ｂは、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
４つの画素３（３ａ，３ｂ，３ｃ，３ｄ）のうち、画素３ａは、図２１Ａに示す光電変換セル２２Ｍ１を含む。画素３ｂは、図２１Ｂに示す光電変換セル２２Ｍ２を含む。画素３ｃは、図２１Ｃに示す光電変換セル２２Ｍ３を含む。画素３ｄは、図２２Ｄに示す光電変換セル２２Ｍ４を含む。光電変換セル２２Ｍ１、２２Ｍ２、２２Ｍ３及び２２Ｍ４の各々は、基本的に上述の第１実施形態の図４に示す光電変換セル２２Ａと同様の構成になっており、給電領域２１ｚの配置が異なっている。また、光電変換セル２２Ｍ１では、素子形成領域２１ａに画素トランジスタＱｔとして１つのリセットトランジスタＲＳＴが配置され、光電変換セル２２Ｍ２、２２Ｍ３及び２２Ｍ４の各々には、上述の第１実施形態の図４に示す光電変換セル２２Ａと同様に、素子形成領域２１ａに画素トランジスタＱｔとして増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが配置されている。即ち、光電変換セル２２Ｍ１は、能動素子としてリセットトランジスタＲＳＴを含み、光電変換セル２２Ｍ２、２２Ｍ３及び２２Ｍ４の各々は、能動素子として増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。そして、これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、上述の第１実施形態の図７に示す画素トランジスタＱｔと同様の構成になっている。
図２１Ａから図２１Ｄに示すように、光電変換セル２２Ｍ１、２２Ｍ２、２２Ｍ３及び２２Ｍ４の各々は、平面視で素子形成領域２１ｂ１，２１ｂ２側であって２つの角部側にそれぞれ給電領域２１ｚが配置されている。そして、各々の給電領域２１ｚにはｐ型のコンタクト領域４８が設けられている。即ち、光電変換セル２２Ｍ１、２２Ｍ２、２２Ｍ３及び２２Ｍ４の各々は、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの各々に、給電領域２１ｚ及びコンタクト領域４８が配置されている。
図２１Ａに示すように、画素３ａの光電変換セル２２Ｍ１は、これに限定されないが、例えば第２光電変換領域２３Ｒ側にリセットトランジスタＲＳＴ（Ｑｔ）が配置され、第１光電変換領域２３Ｌ側では画素トランジスタの配置が省略されている。
図２２Ｂに示すように、画素３ｂの光電変換セル２２Ｍ２は、これに限定されないが、例えば、第１光電変換領域２３Ｌ側に増幅トランジスタＡＭＰが配置され、第２光電変換領域２３Ｒ側に選択トランジスタＳＥＬが配置されている。
図２２Ｃに示すように、画素３ｃの光電変換セル２２Ｍ３は、これに限定されないが、例えば、第１光電変換領域２３Ｌ側に増幅トランジスタＡＭＰが配置され、第２光電変換領域２３Ｒ側に選択トランジスタＳＥＬが配置されている。
図２２Ｄに示すように、画素３ｄの光電変換セル２２Ｍ４は、これに限定されないが、例えば、第１光電変換領域２３Ｌ側に選択トランジスタＳＥＬが配置され、第２光電変換領域２３Ｒ側に増幅トランジスタＡＭＰが配置されている。
即ち、光電変換セル２２Ｍ２及び２２Ｍ３と、光電変換セル２２Ｍ４とでは、第１及び第２光電変換領域２３Ｌ，２３Ｒに配置される増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが逆になっている。
＜光電変換セルの向き＞
図２０に示すように、画素３ａの光電変換セル２２Ｍ１と、画素３ｂの光電変換セル２２Ｍ２とは、Ｘ方向において、画素３ａの第２光電変換領域２３Ｒと画素３ｂの第１光電変換領域２３Ｌとが互いに隣り合って配置されている。即ち、画素３ａのリセットトランジスタＲＳＴと、画素３ｂの増幅トランジスタＡＭＰとが、Ｘ方向において互いに隣り合っている。
また、図２０に示すように、画素３ｃの光電変換セル２２Ｍ３と、画素３ｄの光電変換セル２２Ｍ４とは、Ｘ方向において、画素３ｃの第１光電変換領域２３Ｌと画素３ｄの第２光電変換領域２３Ｒとが互いに隣り合っている。即ち、画素３ｃの増幅トランジスタＡＭＰと、画素３ｄの増幅トランジスタＡＭＰとが、Ｘ方向において互いに隣り合っている。
また、画素３ａの光電変換セル２２Ｍ１と、画素３ｃの光電変換セル２２Ｍ３とは、Ｙ方向において、画素３ａの第１光電変換領域２３Ｌと画素３ｃの第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａの第２光電変換領域２３Ｒと画素３ｃの第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、図２３に示すように、画素３ａの電荷保持領域ＦＤ１，ＦＤ２及び２つのコンタクト領域４８と、画素３ｃの電荷保持領域ＦＤ１，ＦＤ２及び２つのコンタクト領域４８とが、Ｙ方向において、それぞれ互いに隣り合っている。
また、図２０に示すように、画素３ｂの光電変換セル２２Ｍ２と、画素３ｄの光電変換セル２２Ｍ４とは、Ｙ方向において、画素３ｂの第１光電変換領域２３Ｌと画素３ｄの第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａの第２光電変換２３Ｒと画素３ｃの第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、図２３に示すように、画素３ｂの電荷保持領域ＦＤ１，ＦＤ２及び２つのコンタクト領域４８と、画素３ｄの電荷保持領域ＦＤ１，ＦＤ２及び２つのコンタクト領域４８とが、Ｙ方向において、それぞれ画素分離領域３１を介して互いに隣り合っている。
＜読出し回路＞
図１９に示すように、４つの画素３ａ，３ｂ，３ｃ，３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２には、導電経路６３を介して読出し回路１５Ｂの入力段が接続されている。読出し回路１５Ｂは、４つの画素３ａ，３ｂ，３ｃ，３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２に保持された信号電荷を読出し、信号電荷に基づく画素信号を出力する。読出し回路１５Ｂは、４つの画素３ａ，３ｂ，３ｃ，３ｄ（８つの光電変換領域）で共有され、画素ブロック６１Ｂ毎に設けられている。
読出し回路１５Ｂは、これに限定されないが、リセットトランジスタＲＳＴと、３つの増幅段セルＰｃ１、Ｐｃ２及びＰｃ３とを備えている。３つの増幅段セルＰｃ１、Ｐｃ２及びＰｃ３の各々は、直列に接続された増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。
読出し回路１５Ｂは、図２０に示す回路ブロック６２Ｂに含まれる画素トランジスタＱｔで構成されている。回路ブロック６２Ｂは、これに限定されないが、Ｙ方向に互いに隣り合って配置された２つの画素ブロック６１Ｂにおいて、一方の画素ブロック６１Ｂの画素３ａ及び画素３ｂに配置されたリセットトランジスタＴＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬと、他方の画素ブロック６１Ｂの画素３ｃ及び画素３ｄに配置された２つの増幅トランジスタＡＭＰ及び２つの選択トランジスタＳＥＬと、を含む。即ち、回路ブロック６２ＢはＹ方向に互いに隣り合う２つの画素ブロック６１Ｂに亘って配置されている。
図１９に示す３つの増幅段セルＰｃ１、Ｐｃ２及びＰｃ３うち、１つの増幅段セルＰｃ１は、例えば、図１９及び図２１Ｂに示すように、一方の画素ブロック６１Ｂの画素３ｂの素子形成領域２１ａに一方の主電極領域４６を共有して配置された増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。そして、残りの２つの増幅段セルＰｃ２及びＰｃ３は、図１９、図２１Ｃ及び図２１Ｄに示すように、他方の画素ブロック６１Ｂの画素３ｃ及び画素３ｄの各々に一方の主電極領域４６を共有して配置された増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。
この第１３実施形態の読出し回路１５Ｂにおいて、図１９に示すように、３つの増幅段セルＰｃ１，Ｐｃ１，Ｐｃ３の各々の増幅トランジスタＡＭＰは、ソース領域が各々の選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線ＶＤＤ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、３つの増幅段セルＰｃ１，Ｐｃ１，Ｐｃ３の各々の増幅トランジスタＡＭＰのゲート電極は、４つの画素３ａ，３ｂ，３ｃ，ｄ３の各々の光電変換セル２２Ｍ１，２２Ｍ２，２２Ｍ３，２２Ｍ４の電荷保持領域ＦＤ１，ＦＤ２、及びリセットトランジスタＲＳＴのソース領域とそれぞれ電気的に接続されている。
また、３つの増幅段セルＰｃ１，Ｐｃ１，Ｐｃ３の各々の選択トランジスタＳＥＬは、各々のソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、各々のゲート電極同士が電気的接続されている。
即ち、画素ブロック（画素単位）６１Ｂは、４つの各画素３（３ａ，３ｂ，３ｃ，３ｄ）の電荷保持領域ＦＤ１とＦＤ２とが互いに電気的に接続されている。そして、画素ブロック６１Ｂは、８つの電荷保持領域ＦＤ１，ＦＤ２が互いに電気的に接続されている。そして、８つの電荷保持領域ＦＤ１，ＦＤ２の各々は、増幅段セルＰｃ１の増幅トランジスタＡＭＰ（第１増幅トランジスタ）のゲート電極と電気的に接続されている。そして、８つの電荷保持領域ＦＤ１，ＦＤ２の各々は、増幅段セルＰｃ１の増幅トランジスタＡＭＰ（第１増幅トランジスタ）、増幅段セルＰｃ２の増幅トランジスタＡＭＰ（第２増幅トランジスタ）及び増幅段セルＰｃ３の増幅トランジスタＡＭＰ（第３増幅トランジスタ）の各々のゲート電極と電気的に接続されている。
＜結線状態＞
次に、画素ブロック５１Ｂの結線状態について、図２２から図２４を用いて説明する。図２３及び図２４は、図２２の一部を拡大した図であり、以下の説明では主に図２３及び図２４を用いて説明する。
図２３に示すように、画素３ａの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１と、画素３ｃの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２とに、配線６３ｆ１が電気的接続されている。また、画素３ａの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２と、画素３ｃの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１とに、配線６３ｆ２が電気的接続されている。そして、画素３ａ及び画素３ｃの各々の第１及び第２光電変換領域２３Ｌ，２３Ｒにおいて、各々の転送トランジスタＴＲ１，ＴＲ２のゲート電極４３に、それぞれ個別に配線６３ｇが電気的に接続されている。
また、画素３ｂの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１と、画素３ｄの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２とに、配線６３ｆ３が電気的に接続されている。また、画素３ｂの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２と、画素３ｄの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１とに、配線６３ｆ４が電気的接続されている。そして、画素３ｃ及び画素３ｄの各々の第１及び第２光電変換領域２３Ｌ，２３Ｒにおいて、各々の転送トランジスタＴＲ１，ＴＲ２のゲート電極４３に、それぞれ個別に配線６３ｇが電気的に接続されている。
そして、この配線６３ｆ１，６３ｆ２，６３ｆ３，６３ｆ４と、各々の配線６３ｇとは、例えば１層目の金属配線層に並走、換言すれば並行して設けられている。そして、配線６３ｆ１，６３ｆ２，６３ｆ３，６３ｆ４及び各々の配線６３ｇは層間絶縁膜で覆われている。このため、画素３ａから画素３ｄにおいて、転送トランジスタＴＲ１，ＴＲ２の各々のゲート電極４３と、電荷保持領域ＦＤ１，ＦＤ２との間の容量を増やし、電荷保持領域ＦＤ１，ＦＤ２の昇圧が可能となる。
図２３に示すように、画素３ａの第２光電変換領域２３Ｒ及び画素３ｃの第１光電変換領域２３Ｌの各々のコンタクト領域４８に配線６３ｖｓ１が電気的に接続されている。また、画素３ｂの第１光電変換領域２３Ｌ及び画素３ｄの第１光電変換領域２３Ｌの各々のコンタクト領域４８に、配線６３ｖｓ２が電気的に接続されている。
そして、この配線６３ｖｓ１，６３ｖｓ２は、Ｙ方向に延伸し、かつＸ方向に並んで例えば多層配線層の１層目の金属配線層に設けられている。そして、平面視でＸ方向に延伸する画素分離領域３１とＹ方向に延伸する画素分離領域３１との交差部で一体化されている。そして、配線６３ｖｓ１，６３ｖｓ２は層間絶縁膜で覆われている。そして、配線６３ｖｓ１，６３ｖｓ２には、第１基準電位として例えば０Ｖが印加される。
図２３に示すように、配線６３ｖｓ１，６３ｖｓ２は、Ｘ方向で互いに隣り合う画素３ａ及び画素３ｂにおいて、平面視で一方の画素３ａの電荷保持領域ＦＤ１，ＦＤ２と他方の画素３ｂの電荷保持領域ＦＤ１，ＦＤ２の間に配置されている。また、配線６３ｖｓ１，６３ｖｓ２は、Ｘ方向において互いに隣り合う画素３ｃ及び画素３ｄにおいて、平面視で一方の画素３ｃの電荷保持領域ＦＤ１，ＦＤ２と他方の画素３ｄの電荷保持領域ＦＤ１，ＦＤ２との間に配置されている。したがって、Ｘ方向に互に隣り合う一方の画素３ａ，３ｃの電荷保持領域ＦＤ１，ＦＤ２と、他方の画素３ｂ，３ｄの電荷保持領域ＦＤ１，ＦＤ２との間を配線６３ｖｓ１，６３ｖｓ２でシールドすることができる。
図２４に示すように、Ｙ方向で互いに隣り合う２つの画素ブロック６１Ｂにおいて、１つの回路ブロック６２Ｂ内で他方の画素ブロック６１Ｂの画素３ｃの選択トランジスタＳＥＬのゲート電極４５に配線６３ｓ１が電気的に接続されている。また、他方の画素ブロック６１Ｂの画素３ｄ及び一方の画素ブロック６１Ｂの画素３ｂの各々の選択トランジスタＳＥＬのゲート電極４５に、配線６３ｓ２が電気的に接続されている。また、３つの増幅トランジスタＡＭＰの各々のゲート電極４５に配線６３ａが電気的に接続されている。そして、配線６３ｓ１、配線６３ｓ２及び配線６３ａは、例えば多層配線層の１層目の金属配線層に設けられ、Ｙ方向に延伸している。
図２４に示すように、配線６３ａは、平面視で配線６３ｓ１と配線６３ｓ２との間に配置されている。換言すれば、配線６３ｓ１と配線６３ｓ２とは、平面視で配線６３ａを挟むようにして配置されている。したがって、画素３ａ及び３ｃの各々の電荷保持領域ＦＤ１，ＦＤ２と、画素３ｂ及び３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２との信号干渉を低減することが可能となる。
図２４に示すように、配線６３ａは、平面視で、画素３ａと画素３ｂとの間をＹ方向に延伸する幹線部６３ａ１と、この幹線部６３ａ１から画素３ａ側に延伸して画素３ａのリセットトランジスタＲＳＴの主電極領域４７と電気的に接続された幹線部６３ａ２と、この幹線部６３ａ１から画素３ｃ側に延伸して画素３ｃの増幅トランジスタＡＭＰのゲート電極４５と電気的に接続された幹線部６３ａ３とを含む。そして、配線６３ａは、図２３に示すように、配線６３ｆ２及び６３ｆ３と一体化されている。即ち、配線６３ａは、図１９に示す導電経路６３に含まれ、４つの画素３ａ，３ｂ，３ｃ，３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２と電気的に接続され、更に読出し回路１５Ｂの３つの増幅段セルＰｃ１，Ｐｃ２，Ｐｃ３の各々の増幅トランジスタＡＭＰのゲート電極、及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
一方、配線６３ｓ１は、図２４に示すように、平面視で画素３ａと画素３ｃとに亘ってＹ方向に延伸する幹線部６３ｓ１１と、平面視でこの幹線部６３ｓ１１から画素３ｂ及び画素３ｄ側に向かって配線６３ａの２つの幹線部６３ａ２，６３ａ３の間を延伸する幹線部６３ｓ１２とを含む。このように、平面視で配線６３ｓ１（幹線部６３ｓ１２）が配線６３ａ（２つの幹線部６３ａ２）の間を延伸することにより、配線６３ａ及び昇圧配線６３ｓの各々に寄生容量が付加されるので、選択トランジスタＳＥＬ－増幅トランジスタＡＭＰ間容量を増やし、電荷保持領域ＦＤ１，ＦＤ２の昇圧が可能となる。
この第１３実施形態に係る固体撮像装置１Ｂにおいても、光電変換セル２２Ｍ１，２２Ｍ２，２２Ｍ３，２２Ｍ４の各々の素子形成領域２１ａが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切っている。したがって、この第１３実施形態に係る固体撮像装置１Ｂにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
〔第１４実施形態〕
本技術の第１４実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１３実施形態に係る固体撮像装置１Ｂと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第１４実施形態に係る固体撮像装置１Ｃは、上述の第１３実施形態の図１９に示す読出し回路１５Ｂ、画素ブロック６１Ｂ及び回路ブロック６２Ｂに替えて図２５に示す読出し回路１５Ｃ、画素ブロック（画素単位）６１Ｃ及び回路ブロック６２Ｃを備えている。
図２５及び図２６に示すように、この第１４実施形態の画素ブロック６１Ｃは、画素３ａが光電変換セル２２Ｍ５を含む。光電変換セル２２Ｍ５は、基本的に画素３ｂの光電変換セル２２Ｍ２と同様の構成になっており、素子形成領域２１ａに配置される画素トランジスタが異なっている。即ち、光電変換セル２２Ｍ５は、図２７に示すように、第１光電変換領域２３Ｌ側に画素トランジスタＱｔとして切替トランジスタＦＤＧが配置され、第２光電変換領域２３Ｒ側に画素トランジスタＱｔとしてリセットトランジスタＲＳＴが配置されている。
図２６に示すように、画素３ａの光電変換セル２２Ｍ５と、画素３ｃの光電変換セル２２Ｍ２とは、Ｘ方向において、画素３ａの第２光電変換領域２３Ｒと画素３ｂの第１光電変換領域２３Ｌとが互いに隣り合って配置されている。また、画素３ａの光電変換セル２２Ｍ５と、画素３ｃの光電変換セル２２Ｍ２とは、Ｙ方向において、画素３ａの第１光電変換領域２３Ｌと画素３ｃの第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａの第２光電変換２３Ｒと画素３ｃの第１光電変換領域２３Ｌとが互いに隣り合っている。
図２５に示すように、４つの画素３ａ，３ｂ，３ｃ，３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２には、導電経路６３を介して読出し回路１５Ｃの入力段が接続されている。読出し回路１５Ｃは、４つの画素３ａ，３ｂ，３ｃ，３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２に保持された信号電荷を読出し、信号電荷に基づく画素信号を出力する。読出し回路１５Ｃは、４つの画素３ａ，３ｂ，３ｃ，３ｄで共有され、画素ブロック６１Ｃ毎に設けられている。
読出し回路１５Ｃは、これに限定されないが、切替トランジスタＦＤＧ及びリセットトランジスタＲＳＴと、３つの増幅段セルＰｃ１、Ｐｃ２及びＰｃ３とを備えている。３つの増幅段セルＰｃ１、Ｐｃ２及びＰｃ３の各々は、直列に接続された増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。
読出し回路１５Ｃは、図２６に示す回路ブロック６２Ｃに含まれるトランジスタで構成されている。回路ブロック６２Ｃは、これに限定されないが、Ｙ方向に互いに隣り合って配置された２つの画素ブロック６１Ｃにおいて、一方の画素ブロック６１Ｃの画素３ａ及び画素３ｂに配置された切替トランジスタＦＤＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬと、他方の画素ブロック６１Ｃの画素３ｃ及び画素３ｄに配置された２つの増幅トランジスタＡＭＰ及び２つの選択トランジスタＳＥＬと、を含む。即ち、回路ブロック６２ＣはＹ方向に互いに隣り合う２つの画素ブロック６１Ｃに亘って配置されている。３つの増幅段セルＰｃ１、Ｐｃ２及びＰｃ３うち、１つの増幅段セルＰｃ１は、一方の画素ブロック６１Ｃの画素３ｂに直列接続で配置された増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含み、残りの２つの増幅段セルＰｃ２及びＰｃ３は他方の画素ブロック６１Ｃの画素３ｃ及び画素３ｄの各々に直列接続で配置された増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。
図２５に示すように、切替トランジスタＦＤＧは、ソース領域が光電変換セル２２Ｍ２～２２Ｍ４及び２２Ｍ５の各々の電荷保持領域ＦＤ１，ＦＤ２と電気的に接続されていると共に、増幅段セルＰｃ１からＰｃ３の各々の増幅トランジスタＡＭＰのゲート電極と電気的に接続されている。そして、切替トランジスタＦＤＧは、ドレイン領域がリセットトランジスタＲＳＴのソース領域と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、図２を参照して説明すれば、画素駆動線１０のうちの切替トランジスタ駆動線と電気的に接続されている。切替トランジスタＦＤＧは、電荷保持領域ＦＤ１，ＦＤ２による電荷保持、換言すれば導電経路６３による電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
即ち、画素ブロック６１Ｃの８つの電荷保持領域ＤＦ１，ＦＤ２の各々は、切替トランジスタＦＤＧと電気的に接続され、そして、この切替トランジスタＦＤＧを介してリセットトランジスタＲＳＴと電気的に接続されている。
なお、図２５に示すように、切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の接続ノード部には、容量Ｃｅが接続されている。この容量Ｃｅは、受動素子としての容量素子によって形成される容量や、互いに隣り合う配線によって形成される配線容量を含む。
この第１４実施形態に係る固体撮像装置１Ｃにおいても、光電変換セル２２Ｍ２から２２Ｍ５の各々の素子形成領域２１ａが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２（図２２参照）の間を横切っている。したがって、この第１４実施形態に係る固体撮像装置１Ｃにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
〔第１５実施形態〕
本技術の第１５実施形態に係る固体撮像装置１Ｄは、基本的に上述の第１３実施形態に係る固体撮像装置１Ｂと同様の構成になっており、以下の構成が異なっている。
即ち、図２８及び図２９に示すように、この第１５実施形態に係る固体撮像装置１Ｄは、配線６３ｆ１、配線６３ｆ２、配線６３ｆ３及び配線６３ｆ４の結線形態が異なっている。その他の構成は上述の第１実施形態と同様である。
図２８及び図２９に示す２×２配列の４つの画素３ａ，３ｂ，３ｃ，３ｄのうち、Ｙ方向で互に向かい合う画素３ａ及び画素３ｃにおいて、画素３ａの第１光電変換領域２３Ｌと、画素３ｃの第１光電変換領域２３Ｒとは、平面視で斜向かいになっている。そして、図２９に示すように、配線６３ｆ１は、画素３ａの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１と、画素３ｃの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１とを電気的に接続している。また、配線６３ｆ２は、画素３ａの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２と、画素３ｃの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２とを電気的に接続している。そして、配線６３ｆ１と配線６３ｆ２とは、二次元平面内でＸ字状に交差し、画素３ａ及び３ｃの各々の電荷保持領域ＦＤ１，ＦＤ２と電気的に接続されている。
また、図２８及び図２９に示す２×２配列の４つの画素３ａ，３ｂ，３ｃ，３ｄのうち、Ｙ方向で互に向かい合う画素３ｂ及び画素３ｄにおいて、画素３ｂの第１光電変換領域２３Ｌと、画素３ｄの第１光電変換領域２３Ｒとは、平面視で斜向かいになっている。そして、図２９に示すように、配線６３ｆ３は、画素３ｂの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１と、画素３ｄの第１光電変換領域２３Ｌの電荷保持領域ＦＤ１とを電気的に接続している。また、配線６３ｆ４は、画素３ａの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２と、画素３ｄの第２光電変換領域２３Ｒの電荷保持領域ＦＤ２とを電気的に接続している。そして、配線６３ｆ３と配線６３ｆ４とは、二次元平面内でＸ字状に交差し、画素３ｂ及び３ｄの各々の電荷保持領域ＦＤ１，ＦＴ２と電気的に接続されている。
このように、配線６３ｆ１と配線６３ｆ２とを交差させることにより、Ｙ方向で互いに隣り合う画素３ａ及び画素３ｃの各々の電荷保持領域ＦＤ１，ＦＤ２を最短の配線長で電気的に接続することができ、転送トランジスタＴＲ１，ＴＲ２と電荷保持領域ＦＤ１，ＦＤ２と間の寄生容量を減らすことができる。また、配線６３ｆ３と配線６３ｆ４とを交差させることにより、Ｙ方向で互いに隣り合う画素３ｂ及び画素３ｄの各々の電荷保持領域ＦＤ１，ＦＤ２を最短の配線長で電気的に接続することができ、転送トランジスタＴＲ１，ＴＲ２と電荷保持領域ＦＤ１，ＦＤ２と間の寄生容量を減らすことができる。これにより、光電変換効率を高くすることが可能となる。
なお、この実施形態では、画素３ａが図２１Ａに示す光電変換セル２２Ｍ１を含む場合について説明したが、この配線６３ｆ１，６３ｆ３と配線６３ｆ２，６３ｆ４とを交差させる技術は、上述の第１４実施形態のように、画素３ａが図２１Ｂに示す光電変換セル２２Ｍ２を含む場合においても、適用することが可能である。
〔第１６実施形態〕
本技術の第１６実施形態に係る固体撮像装置１Ｅは、基本的に上述の第１４実施形態に係る固体撮像装置１Ｃと同様の構成になっており、画素ブロック及び読出し回路の構成が異なっている。
即ち、この第１６実施形態に係る固体撮像装置１Ｅは、上述の第１４実施形態の図２５に示す画素ブロック６１Ｃ、読出し回路１５Ｃ及び回路ブロック６２Ｃに替えて、図３０及び図３１に示す画素ブロック６１Ｅ、読出し回路１５Ｅ及び回路ブロック６２Ｅを備えている。
図３１に示すように、この第１６実施形態の画素ブロック６１Ｅは、Ｙ方向に沿って配列された３つの画素３（３ｅ，３ｆ，３ｇ）を含む。図３１では１つの画素ブロック６１Ｅを例示しているが、画素ブロック６１Ｅは、図２を参照して説明すれば、画素領域２Ａにおいて、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
図３１に示すように、画素３ｅは光電変換セル２２Ｎ１を含み、画素３ｆは光電変換セル２２Ｎ２を含み、画素３ｇは光電変換セル２２Ｎ３を含む。この光電変換セル２２Ｎ１，２２Ｎ２，２２Ｎ３の各々は、基本的に上述の第１４実施形態の図２７に示す光電変換セル２２Ｍ５と同様の構成になっており、素子形成領域２１ａに配置された画素トランジスタの種類や、配置の向きが異なっている。
図３１に示すように、画素３ｅの光電変換セル２２Ｎ１は、画素トランジスタとして、素子形成領域２１ａの第１光電変換領域２３Ｌ側に配置された増幅トランジスタＡＭＰと、素子形成領域２１ａの第２光電変換領域２３Ｒ側に配置された選択トランジスタＳＥＬとを含む。
図３１に示すように、画素３ｆの光電変換セル２２Ｎ２は、画素トランジスタとして、素子形成領域２１ａの第１光電変換領域２３Ｌ側に配置された選択トランジスタＳＥＬと、素子形成領域２１ａの第２光電変換領域２３Ｒ側に配置された増幅トランジスタＡＭＰとを含む。
図３１に示すように、画素３ｇの光電変換セル２２Ｎ３は、画素トランジスタとして、素子形成領域２１ａの第１光電変換領域２３Ｌ側に配置された切替トランジスタＦＤＧと、素子形成領域２１ａの第２光電変換領域２３Ｒ側に配置されたリセットトランジスタＲＳＴとを含む。
画素３ｅの光電変換セル２２Ｎ１と、画素３ｆの光電変換セル２２Ｎ２とは、Ｙ方向において、平面視で増幅トランジスタＡＭＰ同士、及び選択トランジスタＳＥＬ同士が互いに向かい合う向きで配置されている。
画素３ｆの光電変換セル２２Ｎ２と、画素３ｇの光電変換セル２２Ｎ３とは、Ｙ方向において、画素３ｆの第１光電変換領域２３Ｌと画素３ｇの第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ｆの第２光電変換２３Ｒと画素３ｇの第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、画素３ｆの電荷保持領域ＦＤ１，ＦＤ２及び２つのコンタクト領域４８と、画素３ｇの電荷保持領域ＦＤ１，ＦＤ２及び２つのコンタクト領域４８とが、Ｙ方向において、それぞれ互いに隣り合っている。
＜読出し回路＞
図３０に示すように、３つの画素３ｅ，３ｆ，３ｇの各々の電荷保持領域ＦＤ１，ＦＤ２には、導電経路６３を介して読出し回路１５Ｅの入力段が接続されている。読出し回路１５Ｅは、３つの画素３ｅ，３ｆ，３ｇの各々の電荷保持領域ＦＤ１，ＦＤ２に保持された信号電荷を読出し、信号電荷に基づく画素信号を出力する。読出し回路１５Ｅは、３つの画素３ｅ，３ｆ，３ｇ（６つの光電変換領域）で共有され、画素ブロック６１Ｅ毎に設けられている。
読出し回路１５Ｅは、これに限定されないが、切替トランジスタＦＤＧと、リセットトランジスタＲＳＴと、２つの増幅段セルＰｃ１及びＰｃ２とを備えている。この読出し回路１５Ｅは、基本的に上述の第１４実施形態の図２５に示す読出し回路１５Ｃと同様の構成になっており、増幅段セルの個数が異なっている。
読出し回路１５Ｅは、図３１に示す回路ブロック６２Ｅに含まれる画素トランジスタで構成されている。回路ブロック６２Ｅは、上述の第１４実施形態の図２６に示す回路ブロック６２Ｃとは異なり、１つの画素ブロック６１Ｅ内の画素３ｅ，３ｆ，３ｇに配置された切替トランジスタＦＤＧ、リセットトランジスタＲＳＴ、２つの増幅トランジスタＡＭＰ及び２つの選択トランジスタＳＥＬを含む。
＜結線状態＞
次に、画素ブロックの結線状態について、図３２を用いて説明する。
図３２に示すように、画素３ｆの光電変換セル２２Ｎ２の２つの電荷保持領域ＦＤ１，ＦＤ２と、画素３ｇの光電変換セル２２Ｎ３の２つの電荷保持領域ＦＤ１，ＦＤ２とに、配線６３ｆ５が電気的に接続されている。また、画素３ｅの光電変換セル２２Ｎ２の２つの電荷保持領域ＦＤ１，ＦＤ２に配線６３ｆ６が電気的に接続されている。この配線６３ｆ５及び配線６３ｆ６の各々は、例えば多層配線層の第１金属配線層に設けられ、層間絶縁膜で覆われている。
配線６３ｆ５と配線６３ｆ６とは、例えば多層配線層の第２層目の金属配線層に設けられた６４ｆを介して電気的に接続されている。微細な画素３では、共有領域の二次元平面の幅が狭く、配線を引き回すのが難しくなるので、Ｙ方向において離間した配線６４ｆ５と配線６４ｆ６とを、第２層目の配線６４ｆを用いて電気的に接続することが好ましい。
図３２に示すように、画素ブロック６１Ｅには、配線６３ｇ１、配線６３ｇ２、及び昇圧配線６３ｓが配置されている。配線６３ｇ１は、画素３ｅの増幅トランジスタＡＭＰのゲート電極４５と電気的に接続されている。配線６３ｇ２は、画素３ｆの増幅トランジスタＡＭＰのゲート電極４５と電気的に接続されている。昇圧配線６３ｓは、詳細に図示していないが、配線６３ｆ５及び配線６３ｆ６と電気的に接続されている。そして、配線６３ｇ１、配線６３ｇ２、及び昇圧配線６３ｓは、例えば多層配線層の第１金属配線層に並走して設けられている。そして、これらの配線６３ｇ１、配線６３ｇ２、及び昇圧配線６３ｓは、層間絶縁膜で覆われている。このため、図３０に示す導電経路６３に付加される容量が増加し、電荷保持領域ＦＤ１，ＦＤ２の昇圧が可能となる。
図３２に示すように、この実施形態においても、配線６３ｖｓ１，６３ｖｓ２が設けられている。この配線６３ｖｓ１，６３ｖｓ２は、詳細に図示していないが、Ｘ方向に互に隣り合う画素ブロック間６１Ｅにおいて、一方の画素ブロック６１Ｅの電荷保持領域ＦＤ１，ＦＤ２と、他方の画素ブロック６１Ｅの電荷保持領域ＦＤ１，ＦＤ２との間に配置されている。したがって、Ｘ方向に互に隣り合う画素ブロック６１Ｅ間において、一方の画素ブロック６１Ｅの電荷保持領域ＦＤ１，ＦＤ２と、他方の画素ブロック６１Ｅの電荷保持領域ＦＤ１，ＦＤ２との間を配線６３ｖｓ１，６３ｖｓ２でシールドすることができる。
この第１６実施形態に係る固体撮像装置１Ｅにおいても、光電変換セル２２Ｎ１，２２Ｎ２，２２Ｎ３の各々の素子形成領域２１ａが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切っている。したがって、この第１６実施形態に係る固体撮像装置１Ｅにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
〔第１７実施形態〕
本技術の第１７実施形態に係る固体撮像装置１Ｆは、基本的に上述の第１３実施形態と同様の構成になっており、画素の光電変換セルの構成が異なっている。
即ち、この第１７実施形態に係る固体撮像装置１Ｆは、図２０に示す画素ブロック６１Ｂに替えて図３３に示す画素ブロック６１Ｆを備えている。
画素ブロック６２Ｆは、例えば、平面視でＸ方向及びＹ方向のそれぞれ方向に２つずつの２×２配列で配置された４つの画素３（３ａ１，３ｂ１，３ｃ１，３ｄ１）を含む。図３３では主に１つの画素ブロック６１Ｆを図示しているが、画素ブロック６１Ｆは、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
図３３に示すように、４つの画素３（３ａ１，３ｂ１，３ｃ１，３ｄ１）のうち、画素３ａ１は、光電変換セル２２Ｐ１を含む。画素３ｂ１は、光電変換セル２２Ｐ２を含む。画素３ｃは、光電変換セル２２Ｐ３を含む。画素３ｄは、光電変換セル２２Ｐ４を含む。光電変換セル２２Ｐ１、２２Ｐ２、２２Ｐ３及び２２Ｐ４の各々は、基本的に上述の第６実施形態の図１２に示す光電変換セル２２Ｆと同様の構成になっており、素子形成領域２１ｄに配置された画素トランジスタの種類や、配置向きが異なっている。その他の構成は、上述の第１３実施形態と同様である。
図３３に示すように、画素３ａ１の光電変換セル２２Ｐ１は、画素トランジスタとして、素子形成領域２１ｄの第２光電変換領域２３Ｒ側に配置された増幅トランジスタＡＭＰを含み、素子形成領域２１ｄの第１光電変換領域２３Ｌ側には画素トランジスタは配置されていない。
図３３に示すように、画素３ｂ２の光電変換セル２２Ｐ２は、画素トランジスタとして、素子形成領域２１ｄの第１光電変換領域２３Ｌ側に配置された増幅トランジスタＡＭＰと、素子形成領域２１ｄの第２光電変換領域２３Ｒ側に配置された選択トランジスタＳＥＬとを含む。
図３３に示すように、画素３ｃ１の光電変換セル２２Ｐ３は、画素トランジスタとして、素子形成領域２１ｄの第１光電変換領域２３Ｌ側に配置された増幅トランジスタＡＭＰと、素子形成領域２１ｄの第２光電変換領域２３Ｒ側に配置された選択トランジスタＳＥＬとを含む。
図３３に示すように、画素３ｄ１の光電変換セル２２Ｐ４は、画素トランジスタとして、素子形成領域２１ｄの第１光電変換領域２３Ｌ側に配置された選択トランジスタＳＥＬと、素子形成領域２１ｄの第２光電変換領域２３Ｒ側に配置された増幅トランジスタＡＭＰとを含む。
図３３に示すように、画素３ａ１の光電変換セル２２Ｐ１と、画素３ｂ１の光電変換セル２２Ｐ２とは、Ｘ方向において、画素３ａ１の第２光電変換領域２３Ｒと画素３ｂ１の第１光電変換領域２３Ｌとが互いに隣り合って配置されている。即ち、画素３ａ１のリセットトランジスタＲＳＴと、画素３ｂ１の増幅トランジスタＡＭＰとが、Ｘ方向において互いに隣り合っている。
また、図３３に示すように、画素３ｃ１の光電変換セル２２Ｐ３と、画素３ｄ１の光電変換セル２２Ｐ４とは、Ｘ方向において、画素３ｃ１の第１光電変換領域２３Ｌと画素３ｄ１の第２光電変換領域２３Ｒとが互いに隣り合っている。即ち、画素３ｃ１の増幅トランジスタＡＭＰと、画素３ｄ１の増幅トランジスタＡＭＰとが、Ｘ方向において互いに隣り合っている。
また、画素３ａ１の光電変換セル２２Ｐ１と、画素３ｃ１の光電変換セル２２Ｐ３とは、Ｙ方向において、画素３ａ１の第１光電変換領域２３Ｌと画素３ｃ１の第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａ１の第２光電変換２３Ｒと画素３ｃ１の第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、図３３に示すように、画素３ａ１の電荷保持領域ＦＤと、画素３ｃ１の電荷保持領域ＦＤとが、Ｙ方向において、それぞれ互いに隣り合っている。
また、図３３に示すように、画素３ｂ１の光電変換セル２２Ｐ２と、画素３ｄ１の光電変換セル２２Ｐ４とは、Ｙ方向において、画素３ｂ１の第１光電変換領域２３Ｌと画素３ｄ１の第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａ１の第２光電変換２３Ｒと画素３ｃ１の第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、図３３に示すように、画素３ｂ１の電荷保持領域ＦＤと、画素３ｄ１の電荷保持領域ＦＤとが、Ｙ方向において、それぞれ画素分離領域３１を介して互いに隣り合っている。
この第１７実施形態に係る固体撮像装置１Ｆにおいても、光電変換セル２２Ｐ１，２２Ｐ２，２２Ｐ３，２２Ｐ４の各々の素子形成領域２１ｄが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１と画素内分離領域３２の間を横切っている。したがって、この第１７実施形態に係る固体撮像装置１Ｆにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
〔第１８実施形態〕
本技術の第１８実施形態に係る固体撮像装置１Ｇは、基本的に上述の第１６実施形態に係る固体撮像装置１Ｅと同様の構成になっており、画素の光電変換セルの構成が異なっている。
即ち、この第１８実施形態に係る固体撮像装置１Ｇは、図３１に示す画素ブロック６１Ｅに替えて図３４に示す画素ブロック６１Ｇを備えている。
図３４に示すように、この第１８実施形態の画素ブロック６１Ｇは、Ｙ方向に沿って配列された３つの画素３（３ｅ１，３ｆ１，３ｇ１）を含む。図３４では１つの画素ブロック６１Ｇを例示しているが、画素ブロック６１Ｇは、図２を参照して説明すれば、画素領域２Ａにおいて、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
図３４に示すように、画素３ｅ１は光電変換セル２２Ｑ１を含み、画素３ｆ１は光電変換セル２２Ｑ２を含み、画素３ｇ１は光電変換セル２２Ｑ３を含む。この光電変換セル２２Ｑ１，２２Ｑ２，２２Ｑ３の各々は、基本的に上述の第６実施形態の図１２に示す光電変換セル２２Ｆと同様の構成になっており、素子形成領域２１ｄに配置された画素トランジスタの種類や、配置の向きが異なっている。
図３４に示すように、画素３ｅ１の光電変換セル２２Ｑ１は、画素トランジスタとして、素子形成領域２１ｄの第１光電変換領域２３Ｌ側に配置された増幅トランジスタＡＭＰと、素子形成領域２１ａの第２光電変換領域２３Ｒ側に配置された選択トランジスタＳＥＬとを含む。
図３１に示すように、画素３ｆ１の光電変換セル２２Ｑ２は、画素トランジスタとして、素子形成領域２１ｄの第１光電変換領域２３Ｌ側に配置された選択トランジスタＳＥＬと、素子形成領域２１ｄの第２光電変換領域２３Ｒ側に配置された増幅トランジスタＡＭＰとを含む。
図３１に示すように、画素３ｇ１の光電変換セル２２Ｑ３は、画素トランジスタとして、素子形成領域２１ｄの第１光電変換領域２３Ｌ側に配置された切替トランジスタＦＤＧと、素子形成領域２１ｄの第２光電変換領域２３Ｒ側に配置されたリセットトランジスタＲＳＴとを含む。
画素３ｅ１の光電変換セル２２Ｑ１と、画素３ｆ１の光電変換セル２２Ｑ２とは、Ｙ方向において、平面視で増幅トランジスタＡＭＰ同士、及び選択トランジスタＳＥＬ同士が互いに向かい合う向きで配置されている。
画素３ｆ１の光電変換セル２２Ｑ２と、画素３ｇ１の光電変換セル２２Ｑ３とは、Ｙ方向において、画素３ｆ１の第１光電変換領域２３Ｌと画素３ｇ１の第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ｆ１の第２光電変換２３Ｒと画素３ｇ１の第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、画素３ｆ１の電荷保持領域ＦＤ及び２つの転送トランジスタＴＲ１，ＴＲ２と、画素３ｇ１の電荷保持領域ＦＤ及び２つの転送トランジスタＴＲ１，ＴＲ２とが、Ｙ方向において、それぞれ互いに隣り合っている。
この第１８実施形態に係る固体撮像装置１Ｇにおいても、光電変換セル２２Ｑ１，２２Ｑ２，２２Ｑ３，２２Ｑ４の各々の素子形成領域２１ｄが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で画素分離領域３１と画素内分離領域３２の間を横切っている。したがって、この第１８実施形態に係る固体撮像装置１Ｇにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
〔第１９実施形態〕
本技術の第１９実施形態に係る固体撮像装置１Ｈは、基本的に上述の第１３実施形態に係る固体撮像装置１Ｂと同様の構成になっており、以下の構成が異なっている。
即ち、本技術の第１９実施形態に係る固体撮像装置１Ｈは、上述の第１３実施形態の図１９及び図２０に示す画素ブロック６１Ｂ及び回路ブロック６２Ｂに替えて、図３５及び図３６に示す画素ブロック６１Ｈ及び回路ブロックを６２Ｈ備えている。
また、本技術の第１９実施形態に係る固体撮像装置１Ｈは、図３６から図３９に示すように、中継配線７１、導電パッド７２、中継配線７３及び導電パッド７４を備えている。
図３５に示すように、画素ブロック６１Ｈは、複数の画素３を含む。この第１９実施形態では、画素ブロック６１Ｈは、これに限定されないが、例えば、平面視でＸ方向及びＹ方向のそれぞれ方向に２つずつの２×２配列で配置された４つの画素３（３ａ２，３ｂ２，３ｃ２，３ｄ２）を含む。図３６では主に１つの画素ブロック６１Ｈを図示しているが、画素ブロック６１Ｈは、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
図３６から図３９に示すように、４つの画素３（３ａ２，３ｂ２，３ｃ２，３ｄ２）のうち、画素３ａ２は、光電変換セル２２Ｒ１を含む。画素３ｂ２は、光電変換セル２２Ｒ２を含む。画素３ｃ２は、光電変換セル２２Ｒ３を含む。画素３ｄ２は、光電変換セル２２Ｒ４を含む。この光電変換セル２２Ｒ１、２２Ｒ２、２２Ｒ３及び２２Ｒ４の各々は、基本的に上述の第１３実施形態の図２１Ａから図２１Ｄに示す光電変換セル２２Ｍ１、２２Ｍ２、２２Ｍ３及び２２Ｍ４と同様の構成になっており、素子形成領域２１ｂ１，２１ｂ２の平面パターンが異なっていると共に、転送トランジスタＴＲ１，ＴＲ２、電荷保持領域ＦＤ１，ＦＤ２及び給電領域２１ｚの配置が異なっている。
図３６、図３７及び図３９に示すように、光電変換セル２２Ｒ１、２２Ｒ２、２２Ｒ３及び２２Ｒ４の各々は、平面視で素子形成領域２１ａ側であって、画素内分離領域３２の両側に、それぞれ給電領域２１ｚが配置されている。そして、各々の給電領域２１ｚにはｐ型のコンタクト領域４８が設けられている。即ち、光電変換セル２２Ｒ１、２２Ｒ２、２２Ｒ３及び２２Ｒ４の各々は、第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒの各々に、給電領域２１ｚ及びコンタクト領域４８が配置されている。
また、図３６及び図３８に示すように、光電変換セル２２Ｒ１、２２Ｒ２、２２Ｒ３及び２２Ｒ４の各々は、平面視で転送トランジスタＴＲ１，ＴＲ２のゲート電極４３と画素内分離領域３２との間に電荷保持領域ＦＤ１，ＦＤ２が配置されている。
また、図３６及び図３８に示すように、光電変換セル２２Ｒ１及び２２Ｒ３の各々の転送トランジスタＴＲ１，ＴＲ２は、平面視で光電変換セル２２Ｒ１と光電変換セル２２Ｒ３との間の画素分離領域３１を挟むようにして互いに隣り合って（向かい合って）配置されている。同様に、光電変換セル２２Ｒ２及び２２Ｒ４の各々の転送トランジスタＴＲ１，ＴＲ２においても、平面視で光電変換セル２２Ｒ２と光電変換セル２２Ｒ４との間の画素分離領域３１を挟むようにして互いに隣り合って（向かい合って）配置されている。
図３７に示すように、画素３ａ２の光電変換セル２２Ｒ１は、これに限定されないが、例えば第２光電変換領域２３Ｒ側に選択トランジスタＳＥＬ（Ｑｔ）が配置され、第１光電変換領域２３Ｌ側では画素トランジスタの配置が省略されている。
図３７に示すように、画素３ｂ２の光電変換セル２２Ｒ２は、これに限定されないが、例えば、第１光電変換領域２３Ｌ側に増幅トランジスタＡＭＰが配置され、第２光電変換領域２３Ｒ側に選択トランジスタＳＥＬが配置されている。
図３９に示すように、画素３ｃ２の光電変換セル２２Ｒ３は、これに限定されないが、例えば、第１光電変換領域２３Ｌ側に増幅トランジスタＡＭＰが配置され、第２光電変換領域２３Ｒ側に選択トランジスタＳＥＬが配置されている。
図３９に示すように、画素３ｄ２の光電変換セル２２Ｒ４は、これに限定されないが、例えば、第１光電変換領域２３Ｌ側に選択トランジスタＳＥＬが配置され、第２光電変換領域２３Ｒ側に増幅トランジスタＡＭＰが配置されている。
＜光電変換セルの向き＞
図３６及び図３７に示すように、画素３ａ２の光電変換セル２２Ｒ１と、画素３ｂ２の光電変換セル２２Ｒ２とは、Ｘ方向において、画素３ａ２の第２光電変換領域２３Ｒと画素３ｂ２の第１光電変換領域２３Ｌとが互いに隣り合って配置されている。即ち、画素３ａ２のリセットトランジスタＲＳＴと、画素３ｂ２の増幅トランジスタＡＭＰとが、Ｘ方向において互いに隣り合っている。
また、図３６及び図３９に示すように、画素３ｃ２の光電変換セル２２Ｒ３と、画素３ｄ２の光電変換セル２２Ｒ４とは、Ｘ方向において、画素３ｃ２の第１光電変換領域２３Ｌと画素３ｄ２の第２光電変換領域２３Ｒとが互いに隣り合っている。即ち、画素３ｃ２の増幅トランジスタＡＭＰと、画素３ｄ２の増幅トランジスタＡＭＰとが、Ｘ方向において互いに隣り合っている。
また、図３６及び図３８に示すように、画素３ａ２の光電変換セル２２Ｒ１と、画素３ｃ２の光電変換セル２２Ｒ３とは、Ｙ方向において、画素３ａ２の第１光電変換領域２３Ｌと画素３ｃ２の第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａ２の第２光電変換２３Ｒと画素３ｃ２の第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、図３８に示すように、画素３ａ２の電荷保持領域ＦＤ１，ＦＤ２と、画素３ｃ２の電荷保持領域ＦＤ１，ＦＤ２とが、Ｙ方向において、平面視でそれぞれ画素分離領域３１を介して互いに隣り合っている。
また、図３６及び図３８に示すように、画素３ｂ２の光電変換セル２２Ｒ２と、画素３ｄ２の光電変換セル２２Ｒ４とは、Ｙ方向において、画素３ｂ２の第１光電変換領域２３Ｌと画素３ｄ２の第２光電変換領域２３Ｒとが互いに隣り合っていると共に、画素３ａ２の第２光電変換２３Ｒと画素３ｃ２の第１光電変換領域２３Ｌとが互いに隣り合っている。即ち、図３８に示すように、画素３ｂ２の電荷保持領域ＦＤ１，ＦＤ２と、画素３ｄ２の電荷保持領域ＦＤ１，ＦＤ２とが、Ｙ方向において、平面視でそれぞれ画素分離領域３１を介して互いに隣り合っている。
なお、詳細に図示していないが、図３７及び図３９を参照して説明すれば、Ｙ方向に配列された２つの画素ブロック６１Ｈにおいて、Ｙ方向で互いに隣り合う画素３ａ２の給電領域２１ｚと、画素３ｃ２の給電領域２１ｚとは、平面視でそれぞれ画素分離領域３１を介して互いに隣り合っている。また、Ｙ方向に配列された２つの画素ブロック６１Ｈにおいて、Ｙ方向で互いに隣り合う画素３ｂ２の給電領域２１ｚと、画素３ｄ２の給電領域２１ｚとは、平面視でそれぞれ画素分離領域３１を介して互いに隣り合っている。図３７及び図３９では、画素分離領域３１と画素内分離領域３２とが交差する交差部を囲む４つの角部の各々に給電領域２１ｚが配置された状態を図示している。そして、この４つの給電領域２１ｚの各々にｐ型のコンタクト領域４８が設けられている。即ち、画素分離領域３１と画素内分離領域３２との交差部を囲むようにして４つのコンタクト領域４８が配置されている。
＜読出し回路＞
図３５に示すように、４つの画素３ａ２，３ｂ２，３ｃ２，３ｄ２の各々の電荷保持領域ＦＤ１，ＦＤ２には、導電経路６３を介して読出し回路１５Ｂの入力段が接続されている。読出し回路１５Ｂは、４つの画素３ａ２，３ｂ２，３ｃ２，３ｄ２の各々の電荷保持領域ＦＤ１，ＦＤ２に保持された信号電荷を読出し、信号電荷に基づく画素信号を出力する。読出し回路１５Ｂは、４つの画素３ａ２，３ｂ２，３ｃ２，３ｄ２（８つの光電変換領域）で共有され、画素ブロック６１Ｈ毎に設けられている。
読出し回路１５Ｂは、上述の第１３実施形態の図１９に示す読出し回路１５Ｂと同様の構成になっている。この第１９実施形態の読出し回路１５Ｂは、図３５に示す回路ブロック６２Ｅに含まれる画素トランジスタで構成されている。回路ブロック６２Ｈは、上述の第１３実施形態の図２０に示す回路ブロック６２Ｂとは異なり、１つの画素ブロック６１Ｈ内の画素３ａ２，３ｂ２，３ｃ２，３ｄ２に配置された切替トランジスタＦＤＧ、リセットトランジスタＲＳＴ、２つの増幅トランジスタＡＭＰ及び２つの選択トランジスタＳＥＬを含む。
図４０及び図４１に示すように、この第１９実施形態の画素分離領域３１は、これに限定されないが、上述の第１実施形態の図５から図７に示す画素分離領域３１とは異なり、半導体層２１の厚さ方向（Ｚ方向）に素子分離領域３３を貫通している。また、この第１９実施形態の画素分離領域３１は、これに限定されいが、半導体層２１の深さ方向に延伸する導電膜の両側を絶縁膜で挟んだ３層構造になっている。図示していないが、この第１９実施形態の画素内分離領域３２においても、半導体層２１の厚さ方向に素子分離領域３３を貫通している。この第１９実施形態の画素内分離領域３２においても、これに限定されないが、半導体層２１の深さ方向に延伸する導電膜の両側を絶縁膜で挟んだ３層構造にしてもよい。
なお、図４０及び図４１に示すように、この実施形態においても、素子形成領域２１ａ、２１ｂ２、及び給電領域２１ｚは、平面視でｐ型の半導体領域２４を介して光電変換部２５と重畳している。また、図示していないが、素子形成領域２１ｂ１においても、平面視でｐ型の半導体領域２４を介して光電変換部２５と重畳している。
＜中継配線，導電パッド＞
図３７に示すように、中継配線７１は、２つの導電パッド７１ａ及び７１ｂと、この２つの導電パッド７１ａ，７１ｂを連結する連結部７１ｃと、を備えている。導電パッド７１ａは連結部の一端側に連結され、導電パッド７１ｂは連結部７１ｃの他端側に連結されている。この中継配線７１は、平面視で画素分離領域３１と重畳し、Ｘ方向に沿って延伸している。
図３７に示すように、導電パッド７１ａは、平面視で光電変換セル２２Ｒ１（画素３ａ２）の素子形成領域２１ａ側で画素分離領域３１と画素内分離領域３２とが交わる部分に配置されている。そして、導電パッド７１ａは、画素内分離領域３２をＸ方向に跨いで、この画素内分離領域３２の両側に配置された２つのｐ型のコンタクト領域４８と重畳し、電気的及び機械的に接続されている。また、導電パッド７１ａは、画素分離領域３１の光電変換セル２２Ｒ１側とは反対側の光電変換セル（Ｙ方向で隣り合う他の画素ブロックの光電変換セル２２Ｒ３）に光電変換セル２２Ｒ１の画素内分離領域３２と隣り合う画素内分離領域３２を跨いで、この画素内分離領域３２の両側に配置された２つのｐ型のコンタクト領域４８と重畳し、電気的及び機械的に接続されている。即ち、導電パッド７１ａは、画素分離領域３１及び画素内分離領域３２を含む分離領域をＸ方向及びＹ方向のそれぞれの方向に跨いで、この分離領域の両側に配置された複数のｐ型のコンタクト領域４８と重畳し、電気的及び機械的に接続されている。この実施形態では、Ｘ方向に延伸する画素分離領域３１とＹ方向に延伸する画素内分離領域３２とが交差する交差部を囲むようにして配置された４つのコンタクト領域４８の各々に画素分離領域３１及び画素内分離領域３２を跨いで導電パッド７１ａが電気的及び機械的に接続されている。
図４２Ａに示すように、導電パッド７１ａは、画素分離領域３１内に位置する胴部７１ａ１と、この胴部７１ａ１から画素分離領域３１の外側に突出し、かつ胴部７１ａ１よりも幅広の頭部７１ａ２とを有する。胴部７１ａ１はコンタクト領域４８の側壁と接触し、電気的及び機械的に接続されている。頭部７１ａ２はコンタクト領域４８の上面（表層面）と接触し、電気的及び機械的に接続されている。即ち、胴部７１ａ１とこの胴部７１ａ１よりも幅広の頭部７１ａ２とを有する形状で導電パッド７１ａを構成し、胴部７１ａ１及び頭部７１ａ２がコンタクト領域４８と接触するように胴部７１ａ１を画素分離領域３１内に配置することにより、コンタクト領域４８と導電パッド７１ａとの接触面積が大きくなる。
図３７に示すように、連結部７１ｃは、画素分離領域３１上を画素３ａ２と画素３ｂ２とに亘って延伸している。連結部７１ｃは、図４２Ｂに示すように、半導体層２１の厚さ方向において、画素分離領域３１の内外に亘って延伸している。そして、連結部７１ｃは、画素分離領域３１の内部に位置する部分の幅が画素分離領域３１の幅よりも小さくなっており、画素分離領域３１の絶縁膜によって半導体層２１の半導体から絶縁分離されている。
図３７に示すように、導電パッド７１ｂは、平面視で光電変換セル２２Ｒ２（画素３ａ２）の素子形成領域２１ａ側で画素分離領域３１と画素内分離領域３２とが交わる部分に配置されている。そして、導電パッド７１ｂは、画素内分離領域３２をＸ方向に跨いで、この画素内分離領域３２の両側に配置された２つのｐ型のコンタクト領域４８と重畳し、電気的及び機械的に接続されている。また、導電パッド７１ｂは、画素分離領域３１の光電変換セル２２Ｒ２側とは反対側の光電変換セル（Ｙ方向で隣り合う他の画素ブロックの光電変換セル２２Ｒ４）に光電変換セル２２Ｒ２の画素内分離領域３２と隣り合う画素内分離領域３２を跨いで、この画素内分離領域３２の両側に配置された２つのｐ型のコンタクト領域４８と重畳し、電気的及び機械的に接続されている。即ち、導電パッド７１ｂは、画素分離領域３１及び画素内分離領域３２を含む分離領域をＸ方向及びＹ方向のそれぞれの方向に跨いで、この分離領域の両側に配置された複数のｐ型のコンタクト領域４８と重畳し、電気的及び機械的に接続されている。この実施形態では、Ｘ方向に延伸する画素分離領域３１とＹ方向に延伸する画素内分離領域３２とが交差する交差部を囲むようにして配置された４つのコンタクト領域４８の各々に画素分離領域３１及び画素内分離領域３２を跨いで導電パッド７１ｂが電気的及び機械的に接続されている。
図４２Ｃに示すように、導電パッド７１ｂは、画素分離領域３１内に位置する胴部７１ｂ１と、この胴部７１ｂ１から画素分離領域３１の外側に突出し、かつ胴部７１ｂ１よりも幅広の頭部７１ｂ２とを有する。胴部７１ｂ１はコンタクト領域４８の側壁と接触し、電気的及び機械的に接続されている。頭部７１ｂ２はコンタクト領域４８の上面（表層面）と接触し、電気的及び機械的に接続されている。即ち、導電パッド７１ｂにおいても、上述の導電パッド７１ａと同様に、胴部７１ｂ１及び頭部７１ｂ２がコンタクト領域４８と接触するように胴部７１ｂ１を画素分離領域３１内に配置することにより、コンタクト領域４８と導電パッド７１ｂとの接触面積が大きくなる。
図示していないが、中継配線７１の導電パッド７１ａ及び７１ｂの少なくとも何れか一方は、上層の層間絶縁膜に埋め込まれたコンタクト電極を介して、層間絶縁膜上の配線と電気的に接続されている。そして、この配線には、電源電位として第１基準電位が印加される。そして、この配線から導電プラグを介して中継配線７１に第１基準電位が供給され、中継配線７１の導電パッド７１ａ及び７１ｂの各々に接続された複数のコンタクト領域４８（ｐ型の半導体領域）が第１基準電位に電位固定される。第１基準電位としては、例えば０ＶのＶＳＳ電位が印加される。
図３７に示すように、導電パッド７２は、画素３ａ２の光電変換セル２２Ｒ１と画素３ｂ２の光電変換セル２２Ｒ２との間の画素分離領域３１をＸ方向に跨いで、この画素分離領域３１の両側に配置された半導体領域と電気的及び機械的に接続されている。具体的には、導電パッド７２は、画素分離領域３１の光電変換セル２２Ｒ１側に配置されたリセットトランジスタＲＳＴの主電極領域４７と、画素分離領域３１の光電変換セル２２Ｒ２側に配置された増幅トランジスタＡＭＰの主電極領域４７とに重畳し、電気的及び機械的に接続されている。
図４２Ｄに示すように、導電パッド７２は、画素分離領域３１内に位置する胴部７２ａと、この胴部７２ａから画素分離領域３１の外側に突出し、かつ胴部７２ａよりも幅広の頭部７２ｂとを有する。胴部７２ａは主電極領域４７（ｎ型の半導体領域）の側壁と接触し、電気的及び機械的に接続されている。頭部７２ｂは主電極領域４７の上面（表層面）と接触し、電気的及び機械的に接続されている。即ち、導電パッド７２においても、上述の導電パッド７１ａと同様に、胴部７２ａ及び頭部７２ｂが主電極領域４７と接触するように胴部７２ａを画素分離領域３１内に配置することにより、主電極領域４７と導電パッド７２との接触面積が大きくなる。
図示していないが、導電パッド７２は、上層の層間絶縁膜に埋め込まれたコンタクト電極を介して、層間絶縁膜上の配線と電気的に接続されている。そして、この配線には、電源電位として、第１基準電位とは異なる第２基準電位が印加される。そして、この配線から導電プラグを介して導電パッド７２に第２基準電位が供給され、導電パッド７２に接続された複数の主電極領域４７（ｎ型の半導体領域）が第２基準電位に電位固定される。第２基準電位としては、例えば３．０ＶのＶＤＤ電位が印加される。
図３８に示すように、中継配線７３は、２つの導電パッド７３ａ及び７３ｂと、この２つの導電パッド７３ａ，７３ｂを連結する連結部７３ｃと、を備えている。導電パッド７３ａは連結部７３ｃの一端側に連結され、導電パッド７３ｂは連結部７３ｃの他端側に連結されている。導電パッド７３ａと導電パッド７３ｂとは、連結部を介して電気的及び機械的に接続されている。この中継配線７３は、平面視で画素分離領域３１と重畳し、Ｘ方向に沿って延伸している。
図３８に示すように、導電パッド７３ａは、平面視で光電変換セル２２Ｒ１（画素３ａ２）の素子形成領域２１ｂ１，２１ｂ２側で画素分離領域３１と画素内分離領域３２とが交わる部分に配置されている。そして、導電パッド７３ａは、画素内分離領域３２をＸ方向に跨いで、この画素内分離領域３２の両側に配置された２つのｎ型の電荷保持領域ＦＤ１，ＦＤ２と重畳し、電気的及び機械的に接続されている。また、導電パッド７３ａは、平面視で光電変換セル２２Ｒ３（画素３ｃ２）の素子形成領域２１ｂ１，２１ｂ２側で画素分離領域３１と画素内分離領域３２とが交わる部分に配置されている。そして、導電パッド７３ａは、画素内分離領域３２をＸ方向に跨いで、この画素内分離領域３２の両側に配置された２つのｎ型の電荷保持領域ＦＤ１，ＦＤ２と重畳し、電気的及び機械的に接続されている。即ち、導電パッド７３ａは、画素分離領域３１及び画素内分離領域３２を含む分離領域をＸ方向及びＹ方向のそれぞれの方向に跨いで、この分離領域の両側に配置された複数のｎ型の電荷保持領域ＦＤ１，ＦＤ２と重畳し、電気的及び機械的に接続されている。この実施形態では、Ｘ方向に延伸する画素分離領域３１とＹ方向に延伸する画素内分離領域３２とが交差する交差部を囲むようにして配置された４つの電荷保持領域ＦＤ１，ＦＤ２の各々に画素分離領域３１及び画素内分離領域３２を跨いで導電パッド７３ａが電気的及び機械的に接続されている。
図４３Ａに示すように、導電パッド７３ａは、画素分離領域３１内に位置する胴部７３ａ１と、この胴部７３ａ１から画素分離領域３１の外側に突出し、かつ胴部７３ａ１よりも幅広の頭部７３ａ２とを有する。胴部７３ａ１は電荷保持領域ＦＤ１，ＦＤ２の側壁と接触し、電気的及び機械的に接続されている。頭部７３ａ２は電荷保持領域ＦＤ１，ＦＤ２の上面（表層面）と接触し、電気的及び機械的に接続されている。即ち、この導電パッド７３ａにおいても、上述の導電パッド７１ａと同様に、胴部７３ａ１及び頭部７３ａ２が電荷保持領域ＦＤ１，ＦＤ２と接触するように胴部７３ａ１を画素分離領域３１内に配置することにより、電荷保持領域ＦＤ１，ＦＤ２と導電パッド７３ａとの接触面積が大きくなる。
図３８に示すように、連結部７３ｃは、画素分離領域３１上を画素３ａ２及び３ｃ２と画素３ｂ２及び３ｄ２とに亘って延伸している。連結部７３ｃは、図４３Ｂに示すように、半導体層２１の厚さ方向において、画素分離領域３１の内外に亘って延伸している。そして、連結部７３ｃは、画素分離領域３１の内部に位置する部分の幅が画素分離領域３１の幅よりも小さくなっており、画素分離領域３１の絶縁膜によって半導体層２１の半導体から絶縁分離されている。
図３８に示すように、導電パッド７３ｂは、平面視で光電変換セル２２Ｒ２（画素３ｂ２）の素子形成領域２１ｂ１，２１ｂ２側で画素分離領域３１と画素内分離領域３２とが交わる部分に配置されている。そして、導電パッド７３ｂは、画素内分離領域３２をＸ方向に跨いで、この画素内分離領域３２の両側に配置された２つのｎ型の電荷保持領域ＦＤ１，ＦＤ２と重畳し、電気的及び機械的に接続されている。また、導電パッド７３ｂは、平面視で光電変換セル２２Ｒ４（画素３ｄ２）の素子形成領域２１ｂ１，２１ｂ２側で画素分離領域３１と画素内分離領域３２とが交わる部分に配置されている。そして、導電パッド７３ｂは、画素内分離領域３２をＸ方向に跨いで、この画素内分離領域３２の両側に配置された２つのｎ型の電荷保持領域ＦＤ１，ＦＤ２と重畳し、電気的及び機械的に接続されている。即ち、導電パッド７３ｂは、画素分離領域３１及び画素内分離領域３２を含む分離領域をＸ方向及びＹ方向のそれぞれの方向に跨いで、この分離領域の両側に配置された複数のｎ型の電荷保持領域ＦＤ１，ＦＤ２と重畳し、電気的及び機械的に接続されている。この実施形態では、Ｘ方向に延伸する画素分離領域３１とＹ方向に延伸する画素内分離領域３２とが交差する交差部を囲むようにして配置された４つの電荷保持領域ＦＤ１，ＦＤ２の各々に画素分離領域３１及び画素内分離領域３２を跨いで導電パッド７３ｂが電気的及び機械的に接続されている。
図４３Ｃに示すように、導電パッド７３ｂは、画素分離領域３１内に位置する胴部７３ｂ１と、この胴部７３ｂ１から画素分離領域３１の外側に突出し、かつ胴部７３ｂ１よりも幅広の頭部７３ｂ２とを有する。胴部７３ｂ１は電荷保持領域ＦＤ１，ＦＤ２の側壁と接触し、電気的及び機械的に接続されている。頭部７３ｂ２は電荷保持領域ＦＤ１，ＦＤ２の上面（表層面）と接触し、電気的及び機械的に接続されている。即ち、導電パッド７３ｂにおいても、上述の導電パッド７１ａと同様に、胴部７３ｂ１及び頭部７３ｂ２が電荷保持領域ＦＤ１，ＦＤ２と接触するように胴部７３ｂ１を画素分離領域３１内に配置することにより、電荷保持領域ＦＤ１，ＦＤ２と導電パッド７３ｂとの接触面積が大きくなる。
図示していないが、導電パッド７３ａ及び７３ｂの少なくとも何れか一方は、上層の層間絶縁膜に埋め込まれたコンタクト電極を介して、層間絶縁膜上の配線と電気的に接続されている。そして、このコンタクト電極及び配線、並びに中継配線７３は図３５に示す導電経路６３に含まれる。そして、中継配線の導電パッド７３ａ及び７３ｂの各々に接続された複数の電荷保持領域ＦＤ１，ＦＤ２は、中継配線７３、コンタクト電極及び配線を含む導電経路６３を介して、図３５に示す読出し回路１５と電気的に接続されている。
中継配線７１、導電パッド７２、中継配線７３及び導電パッド７４の各々は、これに限定されないが、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
図３９に示すように、導電パッド７４は、画素３ｃ２の光電変換セル２２Ｒ３と画素３ｄ２の光電変換セル２２Ｒ４との間の画素分離領域３１をＸ方向に跨いで、この画素分離領域３１の両側に配置された半導体領域と電気的及び機械的に接続されている。具体的には、導電パッド７４は、画素分離領域３１の光電変換セル２２Ｒ３側に配置された増幅トランジスタＡＭＰの主電極領域４７と、画素分離領域３１の光電変換セル２２Ｒ４側に配置された増幅トランジスタＡＭＰの主電極領域４７とに重畳し、電気的及び機械的に接続されている。
導電パッド７４は、図示していないが、上述の導電パッド７２と同様の構成になっている。そして、導電パッド７４は、導電パッド７２と同様に、上層の配線からコンタクト電極（導電プラグ）を介して導電パッド７２に第２基準電位が供給され、導電パッド７２に接続された複数の主電極領域４７（ｎ型の半導体領域）が第２基準電位に電位固定される。導電パッド７４においても、上述の導電パッド７２と同様に、主電極領域４７と導電パッド７２との接触面積が大きくなる。
図３９に示すように、光電変換セル２２Ｒ３（画素３ｃ２）の増幅トランジスタＡＭＰと、光電変換セル２２４（画素３ｄ２）の増幅トランジスタＡＭＰとは、光電変換セル２２Ｒ３と、光電変換セル２２４との間の画素分離領域３１をＸ方向に跨いで、光電変換セル２２Ｒ３及び光電変換セル２２４に亘って配置されたゲート電極４５ａを共有している。
図４４に示すように、ゲート電極４５ａは、画素分離領域３１内にゲート絶縁膜４４を介してｐ型の半導体領域２４と隣り合う胴部４５ａ１と、この胴部４５ｂ１から画素分離領域３１の外側に突出し、ゲート絶縁膜４４を介してｐ型の半導体領域２４と隣り合い、かつ胴部４５ａ１よりも幅広の頭部４５ａ２とを有する。
＜第１９実施形態の主な効果＞
次に、この第１９実施形態の主な効果について説明する。
この第１９実施形態に係る固体撮像装置１Ｈにおいても、光電変換セル２２Ｒ１，２２Ｒ２，２２Ｒ３，２２Ｒ４の各々の素子形成領域２１ａが第１光電変換領域２３Ｌ及び第２光電変換領域２３Ｒに亘って延伸し、かつ平面視で２つの画素内分離領域３２の間を横切っている。したがって、この第１９実施形態に係る固体撮像装置１Ｈにおいても、上述の第１９実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
また、この実施形態に係る固体撮像装置１Ｈは、導電パッド７１ａ，７１ｂが画素分離領域３１及び画素内分離領域３２を含む分離領域をＸ方向及びＹ方向のそれぞれの方向に跨いで、この分離領域の両側に配置された複数のｐ型のコンタクト領域（ｐ型の半導体領域）４８と接続されている。この場合、導電パッド７１ａ，７１ｂに１つのコンタクト電極を接続することで導電パッド７１ａ，７１ｂと接続された複数のコンタクト領域４８に電位を供給することができる。これにより、複数のコンタクト領域４８毎にコンタクト電極を接続する場合と比較して、コンタクト領域４８とコンタクト電極との合わせずれをコンタクト領域４８毎に考慮する必要がなくなるため、コンタクト領域４８の平面サイズ（占有面積）を小さくすることが可能となり、画素トランジスタＱｔ（ＡＭＰ，ＳＥＬ，ＲＳＴ）及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２Ｒ１，２２Ｒ２，２２Ｒ３，２２Ｒ４（画素３ａ２，３ｂ２，３ｃ２，３ｄ２）内での配置自由度を上げることが可能となる。
また、光電変換セル２２Ｒ１，Ｒ２，Ｒ３，Ｒ４内での能動素子の配置自由度を上げることができるので、光電変換セル２２Ｒ１，Ｒ２，Ｒ３，Ｒ４を含む画素３ａ２，３ｂ２，３ｃ２，３ｄ２の微細化を図ることが可能となる。
また、導電パッド７１ａは、胴部７１ａ１及び頭部７１ａ２がコンタクト領域４８と接触するように胴部７１ａ１を画素分離領域３１内に配置することにより、コンタクト電極４８と導電パッド７１ａとの接触面積が大きくなる。このため、コンタクト電極と導電パッド７１ａとのコンタクト抵抗を下げることができ、コンタクト電極と導電パッド７１ａとのコンタクト抵抗を確保しつつコンタクト領域の平面サイズを小さくすることが可能となる。同様に、導電パッド７１ｂにおいても、コンタクト電極と導電パッド７１ｂとのコンタクト抵抗を確保しつつコンタクト領域４８の平面サイズを小さくすることが可能となる。
また、導電パッド７１ａと導電パッド７１ｂとは、連結部を介して電気的に接続されている。したがって、導電パッド７１ａ及び導電パッド７１ｂの何れか一方にコンタクト電極を接続することにより、導電パッド７１ａと接続された複数のコンタクト領域に電位を供給することができると共に、導電パッド７１ｂと接続された複数の導電パッドに電位を供給することができる。これにより、上層の配線層での配線の引き回し自由度が上がる。
また、導電パッド７２は、画素３ａ２の光電変換セル２２Ｒ１と画素３ｂ２の光電変換セル２２Ｒ２との間の画素分離領域３１をＹ方向に跨いで、この画素分離領域３１の両側に配置された主電極領域（半導体領域）４７と接続されている。したがって、この導電パッド７２においても、主電極領域４７毎にコンタクト電極を接続する場合と比較して、主電極領域４７とコンタクト電極との合わせずれを主電極領域４７毎に考慮する必要がなくなるため、主電極領域４７の平面サイズ（占有面積）を小さくすることが可能となり、画素トランジスタＱｔ（ＡＭＰ，ＳＥＬ，ＲＳＴ）及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２Ｒ１，Ｒ２，Ｒ３，Ｒ４（画素３ａ２，３ｂ２，３ｃ２，３ｄ２）内での配置自由度を上げることが可能となる。
この導電パッド７２も、上述の導電パッド７１ａ及び７１ｂと同様に胴部７２ａ及び幅広の頭部７２ｂを有する形状になっているので、胴部７２ａ及び頭部７２ｂが主電極領域４７と接触するように胴部７２ａを画素分離領域３１内に配置することにより、主電極領域４７と導電パッド７２との接触面積が大きくなる。このため、主電極領域４７と導電パッド７２とのコンタクト抵抗を下げることができ、主電極領域４７と導電パッド７２とのコンタクト抵抗を確保しつつ主電極領域４７の平面サイズを小さくすることが可能となる。
また、導電パッド７３ａ，７３ｂは、画素分離領域３１及び画素内分離領域３２を含む分離領域をＸ方向及びＹ方向のそれぞれの方向に跨いで、この分離領域の両側に配置された複数の電荷保持領域（ｎ型の半導体領域）ＦＤ１，ＦＤ２と接続されている。したがって、この導電パッド７３ａ，７３ｂにおいても、上述の導電パッド７１ａ，７１ｂと同様に、複数の電荷保持領域ＦＤ１，ＦＤ２毎にコンタクト電極を接続する場合と比較して、電荷保持領域ＦＤ１，ＦＤ２とコンタクト電極との合わせずれを電荷保持領域ＦＤ１，ＦＤ２毎に考慮する必要がなくなるため、電荷保持領域ＦＤ１，ＦＤ２の平面サイズ（占有面積）を小さくすることが可能となり、画素トランジスタＱｔ（ＡＭＰ，ＳＥＬ，ＲＳＴ）及び転送トランジスタＴＲ１，ＴＲ２を含む能動素子の光電変換セル２２Ｒ１，Ｒ２，Ｒ３，Ｒ４（画素３ａ２，３ｂ２，３ｃ２，３ｄ２）内での配置自由度を上げることが可能となる。また、光電変換セル２２Ｒ１，Ｒ２，Ｒ３，Ｒ４内での能動素子の配置自由度を上げることができるので、光電変換セル２２Ｒ１，Ｒ２，Ｒ３，Ｒ４を含む画素３ａ２，３ｂ２，３ｃ２，３ｄ２の微細化を図ることが可能となる。
この導電パッド７３ａにおいても、上述の導電パッド７１ａ及び７１ｂと同様に胴部７３ａ１及び幅広の頭部７ａ２を有する形状になっているので、胴部７３ａ１及び頭部７３ａ２が電荷保持領域ＦＤ１，ＦＤ２と接触するように胴部７３ａ１を画素分離領域３１内に配置することにより、電荷保持領域ＦＤ１，ＦＤ２と導電パッド７３ａとの接触面積が大きくなる。このため、電荷保持領域ＦＤ１，ＦＤ２と導電パッド７３ａとのコンタクト抵抗を下げることができ、コンタクト電極と導電パッド７３ａとのコンタクト抵抗を確保しつつ電荷保持領域ＦＤ１，ＦＤ２の平面サイズを小さくすることが可能となる。同様に、導電パッド７３ｂにおいても、電荷保持領域ＦＤ１，ＦＤ２と導電パッド７３ａとのコンタクト抵抗を確保しつつコンタクト領域４８の平面サイズを小さくすることが可能となる。
また、導電パッド７３ａと導電パッド７３ｂとは、連結部７３ｃを介して電気的に接続されている。したがって、導電パッド７３ａ及び導電パッド７３ｂの何れか一方にコンタクト電極を接続することにより、導電パッド７３ａと接続された複数の電荷保持領域ＦＤ１，ＦＤ２に電位を供給することができると共に、導電パッド７３ｂと接続された複数の電荷保持領域ＦＤ１，ＦＤ２に電位を供給することができる。これにより、上層の配線層での配線の引き回し自由度が上がる。
また、光電変換セル２２Ｒ３（画素３ｃ２）の増幅トランジスタＡＭＰと、光電変換セル２２４（画素３ｄ２）の増幅トランジスタＡＭＰとは、画素分離領域３１をＸ方向に跨いで、ゲート電極４５ａを共有している。したがって、画素分離領域３１上においてゲート電極４５ａにコンタクト電極を接続することができ、上層の配線層での配線の引き回し自由度が上がる。
また、ゲート電極４５ａは、胴部７２ａ及び幅広の頭部７２ｂを有する形状になっているので、胴部７２ａ及び頭部７２ｂがゲート絶縁膜を介してｐ型の半導体領域と向かい合うように、胴部７２ａを画素分離領域３１内に配置することにより、増幅トランジスタＡＭＰのゲート幅Ｗｇを長くすることができ、増幅トランジスタＡＭＰの平面サイズを大きくすることなく、低ノイズ化を図ることが可能となる。
また、素子形成領域２１ａの配置と、導電パッド７１ａ、７１ｂ、７２、７３ａ、７３ｂの何れかの接続形態とを組み合わせることにより、能動素子の配置自由度をより一層上げることが可能となると共に、光電変換セルを含む画素３の微細化をより一層図ることが可能となる。
また、光電変換セル内での能動素子の配置自由度が上がることにより、同一の画素３の平面サイズにおいて光電変換部の体積を大きくすることができ、飽和信号量Ｑｓを改善することが可能となる。
なお、上述の実施形態１９において、画素３ａ２の光電変換セル２２Ｒ１は、第１光電変換領域２３Ｌ側の画素トランジスタの配置を省略しているが、レイアウトの対称性を確保するために、変形例の図４５に示すように、光電変換セル２２Ｒ１の第１光電変換領域２３Ｌ側にダミーのゲート電極４５ｂを設けてもよい。
また、読出し回路の素子構成によって光電変換セル２２Ｒ１の第１光電変換領域２３Ｌ側に、切替トランジスタを配置してもよい。
〔第２０実施形態〕
この第２０実施形態では、第１層目の配線層の配線と導電パッドとの接続状態について説明する。
図４６は、図３６に示す画素ブロック６１ＨがＸ方向に２つ並んだ図である。なお、２つの画素ブロック６１Ｈのうち、一方の画素ブロック６１Ｈ１には、中継配線７３が設けられているが、他方の画素ブロック５１Ｈ２には、中継配線７３としてではなく、導電パッド７３ａ及び７３ｂがそれぞれ独立して設けられている。
図４６に示すように、２つの画素ブロック６１Ｈ１，６１Ｈ２には配線７７、配線７８及び配線７９が引き回されている。配線７７は、図４７に示すように、層間絶縁膜７５上の第１配線層に設けられている。図示していないが、同様に、配線７８及び配線７９も第１層目の配線層に設けられている。
図４６に示すように、配線７７は、画素ブロック６１Ｈ１と画素ブロック６１Ｈ２との間の画素分離領域３１上をＹ方向に沿って延伸している。また、配線７７は、２つの画素ブロック６１Ｈ（６１Ｈ１，６１Ｈ２）を挟んでＸ方向に延伸する画素分離領域３１上をＸ方向に沿って延伸している。
そして、図４７に示すように、配線７７は、画素分離領域３１上において、層間絶縁膜７５に埋め込まれたコンタクト電極（導電プラグ）７６を介して導電パッド７１ｂと電気的及び機械的に接続されている。また、配線７７は、詳細に図示していないが、画素分離領域３１上において、層間絶縁膜７５に埋め込まれたコンタクト電極７６を介して導電パッド７１ｂと電気的に接続されている。コンタクト電極７６は、図４７に示すように、平面で画素分離領域３１と少なくとも一部が重畳する位置で導電パッド７１ｂと接続されていることが好ましい。このように、もともとデッドスペースであった画素分離領域３１上で導電パッド７１ｂにコンタクト電極７６を介して配線７７を接続することにより、配線の引き回し自由度が上がる。
図４６に示すように、配線７８は、一方の画素ブロック６１Ｈ１に配置されている。配線７８は、平面視で導電パッド７３ｂ上をＹ方向に横切り、Ｙ方向に配列された２つの光電変換セル２２Ｒ２及び２２Ｒ４上（画素３ｂ２及び３ｄ２上）を延伸している。そして、配線７８は、詳細に図示していないが、導電パッド７１ｂと同様に、画素分離領域３１上でコンタクト電極７６を介して導電パッド７３ｂと電気的に接続されている。そして、配線７８は、Ｙ方向に延伸する部分の光電変換セル２２Ｒ２側の一端から光電変換セル２２Ｒ１側に向かって屈曲し、光電変換セル２２Ｒ２において、増幅トランジスタＡＭＰのゲート電極４５上を延伸している。そして、配線７８は、詳細に図示していないが、光電変換セル２２Ｒ２に配置された増幅トランジスタＡＭＰのゲート電極４５とコンタクト電極を介して電気的に接続されている。また、配線７８は、Ｙ方向に延伸する部分の光電変換セル２２Ｒ４側の他端から光電変換セル２２Ｒ３側に向かって屈曲し、光電変換セル２２Ｒ４において、増幅トランジスタＡＭＰのゲート電極４５上を延伸している。そして、配線７８は、詳細に図示していないが、光電変換セル２２Ｒ４に配置された増幅トランジスタＡＭＰのゲート電極４５とコンタクト電極を介して電気的に接続されている。
このように、もともとデッドスペースであった画素分離領域３１上で導電パッド７３ｂにコンタクト電極を介して配線７８を接続することにより、配線７８の引き回し自由度が上がる。
図４６に示すように、配線７９は、他方の画素ブロック６１Ｈ２に配置されている。配線７９は、平面視でパッド７３ｂ上をＹ方向に横切り、Ｙ方向に配列された２つの光電変換セル２２Ｒ２及び２２Ｒ４上（画素３ｂ２及び３ｄ２上）を延伸している。そして、配線７９は、詳細に図示していないが、導電パッド７１ｂと同様に、画素分離領域３１上でコンタクト電極７６を介して導電パッド７３ｂと電気的及び機械的に接続されている。そして、配線７９は、Ｙ方向に延伸する部分の光電変換セル２２Ｒ２側の一端から光電変換セル２２Ｒ１側に向かって屈曲し、光電変換セル２２Ｒ２において、増幅トランジスタＡＭＰのゲート電極４５上を延伸している。そして、配線７９は、詳細に図示していないが、光電変換セル２２Ｒ２に配置された増幅トランジスタＡＭＰのゲート電極４５とコンタクト電極を介して電気的に接続されている。また、配線７９は、Ｙ方向に延伸する部分の光電変換セル２２Ｒ４側の他端から光電変換セル２２Ｒ３側に向かって屈曲し、光電変換セル２２Ｒ４及び２２Ｒ３の各々の増幅トランジスタＡＭＰのゲート電極４５上を延伸している。そして、配線７９は、詳細に図示していないが、光電変換セル２２Ｒ４及び２２Ｒ３の各々に配置された増幅トランジスタＡＭＰのゲート電極４５とコンタクト電極を介してそれぞれ電気的に接続されている。
また、配線７９は、光電変換セル２２Ｒ３及び２２Ｒ４に亘って延伸する部分の光電変換セル２２Ｒ３側の一端から光電変換セル２２Ｒ１側に向かって屈曲し、導電パッド７３ａ上で終端している。そして、配線７９は、詳細に図示していないが、導電パッド７１ｂと同様に、画素分離領域３１上でコンタクト電極７６を介して導電パッド７３ａと電気的に接続されている。
このように、もともとデッドスペースであった画素分離領域３１上で導電パッド７３ｂにコンタクト電極を介して配線７９を接続し、画素分離領域３１上で導電パッド７３ａにコンタクト電極を介して配線７９を接続することにより、配線７９の引き回し自由度が上がる。
〔第２１実施形態〕
本技術の第２１実施形態に係る固体撮像装置１Ｊは、図４８及び図４９に示す画素ブロック６１Ｊ及び読出し回路１５Ｊを備えている。
図４９に示すように、画素ブロック６１Ｊは、複数の画素３を含む。この第２１実施形態では、画素ブロック６１Ｊは、これに限定されないが、例えば、平面視でＸ方向及びＹ方向のそれぞれ方向に２つずつの２×２配列で配置された４つの画素３（３ａ３，３ｂ３，３ｃ３，３ｄ３）を含む。図４９では主に１つの画素ブロック６１Ｊを図示しているが、画素ブロック６１Ｊは、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
図４８に示すように、４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３の各々は、光電変換セル２２Ｓを含む。光電変換セル２２Ｓは、光電変換素子ＰＤと、この光電変換素子ＰＤで光電変換された信号電荷を保持（蓄積）する電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤと、この光電変換素子ＰＤで光電変換された信号電荷を電荷保持領域ＦＤに転送する転送トランジスタＴＲと、を備えている。この実施形態の光電変換セル２２Ｓは、上述の第１実施形態の光電変換セル２２Ａとは異なり、１つの光電変換領域２２Ｓを備えている。
光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。
転送トランジスタＴＲのドレイン領域は、電荷蓄積領域ＦＤと電気的に接続されている。転送トランジスタＴＲのゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。電荷蓄積領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
図４８に示すように、４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３の各々の電荷保持領域ＦＤには、読出し回路１５Ｊの入力段が接続されている。読出し回路１５Ｊは４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３の各々の電荷保持領域ＦＤに保持された信号電荷を読出し、信号電荷に基づく画素信号を出力する。読出し回路１５Ｊは、１つの画素ブロック６１Ｊに含まれる４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３（４つの光電変換セル２２Ｓ）で共有され、画素ブロック６１Ｊ毎に設けられている。
読出し回路１５Ｊは、これに限定されないが、切替トランジスタＦＤＧと、リセットトランジスタＲＳＴと、１つの増幅段セルＰｃ１とを備えている。この読出し回路１５Ｊは、基本的に上述の第１４実施形態の図２５に示す読出し回路１５Ｃと同様の構成になっており、増幅段セルの個数が異なっている。
読出し回路１５Ｊは、図５０に示す回路ブロック６２Ｊに含まれる画素トランジスタで構成されている。回路ブロック６２Ｊは、上述の第１４実施形態の図２５に示す回路ブロック６２Ｃとは異なり、１つの画素ブロック６１Ｊ毎に設けられた切替トランジスタＦＤＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを含む。そして、これらの画素トランジスタ（ＦＤＧ，ＲＳＴ，ＡＭＰ，ＳＥＬ）は、後で詳細に説明するが、光電変換素子ＰＤ及び転送トランジスタＴＲを有する半導体層１０１に絶縁層１３０を介して積層された半導体層１４０に設けられている。
≪固体撮像装置の具体的な構成≫
次に、この実施形態の固体撮像装置１Ｊの具体的な構成について説明する。
図５２に示すように、固体撮像装置１Ｊは、厚さ方向で互いに反対側に位置する第１の面Ｓ１及び第２面Ｓ２を有する半導体層１０１と、この半導体層１０１に分離領域１１０で区画されて設けられた光電変換セル２２Ｓと、を備えている。
また、固体撮像装置１Ｊは、半導体層１０１の第１の面Ｓ１側に絶縁層１３００を介して積層された半導体層１４０と、を備えている。また、固体撮像装置１Ｊは、半導体層１０１の第２の面Ｓ２側に、この第２の面Ｓ２側から順次積層された平坦化膜１６１、遮光膜１６２、カラーフィルタ１６３及びマイクロレンズ１６４を備えている。
平坦化膜１６１は、半導体層１０１の第２の面Ｓ２側に、半導体層１０１の第２の面Ｓ２を覆うようにして設けられ、半導体層１０１の第２の面Ｓ２側を平坦化している。遮光膜１６２は、隣り合う画素３を仕切るように、平面視の平面パターンが格子状平面パターンになっている。
カラーフィルタ１６３及びマイクロレンズ１６４は、それぞれ画素３毎に設けられている。カラーフィルタ１６３は、半導体層１０１の光入射面側から入射した入射光を色分離する。マイクロレンズ１６４は、照射光を集光し、集光した光を画素３に効率良く入射させる。
ここで、半導体層１０１の第１の面Ｓ１を素子形成面又は主面、第２の面Ｓ２側を光入射面又は裏面と呼ぶこともある。この実施形態の固体撮像装置１Ｊは、半導体層１０１の第２の面（光入射面，裏面）Ｓ２側から入射した光を、半導体層１０１に設けられた光電変換部１０３（光電変換素子ＰＤ）で光電変換する。半導体層１０１は、例えば単結晶シリコンからなるｐ型の半導体基板で構成されている。
＜分離領域＞
図５２に示すように、分離領域１１０は、半導体層１０１の第１の面Ｓ１側から第２の面Ｓ２側に向かって延伸し、二次元平面において互いに隣り合う画素３間を電気的及び光学的に分離している。分離領域１１０は、これに限定されないが、例えば、半導体層１０１の第１の面Ｓ１から第２の面Ｓ２側に向かって延伸する溝部内に絶縁膜が埋め込まれたトレンチ分離構造になっている。この実施形態では、分離領域１１０は、これに限定されないが、例えば半導体層１０１の第１の面Ｓ１及び第２の面Ｓ２に亘って延伸している。
図４９に示すように、１つの画素３（１つの光電変換セル２２Ｓ）に対応する分離領域１１０は、平面視での平面形状が方形状の環状平面パターン（リング状平面パターン）になっている。そして、画素ブロック６１Ｊの４つ画素３（３ａ３，３ｂ３，３ｃ３，３ｄ３）に対応する分離領域１１０は、平面視で４つの画素３の周囲を囲む方形状の環状平面パターンの中に格子状平面パターンを有する複合平面パターンになっている。
図５２に示すように、光電変換セル２２Ｓは、画素３毎に設けられている。図５２では、図４９に示す１つの画素ブロック６１Ｊに含まれる４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３のうち、２つの画素３ａ３，３ｂ３を図示している。
図５２に示すように、光電変換セル２２Ｓは、ｐ型の半導体領域１０２を有する。また、光電変換セル２２Ｓは、半導体層１０１の第１の面Ｓ１側に転送トランジスタＴＲ、電荷保持領域ＦＤ及びコンタクト領域１２１を有すると共に、半導体層１０１の第２の面Ｓ２側に光電変換部１０３を有する。また、光電変換セル２２Ｓは、ｐ型の半導体領域１０５及びピニング膜１０６を有する。
＜光電変換部＞
光電変換部１０３は、ｐ型の半導体領域１０２で周囲を囲まれている。光電変換部１０３は、ｎ型の半導体領域１０４を含む。そして、この光電変換部１０３は、上述の光電変換素子ＰＤを構成している。
＜ｐ型の半導体領域＞
図５２に示すように、ｐ型の半導体領域１０２は、光電変換部１０３と、半導体層１０１の第１の面Ｓ１との間、及び光電変換部１０３と半導体層１０１の第２の面Ｓ２との間にそれぞれ設けられている。また、ｐ型の半導体領域１０２は、光電変換部１０３と、分離領域１１０との間にも設けられている。
＜転送トランジスタ＞
図５２に示すように、転送トランジスタＴＲは、半導体層１０１の第１の面Ｓ１側にゲート絶縁膜を介して設けられたゲート電極１２４と、ゲート電極１２４の直下のｐ型の半導体領域１０２にチャネルが形成されるチャネル形成領域と、ソース領域として機能する光電変換部１０３と、ドレイン領域として機能する電荷保持領域ＦＤとを含む。ゲート絶縁膜は例えば酸化シリコン膜で構成されている。ゲート電極１２４は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。転送トランジスタＴＲは、電界効果トランジスタであり、例えばＭＯＳＦＥＴで構成されている。転送トランジスタＴＲは、ＭＩＳＦＥＴで構成しても構わない。
図４９に示すように、画素ブロック６１Ｊに含まれる４つの光電変換セル２２Ｓ（画素３ａ３，３ｂ３，３ｃ３，３ｄ３）の各々の転送トランジスタＴＲは、平面視で各々の光電変換セル２２Ｓ（画素３ａ３，３ｂ３，３ｃ３，３ｄ３）の中心から角部側に偏って配置されている。そして、この４つの光電変換セル２２Ｓの各々の転送トランジスタＴＲは、２×２配列の４つの光電変換セル２２Ｓ（４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３）で囲まれた中央部側に偏って配置されている。即ち、４つの画素３（４つの画素３ａ３，３ｂ３，３ｃ３，３ｄ３）の各々の転送トランジスタＴＲのゲート電極１２４は、Ｘ方向及びＹ方向のそれぞれの方向において互いに隣り合っている。
＜電荷保持領域＞
図５２に示すように、電荷保持領域ＦＤは、半導体層１０１の第１の面Ｓ１側でｐ型の半導体領域１０２内に設けられ、ｐ型の半導体領域１０２を介して光電変換部１０３から離間している。電荷保持領域ＦＤは、例えば光電変換部１０３よりも不純物濃度が高いｎ型の半導体領域で構成されている。電荷保持領域ＦＤは、電荷を保持すると共に、後述する導電パッド１２２とのオーミックコンタクト抵抗を低減する。
図５１に示すように、電荷保持領域ＦＤは、Ｘ方向に延伸する分離領域１１０と、Ｙ方向に延伸する分離領域１１０とが交差する交差部のうち、４つの画素３（４つの光電変換セル２２Ｓ）を一単位とする画素ブロック６１Ｊの中央部に位置する第１交差部１１１ａに接して設けられている。即ち、画素ブロック６１Ｊに含まれる４つの画素３の各々の電荷保持領域ＦＤは、第１交差部１１１ａを囲むようにして配置され、平面視で分離領域１１０を介して互いに隣り合っている。
＜コンタクト領域＞
図５２に示すように、ｐ型のコンタクト領域１２１は、半導体層１０１の第１の面Ｓ１側でｐ型の半導体領域１０２内に設けられ、ｐ型の半導体領域１０２と電気的接続されている。コンタクト領域１２１は、ｐ型の半導体領域１０２よりも不純物濃度が高いｐ型の半導体領域で構成され、後述する導電パッド１２３とのオーミックコンタクト抵抗を低減する。
図５１に示すように、ｐ型のコンタクト領域１２１は、Ｘ方向に延伸する分離領域１１０と、Ｙ方向に延伸する分離領域１１０とが交差する交差部のうち、４つの画素３（４つの光電変換セル２２Ｓ）を一単位とする画素ブロック６１Ｊの角部に位置する第２交差部１１１ｂに接して設けられている。即ち、画素ブロック６１Ｊに含まれる４つの画素３の各々のコンタクト領域１２１は、第２交差部１１１ｂを囲むようにして配置され、平面視で分離領域１１０を介して互いに隣り合っている。
図４９及び図５２に示すように、画素ブロック６１Ｊにおいて、分離領域１１０の第１交差部１１１ａを介して配置された４つの光電変換セル２２Ｓの各々の電荷保持領域ＦＤには、分離領域１１０の第１交差部１１１ａを跨いで上述の導電パッド１２２が電気的及び機械的に接続されている。また、画素ブロック６１Ｊの角部において、分離領域１１０の第２交差部１１１ｂを介して配置された４つの光電変換セル２２Ｓの各々のコンタクト領域１２１には、分離領域１１０の第２交差部１１１ｂを跨いで上述の導電パッド１２３が電気的及び機械的に接続されている。導電パッド１２２及び１２３の各々は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
図５１に示すように、分離領域１１０は、平面視で電荷保持領域ＦＤとの接触を第１部分１１０ａと、コンタクト領域１２１との接触を含み、かつ第１部分１１０ａの幅Ｗ１よりも幅Ｗ２が狭い第２部分１１０ｂとを有する。分離領域１１０の第１部分１１０ａは、平面視で電荷保持領域ＦＤと接する部分よりも長く構成され、電荷保持領域ＦＤが接触する部分よりも延伸方向に突出している。この分離領域１１０の第１部分１１０ａと第２部分１１０ｂとの割合は、１つの光電変換セル２２Ｓを囲む循環平面パターンにおいて、第２部分１１０ｂの方が大きい。
図５３に示すように、分離領域１１０の第１部分１１０ａは、半導体層１０１の第１の面Ｓ１側に設けられた頭部（表面部）１１０ａ１と、半導体層１０１の厚さ方向（Ｚ方向）に頭部１１０ａ１よりも深い位置に頭部１１０ａ１と接して設けられ、かつ頭部１１０ａ１よりも幅が狭い胴部（深層部）１１０ａ２とを含む。頭部１１０ａ１は、半導体層１０１の深さ方向に電荷保持領域ＦＤよりも長く、即ち深くなっている。
図５２に示すように、ｐ型の半導体領域１０５は、半導体層１０１の深さ方向に分離領域１１０の側壁に沿って延伸し、ｐ型の半導体領域１０２と接している。そして、ｐ型の半導体領域１０５は、分離領域１１０の第１部分１１０ａでは、頭部１１０ａ１と胴部１１０ａ２との段差部から半導体層１０１の第２の面Ｓ２側に向かって延伸し、第２部分１１０ｂでは、コンタクト領域１２１と接触し、コンタクト領域１２１から半導体層１０１の第２の面Ｓ２側に向かって延伸している。即ち、ｐ型の半導体領域１０５は、第１部分１１０ａの胴部１１０ａ２及び第２部分１１０ｂの各々と隣り合って半導体層１０１の深さ方向に延伸している。このｐ型の半導体領域１０５は、平面視で光電変換部１０３の周囲を囲み、暗電流の発生を制御するピニング層として機能する。ｐ型の半導体領域１０５は、ｐ型の半導体領域１０２よりも不純物濃度が高く、ｐ型のコンタクト領域１２１よりも不純物濃度が低い。
図５２及び図５３に示すように、ピニング膜１０６は、分離領域１１０とｐ型の半導体領域及びｐ型のコンタクト領域との間に介在され、暗電流の発生を制御する。ピニング膜１０６としては、例えば、酸化ハフニウム（ＨｆＯ２）や、酸化タンタル（Ｔａ２Ｏ５）などを用いることができる。
なお、この実施形態ではピニング膜１０６を設けているが、ピニング膜１０６を設けない場合、ｐ型の半導体領域１０５は、分離領域１１０の第１部分１１０ａの胴部１１０ａ２及び第２部分１１０ｂの各々と接して半導体層１０１の厚さ方向に延伸する。
図５２に示すように、絶縁層１３０は、導電パッド１２２及び１２３、並びに転送トランジスタＴＲのゲート電極１２４を覆っている。絶縁層１３０は、例えば、酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜又は炭窒化シリコン（ＳｉＯＮ）のうちの１つ、又は、これらのうち２つ以上を積層した積層膜で構成されている。
図５２に示すように、半導体層１４０は、半導体からなる島状の素子形成領域１４２ａ及び１４２ｂと、この素子形成領域１４２ａと素子形成領域１４２ｂとの間を埋め込むようにして設けられた絶縁膜１４３と、素子形成領域１４２ａ及び１４２ｂの各々の絶縁層１３０側に設けられた絶縁膜１４１とを含む。この素子形成領域１４２ａ及び１４２ｂは、画素ブロック６１Ｊ毎に設けられている。
図５０及び図５２に示すように、素子形成領域１４２ａには、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが直列接続で配置されている。素子形成領域１４２ｂには、切替トランジスタＦＤＧ及びリセットトランジスタＲＳＴが直列接続で配置されている。増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、ソース領域及びドレイン領域として機能する一対の主電極領域のうちの一方が共有されている。また、切替トランジスタＦＤＧ及びリセットトランジスタＲＳＴにおいても、ソース領域及びドレイン領域として機能する一対の主電極領域のうちの一方が共有されている。なお、図５０では、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、切替トランジスタＦＤＧ及びリセットトランジスタとＲＳＴの各々のゲート電極１４５ａ、１４５ｓ、１４５ｆ及び１４５ｒを図示している。また、図５２では、増幅トランジスタＡＭＰ及びリセットトランジスタＲＳＴの各々のゲート電極１４５ａ及び１４５ｒを図示している。
図５２に示すように、半導体層１４０は、絶縁層１４６で覆われている。
導電パッド１２２には、絶縁層１４６の表面から導電パッド１２２の表面に到達する接続孔に埋め込まれたコンタクト電極１４７ａが電気的及び機械的に接続されている。導電パッド１２３には、絶縁層１４６の表面から導電パッド１２３の表面に到達する接続孔に埋め込まれたコンタクト電極１４７ｂが電気的及び機械的に接続されている。転送トランジスタＴＲのゲート電極１２４には、絶縁層１４６の表面から導電パッド１２２の表面に到達する接続孔に埋め込まれたコンタクト電極１４７ａが電気的及び機械的に接続されている。
図５２に示すように、増幅トランジスタＡＭＰのゲート電極１４５ａには、絶縁層１４６の表面からゲート電極１４５ａに到達する接続孔に埋め込まれたコンタクト電極が接続されている。リセットトランジスタＲＳＴのゲート電極１４５ｒには、絶縁層１４６の表面からゲート電極１４５ｒに到達する接続孔に埋め込まれたコンタクト電極１４７ｅが接続されている。図示していないが、同様に、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧの各々のゲート電極にも、絶縁層１４６の表面からゲート電極に到達する接続孔に埋め込まれたコンタクト電極が接続されている。
コンタクト電極１４７ｂには、電源電位として基準電位が印加される。そして、コンタクト電極１４７ｂ、導電パッド１２３及びコンタクト領域１２１を介して各画素３のｐ型の半導体領域１０２が基準電位に電位固定される。この第１実施形態では、基準電位として、例えば０ＶのＶｓｓ電位が印加される。
＜第２１実施形態の効果＞
この第２１実施形態の固体撮像装置１Ｊは、分離領域１１０が平面視で電荷保持領域との接触を含む第１部分１１０ａと、コンタクト領域１２１との接触を含み、かつ第１部分１１０ａの幅Ｗ１よりも幅Ｗ２が狭い第２部分１１０ｂとを有する。これにより、暗電流を抑制しつつも、光電変換部１０３（光電変換素子ＰＤ）の面積を最大化することができる。また、光電変換セル２２Ｓを第１部分で囲む場合と比較して、平面視での第２部分の長さに相当する分、光電変換セル２２Ｓの平面積が増加するので、転送トランジスタＴＲを含む能動素子の光電変換セル２２Ｓ内での配置自由度を上げることが可能となる。
この実施形態では、光電変換セル及び転送トランジスタと、読出し回路を構成する画素トランジスタとを異なる半導体層に設けた固体撮像装置１Ｊについて説明しているが、上述の実施形態のように、１つの半導体層に、光電変換セル、転送トランジスタ、画素トランジスタを設ける固体撮像装置においては、能動素子が密集するため、この実施形態のように、電荷保持領域との接触を含む第１部分よりも、コンタクト領域との接触を含む第２部分の幅を狭くすることは特に有効である。
また、同一の平面サイズにおいて光電変換部の体積を大きくすることができ、飽和信号量を改善することが可能となる。
また、導電パッド１２３とコンタクト領域１２１との接地面積が大きくなり、導電パッド１２３を用いた導電経路の抵抗を小さくすることができる。
また、分離領域１１０の第１部分１１０ａは、半導体層１０１の厚さ方向において、電荷保持領域ＦＤとの接触を含む頭部１１０ａ１の幅よりも胴部１１０ａ２の幅を狭くしているので、頭部１１０ａ１の幅で半導体層の厚さ方向に分離領域を構成した場合と比較して、光電変換部１０３の体積を大きくすることができ、より飽和信号量Ｑｓを改善することが可能となる。
〔第２２実施形態〕
この第２２実施形態に係る固体撮像装置１Ｋは、図５４に示すように、画素３に含まれる光電変換セル２２Ｔが画素内分離領域で２つの領域に区画されている。そして、光電変換セル２２Ｔは、上述の第２１実施形態の図５１に示す光電変換セル２２Ｓと同様に、第１部分及び第２部分を有する分離領域１１０で区画されている。
この第２実施形態の固体撮像装置１Ｋにおいても、上述の第２１実施形態と同様の効果が得られる。
〔第２３実施形態〕
≪電子機器への応用例≫
本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図５５は、本技術の第２３実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
図５５に示すように、電子機器２００は、固体撮像装置２０１と、光学レンズ２０２と、シャッタ装置２０３と、駆動回路２０４と、信号処理回路２０５とを備えている。この電子機器２００は、固体撮像装置２０１として本技術の第１実形態から第２２実施形態に係る固体撮像装置１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｈ，１Ｊを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
光学レンズ２０２は、被写体からの像光（入射光２０６）を固体撮像装置２０１の撮像面上に結像させる。これにより、固体撮像装置２０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置２０３は、固体撮像装置２０１への光照射期間及び遮光期間を制御する。駆動回路２０４は、固体撮像装置２０１の転送動作及びシャッタ装置２０３のシャッタ動作を制御する駆動信号を供給する。駆動回路２０４から供給される駆動信号（タイミング信号）により、固体撮像装置２０１の信号転送を行なう。信号処理回路２０５は、固体撮像装置２０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
このような構成により、第２３実施形態の電子機器２００では、固体撮像装置２０１において光反射抑制部により、遮光膜や、空気層と接する絶縁膜での光反射が抑制させているため、フレを抑制することができ、画質の向上を図ることができる。
なお、固体撮像装置１Ａ～１Ｊを適用できる電子機器２００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの素子分離領域の構造として、上述した素子分離領域の構造を採用することができる。
〔第１４実施形態の変形例〕
図４５に示すように、上述の第１９実施形態の変形例では、画素３ａ２の素子形成領域２１ａにダミーのゲート電極４５ｂを設けている。このダミーのゲート電極４５ｂ、即ちダミートランジスタを設ける技術は、図２５から図２７に示す上述の第１４実施形態にも適用が可能であることは勿論である。
例えば、上述の第１４実施形態の第１変形例として、図５６に示すように、画素３ｃの素子形成領域２１ａに、図２６の選択トランジスタＳＥＬに替えてダミートランジスタＤＭＴを設けると共に、画素３ｂの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに替えて２つのダミートランジスタＤＭＴを設けてもよい。
また、上述の第１４実施形態の第２変形例として、図５７に示すように、画素３ｃの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに替えて２つのダミートランジスタＤＭＴを設けると共に、画素３ｂの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに替えて２つのダミートランジスタＤＭＴを設けてもよい。
また、上述の第１４実施形態の第３変形例として、図５８に示すように、画素３ｃの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰに替えてダミートランジスタＤＭＴを設けると共に、画素３ｂの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに替えて２つのダミートランジスタＤＭＴを設けてもよい。
また、上述の第１４実施形態の第４変形例として、図５９に示すように、画素３ｄの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに替えて２つのダミートランジスタＤＭＴを設けると共に、画素３ｂの素子形成領域２１ａに、図２６の増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬに替えて２つのダミートランジスタＤＭＴを設けてもよい。
即ち、回路ブロック６２Ｃは、画素トランジスタとしてのダミートランジスタＤＭＴを有していてもよい。ダミートランジスタＤＭＴの個数は、第１４実施形態の第１から第４変形例に限定されるものではなく、回路ブロック６２Ｃは、少なくとも、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ及び切替トランジスタＦＤＧが１つずつ含まれていればよい。
なお、ダミートランジスタＤＭＴは、上述の第１３実施形態においても適用が可能である。
また、この第１４実施形態の第１から第４変形例に係る固体撮像装置においても、上述の第２３実施形態に係る電子機器に適用が可能であることは勿論である。
なお、本技術は、以下のような構成としてもよい。
（１）
厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
前記半導体層に設けられ、かつ前記半導体層の厚さ方向に延伸する第１分離領域で区画された光電変換セルと、を備え、
前記光電変換セルは、
各々が前記半導体層に平面視で互いに隣り合って設けられ、かつ各々が光電変換部及び転送トランジスタを有する第１光電変換領域及び第２光電変換領域と、
平面視で前記第１光電変換領域と前記第２光電変換領域との間に配置され、かつ前記半導体層の厚さ方向に延伸する第２分離領域と、
前記半導体層の前記第１の面側に第３分離領域で区画されて設けられ、かつ画素トランジスタが設けられた素子形成領域と、を含み、
前記素子形成領域は、平面視で前記第１及び第２光電変換領域に亘って延伸している、光検出装置。
（２）
前記光電変換セルは、方形状の平面パターンで構成され、
前記第２分離領域は、平面視で前記光電変換セルを挟んで互いに反対側に位置する２つの前記第１分離領域の各々から内方に突出して設けられ、
前記素子形成領域は、平面視で２つの前記第２分離領域の間を横切っている、上記（１）に記載の光検出装置。
（３）
前記素子形成領域は、
２つの前記第２分離領域の間を横切る第１部分と、
前記第１部分の一端側及び他端側の各々から前記第１部分の前記転送トランジスタ側とは反対側に延伸する一対の第２部分と、を含む上記（１）又は（２）に記載の光検出装置。
（４）
前記光電変換セルは、
前記素子形成領域、前記第１及び第２光電変換領域の各々に亘って前記半導体層に設けられた第１導電型の半導体領域と、
前記第１半導体領域内に設けられた第１導電型のコンタクト領域と、を更に含み、
前記コンタクト領域は、平面視で２つの前記第２分離領域の間に配置されている、上記（１）から（３）の何れかに記載の光検出装置。
（５）
前記第１及び第２光電変換領域の各々の前記転送トランジスタは、前記素子形成領域に設けられている、上記（１）から（４）の何れかに記載の光検出装置。
（６）
前記素子形成領域、前記第１及び前記第２光電変換領域の各々に亘って前記半導体層に設けられた第１導電型の半導体領域と、
前記第１半導体領域内に設けられた第１導電型のコンタクト領域と、を更に含み、
前記コンタクト領域は、平面視で少なくとも前記一対の第２部分の何れか一方と前記第１分離領域との間に配置されている、上記（１）から（５）の何れかに記載の光検出装置。
（７）
前記画素トランジスタは、前記第１及び第２光電変換領域の各々に設けられている、上記（１）から（６）の何れかに記載の光検出装置。
（８）
前記第１分離領域及び前記第２分離領域の各々は、前記第３分離領域と一体化している、上記（１）から（７）の何れかに記載の光検出装置。
（９）
厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
前記半導体層に設けられ、かつ前記半導体層の厚さ方向に延伸する第１分離領域で区間された光電変換セルと、を備え、
前記光電変換セルは、
各々が前記半導体層に平面視で互いに隣り合って設けられ、かつ各々が光電変換部及び転送トランジスタを有する第１光電変換領域及び第２光電変換領域と、
平面視で前記第１光電変換領域と前記第２光電変換との間に設けられ、かつ前記半導体層の厚さ方向に延伸する第２分離領域と、
前記半導体層の前記第１の面側に第３分離領域で区画されて設けられ、かつ画素トランジスタが設けられた素子形成領域と、
前記半導体層の第１の面側に設けられた電荷保持領域と、
前記素子形成領域、前記第１光電変換領域及び前記第２光電変換領域に亘って前記半導体層に設けられた第１導電型の半導体領域と、
前記半導体領域内に設けられた第１導電型のコンタクト領域と、を含み、
前記電荷保持領域及び前記コンタクト領域の少なくとも何れか一方は、前記第１及び第２光電変換領域で共有され、かつ平面視で前記第１光電変換領域と前記第２光電変換領域との間に配置されている、光検出装置。
（１０）
前記光電変換セルは、平面視での平面パターンが方形状で構成され、
前記第２分離領域は、平面視で前記光電変換セルを挟んで互いに反対側に位置する２つの前記第１分離領域の各々から離間して設けられている、上記（９）に記載の光検出装置。
（１１）
前記電荷保持領域は、平面視で２つの前記第１分離領域の一方と前記第２分離領域との間に配置され、
前記コンタクト領域は、平面視で２つの前記第１分離領域の他方と前記第２分離領域との間に配置されている、上記（９）又は（１０）に記載の光検出装置。
（１２）
前記素子形成領域及び前記画素トランジスタは、前記第１及び第２光電変換領域の各々に個別に設けられている、上記（９）から（１１）の何れかに記載の光検出装置。
（１３）
前記電荷保持領域は、２つの前記第１分離領域のうちの一方と前記第２分離領域との間に設けられ、
前記素子形成領域は、平面視で２つの前記第１分離領域のうちの他方と前記第２分離領域との間を横切り、かつ前記第１及び第２光電変換領域に亘って延伸している、（９）から（１２）の何れかに記載の光検出装置。
（１４）
前記素子形成領域は、
前記他方の第１分離領域と前記第２分離領域との間を横切る第１部分と、
前記第１部分の一端側及び他端側の各々から前記第１部分の前記他方の第１分離領域側とは反対側に延伸する一対の第２部分と、
を含む上記（１０）に記載の光検出装置。
（１５）
前記画素トランジスタは、前記第１及び第２光電変換領域の各々に設けられている、上記（９）から（１４）の何れかに記載の光検出装置。
（１６）
平面視で分離領域を介して互いに隣り合って配置され、かつ各々に光電変換部及び転送トランジスタが設けられた複数の光電変換セルを有する半導体層と、
平面視で前記複数の光電変換セルの各々の前記分離領域側にそれぞれ設けられた半導体領域と、
一部が前記分離領域に埋め込まれ、かつ平面視で前記分離領域を跨いで前記複数の光電変換セルの各々の前記半導体領域に接続された導電パッドと、
を備えている光検出装置。
（１７）
前記導電パッドは、前記分離領域内に位置する胴部と、前記胴部から前記素子分離領域の外側に突出し、かつ前記胴部よりも幅広で構成された頭部とを含み、
前記半導体領域は、前記胴部及び前記頭部の各々と接続されている、上記（１６）に記載の光検出装置。
（１８）
前記半導体領域は、電荷保持領域、第１基準電位が印加される第１コンタクト領域、及び、前記第１基準電位とは異なる第２基準電位が印加される第２コンタクト領域の何れかである、上記（１６）又は（１７）に記載の光検出装置。
（１９）
２つの前記導電パッドと、２つの前記導電パッドを連結する連結部とを含む中継配線を、更に備えている、上記（１６）から（１８）の何れかに請求項１５に記載の光検出装置。
（２０）
前記複数の光電変換セルの各々は、前記分離領域を跨いで各々の前記光電変換セル内に配置されたゲート電極を共有する画素トランジスタを更に有する、上記（１６）から（１９）の何れかに記載の光検出装置。
（２１）
前記ゲート電極は、前記分離領域内にゲート絶縁膜を介して前記半導体層と隣り合う胴部と、前記胴部から前記分離領域の外側に突出し、前記ゲート絶縁膜を介して前記半導体層と隣り合い、かつ前記胴部よりも幅広の頭部とを有する、上記（２０）に記載の光検出装置。
（２２）
厚さ方向で互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
前記半導体層に素子分離領域で区画されて設けられた光電変換セルと、を備え、
前記光電変換セルは、前記半導体層の前記第１の面側に転送トランジスタ、電荷保持領域及びコンタクト領域を有すると共に、前記第２の面側に光電変換部を有し、
前記分離領域は、平面視で前記電荷保持領域が接触する第１部分と、前記コンタクト領域が接触し、かつ前記第１部分よりも幅が狭い第２部分と、
を有する光検出装置。
（２３）
前記分離領域の平面視での前記第１部分と前記第２部分との割合は、前記第２部分のほうが大きい、上記（２２）に記載の光検出装置。
（２４）
前記分離領域の前記第１部分は、前記半導体層の第１の面側に設けられた表面部と、前記半導体層の厚さ方向に前記表面部よりも深い位置に前記表面部に接して設けられ、かつ前記表面部よりも幅が狭い深層部と、を含む上記（２２）又は（２３）に記載の光検出装置。
（２５）
前記光電変換部は、第１半導体領域を含み、
前記光電変換セルは、前記第１部分の前記深層部及び前記第２部分の各々と隣り合って前記半導体層の厚さ方向に延伸し、前記第１半導体領域とは反対導電型の第２半導体領域を更に有する、上記（２２）から（２４）の何れかに記載の光検出装置。
（２６）
前記光電変換セルは、前記前記第１部分の前記深層部及び前記第２部分の各々と、前記第２半導体領域との間にピニング膜を更に有する、上記（２２）から（２５）の何れかに記載の光検出装置。
（２７）
それぞれ２つの光電変換領域と２つの転送トランジスタと２つの電荷保持領域を有する画素を４画素有する画素単位を備え、
前記画素単位の各画素の電荷保持領域は、互いに電気的に接続されている、光検出装置。
（２８）
前記画素単位の８つの電荷保持領域が電気的に接続されている、上記（２７）に記載の光検出装置。
（２９）
前記８つの電荷保持領域は、第１の増幅トランジスタに接続されている、上記（２７）又は（２８）に記載の光検出装置。
（３０）
前記８つの電荷保持領域は、前記第１の増幅トランジスタ及び第２の増幅トランジスタに接続されている、上記（２７）から（２９）の何れに記載の光検出装置。
（３１）
前記８つの電荷保持領域は、切替トランジスタに接続され、前記切替トランジスタを介してリセットトランジスタに接続されている、上記（２７）から（３０）の何れに記載の光検出装置。
（３２）
前記切替トランジスタと前記リセットトランジスタとの間に接続された容量を有する、上記（３１）に記載の光検出装置。
（３３）
前記画素単位の４つ画素は、第１の画素と第２の画素と第３の画素と第４の画素とを有し、
前記第１の画素は、第１と第２の電荷保持領域を含み、
前記第２の画素は、第３と第４の電荷保持領域を含み、
前記第３の画素は、第５と第６の電荷保持領域を含み、
前記第４の画素は、第７と第８の電荷保持領域を含み、
前記第１の電荷保持領域と前記第５の電荷保持領域とを結ぶ第１の線と、前記第２の電荷保持領域と前記第６の電荷保持領域とを結ぶ第２の線とは、並行であり、
前記第１の電荷保持領域と前記第２の電荷保持領域とを結ぶ第３の線と、前記第５の電荷保持領域と前記第６の電荷保持領域とを結ぶ第４の線とは、並行である、
上記（２７）から（３２）の何れに記載の光検出装置。
（３４）
２次元状に設けられた複数の画素を有し、
前記複数の画素の各々の画素内に、素子分離領域により区画された５つの半導体領域を有する光検出装置。
（３５）
前記５つの半導体領域の２つの領域は転送トランジスタが設けられている領域である、上記（３４）に記載の光検出装置。
（３６）
前記５つの半導体領域の２つの領域は画素トランジスタが設けられている領域である、上記（３４）又は（３５）に記載の光検出装置。
（３７）
前記画素トランジスタは、選択トランジスタ、増幅トランジスタ、リセットトランジスタのいずれかを含む、上記（３６）に記載の光検出装置。
（３８）
前記５つの半導体領域の１つの領域はｐ型の半導体領域である、上記（３５）から（３７）の何れに記載の光検出装置。
（３９）
前記ｐ型の半導体領域には、電源電位として基準電位が印加される上記（３８）に記載の光検出装置。
（４０）
前記基準電位はＯＶである、上記（３９）に記載の光検出装置。
（４１）
前記５つの半導体領域の２つの領域は画素トランジスタが設けられている領域であり、
前記ｐ型の半導体領域は、前記画素トランジスタが設けられている領域の間に設けられている、上記（３８）に記載の光検出装置。
（４２）
前記素子分離領域はＳＴＩである、上記（３４）から（４１）の何れに記載の光検出装置。
（４３）
２次元状に設けられた複数の画素を有し、
前記画素内に、素子分離領域により区画された５つの半導体領域を有し、
前記５つの半導体領域は、
第１転送トランジスタが設けられた第１半導体領域と、
第２転送トランジスタが設けられた第２半導体領域と、
前記第１及び第２転送トランジスタ以外の第１画素トランジスタが設けられた第３半導体領域と、
前記第１及び第２転送トランジスタ以外の第２画素トランジスタが設けられた第４半導体領域と、
ｐ型の半導体領域と、
を有する、光検出装置。
（４４）
前記第１若しくは第２画素トランジスタは選択トランジスタ、増幅トランジスタ、リセットトランジスタのいずれかである、上記（４３）に記載の光検出装置。
（４５）
前記ｐ型の半導体領域には、電源電位として基準電位が印加される、上記（４４）又は（４４）に記載の光検出装置。
（４６）
前記基準電位はＯＶである、上記（４５）に記載の光検出装置。
（４７）
前記ｐ型の半導体領域は、前記第３半導体領域と前記第４半導体領域との間に設けられている、上記（４３）から（４６）の何れに記載の光検出装置。
（４８）
前記素子分離領域はＳＴＩである、上記（４３）から（４７）の何れに記載の光検出装置。
（４９）
半導体基板に設けられた第１画素と、
前記第１画素と隣接する画素とを分離する第１領域と、前記第１画素内に設けられた光電変換部が平面視で遮られた第２領域とを含むトレンチと、を有し、
平面視で前記第２領域は、前記第１画素に設けられた第１フローティングディフュージョン領域と第２フローティングディフュージョン領域との間に第１部分を有し、
前記平面視で前記第２領域は、前記第１画素に設けられた第１トランジスタと第２トランジスタとの間に第２部分を有し、
前記平面視で前記第１部分と前記第２部分の間にコンタクト領域が設けられた光検出装置。
（５０）
前記平面視で前記第１部分と、前記コンタクト領域と、前記第２部分とは、この順番で第１方向に沿って並んでいる、上記（４９）に記載の光検出装置。
（５１）
第１トランジスタの第１コンタクト、ゲート電極、第２コンタクトは、この順番で前記第１方向に沿って並んでいる、上記（５０）に記載の光検出装置。
（５２）
第２トランジスタの第３コンタクト、ゲート電極、第４コンタクトは、この順番で前記第１方向に沿って並んでいる、上記（５１）に記載の光検出装置。
（５３）
前記トレンチは前記半導体基板を貫通している、上記（４９）から（５２）の何れに記載の光検出装置。
（５４）
前記第１画素の中心に前記コンタクト領域が設けられている、上記（４９）から（５３）の何れに記載の光検出装置。
（５５）
前記コンタクト領域はｐ型の不純物領域である、上記（４９）から（５４）の何れに記載の光検出装置。
（５６）
半導体基板に設けられた第１画素と、
前記第１画素と隣接する画素とを分離する分離領域と、を有し、
平面視で前記第１画素は、前記分離領域の第１乃至第４部分に囲まれ、
前記分離領域は、前記平面視で前記第１部分と前記第３部分との間に設けられた第５部分と第６部分とを有し、
前記平面視で前記第５部分と前記第６部分との間にコンタクト領域が設けられ、
前記第５部分は前記第１部分と接し、前記第６部分は前記第３部分と接している、光検出装置。
（５７）
前記第１部分と前記第５部分がなす角は垂直である、上記（５６）に記載の光検出装置。
（５８）
前記第１部分と前記第３部分とは対向している、上記（５６）又は（５７）に記載の光検出装置。
（５９）
前記平面視で前記第５部分と、前記コンタクト領域と、前記第６部分とは、この順番で第１方向に沿って並んでいる、上記（５６）から（５８）の何れに記載の光検出装置。
（６０）
前記第１画素は、前記第６部分の両側に設けられた第１トランジスタと第２トランジスタとを有し、
前記第１トランジスタの第１コンタクト、ゲート電極、第２コンタクトは、この順番で前記第１方向に沿って並んでいる、上記（５９）に記載の光検出装置。
（６１）
前記第２トランジスタの第３コンタクト、ゲート電極、第４コンタクトは、この順番で前記第１方向に沿って並んでいる、上記（６０）に記載の光検出装置。
（６２）
前記トレンチは前記半導体基板を貫通している、上記（５６）から（６１）の何れに記載の光検出装置。
（６３）
前記第１画素の中心に前記コンタクト領域が設けられている、上記（５６）から（６２）の何れに記載の光検出装置。
（６４）
前記コンタクト領域はｐ型の不純物領域である、上記（５６）から（６３）の何れに記載の光検出装置。
（６５）
上記（１）、（９）、（１６）、（２２）、（２７）、（３４）（４３）（４９）及び（５６）の何れかに記載の光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備えている電子機器。
本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
１ 固体撮像装置
２ 半導体チップ
２Ａ 画素領域
２Ｂ 周辺領域
３，３ａ，３ｂ，３ｃ，３ｄ 画素
４ 垂直駆動回路
５ カラム信号処理回路
６ 水平駆動回路
７ 出力回路
８ 制御回路
１０ 画素駆動線
１２ 水平信号線
１３ ロジック回路
１４ ボンディングパッド
１５ 読出し回路
２１ 半導体層
２１ａ，２１ｂ１，２１ｂ２，２１ｃ，２１ｄ 素子形成領域（活性領域）
２１ｚ 給電領域
２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ，２２Ｅ，２２Ｆ，２２Ｇ，２２Ｈ，２２Ｉ，２２Ｊ，２２Ｋ，２２Ｌ，２２Ｍ１，２２Ｍ２，２２Ｍ３，２２Ｍ４，２２Ｍ５ 光電変換セル
２３Ｌ 第１光電変換領域
２３Ｒ 第２光電変換領域
２４ ｐ型の半導体領域
２５ 光電変換部
２６ ｎ型の半導体領域
３１ 画素分離領域（第１分離領域）
３２ 画素内分離領域（第２分離領域）
３３ 素子分離領域（第３分離領域）
４１ ゲート溝部
４２ ゲート絶縁膜
４３ ゲート電極
４４ ゲート絶縁膜
４５ ゲート電極
４６，４７ 主電極領域
４８ コンタクト領域
５１ カラーフィルタ
５２ マイクロレンズ
７１，７３ 中継配線
７１ａ，７２，７３ａ，７３ｂ 導電パッド
７１ｃ，７３ｃ 連結部
ＡＭＰ 増幅トランジスタ
ＦＤ，ＦＤ１，ＦＤ２ 電荷保持領域（フローティングディフュージョン）
ＦＤＧ 切替トランジスタ
ＲＳＴ リセットトランジスタ
ＳＥＬ 選択トランジスタ
ＴＲ１，ＴＲ２ 転送トランジスタ

Claims (7)

  1. ４つの画素を有する画素単位を備え、
    前記画素単位の前記４つの画素の各々の画素は、２つの光電変換領域と２つの転送トランジスタと２つの電荷保持領域とを有し、
    前記画素単位の各画素の電荷保持領域は、互いに電気的に接続されている、光検出装置。
  2. 前記画素単位の８つの電荷保持領域が電気的に接続されている、請求項１に記載の光検出装置。
  3. 前記８つの電荷保持領域は、第１の増幅トランジスタに接続されている、請求項１に記載の光検出装置。
  4. 前記８つの電荷保持領域は、前記第１の増幅トランジスタ及び第２の増幅トランジスタに接続されている、請求項１に記載の光検出装置。
  5. 前記８つの電荷保持領域は、切替トランジスタに接続され、前記切替トランジスタを介してリセットトランジスタに接続されている、請求項１に記載の光検出装置。
  6. 前記切替トランジスタと前記リセットトランジスタとの間に接続された容量を有する、請求項５に記載の光検出装置。
  7. 前記画素単位の４つ画素は、第１の画素と第２の画素と第３の画素と第４の画素とを有し、
    前記第１の画素は、第１と第２の電荷保持領域を含み、
    前記第２の画素は、第３と第４の電荷保持領域を含み、
    前記第３の画素は、第５と第６の電荷保持領域を含み、
    前記第４の画素は、第７と第８の電荷保持領域を含み、
    前記第１の電荷保持領域と前記第５の電荷保持領域とを結ぶ第１の線と、前記第２の電荷保持領域と前記第６の電荷保持領域とを結ぶ第２の線とは、並行であり、
    前記第１の電荷保持領域と前記第２の電荷保持領域とを結ぶ第３の線と、前記第５の電荷保持領域と前記第６の電荷保持領域とを結ぶ第４の線とは、並行である、
    請求項１に記載の光検出装置。
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