JP2024037582A - 半導体装置 - Google Patents

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Abstract

【課題】損失を低減できる半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、半導体装置は、第１電極、第２電極、第１導電部材、半導体部材及び絶縁部材を含む。第２電極は第１導電部を含む。第１導電部材は、第１電極の第１面と第１導電領域との間に設けられる。半導体部材は、第１導電形の第１半導体領域、第２導電形の第２半導体領域、第２導電形の第３半導体領域、第１導電形の第４半導体領域、及び、第１導電形の第５半導体領域を含む。第１半導体領域は、第１～第３部分領域を含む。第１部分領域は、第１方向において、第１面と第１導電部材との間にある。第１部分領域から第２部分領域への第２方向は、第１方向と交差する。第１導電部材の一部と第１導電部との間に第２半導体領域の一部がある。第２半導体領域は、第１方向において第３部分領域と第３半導体領域との間にある。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
例えば、半導体装置において、損失の低減が望まれる。
特開２０２１－１５０４８３号公報
本発明の実施形態は、損失を低減できる半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、第１電極、第２電極、第１導電部材、半導体部材及び絶縁部材を含む。前記第１電極は、第１面を含む。前記第２電極は、第１導電領域及び第１導電部を含む。前記第１導電部は、前記第１導電領域と電気的に接続される。前記第１導電部材は、前記第１面と前記第１導電領域との間に設けられる。前記半導体部材は、前記第１面と前記第２電極との間に設けられる。前記半導体部材は、第１導電形の第１半導体領域、第２導電形の第２半導体領域、前記第２導電形の第３半導体領域、前記第２導電形の第４半導体領域、及び、前記第１導電形の第５半導体領域を含む。前記第１半導体領域は、第１部分領域と、第２部分領域と、第３部分領域と、を含む。前記第１部分領域は、前記第１面に対して垂直な第１方向において、前記第１面と前記第１導電部材との間にある。前記第１部分領域から前記第２部分領域への第２方向は、前記第１方向と交差する。前記第２部分領域は、前記第１方向において、前記第１面と前記第３部分領域との間にある。前記第１導電部材から前記第３部分領域への方向は、前記第２方向に沿う。前記第１導電部材の一部と前記第１導電部との間に前記第２半導体領域の一部がある。前記第２半導体領域は、前記第１方向において前記第３部分領域と前記第３半導体領域との間にある。前記第１導電部材の別の一部から前記第３半導体領域への方向は、前記第２方向に沿う。前記第３半導体領域における前記第２導電形の第３キャリア濃度は、前記第２半導体領域における前記第２導電形の第２キャリア濃度よりも高い。前記第４半導体領域は、前記第１面と前記第１部分領域との間、及び、前記第１面と前記第２部分領域との間にある。前記第５半導体領域は、前記第１方向において、前記第２半導体領域の少なくとも一部と、前記第１導電部の少なくとも一部と、の間にある。前記絶縁部材は、第１絶縁領域を含む。前記第１絶縁領域は、前記半導体部材と前記第１導電部材との間に設けられる。
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図２は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図３は、第２実施形態に係る半導体装置を例示する模式的断面図である。 図４は、第２実施形態に係る半導体装置を例示する模式的断面図である。 図５は、第２実施形態に係る半導体装置を例示する模式的断面図である。 図６は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図７（ａ）及び図７（ｂ）は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図８は、半導体装置の特性を例示するグラフである。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、実施形態に係る半導体装置１１０は、第１電極５１、第２電極５２、第１導電部材６１、半導体部材１０Ｍ及び絶縁部材４０を含む。
第１電極５１は、第１面５１ｆを含む。第１面５１ｆは、例えば、第１電極５１の上面である。
第２電極５２は、第１導電領域５２ｐ及び第１導電部５２ａを含む。第１導電部５２ａは、第１導電領域５２ｐと電気的に接続される。第１導電部５２ａの材料は、第１導電領域５２ｐの材料と異なっても良い。第１導電部５２ａの材料は、第１導電領域５２ｐの材料と同じでも良い。第１導電部５２ａと第１導電領域５２ｐとの間の境界は、明確でも、不明確でも良い。
第１導電部材６１は、第１面５１ｆと第１導電領域５２ｐとの間に設けられる。
半導体部材１０Ｍは、第１面５１ｆと第２電極５２との間に設けられる。半導体部材１０Ｍは、第１導電形の第１半導体領域１１と、第２導電形の第２半導体領域１２と、第２導電形の第３半導体領域１３と、第２導電形の第４半導体領域１４と、第１導電形の第５半導体領域１５と、を含む。
例えば、第１導電形はｎ形であり、第２導電形はｐ形である。実施形態において、第１導電形がｐ形で、第２導電形がｎ形でも良い。以下では、第１導電形がｎ形で、第２導電形がｐ形とする。
第１半導体領域１１は、第１部分領域１１ａと、第２部分領域１１ｂと、第３部分領域１１ｃと、を含む。第１部分領域１１ａは、第１方向Ｄ１において、第１面５１ｆと第１導電部材６１との間にある。第１方向Ｄ１は、第１面５１ｆに対して垂直である。第１方向Ｄ１は、第１面５１ｆから第２電極５２への方向に対応する。
第１方向Ｄ１をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
第１部分領域１１ａから第２部分領域１１ｂへの第２方向Ｄ２は、第１方向Ｄ１と交差する。第２方向Ｄ２は、例えば、Ｘ軸方向である。
第２部分領域１１ｂは、第１方向Ｄ１において、第１面５１ｆと第３部分領域１１ｃとの間にある。第３部分領域１１ｃの少なくとも一部は、第１方向Ｄ１において、第２部分領域１１ｂと第１導電部５２ａとの間にある。第１導電部材６１から第３部分領域１１ｃへの方向は、第２方向Ｄ２に沿う。
第１部分領域１１ａは、第１方向Ｄ１において、第１導電部材６１と重なる領域である。第２部分領域１１ｂ及び第３部分領域１１ｃは、第１方向Ｄ１において、第１導電部材６１と重ならない領域である。第３部分領域１１ｃは、第２方向Ｄ２において、第１導電部材６１と重なる領域である。第１部分領域１１ａ、第２部分領域１１ｂ及び第３部分領域１１ｃの間の境界は、明確でも不明確でも良い。
第２方向Ｄ２において、第１導電部材６１の一部と、第１導電部５２ａとの間に、第２半導体領域１２の一部がある。第２半導体領域１２の別の一部は、第３部分領域１１ｃと第１導電部５２ａとの間にある。
第２半導体領域１２の一部は、第１方向Ｄ１において第３部分領域１１ｃと第３半導体領域１３との間にある。第１導電部材６１の別の一部から第３半導体領域１３への方向は、第２方向Ｄ２に沿う。第３半導体領域１３における第２導電形の第３キャリア濃度は、第２半導体領域１２における第２導電形の第２キャリア濃度よりも高い。例えば、第２半導体領域１２は、ｐ層である。第３半導体領域１３は、ｐ＋層である。第３半導体領域１３は、第２電極５２と電気的に接続される。
第４半導体領域１４は、第１面５１ｆと第１部分領域１１ａとの間、及び、第１面５１ｆと第２部分領域１１ｂとの間にある。第５半導体領域１５は、第１方向Ｄ１において、第２半導体領域１２の少なくとも一部と、第１導電部５２ａの少なくとも一部と、の間にある。
絶縁部材４０は、第１絶縁領域４１を含む。第１絶縁領域４１は、半導体部材１０Ｍと第１導電部材６１との間に設けられる。第１絶縁領域４１は、例えば、半導体部材１０Ｍと第１導電部材６１とを電気的に絶縁する。
第１電極５１、第２電極５２、第１半導体領域１１、第２半導体領域１２、第３半導体領域１３、及び、第４半導体領域１４を含む領域は、第１素子１０Ａに含まれる。第１素子１０Ａは、例えば、ダイオードとして機能する。後述するように、半導体装置１１０は、第２素子１０Ｂをさらに含んで良い。第２素子１０Ｂは、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。第１素子１０Ａが第２素子１０Ｂと組み合わされる場合、第１素子１０Ａは、例えば、ＦＷＤ（Free-Wheel Diode）として機能する。第１素子１０Ａ及び第２素子１０Ｂは、例えば、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）である。
ダイオードとして機能する第１素子１０Ａにおいて、第１半導体領域１１は、例えば、ｎ－ベース層に対応する。第２半導体領域１２は、例えば、ｐアノード層に対応する。第３半導体領域１３は、例えば、ｐ＋アノード層に対応する。第４半導体領域１４は、例えば、ｎカソード層に対応する。
例えば、第１導電部材６１は、第２電極５２と電気的に接続される。または、第１導電部材６１は、第２電極５２と電気的に接続されることが可能である。例えば、図１の断面の位置とは異なる位置において、接続部材６１Ｌなどにより、第１導電部材６１は第２電極５２と電気的に接続されて良い。例えば、第１導電部材６１と電気的に接続された第１導電部材端子６１Ｔが設けられて良い。第２電極５２と電気的に接続された第２電極端子５２Ｔが設けられて良い。これらの端子が接続部材６１Ｌにより接続されて良い。
第１導電部材６１は、後述する第３電極５３と類似の構造を有するダミー導電部である。
上記のように、第２方向Ｄ２において、第２半導体領域１２の一部は、第１導電部材６１の一部と、第１導電部５２ａとの間にある。例えば、第１面５１ｆを基準にしたときに、第１導電部５２ａの下端は、第３半導体領域１３よりも下にある。これにより、後述するように、損失が低減できる。
例えば、図１に示すように、第１面５１ｆと第１導電部５２ａとの間の第１方向Ｄ１に沿う距離を第１距離ｄ１とする。第１面５１ｆと第３半導体領域１３との間の第１方向Ｄ１に沿う距離を第２距離ｄ２とする。第１距離ｄ１は、第２距離ｄ２よりも短い。
ＦＷＤの導通時においては、例えば、第１電極５１から注入された電子が、第２電極５２への方向に流れ、半導体部材１０Ｍにホールが注入される。実施形態においては、第２電極５２に第１導電部５２ａが設けられる。第１導電部５２ａは、半導体部材１０Ｍの中に入り、トレンチコンタクトとして機能する。例えば、上記のように、第１距離ｄ１は第２距離ｄ２よりも短い。これにより、半導体部材１０Ｍに注入されるホールの量を少なくできる。これにより、リカバリ損失が低減できる。実施形態によれば、損失を低減できる半導体装置を提供できる。
第５半導体領域１５における第１導電形の第５キャリア濃度は、第１半導体領域１１における第１導電形の第１キャリア濃度よりも高い。第１半導体領域１１は、例えば、ｎ－層である。第５半導体領域１５は、例えば、ｎ層である。第５半導体領域１５は、例えば、ｎコンタクト層として機能する。
実施形態において、上記の第５半導体領域１５（例えばｎコンタクト層）が設けられることで、例えば、電子の排出が強化される。ホールの注入がより抑制できる。実施形態によれば、半導体部材１０Ｍへのホールの注入量を抑制できる。リカバリ損失が低減できる。実施形態によれば、損失を低減できる半導体装置を提供できる。第５半導体領域１５が設けられると構造が複雑になる。構造が複雑なることのデメリットを上回る特性の向上が得られる。
実施形態において、半導体部材１０Ｍは、例えば、シリコンを含む。例えば、第１半導体領域１１は、ｎ－シリコン基板を含んで良い。実施形態において、半導体部材１０Ｍは、例えば、ＳｉＣまたはＧａＮを含んで良い。
図１に示すように、半導体装置１１０は、第３電極５３をさらに含んで良い。図１に示すように、第２電極５２は、第２導電領域５２ｑ及び第２導電部５２ｂを含んで良い。第２導電部５２ｂは、第２導電領域５２ｑと電気的に接続される。
第２導電部５２ｂの材料は、第２導電領域５２ｑの材料と異なっても良い。第２導電部５２ｂの材料は、第２導電領域５２ｑの材料と同じでも良い。第２導電部５２ｂと第２導電領域５２ｑとの間の境界は、明確でも、不明確でも良い。第２導電領域５２ｑは、第１導電領域５２ｐと連続して良い。例えば、第１導電領域５２ｐから第２導電領域５２ｑへの方向は、例えば、第２方向Ｄ２に沿う。例えば、第１導電部５２ａから第２導電部５２ｂへの方向は、例えば、第２方向Ｄ２に沿う。
第３電極５３は、第１面５１ｆと第２導電領域５２ｑとの間にある。半導体部材１０Ｍは、第２導電形の第６半導体領域１６と、第１導電形の第７半導体領域１７と、第２導電形の第８半導体領域１８と、をさらに含む。第１半導体領域１１は、第４部分領域１１ｄと、第５部分領域１１ｅと、第６部分領域１１ｆと、を含む。
第４部分領域１１ｄは、第１方向Ｄ１において、第１面５１ｆと第３電極５３との間にある。第４部分領域１１ｄから第５部分領域１１ｅへの方向は、第２方向Ｄ２に沿う。第５部分領域１１ｅは、第１方向Ｄ１において、第１面５１ｆと第６部分領域１１ｆとの間にある。第３電極５３から第６部分領域１１ｆへの方向は、第２方向Ｄ２に沿う。
第４部分領域１１ｄは、第１方向Ｄ１において、第３電極５３と重なる領域である。第５部分領域１１ｅ及び第６部分領域１１ｆは、第１方向Ｄ１において、第３電極５３と重ならない領域である。第６部分領域１１ｆは、第２方向Ｄ２において、第３電極５３と重なる領域である。第４部分領域１１ｄ、第５部分領域１１ｅ及び第６部分領域１１ｆの間の境界は、明確でも不明確でも良い。
第２方向Ｄ２において、第３電極５３の一部と第２導電部５２ｂとの間に第６半導体領域１６の一部がある。第６半導体領域１６は、第１方向Ｄ１において第６部分領域１１ｆと第７半導体領域１７との間にある。第３電極５３の一部から第７半導体領域１７への方向は、第２方向Ｄ２に沿う。第３電極５３の別の一部と第２導電部５２ｂとの間に第７半導体領域１７がある。
第２電極５２は、例えば、第７半導体領域１７と電気的に接続される。第２電極５２は、第６半導体領域１６と電気的に接続されて良い。
第８半導体領域１８は、第１面５１ｆと第４部分領域１１ｄとの間、及び、第１面５１ｆと第５部分領域１１ｅとの間にある。
絶縁部材４０は、第２絶縁領域４２をさらに含む。第２絶縁領域４２は、半導体部材１０Ｍと第３電極５３との間に設けられる。
第１電極５１と第２電極５２との間に流れる電流は、第３電極５３の電位により制御できる。第３電極５３の電位は、第２電極５２の電位を基準にした電位で良い。
第３電極５３、第６半導体領域１６、第７半導体領域１７、及び、第８半導体領域１８を含む領域は、第２素子１０Ｂに含まれる。第２素子１０Ｂは、例えば、ＩＧＢＴとして機能する。第２素子１０Ｂにおいて、第１電極５１は、コレクタ電極として機能する。第２電極５２は、エミッタ電極として機能する。第３電極５３は、ゲート電極として機能する。
第２素子１０Ｂにおいて、第１半導体領域１１は、ｎ－ベース層に対応する。第６半導体領域１６は、ｐベース層に対応する。第７半導体領域１７は、ｎエミッタ層に対応する。第８半導体領域１８は、ｐコレクタ層に対応する。
図１に示すように、半導体部材１０Ｍは、第２導電形の第９半導体領域１９をさらに含んでも良い。第９半導体領域１９は、第６半導体領域１６と第２導電部５２ｂとの間に設けられる。第９半導体領域１９における第２導電形の第９キャリア濃度は、第６半導体領域１６における第２導電形の第６キャリア濃度よりも高い。第６半導体領域１６は、例えば、ｐ層である。第９半導体領域１９は、ｐ層またはｐ＋層である。第９半導体領域１９は、例えば、ｐコンタクト層に対応する。
図１に示すように、第１面５１ｆと第２導電部５２ｂとの間の第１方向Ｄ１に沿う距離を第３距離ｄ３とする。第１面５１ｆと第７半導体領域１７との間の第１方向Ｄ１に沿う距離を第４距離ｄ４とする。第３距離ｄ３は、第４距離ｄ４よりも短い。
第２素子１０Ｂ（例えば、ＦＷＤ）において、半導体部材１０Ｍに注入されるホールの量を少なくできる。損失を低減できる。
半導体装置１１０における第１素子１０Ａにおいて、第１導電部５２ａは、第５半導体領域１５（例えば、ｎコンタクト層）とショットキー接触しても良い。例えば、高い耐圧が得やすくなる。
上記のように、第２導電部５２ｂは、第２素子１０Ｂ（ＩＧＢＴ）に含まれる。一方、第１導電部５２ａは、第１素子１０Ａ（ＦＷＤ）に含まれる。第２導電部５２ｂは、第１導電部５２ａに含まれる材料とは異なる材料を含んでも良い。
例えば、第１導電部５２ａは、ｎ形半導体（例えば、ｎ形シリコン）とショットキー接触し易い材料を含んで良い。１つの例において、第１導電部５２ａは、Ｐｔ、Ｖ、Ｔｉ、ＴｉＮ、Ａｌ、Ｗ及びＮｉよりなる群から選択された少なくとも１つを含む。１つの例において、第１導電部５２ａは、Ｐｔ、Ｖ、Ｔｉ、ＴｉＮ及びＮｉよりなる群から選択された少なくとも１つを含んでも良い。一方、第２導電部５２ｂは、ｐ形半導体（例えば、ｐ形シリコン）とオーミック接触し易い材料を含んで良い。１つの例において、第２導電部５２ｂは、例えば、Ａｌ、Ｗ及びＴａよりなる群から選択された少なくとも１つを含んで良い。例えば、第２導電部５２ｂは、例えば、Ａｌ、Ｗ及びＴａよりなる群から選択された少なくとも１つのシリサイドを含んで良い。例えば、第１導電部５２ａ第５半導体領域１５との間のコンタクト抵抗は、第２導電部５２ｂと第９半導体領域１９との間のコンタクト抵抗よりも高くて良い。
図１に示すように、絶縁部材４０は、第３絶縁領域４３を含んで良い。第３絶縁領域４３は、第１導電部材６１と第２電極５２との間に設けられる。第３絶縁領域４３は、第３電極５３と第２電極５２との間に設けられる。例えば、第３絶縁領域４３は、第１導電部材６１と第１導電領域５２ｐとの間に設けられる。第３絶縁領域４３は、第３電極５３と第２導電領域５２ｑとの間に設けられる。
例えば、第１導電部材６１は、第３方向Ｄ３に沿って延びる。第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２を含む平面と交差する。第３方向Ｄ３は、例えば、Ｙ軸方向である。複数の第１導電部材６１が設けられて良い。複数の第１導電部材６１の１つから複数の第１導電部材６１の別の１つへの方向は、例えば、第２方向Ｄ２に沿う。
例えば、第３電極５３は、第３方向Ｄ３に沿って延びる。複数の第３電極５３が設けられて良い。複数の第３電極５３の１つから複数の第３電極５３の別の１つへの方向は、例えば、第２方向Ｄ２に沿う。
複数の第１導電部材６１に応じて、複数の第１導電部５２ａが設けられて良い。複数の第３電極５３に応じて、複数の第２導電部５２ｂが設けられて良い。
図２は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図２は、図１のＡ１－Ａ２線に対応する断面図である。図２においては、第１電極５１などの一部の要素が省略されている。
図２に示すように、半導体部材１０Ｍは、セル部分１０Ｃと、終端部分１０Ｐと、を含む。終端部分１０Ｐは、セル部分１０Ｃの外にある。セル部分１０Ｃと終端部分１０Ｐとの間に、セル端部分１０Ｄが設けられても良い。セル部分１０Ｃ及びセル端部分１０Ｄは、例えばアクティブエリアである。セル部分１０Ｃは、例えば、アクティブエリアの中央部分で良い。
図２に例示する半導体装置１１０においては、第５半導体領域１５は、帯状である。第５半導体領域１５は、第３方向Ｄ３に沿って延びる。
以下に説明するように、第５半導体領域１５のパターン形状は、種々に変更されて良い。
（第２実施形態）
図３は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図３は、図１のＡ１－Ａ２線に対応する断面図である。図３においては、第１電極５１などの一部の要素が省略されている。
図３に示すように、実施形態に係る半導体装置１２０においては、複数の第５半導体領域１５が設けられる。これを除く半導体装置１２０の構成は、半導体装置１１０の構成と同様で良い。
図３に示すように、複数の第５半導体領域１５の１つから複数の第５半導体領域１５の別の１つへの方向は、第３方向Ｄ３に沿う。第３方向Ｄ３は、例えば、Ｙ軸方向である。
例えば、図３に示すように、第２半導体領域１２は、第１半導体部分１２ａ、及び、第２半導体部分１２ｂを含む。第１半導体部分１２ａから第２半導体部分１２ｂへの方向は、第３方向Ｄ３に沿う。第５半導体領域１５は、第１方向Ｄ１において、第１半導体部分１２ａと第１導電部５２ａとの間にある。第２半導体部分１２ｂは、第１導電部５２ａと接する。
図３に示すように、複数の第２半導体部分１２ｂが設けられて良い。複数の第２半導体部分１２ｂの１つから複数の第２半導体部分１２ｂの別の１つへの方向は、第３方向Ｄ３に沿う。複数の第１半導体部分１２ａが設けられて良い。複数の第１半導体部分１２ａの１つから複数の第１半導体部分１２ａの別の１つへの方向は、第３方向Ｄ３に沿う。複数の第２半導体部分１２ｂの１つと、複数の第２半導体部分１２ｂの別の１つと、の間に複数の第１半導体部分１２ａの１つが設けられる。
半導体装置１２０においては、第５半導体領域１５が設けられる領域と、第５半導体領域１５が設けられない領域と、が設けられる。例えば、第５半導体領域１５（例えば、ｎコンタクト層）の面積によって、ホール注入量の調整が可能である。より適正な動作を得つつ損失（例えばリカバリ損失）を抑制できる。
図４は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図４は、図１のＡ１－Ａ２線に対応する断面図。図４においては、第１電極５１などの一部の要素が省略されている。
図４に示すように、実施形態に係る半導体装置１２１においても、複数の第５半導体領域１５が設けられる。半導体装置１２１においては、複数の第５半導体領域１５の分布が一様ではない。これを除く半導体装置１２１の構成は、半導体装置１２０の構成と同様で良い。
図４に示すように、半導体装置１２１において、セル部分１０Ｃにおいて、第５半導体領域１５は、連続した帯状である。セル端部分１０Ｄにおいては、互いに独立した複数の第５半導体領域１５が設けられる。
このように、半導体部材１０Ｍは、セル部分１０Ｃと、セル部分１０Ｃの外の終端部分１０Ｐと、セル部分１０Ｃと終端部分１０Ｐとの間のセル端部分１０Ｄと、を含んで良い。第５半導体領域１５が設けられる上記の第１半導体部分１２ａは、セル部分１０Ｃに設けられる。第５半導体領域１５が設けられない上記の第２半導体部分１２ｂは、セル端部分１０Ｄに設けられる。
例えば、セル端部分１０Ｄの少なくとも一部において、第５半導体領域１５が設けられず、上記の第２半導体部分１２ｂが設けられる。例えば、セル端部分１０Ｄにおいて、リカバリ動作において、ホールが効果的に排出される。例えば、例えば、ＦＷＤ領域における終端領域の近く（セル端部分１０Ｄ）において、リカバリ時の損失を効果的に抑制できる。
図４の例のように、セル部分１０Ｃとセル端部分１０Ｄとの間に中間部分１０Ｅが設けられても良い。中間部分１０Ｅにおいて、複数の第５半導体領域１５が設けられて良い。中間部分１０Ｅにおいて、第１半導体部分１２ａ及び第２半導体部分１２ｂが設けられて良い。
半導体装置１２１において、例えば、セル端部分１０Ｄにおける単位面積に対する第５半導体領域１５の面積比は、セル部分１０Ｃにおける単位面積に対する第５半導体領域１５の面積比よりも低い。
図５は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図５は、図１のＡ１－Ａ２線に対応する断面図。図５においては、第１電極５１などの一部の要素が省略されている。
図５に示すように、実施形態に係る半導体装置１２２においても、複数の第５半導体領域１５が設けられる。半導体装置１２２においても、複数の第５半導体領域１５の分布が一様ではない。これを除く半導体装置１２２の構成は、半導体装置１２０の構成と同様で良い。
図５に示すように、半導体装置１２２において、半導体部材１０Ｍは、セル部分１０Ｃ、終端部分１０Ｐ、及び、セル端部分１０Ｄを含む。半導体装置１２２においては、第５半導体領域１５が設けられる第１半導体部分１２ａは、セル端部分１０Ｄに設けられる。セル端部分１０Ｄにおいて、第５半導体領域１５は帯状である。第５半導体領域１５が設けられない第２半導体部分１２ｂは、セル部分１０Ｃに設けられる。
半導体装置１２２において、セル端部分１０Ｄにおいて、ホール注入が抑制される。セル端部分１０Ｄにおいて、リカバリ損失が効果的に抑制できる。
半導体装置１２２において、セル部分１０Ｃにおいて、複数の第５半導体領域１５が設けられて良い。セル部分１０Ｃにおいて、複数の第１半導体部分１２ａ、及び、複数の第２半導体部分１２ｂが設けられて良い。例えば、複数の第２半導体部分１２ｂの１つから複数の第２半導体部分１２ｂの別の１つへの方向は、第３方向Ｄ３に沿う。
半導体装置１２２において、例えば、セル端部分１０Ｄにおける単位面積に対する第５半導体領域１５の面積比は、セル部分１０Ｃにおける単位面積に対する第５半導体領域１５の面積比よりも高い。
半導体装置１２０、半導体装置１２１及び半導体装置１２２に関して説明した第５半導体領域１５の分布は、複数の第１導電部５２ａのそれぞれに適用されて良い。
（第３実施形態）
図６は、第３実施形態に係る半導体装置を例示する模式的断面図である。
図７（ａ）及び図７（ｂ）は、第３実施形態に係る半導体装置を例示する模式的断面図である。
図７（ａ）は、図６のＢ１－Ｂ２線に対応する断面図である。図７（ｂ）は、図６のＣ１－Ｃ２線に対応する断面図である。
図６に示すように、実施形態に係る半導体装置１３０において、複数の第１導電部５２ａが設けられる。複数の第１導電部５２ａは、例えば第３方向Ｄ３に沿って延びる。複数の第１導電部５２ａの１つから複数の第１導電部５２ａの別の１つへの方向は、第２方向Ｄ２に沿う。
図６に示すように、半導体部材１０Ｍは、第１セル部分１０ＣＡと、第２セル部分１０ＣＢと、を含む。第２セル部分１０ＣＢは、第１セル部分１０ＣＡの外である。第１セル部分１０ＣＡは、セル中央部分に対応して良い。第２セル部分１０ＣＢは、セル端側の部分に対応して良い。第１セル部分１０ＣＡから第２セル部分１０ＣＢへの方向は、第２方向Ｄ２に沿う。
図６に示すように、複数の第１導電部５２ａの１つは、第１セル部分１０ＣＡに設けられる。複数の第１導電部５２ａの別の１つは、第２セル部分１０ＣＢに設けられる。
図７（ａ）は、複数の第１導電部５２ａの１つに対応する部分の断面を例示している。図７（ｂ）は、複数の第１導電部５２ａの別の１つに対応する部分の断面を例示している。図７（ａ）及び図７（ａ）において、第１電極５１などの一部の要素が省略されている。
図７（ａ）に示すように、半導体部材１０Ｍは、第１導電形の第５半導体領域１５を含む。第５半導体領域１５は、第１方向Ｄ１において、第２半導体領域１２と、複数の第１導電部５２ａの上記の１つとの間にある。図７（ａ）の例では、第５半導体領域１５は帯状である。
図７（ｂ）に示すように、複数の第１導電部５２ａの上記の別の１つの少なくとも一部は、第２半導体領域１２と接する。この例では、複数の第１導電部５２ａの上記の別の１つにおいて、複数の第５半導体領域１５が設けられる。例えば、複数の第１半導体部分１２ａと、複数の第２半導体部分１２ｂと、が設けられる。複数の第５半導体領域１５の１つは、複数の第１半導体部分１２ａの１つと、複数の第１導電部５２ａの上記の別の１つと、の間にある。複数の第２半導体部分１２ｂは、複数の第１導電部５２ａの上記の別の１つと接する。
半導体装置１３０においては、例えば、セル端部分１０Ｄにおける単位面積に対する第５半導体領域１５の面積比は、セル部分１０Ｃにおける単位面積に対する第５半導体領域１５の面積比よりも低い。
例えば、セル端部分１０Ｄにおいて。リカバリ動作時において、ホールが効果的に排出できる。損失が抑制できる。
以下、半導体装置の特性のシミュレーション結果の例について説明する。
図８は、半導体装置の特性を例示するグラフである。
図８は、第１素子１０Ａの特性を例示している。図８の横軸は、順方向電圧Ｖｆである。縦軸は、規格化したリカバリ損失Ｅｒｒ１である。図８には、第１構成ＣＦ１、第２構成ＣＦ２、第３構成ＣＦ３及び第４構成ＣＦ４の特性が例示されている。
第１構成ＣＦ１は、図１に例示した半導体装置１１０に対応する。第１構成ＣＦ１、第２構成ＣＦ２及び第３構成ＣＦ３において、第５半導体領域１５が設けられる。第１構成ＣＦ１においては、第５半導体領域１５は、第１導電部５２ａと接している。第２構成ＣＦ２及び第３構成ＣＦ３においては、第５半導体領域１５は、第１導電部５２ａから離れる。第２構成ＣＦ２において、第５半導体領域１５と第１導電部５２ａとの間のＺ軸方向における距離は、０．２μｍである。第３構成ＣＦ３において、第５半導体領域１５と第１導電部５２ａとの間のＺ軸方向における距離は、０．５μｍである。第４構成ＣＦ４においては、第５半導体領域１５が設けられない。
図８に示すように、第１構成ＣＦ１においては、第５半導体領域１５が設けられない第４構成ＣＦ４よりも低いリカバリ損失Ｅｒｒ１が得られる。実施形態によれば、リカバリ損失（規格化したリカバリ損失Ｅｒｒ１）を低減できる。
第２構成ＣＦ３及び第３構成ＣＦ３においても、第５半導体領域１５が設けられない第４構成ＣＦ４よりも低いリカバリ損失Ｅｒｒ１が得られる。第５半導体領域１５が第１導電部５２ａから離れるとリカバリ損失Ｅｒｒ１が増大する傾向がある。第５半導体領域１５は、第１導電部５２ａと接することが好ましい。
実施形態において、第１電極５１及び第２電極５２の少なくともいずれかは、例えば、Ａｌ、Ｔｉ、Ｎｉ、ＷおよびＡｕよりなる群から選択された少なくとも１つを含む。第３電極５３は、例えば、ポリシリコンなどを含んで良い。絶縁部材４０は、例えば、シリコン及び酸素を含んで良い。絶縁部材４０は、例えば、酸化シリコンを含んで良い。
実施形態において、長さ及び厚さに関する情報は電子顕微鏡観察などにより得られる。実施形態において、不純物濃度は、キャリア濃度でも良い。実施形態において、不純物濃度は、不純物のドープ量に対応する濃度でも良い。半導体領域における不純物濃度の分布及び絶対値に関する情報は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）により得られる。２つの半導体領域における不純物濃度の相対的な関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定されて良い。不純物濃度の分布及び絶対値に関する情報は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）により得られて良い。ＳＣＭ及びＳＲＡにより、例えば、半導体領域のキャリア濃度の相対的な関係及び絶対値に関する情報が得られる。例えば、不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体領域の不純物濃度の間の相対的な関係、不純物濃度の分布、及び、不純物濃度の絶対値の少なくともいずれかに関する情報が得られて良い。
実施形態は、以下の構成を含んでも良い。
（構成１）
第１面を含む第１電極と、
第１導電領域及び第１導電部を含む第２電極であって、前記第１導電部は、前記第１導電領域と電気的に接続された、前記第２電極と、
前記第１面と前記第１導電領域との間に設けられた第１導電部材と、
前記第１面と前記第２電極との間に設けられた半導体部材であって、前記半導体部材は、
第１導電形の第１半導体領域であって、前記第１半導体領域は、第１部分領域と、第２部分領域と、第３部分領域と、を含み、前記第１部分領域は、前記第１面に対して垂直な第１方向において、前記第１面と前記第１導電部材との間にあり、前記第１部分領域から前記第２部分領域への第２方向は、前記第１方向と交差し、前記第２部分領域は、前記第１方向において、前記第１面と前記第３部分領域との間にあり、前記第１導電部材から前記第３部分領域への方向は、前記第２方向に沿う、前記第１半導体領域と、
第２導電形の第２半導体領域であって、前記第１導電部材の一部と前記第１導電部との間に前記第２半導体領域の一部がある、前記第２半導体領域と、
前記第２導電形の第３半導体領域であって、前記第２半導体領域は、前記第１方向において前記第３部分領域と前記第３半導体領域との間にあり、前記第１導電部材の別の一部から前記第３半導体領域への方向は、前記第２方向に沿い、前記第３半導体領域における前記第２導電形の第３キャリア濃度は、前記第２半導体領域における前記第２導電形の第２キャリア濃度よりも高い、前記第３半導体領域と、
前記第２導電形の第４半導体領域であって、前記第４半導体領域は、前記第１面と前記第１部分領域との間、及び、前記第１面と前記第２部分領域との間にある、前記第４半導体領域と、
前記第１導電形の第５半導体領域であって、前記第５半導体領域は、前記第１方向において、前記第２半導体領域の少なくとも一部と、前記第１導電部の少なくとも一部と、の間にある、前記第５半導体領域と、
を含む、前記半導体部材と、
第１絶縁領域を含む絶縁部材であって、前記第１絶縁領域は、前記半導体部材と前記第１導電部材との間に設けられた、前記絶縁部材と、
を備えた半導体装置。
（構成２）
前記第１面と前記第１導電部との間の前記第１方向に沿う第１距離は、前記第１面と前記第３半導体領域との間の前記第１方向に沿う第２距離よりも短い、構成１に記載の半導体装置。
（構成３）
前記第５半導体領域は、前記第２半導体領域の前記少なくとも一部と接する、構成１または２に記載の半導体装置。
（構成４）
前記第２半導体領域は、第１半導体部分、及び、第２半導体部分を含み、
前記第１半導体部分から前記第２半導体部分への第３方向は、前記第１方向及び前記第２方向を含む平面と交差し、
前記第５半導体領域は、前記第１方向において、前記第１半導体部分と前記第１導電部との間にあり、
前記第２半導体部分は、前記第１導電部と接した、構成１または２に記載の半導体装置。
（構成５）
前記半導体部材は、セル部分と、前記セル部分の外の終端部分と、前記セル部分と前記終端部分との間のセル端部分と、を含み、
前記第１半導体部分は、前記セル部分に設けられ、
前記第２半導体部分は、前記セル端部分に設けられた、構成４に記載の半導体装置。
（構成６）
複数の前記第２半導体部分が設けられ、
前記複数の第２半導体部分の１つから前記複数の第２半導体部分の別の１つへの方向は、前記第３方向に沿う、構成５に記載の半導体装置。
（構成７）
前記半導体部材は、セル部分と、前記セル部分の外の終端部分と、前記セル部分と前記終端部分との間のセル端部分と、を含み、
前記第１半導体部分は、前記セル端部分に設けられ、
前記第２半導体部分は、前記セル部分に設けられた、構成４に記載の半導体装置。
（構成８）
複数の前記第２半導体部分が設けられ、
前記複数の第２半導体部分の１つから前記複数の第２半導体部分の別の１つへの方向は、前記第３方向に沿う、構成７に記載の半導体装置。
（構成９）
複数の前記第１半導体部分が設けられ、
前記複数の第１半導体部分の１つから前記複数の第１半導体部分の別の１つへの方向は、前記第３方向に沿い、
前記第２半導体部分は、前記複数の第１半導体部分の前記１つと、前記複数の第１半導体部分の前記別の１つと、の間にある、構成４に記載の半導体装置。
（構成１０）
複数の前記第５半導体領域が設けられ、
前記複数の第５半導体領域の１つから前記複数の第５半導体領域の別の１つへの方向は、前記第１方向及び前記第２方向を含む平面と交差する第３方向に沿う、構成１または２に記載の半導体装置。
（構成１１）
複数の前記第１導電部が設けられ、
前記複数の第１導電部の１つから前記複数の第１導電部の別の１つへの方向は、前記第２方向に沿い、
前記第５半導体領域は、前記第１方向において、前記第２半導体領域と、前記複数の第１導電部の前記１つとの間にあり、
前記複数の第１導電部の前記別の１つの少なくとも一部は、前記第２半導体領域と接した、構成１または２に記載の半導体装置。
（構成１２）
前記半導体部材は、第１セル部分と、前記第１セル部分の外の第２セル部分と、を含み、
前記複数の第１導電部の前記１つは、前記第１セル部分に設けられ、
前記複数の第１導電部の前記別の１つは、前記第２セル部分に設けられた、構成１１に記載の半導体装置。
（構成１３）
前記第１導電部は、前記第５半導体領域とショットキー接触した、構成１～１２のいずれか１つに記載の半導体装置。
（構成１４）
前記第１導電部材は、前記第２電極と電気的に接続された、または、
前記第１導電部材は、前記第２電極と電気的に接続されることが可能である、構成１～１３のいずれか１つに記載の半導体装置。
（構成１５）
第３電極をさらに備え、
前記第２電極は、第２導電領域及び第２導電部を含み、
前記第２導電部は、前記第２導電領域と電気的に接続され、
前記第１導電領域から前記第２導電領域への方向は、前記第２方向に沿い、
前記第３電極は、前記第１面と前記第２導電領域との間にあり、
前記半導体部材は、前記第２導電形の第６半導体領域と、前記第１導電形の第７半導体領域と、前記第２導電形の第８半導体領域と、をさらに含み、
前記第１半導体領域は、第４部分領域と、第５部分領域と、第６部分領域と、を含み、前記第４部分領域は、前記第１方向において、前記第１面と前記第３電極との間にあり、前記第４部分領域から前記第５部分領域への方向は、前記第２方向に沿い、前記第５部分領域は、前記第１方向において、前記第１面と前記第６部分領域との間にあり、前記第３電極から前記第６部分領域への方向は、前記第２方向に沿い、
前記第２方向において、前記第３電極の一部と前記第２導電部との間に前記第６半導体領域の一部があり、
前記第６半導体領域は、前記第１方向において前記第６部分領域と前記第７半導体領域との間にあり、
前記第３電極の別の一部と前記第２導電部との間に前記第７半導体領域があり、
前記第８半導体領域は、前記第１面と前記第４部分領域との間、及び、前記第１面と前記第５部分領域との間にあり、
前記絶縁部材は、第２絶縁領域をさらに含み、
前記第２絶縁領域は、前記半導体部材と前記第３電極との間に設けられた、構成１～１２のいずれか１つに記載の半導体装置。
（構成１６）
前記半導体部材は、前記第２導電形の第９半導体領域をさらに含み、
前記第９半導体領域は、前記第６半導体領域と前記第２導電部との間に設けられ、
前記第９半導体領域における前記第２導電形の第９キャリア濃度は、前記第６半導体領域における前記第２導電形の第６キャリア濃度よりも高い、構成１５に記載の半導体装置。
（構成１７）
前記第１導電部は、前記第５半導体領域とショットキー接触した、構成１５または１６に記載の半導体装置。
（構成１８）
前記第２導電部は、前記第１導電部に含まれる材料とは異なる材料を含む、構成１５～１７のいずれか１つに記載の半導体装置。
（構成１９）
前記第１導電部は、Ｐｔ、Ｖ、Ｔｉ、ＴｉＮ及びＮｉよりなる群から選択された少なくとも１つを含み、
前記第２導電部は、Ａｌ、Ｗ及びＴａよりなる群から選択された少なくとも１つを含む、構成１５～１７のいずれか１つに記載の半導体装置。
（構成２０）
前記第５半導体領域における前記第１導電形の第５キャリア濃度は、前記第１半導体領域における前記第１導電形の第１キャリア濃度よりも高い、構成１～１９のいずれか１つに記載の半導体装置。
実施形態によれば、損失を低減できる半導体装置を提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる、半導体部材、半導体領域、電極及び絶縁部材などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０Ａ、１０Ｂ…第１、第２素子、 １０Ｃ…セル部分、 １０ＣＡ、１０ＣＢ…第１、第２セル部分、 １０Ｄ…セル端部分、 １０Ｅ…中間部分、 １０Ｍ…半導体部材、 １０Ｐ…終端部分、 １１～１９…第１～第９半導体領域、 １１ａ～１１ｆ…第１～第６部分領域、 １２ａ、１２ｂ…第１、第２半導体部分、 ４０…絶縁部材、 ４１～４３…第１～第３絶縁領域、 ５１～５３…第１～第３電極、 ５１ｆ…第１面、 ５２Ｔ…第２電極端子、 ５２ａ、５２ｂ…第１、第２導電部、 ５２ｐ、５２ｑ…第１、第２導電領域、 ６１…第１導電部材、 ６１Ｌ…接続部材、 ６１Ｔ…第１導電部材端子、 １１０、１２０～１２２、１３０…半導体装置、 ＣＦ１～ＣＦ４…第１～第４構成、 Ｄ１～Ｄ３…第１～第３方向、 Ｅｒｒ１…リカバリ損失、 Ｖｆ…順方向電圧、 ｄ１～ｄ４…第１～第４距離
本発明の実施形態によれば、半導体装置は、第１電極、第２電極、第１導電部材、半導体部材及び絶縁部材を含む。前記第１電極は、第１面を含む。前記第２電極は、第１導電領域及び第１導電部を含む。前記第１導電部は、前記第１導電領域と電気的に接続される。前記第１導電部材は、前記第１面と前記第１導電領域との間に設けられる。前記半導体部材は、前記第１面と前記第２電極との間に設けられる。前記半導体部材は、第１導電形の第１半導体領域、第２導電形の第２半導体領域、前記第２導電形の第３半導体領域、前記第１導電形の第４半導体領域、及び、前記第１導電形の第５半導体領域を含む。前記第１半導体領域は、第１部分領域と、第２部分領域と、第３部分領域と、を含む。前記第１部分領域は、前記第１面に対して垂直な第１方向において、前記第１面と前記第１導電部材との間にある。前記第１部分領域から前記第２部分領域への第２方向は、前記第１方向と交差する。前記第２部分領域は、前記第１方向において、前記第１面と前記第３部分領域との間にある。前記第１導電部材から前記第３部分領域への方向は、前記第２方向に沿う。前記第１導電部材の一部と前記第１導電部との間に前記第２半導体領域の一部がある。前記第２半導体領域は、前記第１方向において前記第３部分領域と前記第３半導体領域との間にある。前記第１導電部材の別の一部から前記第３半導体領域への方向は、前記第２方向に沿う。前記第３半導体領域における前記第２導電形の第３キャリア濃度は、前記第２半導体領域における前記第２導電形の第２キャリア濃度よりも高い。前記第４半導体領域は、前記第１面と前記第１部分領域との間、及び、前記第１面と前記第２部分領域との間にある。前記第５半導体領域は、前記第１方向において、前記第２半導体領域の少なくとも一部と、前記第１導電部の少なくとも一部と、の間にある。前記絶縁部材は、第１絶縁領域を含む。前記第１絶縁領域は、前記半導体部材と前記第１導電部材との間に設けられる。
半導体部材１０Ｍは、第１面５１ｆと第２電極５２との間に設けられる。半導体部材１０Ｍは、第１導電形の第１半導体領域１１と、第２導電形の第２半導体領域１２と、第２導電形の第３半導体領域１３と、第１導電形の第４半導体領域１４と、第１導電形の第５半導体領域１５と、を含む。
図４は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図４は、図１のＡ１－Ａ２線に対応する断面図である。図４においては、第１電極５１などの一部の要素が省略されている。
例えば、セル端部分１０Ｄの少なくとも一部において、第５半導体領域１５が設けられず、上記の第２半導体部分１２ｂが設けられる。例えば、セル端部分１０Ｄにおいて、リカバリ動作において、ホールが効果的に排出される。例えば、ＦＷＤ領域における終端領域の近く（セル端部分１０Ｄ）において、リカバリ時の損失を効果的に抑制できる。
図５は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図５は、図１のＡ１－Ａ２線に対応する断面図である。図５においては、第１電極５１などの一部の要素が省略されている。
例えば、セル端部分１０Ｄにおいて、リカバリ動作時において、ホールが効果的に排出できる。損失が抑制できる。
第２構成ＣＦ２及び第３構成ＣＦ３においても、第５半導体領域１５が設けられない第４構成ＣＦ４よりも低いリカバリ損失Ｅｒｒ１が得られる。第５半導体領域１５が第１導電部５２ａから離れるとリカバリ損失Ｅｒｒ１が増大する傾向がある。第５半導体領域１５は、第１導電部５２ａと接することが好ましい。
実施形態は、以下の構成を含んでも良い。
（構成１）
第１面を含む第１電極と、
第１導電領域及び第１導電部を含む第２電極であって、前記第１導電部は、前記第１導電領域と電気的に接続された、前記第２電極と、
前記第１面と前記第１導電領域との間に設けられた第１導電部材と、
前記第１面と前記第２電極との間に設けられた半導体部材であって、前記半導体部材は、
第１導電形の第１半導体領域であって、前記第１半導体領域は、第１部分領域と、第２部分領域と、第３部分領域と、を含み、前記第１部分領域は、前記第１面に対して垂直な第１方向において、前記第１面と前記第１導電部材との間にあり、前記第１部分領域から前記第２部分領域への第２方向は、前記第１方向と交差し、前記第２部分領域は、前記第１方向において、前記第１面と前記第３部分領域との間にあり、前記第１導電部材から前記第３部分領域への方向は、前記第２方向に沿う、前記第１半導体領域と、
第２導電形の第２半導体領域であって、前記第１導電部材の一部と前記第１導電部との間に前記第２半導体領域の一部がある、前記第２半導体領域と、
前記第２導電形の第３半導体領域であって、前記第２半導体領域は、前記第１方向において前記第３部分領域と前記第３半導体領域との間にあり、前記第１導電部材の別の一部から前記第３半導体領域への方向は、前記第２方向に沿い、前記第３半導体領域における前記第２導電形の第３キャリア濃度は、前記第２半導体領域における前記第２導電形の第２キャリア濃度よりも高い、前記第３半導体領域と、
前記第１導電形の第４半導体領域であって、前記第４半導体領域は、前記第１面と前記第１部分領域との間、及び、前記第１面と前記第２部分領域との間にある、前記第４半導体領域と、
前記第１導電形の第５半導体領域であって、前記第５半導体領域は、前記第１方向において、前記第２半導体領域の少なくとも一部と、前記第１導電部の少なくとも一部と、の間にある、前記第５半導体領域と、
を含む、前記半導体部材と、
第１絶縁領域を含む絶縁部材であって、前記第１絶縁領域は、前記半導体部材と前記第１導電部材との間に設けられた、前記絶縁部材と、
を備えた半導体装置。

Claims (10)

  1. 第１面を含む第１電極と、
    第１導電領域及び第１導電部を含む第２電極であって、前記第１導電部は、前記第１導電領域と電気的に接続された、前記第２電極と、
    前記第１面と前記第１導電領域との間に設けられた第１導電部材と、
    前記第１面と前記第２電極との間に設けられた半導体部材であって、前記半導体部材は、
    第１導電形の第１半導体領域であって、前記第１半導体領域は、第１部分領域と、第２部分領域と、第３部分領域と、を含み、前記第１部分領域は、前記第１面に対して垂直な第１方向において、前記第１面と前記第１導電部材との間にあり、前記第１部分領域から前記第２部分領域への第２方向は、前記第１方向と交差し、前記第２部分領域は、前記第１方向において、前記第１面と前記第３部分領域との間にあり、前記第１導電部材から前記第３部分領域への方向は、前記第２方向に沿う、前記第１半導体領域と、
    第２導電形の第２半導体領域であって、前記第１導電部材の一部と前記第１導電部との間に前記第２半導体領域の一部がある、前記第２半導体領域と、
    前記第２導電形の第３半導体領域であって、前記第２半導体領域は、前記第１方向において前記第３部分領域と前記第３半導体領域との間にあり、前記第１導電部材の別の一部から前記第３半導体領域への方向は、前記第２方向に沿い、前記第３半導体領域における前記第２導電形の第３キャリア濃度は、前記第２半導体領域における前記第２導電形の第２キャリア濃度よりも高い、前記第３半導体領域と、
    前記第２導電形の第４半導体領域であって、前記第４半導体領域は、前記第１面と前記第１部分領域との間、及び、前記第１面と前記第２部分領域との間にある、前記第４半導体領域と、
    前記第１導電形の第５半導体領域であって、前記第５半導体領域は、前記第１方向において、前記第２半導体領域の少なくとも一部と、前記第１導電部の少なくとも一部と、の間にある、前記第５半導体領域と、
    を含む、前記半導体部材と、
    第１絶縁領域を含む絶縁部材であって、前記第１絶縁領域は、前記半導体部材と前記第１導電部材との間に設けられた、前記絶縁部材と、
    を備えた半導体装置。
  2. 前記第５半導体領域は、前記第２半導体領域の前記少なくとも一部と接する、請求項１に記載の半導体装置。
  3. 前記第２半導体領域は、第１半導体部分、及び、第２半導体部分を含み、
    前記第１半導体部分から前記第２半導体部分への第３方向は、前記第１方向及び前記第２方向を含む平面と交差し、
    前記第５半導体領域は、前記第１方向において、前記第１半導体部分と前記第１導電部との間にあり、
    前記第２半導体部分は、前記第１導電部と接した、請求項１に記載の半導体装置。
  4. 前記半導体部材は、セル部分と、前記セル部分の外の終端部分と、前記セル部分と前記終端部分との間のセル端部分と、を含み、
    前記第１半導体部分は、前記セル部分に設けられ、
    前記第２半導体部分は、前記セル端部分に設けられた、請求項３に記載の半導体装置。
  5. 複数の前記第１導電部が設けられ、
    前記複数の第１導電部の１つから前記複数の第１導電部の別の１つへの方向は、前記第２方向に沿い、
    前記第５半導体領域は、前記第１方向において、前記第２半導体領域と、前記複数の第１導電部の前記１つとの間にあり、
    前記複数の第１導電部の前記別の１つの少なくとも一部は、前記第２半導体領域と接した、請求項１に記載の半導体装置。
  6. 前記半導体部材は、第１セル部分と、前記第１セル部分の外の第２セル部分と、を含み、
    前記複数の第１導電部の前記１つは、前記第１セル部分に設けられ、
    前記複数の第１導電部の前記別の１つは、前記第２セル部分に設けられた、請求項５に記載の半導体装置。
  7. 前記第１導電部は、前記第５半導体領域とショットキー接触した、請求項１に記載の半導体装置。
  8. 第３電極をさらに備え、
    前記第２電極は、第２導電領域及び第２導電部を含み、
    前記第２導電部は、前記第２導電領域と電気的に接続され、
    前記第１導電領域から前記第２導電領域への方向は、前記第２方向に沿い、
    前記第３電極は、前記第１面と前記第２導電領域との間にあり、
    前記半導体部材は、前記第２導電形の第６半導体領域と、前記第１導電形の第７半導体領域と、前記第２導電形の第８半導体領域と、をさらに含み、
    前記第１半導体領域は、第４部分領域と、第５部分領域と、第６部分領域と、を含み、前記第４部分領域は、前記第１方向において、前記第１面と前記第３電極との間にあり、前記第４部分領域から前記第５部分領域への方向は、前記第２方向に沿い、前記第５部分領域は、前記第１方向において、前記第１面と前記第６部分領域との間にあり、前記第３電極から前記第６部分領域への方向は、前記第２方向に沿い、
    前記第２方向において、前記第３電極の一部と前記第２導電部との間に前記第６半導体領域の一部があり、
    前記第６半導体領域は、前記第１方向において前記第６部分領域と前記第７半導体領域との間にあり、
    前記第３電極の別の一部と前記第２導電部との間に前記第７半導体領域があり、
    前記第８半導体領域は、前記第１面と前記第４部分領域との間、及び、前記第１面と前記第５部分領域との間にあり、
    前記絶縁部材は、第２絶縁領域をさらに含み、
    前記第２絶縁領域は、前記半導体部材と前記第３電極との間に設けられた、請求項１～７のいずれか１つに記載の半導体装置。
  9. 前記半導体部材は、前記第２導電形の第９半導体領域をさらに含み、
    前記第９半導体領域は、前記第６半導体領域と前記第２導電部との間に設けられ、
    前記第９半導体領域における前記第２導電形の第９キャリア濃度は、前記第６半導体領域における前記第２導電形の第６キャリア濃度よりも高い、請求項８に記載の半導体装置。
  10. 前記第２導電部は、前記第１導電部に含まれる材料とは異なる材料を含む、請求項８に記載の半導体装置。
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