JP2023518861A - 画素駆動回路、表示パネル及び電子機器 - Google Patents
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Abstract
Description
本出願は、2020年3月24日に中国で出願した中国特許出願No.202010211246.9の優先権を主張し、その全ての内容は引用によって本文に取り込まれる。
複数の画素回路を含む画素アレイであって、RGBG画素配列方式を採用する画素アレイと、
前記画素アレイの第1方向に配列される少なくとも4本のゲート線であって、隣接する2本のゲート線の間に1行の画素回路が設けられ、画素回路の各行に1本のゲート線が対応する少なくとも4本のゲート線と、
前記第1方向に垂直な第2方向に配列され、各ゲート線に交差して設けられる少なくとも8本のデータ線であって、各データ線は1列の画素回路のうち同一色のサブ画素に対応する前記画素回路に接続される少なくとも8本のデータ線と、
前記データ線接続に接続されるデマルチプレクサ回路であって、集積回路ICチップと導通するように前記データ線を制御するためのデマルチプレクサ回路と、
を含む、画素駆動回路を提供する。
複数の画素回路1を含む画素アレイであって、RGBG画素配列方式を採用する画素アレイと、
前記画素アレイの第1方向に配列される少なくとも4本のゲート線2であって、隣接する2本のゲート線2の間に1行の画素回路1が設けられ、画素回路1の各行に1本のゲート線2が対応する少なくとも4本のゲート線2と、
前記第1方向に垂直な第2方向に配列され、各ゲート線2に交差して設けられる少なくとも8本のデータ線3であって、各データ線3は1列の画素回路1のうち同一色のサブ画素に対応する前記画素回路1に接続される少なくとも8本のデータ線3と、
前記データ線3に接続されるデマルチプレクサ回路4であって、集積回路ICチップと導通するように前記データ線3を制御するためのデマルチプレクサ回路4と、を含む。
前記ICチップの出力端に接続されるアレイ基板行駆動GOAユニット5をさらに含み、前記GOAユニット5は第1クロック信号線51、第2クロック信号線52、第3クロック信号線53、第4クロック信号線54、奇数行のゲート線2に接続される複数の第1GOA回路55、及び偶数行のゲート線2に接続される複数の第2GOA回路56を含み、
前記第1GOA回路55は前記第1クロック信号線51及び前記第2クロック信号線52に接続され、前記第2GOA回路56は前記第3クロック信号線53及び前記第4クロック信号線54に接続され、
前記第1クロック信号線51と前記第2クロック信号線52のタイミングが逆になり、前記第3クロック信号線53と前記第4クロック信号線54のタイミングが逆になる。
最終段の前記第1GOA回路55を除いて、各段の前記第1GOA回路55の出力端は隣接する次段の前記第1GOA回路55の入力端に接続され、最終段の前記第2GOA回路56を除いて、各段の前記第2GOA回路56の出力端は隣接する次段の前記第2GOA回路56の入力端に接続される。
各列の画素回路1は1つの回路群となり、同一色のサブ画素に対応する前記回路群は第1回路群であり、2色のサブ画素に対応する前記回路群は第2回路群であり、
前記第1タイプのデータ線31は前記第2回路群のうち第1色のサブ画素に対応する前記画素回路1に接続され、前記第2タイプのデータ線32は前記第2回路群のうち第2色のサブ画素に対応する前記画素回路1に接続され、前記第3タイプのデータ線33は前記第1回路群における前記画素回路1に接続される。
第1駆動線41、前記第1駆動線41とタイミングが逆になる第2駆動線42、少なくとも4つの第1スイッチ43、及び少なくとも4つの第2スイッチ44を含み、
前記第1駆動線41及び前記第2駆動線42は前記ICチップの出力端に接続され、
前記第1タイプのデータ線31及びそれぞれの前記第1回路群内の一方の前記第3タイプのデータ線33は前記第1スイッチ43に対応し、前記第2タイプのデータ線32及びそれぞれの前記第1回路群内の他方の前記第3タイプのデータ線33は前記第2スイッチ44に対応し、
前記第1スイッチ43の制御端は前記第1駆動線41に接続され、前記第1駆動線41の制御下で前記第1タイプのデータ線31と対応するポートデータ線とを導通させ、半数の前記第3タイプのデータ線33と対応するポートデータ線とを導通させるために用いられ、
前記第2スイッチ44の制御端は前記第2駆動線42に接続され、前記第2駆動線42の制御下で前記第2タイプのデータ線32と対応するポートデータ線とを導通させ、残り半数の前記第3タイプのデータ線33と対応するポートデータ線とを導通させるために用いられ、
前記ポートデータ線のそれぞれは前記ICチップの出力端に接続される。
前記第2駆動線42が前記第2スイッチ44をオンに制御すると、各ゲート線2に対応する動作パルス内で、前記第2タイプのデータ線32に接続される前記画素回路1は動作状態にあり、前記第2スイッチ44に対応する前記第3タイプのデータ線33に接続される前記画素回路1は動作状態にある。
複数の画素回路を含む画素アレイであって、RGBG画素配列方式を採用する画素アレイと、
画素アレイの第1方向に配列される少なくとも4本のゲート線であって、隣接する2本のゲート線の間に1行の画素回路が設けられ、画素回路の各行に1本のゲート線が対応する少なくとも4本のゲート線と、
第1方向に垂直な第2方向に配列され、各ゲート線に交差して設けられる少なくとも8本のデータ線であって、各データ線は1列の画素回路のうち同一色のサブ画素に対応する画素回路に接続される少なくとも8本のデータ線と、
データ線に接続されるであって、集積回路ICチップと導通するようにデータ線を制御するためのデマルチプレクサ回路と、を含む。
ICチップの出力端に接続されるアレイ基板行駆動GOAユニットをさらに含み、
GOAユニットは第1クロック信号線、第2クロック信号線、第3クロック信号線、第4クロック信号線、奇数行のゲート線に接続される複数の第1GOA回路、及び偶数行のゲート線に接続される複数の第2GOA回路を含み、
第1GOA回路は第1クロック信号線及び第2クロック信号線に接続され、第2GOA回路は第3クロック信号線及び第4クロック信号線に接続され、
第1クロック信号線と第2クロック信号線のタイミングが逆になり、第3クロック信号線と第4クロック信号線のタイミングが逆になる。
最終段の第1GOA回路を除いて、各段の第1GOA回路の出力端は隣接する次段の第1GOA回路の入力端に接続され、最終段の第2GOA回路を除いて、各段の第2GOA回路の出力端は隣接する次段の第2GOA回路の入力端に接続される。
各列の画素回路は1つの回路群となり、同一色のサブ画素に対応する回路群は第1回路群であり、2色のサブ画素に対応する回路群は第2回路群であり、
第1タイプのデータ線は第2回路群のうち第1色のサブ画素に対応する画素回路に接続され、第2タイプのデータ線は第2回路群のうち第2色のサブ画素に対応する画素回路に接続され、
第3タイプのデータ線は第1回路群における画素回路に接続される。
第1タイプのデータ線、第2タイプのデータ線、2本の第3タイプのデータ線、第2タイプのデータ線、第1タイプのデータ線、及び2本の第3タイプのデータ線は第2方向に順次配列され、
各第3タイプのデータ線は第1回路群における画素回路の半数に接続され、1本の第3タイプのデータ線に接続される少なくとも2つの画素回路は隣接するか又は間隔をあけて配列される。
第1駆動線、第1駆動線とタイミングが逆になる第2駆動線、少なくとも4つの第1スイッチ、及び少なくとも4つの第2スイッチを含み、
第1駆動線及び第2駆動線はICチップの出力端に接続され、
第1タイプのデータ線及び各第1回路群内の一方の第3タイプのデータ線は第1スイッチに対応し、第2タイプのデータ線及び各第1回路群内の他方の第3タイプのデータ線は第2スイッチに対応し、
第1スイッチの制御端は第1駆動線に接続され、第1駆動線の制御下で第1タイプのデータ線と対応するポートデータ線とを導通させ、半数の第3タイプのデータ線と対応するポートデータ線とを導通させるために用いられ、
第2スイッチの制御端は第2駆動線に接続され、第2駆動線の制御下で第2タイプのデータ線と対応するポートデータ線とを導通させ、残り半数の第3タイプのデータ線と対応するポートデータ線とを導通させるために用いられ、
各ポートデータ線は集積回路の出力端に接続される。
第2駆動線が第2スイッチをオンに制御すると、各ゲート線に対応する動作パルス内で、第2タイプのデータ線に接続される画素回路は動作状態にあり、第2スイッチに対応する第3タイプのデータ線に接続される画素回路は動作状態にある。
Claims (10)
- 複数の画素回路(1)を含む画素アレイであって、RGBG画素配列方式を採用する画素アレイと、
前記画素アレイの第1方向に配列される少なくとも4本のゲート線(2)であって、隣接する2本のゲート線(2)の間に1行の画素回路(1)が設けられ、画素回路(1)の各行に1本のゲート線(2)が対応する少なくとも4本のゲート線(2)と、
前記第1方向に垂直な第2方向に配列され、各ゲート線(2)に交差して設けられる少なくとも8本のデータ線(3)であって、各データ線(3)は1列の画素回路(1)のうち同一色のサブ画素に対応する前記画素回路(1)に接続される少なくとも8本のデータ線(3)と、
前記データ線(3)に接続されるデマルチプレクサ回路(4)であって、集積回路ICチップと導通するように前記データ線(3)を制御するためのデマルチプレクサ回路(4)と、
を含む、画素駆動回路。 - 前記ICチップの出力端に接続されるアレイ基板行駆動GOAユニット(5)をさらに含み、
前記GOAユニット(5)は第1クロック信号線(51)、第2クロック信号線(52)、第3クロック信号線(53)、第4クロック信号線(54)、奇数行のゲート線(2)に接続される複数の第1GOA回路(55)、及び偶数行のゲート線(2)に接続される複数の第2GOA回路(56)を含み、
前記第1GOA回路(55)は前記第1クロック信号線(51)及び前記第2クロック信号線(52)に接続され、前記第2GOA回路(56)は前記第3クロック信号線(53)及び前記第4クロック信号線(54)に接続され、
前記第1クロック信号線(51)と前記第2クロック信号線(52)のタイミングが逆になり、前記第3クロック信号線(53)と前記第4クロック信号線(54)のタイミングが逆になる、請求項1に記載の画素駆動回路。 - 行数の小さい順に、各隣接する前記第1GOA回路(55)の間が接続され且つ奇数行のゲート線(2)の段伝送が形成され、各隣接する前記第2GOA回路(56)の間が接続され且つ偶数行のゲート線(2)の段伝送が形成され、
最終段の前記第1GOA回路(55)を除いて、各段の前記第1GOA回路(55)の出力端は隣接する次段の前記第1GOA回路(55)の入力端に接続され、最終段の前記第2GOA回路(56)を除いて、各段の前記第2GOA回路(56)の出力端は隣接する次段の前記第2GOA回路(56)の入力端に接続される、
請求項2に記載の画素駆動回路。 - 隣接する奇数行のゲート線(2)と偶数行のゲート線(2)について、奇数行のゲート線(2)に対応する第1GOA回路(55)のクロック信号に対して、偶数行のゲート線(2)に対応する第2GOA回路(56)のクロック信号は半パルス遅れる、
請求項3に記載の画素駆動回路。 - 前記データ線(3)は第1タイプのデータ線(31)、第2タイプのデータ線(32)及び第3タイプのデータ線(33)を含み、
各列の画素回路(1)は1つの回路群となり、同一色のサブ画素に対応する前記回路群は第1回路群であり、2色のサブ画素に対応する前記回路群は第2回路群であり、
前記第1タイプのデータ線(31)は前記第2回路群のうち第1色のサブ画素に対応する画素回路(1)に接続され、前記第2タイプのデータ線(32)は前記第2回路群のうち第2色のサブ画素に対応する画素回路(1)に接続され、
前記第3タイプのデータ線(33)は前記第1回路群における前記画素回路(1)に接続される、請求項4に記載の画素駆動回路。 - 前記第1タイプのデータ線(31)、前記第2タイプのデータ線(32)及び前記第3タイプのデータ線(33)の数の和は前記画素回路(1)に対応する列数の2倍であり、
前記第1タイプのデータ線(31)、前記第2タイプのデータ線(32)、2本の前記第3タイプのデータ線(33)、前記第2タイプのデータ線(32)、前記第1タイプのデータ線(31)、及び2本の前記第3タイプのデータ線(33)は前記第2方向に順次配列され、
前記第3タイプのデータ線(33)のそれぞれは前記第1回路群における前記画素回路(1)の半数に接続され、1本の前記第3タイプのデータ線(33)に接続される少なくとも2つの前記画素回路(1)は隣接するか又は間隔をあけて配列される、
請求項5に記載の画素駆動回路。 - 前記デマルチプレクサ回路(4)は、
第1駆動線(41)、前記第1駆動線(41)とタイミングが逆になる第2駆動線(42)、少なくとも4つの第1スイッチ(43)、及び少なくとも4つの第2スイッチ(44)を含み、
前記第1駆動線(41)及び前記第2駆動線(42)は前記ICチップの出力端に接続され、
前記第1タイプのデータ線(31)及びそれぞれの前記第1回路群内の一方の前記第3タイプのデータ線(33)は前記第1スイッチ(43)に対応し、前記第2タイプのデータ線(32)及びそれぞれの前記第1回路群内の他方の前記第3タイプのデータ線(33)は前記第2スイッチ(44)に対応し、
前記第1スイッチ(43)の制御端は前記第1駆動線(41)に接続され、前記第1駆動線(41)の制御下で前記第1タイプのデータ線(31)と対応するポートデータ線とを導通させ、半数の前記第3タイプのデータ線(33)と対応するポートデータ線とを導通させるために用いられ、
前記第2スイッチ(44)の制御端は前記第2駆動線(42)に接続され、前記第2駆動線(42)の制御下で前記第2タイプのデータ線(32)と対応するポートデータ線とを導通させ、残り半数の前記第3タイプのデータ線(33)と対応するポートデータ線とを導通させるために用いられ、
前記ポートデータ線のそれぞれは前記ICチップの出力端に接続される、請求項6に記載の画素駆動回路。 - 前記第1駆動線(41)が前記第1スイッチ(43)をオンに制御すると、各ゲート線(2)に対応する動作パルス内で、前記第1タイプのデータ線(31)に接続される前記画素回路(1)は動作状態にあり、前記第1スイッチ(43)に対応する前記第3タイプのデータ線(33)に接続される前記画素回路(1)は動作状態にあり、
前記第2駆動線(42)が前記第2スイッチ(44)をオンに制御すると、各ゲート線(2)に対応する動作パルス内で、前記第2タイプのデータ線(32)に接続される前記画素回路(1)は動作状態にあり、前記第2スイッチ(44)に対応する前記第3タイプのデータ線(33)に接続される前記画素回路(1)は動作状態にある、
請求項7に記載の画素駆動回路。 - 請求項1から8のいずれか1項に記載の画素駆動回路を含む、表示パネル。
- 請求項9に記載の表示パネルを含む、電子機器。
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