KR20220156068A - 픽셀 구동 회로, 디스플레이 패널 및 전자 장치 - Google Patents

픽셀 구동 회로, 디스플레이 패널 및 전자 장치 Download PDF

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KR20220156068A
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Abstract

일 픽셀 구동 회로, 디스플레이 패널(5061) 및 전자 장치(500)에 있어서, 픽셀 구동 회로는, 복수의 픽셀 회로(1)를 포함하고, RGBG 픽셀 배열 방식을 사용하는 픽셀 어레이; 인접된 2 개의 그리드 라인(2) 사이에 한 행의 픽셀 회로(1)가 구비되고, 각 행의 픽셀 회로(1)가 하나의 그리드 라인(2)에 대응되는 픽셀 어레이의 제1 방향을 따라 배열되는 적어도 4 개의 그리드 라인(2); 각 데이터 라인(3)이 1 열 픽셀 회로(1) 중 동일한 색상 서브 픽셀에 대응되는 픽셀 회로(1)와 연결되는 제1 방향과 수직되는 제2 방향을 따라 배열되고, 각 그리드 라인(2)과 교차되게 구비되는 적어도 8 개의 데이터 라인(3); 및 데이터 라인(3)을 제어하여 집적회로(IC) 칩과 연결되게 하는 데이터 라인(3)과 연결되는 디멀티플렉서 회로(4)를 포함한다.

Description

픽셀 구동 회로, 디스플레이 패널 및 전자 장치
[관련 출원의 상호 인용]
본 출원은 2020년 3월 24일 중국에서 제출된 중국 특허 출원 번호 No. 202010211246.9의 우선권을 주장하며, 본 출원에서는 그 모든 내용을 인용하고 있다.
[기술분야]
본 출원은 디스플레이 기술분야에 관한 것으로서, 특히 픽셀 구동 회로, 디스플레이 패널 및 전자 장치에 관한 것이다.
액티브 매트릭스 유기발광 다이오드(Active Matrix/Organic Light Emitting Diode, AMOLED) 디스플레이 회로에서, 각 픽셀 회로는 복수의 박막트랜지스터(Thin Film Transistor, TFT) 구동 회로와 하나의 유기발광 다이오드(Organic Light-Emitting Diode, OLED)를 포함하고, 통상적으로 7T1C(7 개 TFT와 1 개 커패시터로 구성) 픽셀 보상 회로 및 각 디스플레이 소자 유닛을 구동 점등시키는 구동 회로를 사용한다. 여기서, 7T1C 구동 회로 입력 신호는 OLED 발광 제어 신호(Emission, EM), Scan[n], Scan[n-1], Vini(초기 리셋 신호), Vdata(데이터 신호), Vdd(고차 신호)를 포함하며; 구동 회로는 통상적으로 Scan GOA(Gate Driver On Array, 어레이 기판 행 구동 주사 회로)와 EM 어레이 기판 행 구동 회로(Emit Gate Driver On Array, EM GOA)를 포함하고, Scan GOA와 EM GOA("EOA"로 약칭) 회로에서는 CK(클럭 신호)/XCK(외부 클럭 신호)/VGL(저전위)/VGH(고전위)/STV(초기 신호) 등 입력 신호를 사용하고, 시퀀스 회로 MOS 스위치 유닛(복수의 TFT와 복수의 커패시터로 구성)을 통과한 후, 단계별 전송 후의 각 행 구동 시퀀스를 디스플레이 영역의 픽셀 회로로 출력한다(도1 참조).
AMOLED 디스플레이 모듈에서, 통상적으로 RGBG 픽셀 배열 방식을 사용하는 바(각 두 개의 픽셀이 하나의 녹색 서브 픽셀을 공유하며, 이는 청색 OLED의 면적을 더욱 크게 만들고, 아울러 더욱 높은 패널 구경비를 구현할 수 있어, 이로써 동일한 발광 강도에 도달하는데 필요한 전류가 더욱 낮기 때문에, 감쇠 속도를 완화하여 패널 수명을 연장시킴), 이러한 배열 방식은 전통적인 RGB 바형 배열 방식에 비하여, 1 열 픽셀 상에 2 가지 디스플레이 색상이 존재하고, Gate(그리드 라인) GOA 집적회로가 단계별 전송 과정에 쉽게 단계별 전송 과정 중의 R(저항)과 C(커패시터)가 초래하는 파형 지연으로 인하여 주사 신호 Gate 출력 파형 지연이 발생하여, 픽셀 회로 유닛의 Vdata 전압 입력 단계에서, 쉽게 지난 프레임의 Vdata 전압을 입력하여, 순색 디스플레이에 색 편향이 발생하는 바, 예를 들면 적색 화면이 청색을 띄거나, 청색 화면이 적색을 띈다.
본 출원의 실시예는 종래 기술에서 출력 파형 지연으로 초래되는 순색 디스플레이에 색 편향이 발생하는 문제를 해결하는 픽셀 구동 회로, 디스플레이 패널 및 전자 장치를 제공한다.
상기 과제를 해결하기 위하여, 본 출원의 실시예는 하기와 같이 구현된다.
제1 면에서, 본 출원의 실시예는,
복수의 픽셀 회로를 포함하고, RGBG 픽셀 배열 방식을 사용하는 픽셀 어레이;
인접된 2 개의 그리드 라인 사이에 한 행의 픽셀 회로가 구비되고, 각 행의 픽셀 회로가 하나의 그리드 라인에 대응되는 상기 픽셀 어레이의 제1 방향을 따라 배열되는 적어도 4 개의 그리드 라인;
각 데이터 라인이 1 열 픽셀 회로 중 동일한 색상 서브 픽셀에 대응되는 상기 픽셀 회로와 연결되는 상기 제1 방향과 수직되는 제2 방향을 따라 배열되고, 각 그리드 라인과 교차되게 구비되는 적어도 8 개의 데이터 라인; 및
상기 데이터 라인을 제어하여 집적회로(IC) 칩과 연결되게 하는 상기 데이터 라인과 연결되는 디멀티플렉서 회로;를 포함하는 픽셀 구동 회로를 제공한다.
제2 면에서, 본 출원의 실시예는 상기 픽셀 구동 회로를 포함하는 디스플레이 패널을 제공한다.
제3 면에서, 본 출원의 실시예는 상기 디스플레이 패널을 포함하는 전자 장치를 제공한다.
본 출원의 기술방안은, 디스플레이 영역에 데이터 라인을 추가 구비하고, 비 디스플레이 영역에 디멀티플렉서를 추가 구비함으로써, 유닛 열의 동일 색상 서브 픽셀이 동일한 데이터 라인 입력 데이터 신호를 사용하도록 하여, 순색 화면 디스플레이 시, 지난 프레임의 다른 색상의 신호가 잘못 입력되어 초래되는 색 편향을 피면하고, 화면 디스플레이의 일치성을 확보하며, 디스플레이 패널 색 편향 문제를 개선한다.
도 1은 종래 기술의 AMOLED 디스플레이 패널의 구동 아키텍처 모식도이다.
도 2는 본 출원의 실시예의 픽셀 구동 회로의 모식도이다.
도 3은 RGBG 픽셀 배치 방식의 모식도이다.
도 4는 본 출원의 실시예의 시퀀스 다이어그램이다.
도 5는 본 출원의 실시예의 전자 장치의 하드웨어 구조 모식도이다.
아래 본 출원의 실시예 중의 도면을 참조하여 본 출원의 실시예 중의 기술방안에 대하여 명확하고 완전한 설명을 진행하게 되는 바, 기재되는 실시예는 본 출원의 일부 실시예에 불과하며 모든 실시예가 아님은 자명한 것이다. 본 출원의 실시예를 기반으로 당업계의 기술자들이 창조성적인 노력을 필요로 하지 않고 취득할 수 있는 모든 기타 실시예는 모두 본 출원의 범위에 속한다 하여야 할 것이다.
본 출원의 실시예는 픽셀 구동 회로를 제공하는 바, 도 2에 도시된 바와 같이,
복수의 픽셀 회로(1)를 포함하고, RGBG 픽셀 배열 방식을 사용하는 픽셀 어레이;
인접된 2 개의 그리드 라인(2) 사이에 한 행의 픽셀 회로(1)가 구비되고, 각 행의 픽셀 회로(1)가 하나의 그리드 라인(2)에 대응되는 상기 픽셀 어레이의 제1 방향을 따라 배열되는 적어도 4 개의 그리드 라인(2);
각 데이터 라인(3)이 1 열 픽셀 회로(1) 중 동일한 색상 서브 픽셀에 대응되는 상기 픽셀 회로(1)와 연결되는 상기 제1 방향과 수직되는 제2 방향을 따라 배열되고, 각 그리드 라인(2)과 교차되게 구비되는 적어도 8 개의 데이터 라인(3); 및
상기 데이터 라인(3)을 제어하여 집적회로(IC) 칩과 연결되게 하는 상기 데이터 라인(3)과 연결되는 디멀티플렉서 회로(4)를 포함한다.
본 발명의 실시예가 제공하는 픽셀 구동 회로는 디스플레이 영역에 위치하는 픽셀 어레이, 픽셀 어레이에 구비되는 적어도 4개의 그리드 라인(2)과 적어도 8개의 데이터 라인(3), 및 비 디스플레이 영역에 구비되는 디멀티플렉서(4)를 포함한다. 여기서 픽셀 어레이는 RGBG 픽셀 배열 방식을 사용하고, RGBG 픽셀 배열 방식은 도 3을 참조할 수 있다.
픽셀 어레이는 어레이 방식으로 배열되는 복수의 픽셀 회로(1)를 포함하고, 각 픽셀 회로(1)는 대응되는 유기 발광 다이오드와 하나의 픽셀 유닛을 형성하며, 복수의 픽셀 유닛이 픽셀 어레이를 구성한다.
적어도 4 개의 그리드 라인(2)은 픽셀 어레이의 제1 방향을 따라 배열되고, 인접된 2 개의 그리드 라인(2) 사이에 한 행의 픽셀 회로(1)가 구비되고, 각 행의 픽셀 회로(1)가 하나의 그리드 라인(2)에 대응된다. 적어도 8 개의 데이터 라인(3)은 제2 방향을 따라 순차적으로 배열되고, 각 그리드 라인(2)과 교차 구비되는 형식을 형성한다. 각 데이터 라인(3)은 1 열 픽셀 회로(1) 중 동일한 색상 서브 픽셀에 대응되는 픽셀 회로(1)와 연결되어, 화면 디스플레이의 일치성을 확보할 수 있고, 디스플레이 패널 색 편향의 문제를 개선하였다.
각 데이터 라인(3)은 모두 디멀티플렉서 회로(4)에 연결되고, 디멀티플렉서 회로(4)를 통하여 데이터 라인(3)이 집적회로(Integrated Circuit, IC) 칩에 연결되게 할 수 있고, 나아가 데이터 라인(3)이 이것과 연결된 픽셀 회로(1)의 작동 상태를 제어할 수 있게 한다.
본 출원의 실시예의 픽셀 구동 회로는, 디스플레이 영역에 데이터 라인을 추가 구비하고, 비 디스플레이 영역에 디멀티플렉서를 추가 구비하는 것을 통하여, 유닛 열의 동일 색상 서브 픽셀이 동일한 데이터 라인 입력 데이터 신호를 사용하게 하여, 화면 디스플레이의 일치성을 확보하고, 디스플레이 패널 색 편향 문제를 개선한다.
선택적으로, 본 출원의 일 실시예에서, 도 2에 도시된 바와 같이, 픽셀 구동 회로는,
상기 IC 칩의 출력단과 연결되는 어레이 기판 행 구동(GOA) 유닛(5)을 더 포함하며; 상기 GOA 유닛(5)은 제1 클릭 신호선(51), 제2 클럭 신호선(52), 제3 클럭 신호선(53), 제4 클럭 신호선(54) 및 홀수 행 그리드 라인(2)과 연결된 복수의 제1 GOA 회로(55)와 짝수 행 그리드 라인(2)과 연결된 복수의 제2 GOA 회로(56)를 포함하며;
상기 제1 GOA 회로(55)는 상기 제1 클럭 신호선(51)과 상기 제2 클럭 신호선(52)에 연결되고, 상기 제2 GOA 회로(56)는 상기 제3 클럭 신호선(53)과 상기 제4 클럭 신호선(54)에 연결되며;
상기 제1 클럭 신호선(51)과 상기 제2 클럭 신호선(52)의 시퀀스가 반대되고, 상기 제3 클럭 신호선(53)과 상기 제4 클럭 신호선(54)의 시퀀스가 반대된다.
GOA 유닛(5)은 IC 칩의 출력단과 연결되고, 4 개 클럭 신호선을 포함하며, 원 회로의 기초 상에 2 개 클럭 신호선을 추가 구비하고, 복수의 제1 GOA 회로(55) 및 복수의 제2 GOA 회로(56)를 더 포함하며, 제1 GOA 회로(55)의 수량은 픽셀 어레이 중 홀수 행 그리드 라인(2)의 수량과 같고, 제2 GOA 회로(56)의 수량은 픽셀 어레이 중 짝수 행 그리드 라인(2)의 수량과 같은 바, 즉 각 홀수 행의 그리드 라인(2)은 하나의 제1 GOA 회로(55)에 대응되고, 각 짝수 행의 그리드 라인(2)은 하나의 제2 GOA 회로(56)에 대응된다.
여기서, 제1 클럭 신호선(51)과 제2 클럭 신호선(52)의 시퀀스가 반대되고, 제1 클럭 신호선(51)과 제2 클럭 신호선(52)을 입력 신호선으로 하여 각 제1 GOA 회로(55)와 연결되어, 각 제1 GOA 회로(55)로 클럭 신호를 입력한다.
제3 클럭 신호선(53)과 제4 클럭 신호선(54)의 시퀀스가 반대되고, 제3 클럭 신호선(53)과 제4 클럭 신호선(54)을 입력 신호선으로 하여 각 제2 GOA 회로(56)와 연결되어, 각 제2 GOA 회로(56)로 클럭 신호를 입력한다.
여기서, GOA 유닛(5)과 IC 칩의 출력단이 연결되기 때문에, 그 구체적인 연결 형식은, 제1 클럭 신호선(51)이 IC 칩 출력단의 제1 클럭 포트와 연결되고, 제2 클럭 신호선(52)이 IC 칩 출력단의 제2 클럭 포트와 연결되며, 제3 클럭 신호선(53)이 IC 칩 출력단의 제3 클럭 포트와 연결되고, 제4 클럭 신호선(54)이 IC 칩 출력단의 제4 클럭 포트와 연결되며; 홀수 행 그리드 라인(2)에 대응되는 제1 GOA 회로(55), 짝수 행 그리드 라인(2)에 대응되는 제2 GOA 회로(56)는 각각 IC 칩 출력단의 서로 다른 구동 포트에 연결된다. 2 개 클럭 신호선을 추가 구비하는 것을 통하여, 지연에 의하여 초래되는 서로 다른 색상 데이터 신호의 잘못된 입력을 개선하여, 패널 색 편향을 개선한다.
선택적으로, 본 출원의 일 실시예에서, 도 2에 도시된 바와 같이, 행 수 누증의 배열 순서에 따라, 각 인접된 상기 제1 GOA 회로(55) 사이가 연결되고 홀수 행 그리드 라인(2)의 단계별 전송을 형성하고, 각 인접된 상기 제2 GOA 회로(56) 사이가 연결되고 짝수 행 그리드 라인(2)의 단계별 전송을 형성하며;
최종 단계 상기 제1 GOA 회로(55) 외, 각 단계 상기 제1 GOA 회로(55)의 출력단은 인접된 다음 단계 상기 제1 GOA 회로(55)의 입력단과 연결되며; 최종 단계 상기 제2 GOA 회로(56) 외, 각 단계 상기 제2 GOA 회로(56)의 출력단은 인접된 다음 단계 상기 제2 GOA 회로(56)의 입력단과 연결된다.
홀수 행 그리드 라인(2)과 연결된 복수의 제1 GOA 회로(55) 사이에, 행 수가 순차적으로 누증되는 순서에 따라, 전 단계 제1 GOA 회로(55)와 다음 단계 제1 GOA 회로(55) 사이의 연결을 구현하고, 나아가 홀수 행 그리드 라인(2)의 단계별 전송을 형성한다. 상응하게, 짝수 행 그리드 라인(2)과 연결된 복수의 제2 GOA 회로(56) 사이에, 행 수가 순차적으로 누증되는 순서에 따라, 전 단계 제2 GOA 회로(56)와 다음 단계 제2 GOA 회로(56) 사이의 연결을 구현하고, 나아가 짝수 행 그리드 라인(2)의 단계별 전송을 형성한다. 예를 들면, 제1 행 그리드 라인(2)과 연결되는 제1 GOA 회로(55)의 출력단과 제3 행 그리드 라인(2)과 연결되는 제1 GOA 회로(55)의 입력단이 연결되고, 제3 행 그리드 라인(2)과 연결되는 제1 GOA 회로(55)의 출력단과 제5 행 그리드 라인(2)과 연결되는 제1 GOA 회로(55)의 입력단이 연결되며; 제2 행 그리드 라인(2)과 연결되는 제2 GOA 회로(56)의 출력단과 제4 행 그리드 라인(2)과 연결되는 제2 GOA 회로(56)의 입력단이 연결되고, 제4 행 그리드 라인(2)과 연결되는 제2 GOA 회로(56)의 출력단과 제6 행 그리드 라인(2)과 연결되는 제2 GOA 회로(56)의 입력단이 연결된다.
홀수 행 단계별 전송과 짝수 행 단계별 전송의 구분을 구현하는 것을 통하여, 홀수 행 단계별 전송이 제1 클럭 선호선과 제2 클럭 신호선에 대응되게 하고, 짝수 행 단계별 전송이 제3 클럭 신호선과 제4 클럭 신호선에 대응되게 하며, 나아가 지연에 의하여 초래되는 서로 다른 색상 데이터 신호의 잘못된 입력을 개선하여, 패널 색 편향을 개선한다.
설명하여야 할 바로는, 도 2에 도시된 픽셀 어레이는 최소 구동 유닛이고, 복수의 최소 구동 유닛을 통하여 디스플레이 패널과 대응되는 구동 회로를 구성할 수 있다. 디스플레이 패널이 1,080 열, 2,400 행 픽셀 회로에 대응되는 경우, 이때 열 방향에 270 개 최소 구동 유닛이 필요하고, 행 방향에 600 개 최소 구동 유닛이 필요하다.
여기서, 도 4에 도시된 바와 같이, 제1 클럭 신호선(CK1)에 대응되는 파형은 제1 그리드 라인(제1 행 그리드 라인)의 파형과 제3 그리드 라인(제3 행 그리드 라인)의 역방향 파형이 중첩된 후 생성된 파형이고, 제2 클럭 신호선(XCK1)과 제1 클럭 신호선의 파형이 반대되며, 제3 클럭 신호선(CK2)에 대응되는 파형은 제2 그리드 라인(제2 행 그리드 라인)의 파형과 제4 그리드 라인(제4 행 그리드 라인)의 역방향 파형이 중첩된 후 생성된 파형이고, 제4 클럭 신호선(XCK2)과 제3 클럭 신호선의 파형이 반대되며, 제3 클럭 신호선(CK2)은 제1 클럭 신호선(CK1)에 대하여 1/2 펄스 지연된다.
선택적으로, 본 출원의 일 실시예에서, 도 2와 도 4에 도시된 바와 같이, 인접된 홀수 행 그리드 라인(2)과 짝수 행 그리드 라인(2)에 있어서, 홀수 행 그리드 라인(2)에 대응되는 제1 GOA 회로(55)의 클럭 신호에 비하여, 짝수 행 그리드 라인(2)에 대응되는 제2 GOA 회로(56)의 클럭 신호가 1/2 펄스 지연된다.
2 개 클럭 신호선을 추가하는 것을 통하여, 홀수 행 단계별 전송과 짝수 행 단계별 전송의 구분을 구현하고, 인접된 홀수 행 그리드 라인(2)과 짝수 행 그리드 라인(2)에 대하여, 짝수 행 그리드 라인(2)에 대응되는 제2 GOA 회로(56)의 클럭 신호가 홀수 행 그리드 라인(2)에 대응되는 제1 GOA 회로(55)의 클럭 신호보다 1/2 펄스 지연되게 설정하여, 데이터 라인(3)과 배합하여 하나의 연속적인 시간 내에, 각 열 픽셀 회로(1) 중 동일한 색상 서브 픽셀에 대응되는 픽셀 회로(1)를 제어하여 펄스 신호에 의하여 순차적으로 작동하게 할 수 있다.
선택적으로, 본 출원의 일 실시예에서, 도 2에 도시된 바와 같이, 상기 데이터 라인(3)은 제1 유형 데이터 라인(31), 제2 유형 데이터 라인(32)과 제3 유형 데이터 라인(33)을 포함하며;
각 열 픽셀 회로(1)는 하나의 회로 그룹이며, 동일 색상 서브 픽셀에 대응되는 상기 회로 그룹이 제1 회로 그룹이고, 두 개 색상 서브 픽셀에 대응되는 상기 회로 그룹이 제2 회로 그룹이며;
상기 제1 유형 데이터 라인(31)은 상기 제2 회로 그룹 중 제1 색상 서브 픽셀에 대응되는 상기 픽셀 회로(1)와 연결되고, 상기 제2 유형 데이터 라인(32)은 상기 제2 회로 그룹 중 제2 색상 서브 픽셀에 대응되는 상기 픽셀 회로(1)와 연결되며; 상기 제3 유형 데이터 라인(33)은 상기 제1 회로 그룹 중의 상기 픽셀 회로(1)와 연결된다.
제2 방향에 따라 배열되는 데이터 라인(3)은 세 가지 유형에 대응되고, 각 유형의 데이터 라인(3)은 각각 대응되는 픽셀 회로(1)에 연결되고, 픽셀 회로(1)의 작동 상태를 제어할 수 있다. 여기서 각 열 픽셀 회로(1)에 대하여 하나의 회로 그룹을 형성하고, 회로 그룹에 대응되는 서로 다른 서브 픽셀에 의하여 회로 그룹을 두 가지 서로 다른 유형의 회로 그룹으로 결정할 수 있다. 만일 회로 그룹 중의 픽셀 회로(1)가 동일한 색상 서브 픽셀에 대응된다면, 해당 회로 그룹은 제1 회로 그룹이고, 만일 회로 그룹 중의 픽셀 회로(1)가 두 개 색상 서브 픽셀에 대응된다면, 해당 회로 그룹은 제2 회로 그룹이다.
데이터 라인(3)에 있어서, 제1 회로 그룹 중의 픽셀 회로(1)와 연결된 데이터 라인(3)을 제3 유형 데이터 라인(33)으로 결정하고, 제2 회로 그룹 중 제1 색상 서브 픽셀에 대응되는 픽셀 회로(1)와 연결된 데이터 라인(3)을 제1 유형 데이터 라인(31)으로 결정하며, 제2 회로 그룹 중 제2 색상 서브 픽셀에 대응되는 픽셀 회로(1)와 연결된 데이터 라인(3)을 제2 유형 데이터 라인(32)으로 결정한다.
픽셀 어레이가 RGBG 픽셀 배열 방식을 사용하기 때문에, 제1 회로 그룹 중의 픽셀 회로(1)는 녹색 서브 픽셀에 대응되고, 제1 색상 서브 픽셀은 적색 또는 청색 서브 픽셀일 수 있으며, 상응한 제2 색상 서브 픽셀은 청색 또는 적색 서브 픽셀일 수 있다.
데이터 라인 유형을 구분하는 것을 통하여, 서로 다른 색상 서브 픽셀에 대응되는 픽셀 회로를 상응한 데이터 라인과 연결하는 것을 구현할 수 있고, 나아가 유닛 열의 동일 색상 서브 픽셀이 동일한 데이터 라인 입력 데이터 신호를 사용하게 하여, 화면 디스플레이의 일치성을 확보하고, 디스플레이 패널 색 편향 문제를 개선한다.
선택적으로, 본 출원의 일 실시예에서, 도 2에 도시된 바와 같이, 상기 제1 유형 데이터 라인(31), 상기 제2 유형 데이터 라인(32)과 상기 제3 유형 데이터 라인(33)의 수량의 합은 상기 픽셀 회로(1)에 대응되는 열 수의 2 배이며; 상기 제1 유형 데이터 라인(31), 상기 제2 유형 데이터 라인(32), 2 개 상기 제3 유형 데이터 라인(33), 상기 제2 유형 데이터 라인(32), 상기 제1 유형 데이터 라인(31)과 2 개 상기 제3 유형 데이터 라인(33)이 상기 제2 방향에서 순차적으로 배열되며; 각 상기 제3 유형 데이터 라인(33)은 상기 제1 회로 그룹 중 절반의 상기 픽셀 회로(1)와 연결되고, 하나의 상기 제3 유형 데이터 라인(33)에 연결되는 적어도 2 개 상기 픽셀 회로(1)와 인접되거나 또는 이격 배치된다.
각 열 픽셀 회로(1)에 있어서, 2 개 데이터 라인(3)에 대응될 수 있고, 여기서 2 개 색상 서브 픽셀에 대응되는 회로 그룹으로 말하면, 2 개 데이터 라인(3)은 각각 제1 유형 데이터 라인(31)과 제2 유형 데이터 라인(32)이며; 하나의 색상 서브 픽셀에 대응되는 회로 그룹으로 말하면, 2 개 데이터 라인(2)은 모두 제3 유형 데이터 라인(33)이다. 그러므로, 제1 유형 데이터 라인(31), 제2 유형 데이터 라인(32)과 제3 유형 데이터 라인(33)의 수량의 합은 픽셀 회로 수량의 2 배이다. 또한 제1 유형 데이터 라인(31), 제2 유형 데이터 라인(32), 2 개 제3 유형 데이터 라인(33), 제2 유형 데이터 라인(32), 제1 유형 데이터 라인(31)과 2 개 제3 유형 데이터 라인(33)이 제2 방향에서 순차적으로 배열된다.
도 2를 예로 들어 설명하면, 제2 방향에서 데이터 라인 D1, D1-1, D2, D2-1, D3, D3-1, D4, D4-1이 순차적으로 배열된다. 제1열 픽셀 회로(1)에서 R(적색) 서브 픽셀과 대응되는 픽셀 회로(1)는 D1(제1 유형 데이터 라인)을 통하여 구동되고, 제1열 픽셀 회로(1)에서 B(청색) 서브 픽셀과 대응되는 픽셀 회로(1)는 D1-1(제2 유형 데이터 라인)을 통하여 구동되며; 마찬가지 이치로 제3열 픽셀 회로(1)에서 B 서브 픽셀과 대응되는 픽셀 회로(1)는 D3(제3 유형 데이터 라인)을 통하여 구동되고, 제3열 픽셀 회로(1)에서 R 서브 픽셀과 대응되는 픽셀 회로(1)는 D3-1(제1 유형 데이터 라인)을 통하여 구동되며; 제2열 픽셀 회로(1)에서 G(녹색) 서브 픽셀과 대응되는 픽셀 회로(1)도 홀수 행 짝수 행이 각각 D2(제2 유형 데이터 라인)와 D2-1(제3 유형 데이터 라인)을 사용하여 구동되며, 제4열 픽셀 회로(1)의 구동 방식은 제2열과 같다. 제2 방향에서, 제1 유형 데이터 라인(31), 제2 유형 데이터 라인(32), 2 개 제3 유형 데이터 라인(33), 제2 유형 데이터 라인(32), 제1 유형 데이터 라인(31)과 2 개 제3 유형 데이터 라인(33)이 순차적으로 배열된다.
여기서, 제3 유형 데이터 라인(33)으로 말하면, 각 제3 유형 데이터 라인(33)이 제1 회로 그룹 중 절반의 픽셀 회로(1)와 연결되고, 인접되거나 또는 이격 구비된 픽셀 회로(1)에 연결될 수 있다. 제1 회로 그룹 중 대응되는 픽셀 회로(1)가 적어도 4 개이기 때문에, 하나의 제3 유형 데이터 라인(33)에 연결되는 적어도 2 개 픽셀 회로(1)는 인접되거나 또는 이격 배치될 수 있다. 도 2에 도시된 것은 하나의 제3 유형 데이터 라인(33)이 이격된 2 개 픽셀 회로(1)와 연결된 예시이다.
선택적으로, 본 출원의 일 실시예에서, 도 2에 도시된 바와 같이, 상기 디멀티플렉서 회로(4)는,
제1 구동 라인(41), 상기 제1 구동 라인(41)과 시퀀스가 반대되는 제2 구동 라인(42), 적어도 4 개 제1 스위치(43)와 적어도 4 개 제2 스위치(44)를 포함하며;
상기 제1 구동 라인(41)과 상기 제2 구동 라인(42)은 상기 IC 칩의 출력단과 연결되며;
상기 제1 유형 데이터 라인(31)과 각 상기 제1 회로 그룹 중의 하나의 상기 제3 유형 데이터 라인(33)이 상기 제1 스위치(43)에 대응되고, 상기 제2 유형 데이터 라인(32)과 각 상기 제1 회로 그룹 중의 다른 하나의 상기 제3 유형 데이터 라인(33)이 상기 제2 스위치(44)에 대응되며;
상기 제1 스위치(43)의 제어단은 상기 제1 구동 라인(41)에 연결되어, 상기 제1 구동 라인(41)의 제어 하에 상기 제1 유형 데이터 라인(31)과 대응되는 포트 데이터 라인, 절반의 상기 제3 유형 데이터 라인(33)과 대응되는 포트 데이터 라인을 연결시키며;
상기 제2 스위치(44)의 제어단은 상기 제2 구동 라인(42)에 연결되어, 상기 제2 구동 라인(42)의 제어 하에 상기 제2 유형 데이터 라인(32)과 대응되는 포트 데이터 라인, 나머지 절반의 상기 제3 유형 데이터 라인(33)과 대응되는 포트 데이터 라인을 연결시키며;
여기서, 각 상기 포트 데이터 라인은 상기 IC 칩의 출력단에 연결된다.
디멀티프렉서 회로(4)에 포함된 제1 구동 라인(41)과 제2 구동 라인(42)은 각각 IC 칩 출력단의 서로 다른 구동 포트에 연결되고, 제1 구동 라인(41)과 제2 구동 라인(42)의 시퀀스가 반대된다. 제1 구동 라인(41)은 제1 스위치(43)에 연결되어, 제1 스위치(43)의 도통 또는 차단을 제어하고, 제1 스위치(43)는 제1 유형 데이터 라인(31) 및 각 제1 회로 그룹 중의 하나의 제3 유형 데이터 라인(33)과 대응되며, 제2 구동 라인(44)은 제2 스위치(44)에 연결되어, 제2 스위치(44)의 도통 또는 차단을 제어하고, 제2 스위치(44)는 제2 유형 데이터 라인(32) 및 각 제1 회로 그룹 중의 다른 하나의 제3 유형 데이터 라인(33)과 대응된다.
제1 스위치(43)와 제2 스위치(44)는 TFT 스위치이며, 제1 스위치(43)의 제어 전극은 제1 구동 라인(41)에 연결되고, 제2 스위치(44)의 제어 전극은 제2 구동 라인(42)에 연결된다. 제1 구동 라인(41)의 제어 하에, 각 제1 스위치(43)가 폐쇄되고, 이때 제1 유형 데이터 라인(31)과 대응되는 포트 데이터 라인, 절반의 제3 유형 데이터 라인(33)과 대응되는 포트 데이터 라인이 연결되고, 제1 유형 데이터 라인(31), 절반의 제3 유형 데이터 라인(33)은 IC 칩이 출력한 데이터 신호를 획득할 수 있다. 제2 구동 라인(42)의 제어 하에, 각 제2 스위치(44)가 폐쇄되고, 이때 제2 유형 데이터 라인(32)과 대응되는 포트 데이터 라인, 나머지 절반의 제3 유형 데이터 라인(33)과 대응되는 포트 데이터 라인이 연결되고, 제2 유형 데이터 라인(32), 나머지 절반의 제3 유형 데이터 라인(33)은 IC 칩이 출력한 데이터 신호를 획득할 수 있다.
여기서, 포트 데이터 라인의 수량은 픽셀 회로(1)의 열 수와 같고, 2 개 제1 유형 데이터 라인(31)은 동일한 포트 데이터 라인은 통하여 IC 칩 출력단의 대응되는 데이터 포트에 연결될 수 있으며, 2 개 제2 유형 데이터 라인(32)은 동일한 포트 데이터 라인을 통하여 IC 칩 출력단의 대응되는 데이터 포트에 연결될 수 있고, 2 개 인접되지 않는 제3 유형 데이터 라인(33)은 동일한 포트 데이터 라인을 통하여 IC 칩 출력단의 대응되는 데이터 포트에 연결될 수 있다. 도 2에 도시된 픽셀 어레이에 있어서, 제2 방향에서 데이터 라인 D1, D1-1, D2, D2-1, D3, D3-1, D4, D4-1이 순차적으로 배열될 때, 데이터 라인 D3-1과 데이터 라인 D1은 포트 데이터 라인 data1을 통하여 IC 칩 출력단에 연결될 수 있고, 데이터 라인 D1-1과 데이터 라인 D3은 포트 데이터 라인 data3을 통하여 IC 칩 출력단에 연결될 수 있으며, 데이터 라인 D4-1과 데이터 라인 D2는 포트 데이터 라인 data2를 통하여 IC 칩 출력단에 연결될 수 있고, 데이터 라인 D2-1과 데이터 라인 D4는 포트 데이터 라인 data4를 통하여 IC 칩 출력단에 연결될 수 있다.
설명하여야 할 바로는, 2 개 제1 회로 그룹으로 말하면, 제3 유형 데이터 라인(33)이 제1 스위치(43) 및 제2 스위치(44)와 연결되는 경우는 같거나 다를 수 있고, 도 2에 예시된 것은 다른 경우이다. 같을 때, 2 개 제1 회로 그룹 중의 좌측의 제3 유형 데이터 라인(33)은 모두 제1 스위치(43) 또는 제2 스위치(44)에 연결되고, 다를 때, 도 2에 도시된 제2열 픽셀 회로(1) 좌측의 제3 유형 데이터 라인(33)이 제2 스위치(44)에 연결되고, 제4열 픽셀 회로(1) 좌측의 제3 유형 데이터 라인(33)이 제1 스위치(43)에 연결되며, 또한 기타 경우일 수 있고, 여기서는 일일이 나열하지 않도록 한다.
선택적으로, 본 출원의 일 실시예에서, 도 2와 도 4에 도시된 바와 같이, 상기 제1 구동 라인(41)이 상기 제1 스위치(43)를 제어하여 도통될 때, 각 그리드 라인(2)에 대응되는 작동 펄스 내에서, 상기 제1 유형 데이터 라인(31)과 연결되는 상기 픽셀 회로(1)가 작동 상태에 처하고, 상기 제1 스위치(43)에 대응되는 상기 제3 유형 데이터 라인(33)과 연결되는 상기 픽셀 회로(1)가 작동 상태에 처하며;
상기 제2 구동 라인(42)이 상기 제2 스위치(44)를 제어하여 도통될 때, 각 그리드 라인(2)에 대응되는 작동 펄스 내에서, 상기 제2 유형 데이터 라인(32)과 연결되는 상기 픽셀 회로(1)가 작동 상태에 처하고, 상기 제2 스위치(44)에 대응되는 상기 제3 유형 데이터 라인(33)과 연결되는 상기 픽셀 회로(1)가 작동 상태에 처한다.
아래 도 4의 시퀀스 다이어그램을 참조하여, 도 2의 픽셀 어레이에 대하여, 그리드 라인(2)과 데이터 라인(3)이 배합하여 픽셀 회로(1) 작동을 제어하는 경우에 대하여 설명하도록 하는 바, 여기서 제1 스위치(43)와 제2 스위치(44)는 저전위의 제어 하에서 도통된다.
(제1 그리드 라인) 제1 행 그리드 라인(2)에 대응되는 앞 1/2 펄스 내에서, 제1 구동 라인(41)은 저전위이고 제1 스위치(43)를 제어하여 도통되며, 이때 R1(제1행 제1열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1), G5(제1행 제4열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1)가 작동한다. 제1 행 그리드 라인(2)에 대응되는 뒤 1/2 펄스 내에서, 제2 구동 라인(42)은 저전위이고 제2 스위치(44)를 제어하여 도통되며, 이때 G1(제1행 제2열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1), B3(제1행 제3열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1)가 작동한다.
(제2 그리드 라인) 제2 행 그리드 라인(2)에 대응되는 앞 1/2 펄스 내에서, 제2 구동 라인(42)은 저전위이고 제2 스위치(44)를 제어하여 도통되며, 이때 B1(제2행 제1열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1), G6(제2행 제4열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1)가 작동한다. 제2 행 그리드 라인(2)에 대응되는 뒤 1/2 펄스 내에서, 제1 구동 라인(41)은 저전위이고 제1 스위치(43)를 제어하여 도통되며, 이때 G2(제2행 제2열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1), R3(제2행 제3열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1)가 작동한다.
(제3 그리드 라인) 제3 행 그리드 라인(2)에 대응되는 앞 1/2 펄스 내에서, 제1 구동 라인(41)은 저전위이고 제1 스위치(43)를 제어하여 도통되며, 이때 R2(제3행 제1열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1), G7(제3행 제4열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1)가 작동한다. 제3 행 그리드 라인(2)에 대응되는 뒤 1/2 펄스 내에서, 제2 구동 라인(42)은 저전위이고 제2 스위치(44)를 제어하여 도통되며, 이때 G3(제3행 제2열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1), B4(제3행 제3열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1)가 작동한다.
(제4 그리드 라인) 제4 행 그리드 라인(2)에 대응되는 앞 1/2 펄스 내에서, 제2 구동 라인(42)은 저전위이고 제2 스위치(44)를 제어하여 도통되며, 이때 B2(제4행 제1열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1), G8(제4행 제4열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1)가 작동한다. 제4 행 그리드 라인(2)에 대응되는 뒤 1/2 펄스 내에서, 제1 구동 라인(41)은 저전위이고 제1 스위치(43)를 제어하여 도통되며, 이때 G4(제4행 제2열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1), R4(제4행 제3열의 위치) 서브 픽셀과 대응되는 픽셀 회로(1)가 작동한다.
상기 과정은, 픽셀 회로(1)의 작동을 통하여 대응되는 유기 발광 다이오드를 제어하여 발광할 수 있다.
스크린 고 화면 재생률(예를 들면 90Hz, 120Hz)을 사용함에 따라, 데이터 라인 충전 시간이 점점 짧아지고, 그리드 라인 지연이 초래하는 신호 입력 에러 리스크가 점점 높아지며, 순색 디스플레이 영역과 블럭 순색에 색 편향이 나타날 비율이 60Hz에 비하여 1 배 증가하고, 본 출원은 동일한 색상 서브 픽셀을 동일한 열에서 구동시켜, 상기 색 편향 문제를 피면하고, 또한 흑백 화면 색 편향에 대하여 더욱 많은 조절가능한 방법을 제공한다.
본 출원의 실시예는 또한 디스플레이 패널을 제공하는 바, 상기 픽셀 구동 회로를 포함한다.
도 5는 본 출원의 각 실시예의 일 전자 장치를 구현하는 하드웨어 구조 모식도로서, 해당 전자 장치(500)는 무선 주파수 유닛(501), 네트워크 모듈(502), 오디오 출력 유닛(503), 입력 유닛(504), 센서(505), 디스플레이 유닛(506), 사용자 입력 유닛(507), 인터페이스 유닛(508), 메모리(509), 프로세서(510) 및 전원(511) 등 부품을 포함하나 이에 제한되지 않는다.
당업계의 기술자들은 도 5에 도시된 전자 장치 구조가 전자 장치를 제한하는 것이 아니며, 전자 장치는 도시된 것보다 더욱 많거나 더욱 적은 부품을 포함하거나, 또는 일부 부품 또는 서로 다른 부품을 조합하여 구성할 수 있음을 이해할 것이다. 본 출원의 실시예에서, 전자 장치는 핸드폰, 태블릿 PC, 노트북 컴퓨터, 핸드헬드 컴퓨터, 차량 탑재 단말, 웨어러블 장치 및 계보기 등을 포함하나 이에 제한되지 않는다.
본 출원의 실시예에서, 무선 주파수 유닛(501)은 정보 송수신 또는 통신 과정의 신호의 수신과 송신을 수행할 수 있는 바, 구체적으로 말하면, 기지국으로부터 온 다운링크 데이터를 수신한 후, 프로세서(510)로 전송하여 처리를 수행하며; 그리고, 업링크 데이터를 기지국으로 송신하는 것을 이해할 것이다. 통상적으로 무선 주파수 유닛(501)은 안테나, 적어도 하나의 증폭기, 송수신기, 커플러, 저소음 증폭기, 듀플렉서 등을 포함할 수 있으나, 이에 제한되지 않는다. 그리고, 무선 주파수 유닛(501)은 또한 무선 통신 시스템을 통하여 네트워크 및 기타 장치와 통신을 수행할 수 있다.
전자 장치는 네트워크 모듈(502)을 통하여 사용자를 위하여 무선의 광대역 인터넷 접속을 제공하는 바, 예를 들면 사용자를 도와 전자 메일을 송수신하고, 웹 페이지 접속하며, 스트림 미디어를 접속한다.
오디오 출력 유닛(503)은 무선 주파수 유닛(501) 또는 네트워크 모듈(502)이 수신한 또는 메모리(509)에 저장된 오디오 데이터를 오디오 신호로 전환하고 또한 소리로 출력한다. 그리고, 오디오 출력 유닛(503)은 또한 전자 장치(500)가 실행하는 특정 기능과 관련된 오디오 출력(예를 들면, 콜 신호 수신음, 메시지 수신음 등)을 제공할 수 있다. 오디오 출력 유닛(503)은 스피커, 부저 및 수화기 등을 포함한다.
입력 유닛(504)은 오디오 또는 비디오 신호를 수신한다. 입력 유닛(504)은 그래픽 처리장치(Graphics Processing Unit, GPU)(5041)와 마이크(5042)를 포함할 수 있고, 이미지 처리장치(5041)는 비디오 캡쳐 모드 또는 이미지 캡쳐 모드에서 이미지 캡쳐 장치(예를 들면 카메라)가 취득한 정적 이미지 또는 비디오의 이미지 데이터에 대하여 처리를 진행한다. 처리 후의 이미지 프레임은 디스플레이 유닛(506) 상에 디스플레이된다. 이미지 처리장치(5041)의 처리를 거친 후의 이미지 프레임은 메모리(509)(또는 기타 저장 매체)에 저장되거나 또는 무선 주파수 유닛(501) 또는 네트워크 모듈(502)을 거쳐 송신을 진행한다. 마이크(5042)는 소리를 수신할 수 있고, 또한 이러한 소리를 오디오 데이터로 처리할 수 있다. 처리 후의 오디오 데이터는 전화 통화 모드의 경우, 무선 주파수 유닛(501)을 거쳐 이동 통신 기지국으로 송신될 수 있는 포맷으로 전환되어 출력된다.
전자 장치(500)는 또한 적어도 한 가지 센서(505)를 포함하는 바, 예를 들면 광 센서, 운동 센서 및 기타 센서이다. 구체적으로 말하면, 광 센서는 환경 광 센서 및 근접 센서를 포함하는 바, 여기서, 환경 광 센서는 환경 광선의 명암에 의하여 디스플레이 패널(5061)의 밝기를 조절할 수 있고, 근접 센서는 전자 장치(500)가 귀가로 이동될 때 디스플레이 패널(5061) 및/또는 백라이트를 닫을 수 있다. 운동 센서의 일종으로서 가속도 센서는 각 방향 상(일반적으로 3축)의 가속도의 크기를 탐지할 수 있고, 정지 시 중력의 크기 및 방향을 탐지할 수 있으며, 전자 장치 자세(예를 들면 가로/세로 스크린 전환, 관련 게임, 자력계 자세 조절), 진동 식별 관련 기능(예를 들면 계보기, 두드림) 등을 식별할 수 있으며; 센서(505)는 또한 지문 센서, 압력 센서, 홍채 센서, 분자 센서, 자이로스코프, 기압계, 습도계, 온도계, 적외선 센서 등을 포함할 수 있으며, 여기서는 상세한 설명을 생략하도록 한다.
디스플레이 유닛(506)은 사용자가 입력한 정보 또는 사용자에게 제공하는 정보를 디스플레이한다. 디스플레이 유닛(506)은 디스플레이 패널(5061)을 포함할 수 있고, 선택적으로, 액정 디스플레이(Liquid Crystal Display, LCD), 유기 발광 다이오드(Organic Light-Emitting Diode, OLED) 등 형식을 사용하여 디스플레이 패널(5061)을 구성할 수 있다.
디스플레이 패널(5061)은 픽셀 구동 회로를 포함하고, 픽셀 구동 회로는,
복수의 픽셀 회로를 포함하고, RGBG 픽셀 배열 방식을 사용하는 픽셀 어레이;
인접된 2 개의 그리드 라인 사이에 한 행의 픽셀 회로가 구비되고, 각 행의 픽셀 회로가 하나의 그리드 라인에 대응되는 픽셀 어레이의 제1 방향을 따라 배열되는 적어도 4 개의 그리드 라인;
각 데이터 라인이 1 열 픽셀 회로 중 동일한 색상 서브 픽셀에 대응되는 픽셀 회로와 연결되는 제1 방향과 수직되는 제2 방향을 따라 배열되고, 각 그리드 라인과 교차되게 구비되는 적어도 8 개의 데이터 라인; 및 상기 데이터 라인을 제어하여 집적회로(IC) 칩과 연결되게 하는 상기 데이터 라인과 연결되는 디멀티플렉서 회로를 포함한다.
선택적으로, 픽셀 구동 회로에 있어서,
IC 칩의 출력단과 연결되는 어레이 기판 행 구동(GOA) 유닛을 더 포함하며;
GOA 유닛은 제1 클릭 신호선, 제2 클럭 신호선, 제3 클럭 신호선, 제4 클럭 신호선 및 홀수 행 그리드 라인과 연결된 복수의 제1 GOA 회로와 짝수 행 그리드 라인과 연결된 복수의 제2 GOA 회로를 포함하며;
제1 GOA 회로는 상기 제1 클럭 신호선과 제2 클럭 신호선(52)에 연결되고, 제2 GOA 회로는 제3 클럭 신호선과 제4 클럭 신호선에 연결되며;
제1 클럭 신호선과 제2 클럭 신호선의 시퀀스가 반대되고, 제3 클럭 신호선과 제4 클럭 신호선의 시퀀스가 반대된다.
선택적으로, 행 수 누증의 배열 순서에 따라, 각 인접된 제1 GOA 회로 사이가 연결되고 홀수 행 그리드 라인의 단계별 전송을 형성하고, 각 인접된 제2 GOA 회로 사이가 연결되고 짝수 행 그리드 라인의 단계별 전송을 형성하며;
최종 단계 제1 GOA 회로 외, 각 단계 제1 GOA 회로의 출력단은 인접된 다음 단계 제1 GOA 회로의 입력단과 연결되며; 최종 단계 제2 GOA 회로 외, 각 단계 제2 GOA 회로의 출력단은 인접된 다음 단계 제2 GOA 회로의 입력단과 연결된다.
선택적으로, 인접된 홀수 행 그리드 라인과 짝수 행 그리드 라인에 있어서, 홀수 행 그리드 라인에 대응되는 제1 GOA 회로의 클럭 신호에 비하여, 짝수 행 그리드 라인에 대응되는 제2 GOA 회로의 클럭 신호가 1/2 펄스 지연된다.
선택적으로, 데이터 라인은 제1 유형 데이터 라인, 제2 유형 데이터 라인과 제3 유형 데이터 라인을 포함하며;
각 열 픽셀 회로는 하나의 회로 그룹이며, 동일 색상 서브 픽셀에 대응되는 회로 그룹이 제1 회로 그룹이고, 두 개 색상 서브 픽셀에 대응되는 회로 그룹이 제2 회로 그룹이며;
제1 유형 데이터 라인은 제2 회로 그룹 중 제1 색상 서브 픽셀에 대응되는 픽셀 회로와 연결되고, 제2 유형 데이터 라인은 제2 회로 그룹 중 제2 색상 서브 픽셀에 대응되는 픽셀 회로와 연결되며;
제3 유형 데이터 라인은 제1 회로 그룹 중의 픽셀 회로와 연결된다.
선택적으로, 제1 유형 데이터 라인, 제2 유형 데이터 라인과 제3 유형 데이터 라인의 수량의 합은 픽셀 회로에 대응되는 열 수의 2 배이며;
제1 유형 데이터 라인, 제2 유형 데이터 라인, 2 개 제3 유형 데이터 라인, 제2 유형 데이터 라인, 제1 유형 데이터 라인과 2 개 제3 유형 데이터 라인이 제2 방향에서 순차적으로 배열되며;
각 제3 유형 데이터 라인은 제1 회로 그룹 중 절반의 픽셀 회로와 연결되고, 하나의 제3 유형 데이터 라인에 연결되는 적어도 2 개 픽셀 회로와 인접되거나 또는 이격 배치된다.
선택적으로, 디멀티플렉서 회로는,
제1 구동 라인, 제1 구동 라인과 시퀀스가 반대되는 제2 구동 라인, 적어도 4 개 제1 스위치와 적어도 4 개 제2 스위치를 포함하며;
제1 구동 라인과 제2 구동 라인은 IC 칩의 출력단과 연결되며;
제1 유형 데이터 라인과 각 제1 회로 그룹 중의 하나의 제3 유형 데이터 라인이 제1 스위치에 대응되고, 제2 유형 데이터 라인과 각 제1 회로 그룹 중의 다른 하나의 제3 유형 데이터 라인이 제2 스위치에 대응되며;
제1 스위치의 제어단은 제1 구동 라인에 연결되어, 제1 구동 라인의 제어 하에 제1 유형 데이터 라인과 대응되는 포트 데이터 라인, 절반의 제3 유형 데이터 라인과 대응되는 포트 데이터 라인을 연결시키며;
제2 스위치의 제어단은 제2 구동 라인에 연결되어, 제2 구동 라인의 제어 하에 제2 유형 데이터 라인과 대응되는 포트 데이터 라인, 나머지 절반의 제3 유형 데이터 라인과 대응되는 포트 데이터 라인을 연결시키며;
여기서, 각 포트 데이터 라인은 집적회로의 출력단에 연결된다.
선택적으로, 제1 구동 라인이 제1 스위치를 제어하여 도통될 때, 각 그리드 라인에 대응되는 작동 펄스 내에서, 제1 유형 데이터 라인과 연결되는 픽셀 회로가 작동 상태에 처하고, 제1 스위치에 대응되는 제3 유형 데이터 라인과 연결되는 픽셀 회로가 작동 상태에 처하며;
제2 구동 라인이 제2 스위치를 제어하여 도통될 때, 각 그리드 라인에 대응되는 작동 펄스 내에서, 제2 유형 데이터 라인과 연결되는 픽셀 회로가 작동 상태에 처하고, 제2 스위치에 대응되는 제3 유형 데이터 라인과 연결되는 픽셀 회로가 작동 상태에 처한다.
사용자 입력 유닛(507)은 입력된 숫자 또는 문자 정보를 수신하고, 또한 전자 장치의 사용자 설정 및 기능 제어와 관련된 키 신호 입력을 생성할 수 있다. 구체적으로 말하면, 사용자 입력 유닛(507)은 터치 패널(5071) 및 다른 입력 장치(5072)를 포함한다. 터치 패널(5071)은 터치 스크린이라고도 칭하고, 사용자의 그 위 또는 부근에서의 터치 조작(예를 들면 사용자가 손가락, 스타일러스 등 임의의 적합한 물체 또는 부속품을 사용하여 터치 패널(5071) 상 또는 터치 패널(5071) 부근에서의 조작)을 수집할 수 있다. 터치 패널(5071)은 터치 검출 장치와 터치 제어기 두 개 부분을 포함할 수 있다. 여기서, 터치 검출 장치는 사용자의 터치 방향을 검출하고, 또한 터치 조작에 의한 신호를 검출하며, 신호를 터치 제어기로 전송하며; 터치 제어기는 터치 검출 장치로부터 터치 정보를 수신하고, 또한 이를 터치 포인트 좌표로 전환시켜, 다시 프로세서(510)로 전송하고, 프로세서(510)가 전송하는 명령을 수신 및 실행한다. 그리고, 저항식, 전기용량식, 적외선 및 표면 음파 등 여러 유형을 사용하여 터치 패널(5071)을 구현할 수 있다. 터치 패널(5071) 외, 사용자 입력 유닛(507)은 또한 다른 입력 장치(5072)를 포함할 수 있다. 구체적으로 말하면, 다른 입력 장치(5072)는 물리 키보드, 기능 키(예를 들면 볼륨 제어 버튼, 스위치 버튼 등), 트랙볼, 마우스, 스틱 등 중의 한 가지 또는 여러 가지를 포함할 수 있으나, 이에 제한되지 않는다.
진일보로, 터치 패널(5071)은 디스플레이 패널(5061) 상에 커버될 수 있고, 터치 패널(5071)이 그 위 또는 부근의 터치 조작을 감지한 후, 프로세서(510)로 전송하여 터치 이벤트의 유형을 결정하고, 그 후 프로세서(510)가 터치 이벤트의 유형에 의하여 디스플레이 패널(5061) 상에서 상응한 시각 출력을 제공할 수 있다. 도 5에서 터치 패널(5071)과 디스플레이 패널(5061)은 두 개의 독립적인 부품으로서 전자 장치의 입력과 출력 기능을 구현하였지만, 일부 실시예에서, 터치 패널(5071)과 디스플레이 패널(5061)을 집적시켜 전자 장치의 입력과 플레이 기능을 구현할 수 있으며, 구체적으로는 여기서 제한하지 않는다.
인터페이스 유닛(508)은 외부 장치와 전자 장치(500)를 연결하는 인터페이스이다. 예를 들면, 외부 장치는 유선 또는 무선 헤드폰 포트, 외부 전원(또는 배터리 충전기) 포트, 유선 또는 무선 데이터 포트, 저장 카드 포트, 식별 모듈이 구비된 장치를 연결하는 포트, 오디오 입출력(I/O) 포트, 비디오 I/O 포트, 이어폰 포트 등을 포함할 수 있다. 인터페이스 유닛(508)은 외부 장치로부터의 입력(예를 들면, 데이터 정보, 전력 등)을 수신하고 또한 수신된 입력을 전자 장치(500) 내의 하나 또는 복수의 소자로 전송하거나 또는 전자 장치(500)와 외부 장치 사이의 데이터 전송에 이용할 수 있다.
메모리(509)는 소프트웨어 프로그램 및 여러 가지 데이터를 저장할 수 있다. 메모리(509)는 주요하게 프로그램 저장 구역과 데이터 저장 구역을 포함할 수 있고, 여기서, 프로그램 저장 구역에는 운영 시스템, 적어도 하나의 기능에 필요한 어플리케이션 프로그램(예를 들면 사운드 플레이 기능, 이미지 플레이 기능 등) 등을 저장할 수 있으며; 데이터 저장 구역에는 핸드폰의 사용에 따라 구성된 데이터(예를 들면 오디오 데이터, 통신록 등) 등을 저장할 수 있다. 그리고, 메모리(509)는 고속 무작위 접속 메모리를 포함할 수 있고, 또한 비휘발성 메모리를 포함할 수 있는 바, 예를 들면 적어도 하나의 디스크 기억 소자, 플래시 소자 또는 기타 휘발성 고체 기억 소자이다.
프로세서(510)는 전자 장치의 제어 센터로서, 여러 가지 인터페이스와 선로를 이용하여 전체 전자 장치의 각 부분을 연결하고, 메모리(509) 내에 저장된 소프트웨어 프로그램 및/또는 모듈을 작동 또는 실행하며, 메모리(509) 내에 저장된 데이터를 호출하는 것을 통하여, 단말기기의 여러 가지 기능을 실행하고 데이터를 처리하여, 전자 장치에 대하여 전반적인 모니터링을 수행할 수 있다. 프로세서(510)는 하나 또는 다수의 처리 유닛을 포함할 수 있으며; 바람직하게는, 프로세서(510)에는 응용 프로세서와 변조/복조 프로세서가 집적될 수 있고, 여기서, 응용 프로세서는 주요하게 운영 시스템, 유저 인터페이스와 어플리케이션 등을 처리하고, 변조/복조 프로세서는 주요하게 무선 통신을 처리한다. 상기 변조/복조 프로세서는 또한 프로세서(510)에 집적되지 않을 수 있음을 이해할 것이다.
전자 장치(500)는 또한 각 부품을 위하여 전력을 공급하는 전원(511)(예를 들면 배터리)을 포함할 수 있으며, 바람직하게는, 전원(511)은 전원 관리 시스템을 통하여 프로세서(510)와 연결되어, 전원 관리 시스템을 통하여 충전, 방전 관리 및 전력 소모 관리 등 기능을 구현할 수 있다.
그리고, 전자 장치(500)는 일부 도시되지 않은 기능 모듈을 포함하며, 여기서는 상세한 설명을 생략하도록 한다.
설명하여야 할 바로는, 본문에서, 용어 “포함하다” 또는 이의 임의의 기타 변형체는 비 배타적으로 포함하는 것을 뜻함으로써, 일련의 요소를 포함하는 과정, 방법, 물품 또는 장치가 이러한 요소를 포함할 뿐 아니라, 또한 명확하게 언급하지 않은 기타 요소를 포함하거나, 또는 이러한 과정, 방법, 상품 또는 장치의 고유한 요소를 포함하도록 한다. 더욱 많은 제한이 없는 경우, “하나의... 을(를)을 포함하다”는 구절로 한정되는 요소는 해당 요소를 포함하는 과정, 방법, 물품 또는 장치에 또한 기타 동일한 요소가 포함되는 것을 배제하지 않는다.
상기 실시형태에 대한 기재를 통하여 당업계의 기술자들은 상기 실시예의 방법이 소프트웨어에 필요한 범용 하드웨어 플랫폼을 추가하는 형태로 구현될 수 있다는 것을 알 수 있고, 또한 하드웨어를 통하여 구현될 수 있음은 물론이나, 여러 경우 중에서 전자가 더욱 바람직한 실시형태이다. 이를 기반으로 본 출원의 기술방안의 본질적이나 또는 종래 기술에 대하여 기여하는 부분은 소프트웨어 제품의 형식으로 구현될 수 있고, 해당 컴퓨터 소프트웨어 제품은 하나의 저장 매체(예를 들면 ROM/RAM, 자기 디스크, 광 디스크)에 저장될 수 있는 바, 일부 명령이 포함되어 단말(핸드폰, 컴퓨터, 서버, 에어컨 또는 네트워크 장치 등일 수 있음)로 하여금 본 출원의 각 실시예의 상기 방법을 구현하게 할 수 있다.
위에서는 도면을 결부시켜 본 출원의 실시예에 대하여 설명하였지만, 본 출원은 상기 구체적인 실시방식에 제한되지 않고, 상기의 구체적인 실시형태는 단지 예시적일 뿐 제한적인 것이 아니며, 당업계의 기술자들은 본 출원의 힌트 하에서 본 출원의 사상과 청구항이 보호하는 범위를 벗어나지 않는 경우, 얼마든지 더욱 많은 형식을 구현할 수 있으며, 이는 모두 본 출원의 보호 범위에 속한다 할 것이다.

Claims (10)

  1. 복수의 픽셀 회로(1)를 포함하고, RGBG 픽셀 배열 방식을 사용하는 픽셀 어레이;
    인접된 2 개의 그리드 라인(2) 사이에 한 행의 픽셀 회로(1)가 구비되고, 각 행의 픽셀 회로(1)가 하나의 그리드 라인(2)에 대응되는 상기 픽셀 어레이의 제1 방향을 따라 배열되는 적어도 4 개의 그리드 라인(2);
    각 데이터 라인(3)이 1 열 픽셀 회로(1) 중 동일한 색상 서브 픽셀에 대응되는 상기 픽셀 회로(1)와 연결되는 상기 제1 방향과 수직되는 제2 방향을 따라 배열되고, 각 그리드 라인(2)과 교차되게 구비되는 적어도 8 개의 데이터 라인(3); 및
    상기 데이터 라인(3)을 제어하여 집적회로(IC) 칩과 연결되게 하는 상기 데이터 라인(3)과 연결되는 디멀티플렉서 회로(4);를 포함하는 픽셀 구동 회로.
  2. 제1항에 있어서,
    상기 IC 칩의 출력단과 연결되는 어레이 기판 행 구동(GOA) 유닛(5)을 더 포함하며;
    상기 GOA 유닛(5)은 제1 클릭 신호선(51), 제2 클럭 신호선(52), 제3 클럭 신호선(53), 제4 클럭 신호선(54) 및 홀수 행 그리드 라인(2)과 연결된 복수의 제1 GOA 회로(55)와 짝수 행 그리드 라인(2)과 연결된 복수의 제2 GOA 회로(56)를 포함하며;
    상기 제1 GOA 회로(55)는 상기 제1 클럭 신호선(51)과 상기 제2 클럭 신호선(52)에 연결되고, 상기 제2 GOA 회로(56)는 상기 제3 클럭 신호선(53)과 상기 제4 클럭 신호선(54)에 연결되며;
    상기 제1 클럭 신호선(51)과 상기 제2 클럭 신호선(52)의 시퀀스가 반대되고, 상기 제3 클럭 신호선(53)과 상기 제4 클럭 신호선(54)의 시퀀스가 반대되는 픽셀 구동 회로.
  3. 제2항에 있어서,
    행 수 누증의 배열 순서에 따라, 각 인접된 상기 제1 GOA 회로(55) 사이가 연결되고 홀수 행 그리드 라인(2)의 단계별 전송을 형성하고, 각 인접된 상기 제2 GOA 회로(56) 사이가 연결되고 짝수 행 그리드 라인(2)의 단계별 전송을 형성하며;
    최종 단계 상기 제1 GOA 회로(55) 외, 각 단계 상기 제1 GOA 회로(55)의 출력단은 인접된 다음 단계 상기 제1 GOA 회로(55)의 입력단과 연결되며; 최종 단계 상기 제2 GOA 회로(56) 외, 각 단계 상기 제2 GOA 회로(56)의 출력단은 인접된 다음 단계 상기 제2 GOA 회로(56)의 입력단과 연결되는 픽셀 구동 회로.
  4. 제3항에 있어서,
    인접된 홀수 행 그리드 라인(2)과 짝수 행 그리드 라인(2)에 있어서, 홀수 행 그리드 라인(2)에 대응되는 제1 GOA 회로(55)의 클럭 신호에 비하여, 짝수 행 그리드 라인(2)에 대응되는 제2 GOA 회로(56)의 클럭 신호가 1/2 펄스 지연되는 픽셀 구동 회로.
  5. 제4항에 있어서,
    상기 데이터 라인(3)은 제1 유형 데이터 라인(31), 제2 유형 데이터 라인(32)과 제3 유형 데이터 라인(33)을 포함하며;
    각 열 픽셀 회로(1)는 하나의 회로 그룹이며, 동일 색상 서브 픽셀에 대응되는 상기 회로 그룹이 제1 회로 그룹이고, 두 개 색상 서브 픽셀에 대응되는 상기 회로 그룹이 제2 회로 그룹이며;
    상기 제1 유형 데이터 라인(31)은 상기 제2 회로 그룹 중 제1 색상 서브 픽셀에 대응되는 픽셀 회로(1)와 연결되고, 상기 제2 유형 데이터 라인(32)은 상기 제2 회로 그룹 중 제2 색상 서브 픽셀에 대응되는 픽셀 회로(1)와 연결되며;
    상기 제3 유형 데이터 라인(33)은 상기 제1 회로 그룹 중의 상기 픽셀 회로(1)와 연결되는 픽셀 구동 회로.
  6. 제5항에 있어서,
    상기 제1 유형 데이터 라인(31), 상기 제2 유형 데이터 라인(32)과 상기 제3 유형 데이터 라인(33)의 수량의 합은 상기 픽셀 회로(1)에 대응되는 열 수의 2 배이며;
    상기 제1 유형 데이터 라인(31), 상기 제2 유형 데이터 라인(32), 2 개 상기 제3 유형 데이터 라인(33), 상기 제2 유형 데이터 라인(32), 상기 제1 유형 데이터 라인(31)과 2 개 상기 제3 유형 데이터 라인(33)이 상기 제2 방향에서 순차적으로 배열되며;
    각 상기 제3 유형 데이터 라인(33)은 상기 제1 회로 그룹 중 절반의 상기 픽셀 회로(1)와 연결되고, 하나의 상기 제3 유형 데이터 라인(33)에 연결되는 적어도 2 개 상기 픽셀 회로(1)와 인접되거나 또는 이격 배치되는 픽셀 구동 회로.
  7. 제6항에 있어서,
    상기 디멀티플렉서 회로(4)는 제1 구동 라인(41), 상기 제1 구동 라인(41)과 시퀀스가 반대되는 제2 구동 라인(42), 적어도 4 개 제1 스위치(43)와 적어도 4 개 제2 스위치(44)를 포함하며;
    상기 제1 구동 라인(41)과 상기 제2 구동 라인(42)은 상기 IC 칩의 출력단과 연결되며;
    상기 제1 유형 데이터 라인(31)과 각 상기 제1 회로 그룹 중의 하나의 상기 제3 유형 데이터 라인(33)이 상기 제1 스위치(43)에 대응되고, 상기 제2 유형 데이터 라인(32)과 각 상기 제1 회로 그룹 중의 다른 하나의 상기 제3 유형 데이터 라인(33)이 상기 제2 스위치(44)에 대응되며;
    상기 제1 스위치(43)의 제어단은 상기 제1 구동 라인(41)에 연결되어, 상기 제1 구동 라인(41)의 제어 하에 상기 제1 유형 데이터 라인(31)과 대응되는 포트 데이터 라인, 절반의 상기 제3 유형 데이터 라인(33)과 대응되는 포트 데이터 라인을 연결시키며;
    상기 제2 스위치(44)의 제어단은 상기 제2 구동 라인(42)에 연결되어, 상기 제2 구동 라인(42)의 제어 하에 상기 제2 유형 데이터 라인(32)과 대응되는 포트 데이터 라인, 나머지 절반의 상기 제3 유형 데이터 라인(33)과 대응되는 포트 데이터 라인을 연결시키며;
    각 상기 포트 데이터 라인은 상기 IC 칩의 출력단에 연결되는 픽셀 구동 회로.
  8. 제7항에 있어서,
    상기 제1 구동 라인(41)이 상기 제1 스위치(43)를 제어하여 도통될 때, 각 그리드 라인(2)에 대응되는 작동 펄스 내에서, 상기 제1 유형 데이터 라인(31)과 연결되는 상기 픽셀 회로(1)가 작동 상태에 처하고, 상기 제1 스위치(43)에 대응되는 상기 제3 유형 데이터 라인(33)과 연결되는 상기 픽셀 회로(1)가 작동 상태에 처하며;
    상기 제2 구동 라인(42)이 상기 제2 스위치(44)를 제어하여 도통될 때, 각 그리드 라인(2)에 대응되는 작동 펄스 내에서, 상기 제2 유형 데이터 라인(32)과 연결되는 상기 픽셀 회로(1)가 작동 상태에 처하고, 상기 제2 스위치(44)에 대응되는 상기 제3 유형 데이터 라인(33)과 연결되는 상기 픽셀 회로(1)가 작동 상태에 처하는 픽셀 구동 회로.
  9. 제1항 내지 제8항 중 어느 한 항에 따른 픽셀 구동 회로를 포함하는 디스플레이 패널.
  10. 제9항에 따른 디스플레이 패널을 포함하는 전자 장치.
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