JP2023516382A - 低インダクタンスパワーモジュールのための駆動回路および短絡強度を高めた低インダクタンスパワーモジュール - Google Patents

Abstract

本発明によれば、低インダクタンスパワーモジュール（４００）のための駆動回路（２００）であって、接続部（１０）および出力部（２０）を含む駆動回路（２００）が供される。接続部はパワートランジスタ（１２）のソースコンタクト（１５）と、および出力部（２０）はパワートランジスタ（１２）のゲートコンタクト（１１）と結合可能である。この駆動回路（２００）は、第１の動作モードでは、パワートランジスタ（２００）のゲートコンタクト（１１）のための第１のゲート・ソース電圧ＵＧＳＩを生成して、駆動回路（２００）の出力部（２０）において供するために設計されている。本発明によれば、この駆動回路（２００）はさらに、第２の動作モードでは、少なくとも予め調整された最低期間中は、パワートランジスタ（１２）のゲートコンタクト（１１）のための比較的低い第２のゲート・ソース電圧ＵＧＳ２を生成して、駆動回路（２００）の出力部（２０）において供するために設計されている。

Description

本発明は、低インダクタンスパワーモジュールのための駆動回路であって、接続部および出力部を含み、接続部はパワートランジスタのソースコンタクトと、および出力部はパワートランジスタのゲートコンタクトと結合可能である、駆動回路に関する。この駆動回路は、第１の動作モードでは、パワートランジスタのゲートコンタクトのための第１のゲート・ソース電圧を生成して、駆動回路の出力部において供するために設計されている。

低インダクタンスパワーモジュール、とりわけ大きなバンドギャップを備える半導体を利用するパワーモジュール、例えば炭化ケイ素ＭＯＳＦＥＴ（ＳｉＣ ＭＯＳＦＥＴ）は、スイッチング損失の分野で、例えば他のスイッチング手段と比較して、著しい利点を呈し、これが、なかでも電動車両のより大きな航続距離に寄与する。大きなスイッチング可能な電圧（ｄｕ／ｄｔ＞１０Ｖ／ｎｓ）および大きなスイッチング可能な電流（ｄｉ／ｄｔ＞１Ａ／ｎｓ）による優れたスイッチング出力を可能にするためには、上記のパワーモジュールに、小さなインダクタンス（Ｌ＜１５ｎＨ）を備えるモジュールが必要とされる。

上述の優れたスイッチング出力を達成するため、ここで論じているパワーモジュールはたいてい薄いチップ上に供されており、この薄いチップは、他のもっと厚いチップ上に提供されたパワーモジュールと比較して、より小さな熱容量を有し、これが、パワーモジュールが短絡に耐え得るまたは持ちこたえ得る期間を短くする。これに関してはとりわけ、２つの異なるいわゆる短絡タイプまたは短絡条件が、際立った役割を果たす。

いわゆる短絡タイプ１では、パワーモジュール、とりわけパワートランジスタのスイッチオン工程の際にまたは最中にすぐに短絡が発生し、その一方でいわゆる短絡タイプ２では、パワーモジュールまたはパワートランジスタのスイッチオン工程の後に短絡が発生する。したがって、上述の上昇したスイッチング出力は、特に短絡タイプ１に鑑みて致命的である。なぜなら、例えばパワーＭＯＳＦＥＴのようなパワートランジスタは、短絡タイプ１の短絡事例において、高いゲート・ソース電圧Ｕ_ＧＳでスイッチオンされ、非常に高いドレイン・ソース電圧Ｕ_ＤＳで動作されるからである。これは例えば、（例えばインバータ回路内の）短絡したパワーＭＯＳＦＥＴの相補的パートナーが損傷している場合に起こり得る。そのような事例では、パワーモジュールまたはパワートランジスタと結合した短絡監視回路（パワートランジスタを越えたところの電圧の監視回路の場合には英語でしばしば「Ｄｅｓａｔｕｒａｔｉｏｎ Ｄｅｔｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ」（ＤｅＳａｔ）とも呼ばれるが、短絡事例の存在を認識して、パワーモジュールまたはパワートランジスタをスイッチオフしなければならない。上記の監視回路は半導体電圧に反応し、したがってスイッチングの瞬間、いわゆるブランキング時間（英語でしばしば「ｂｌａｎｋｉｎｇ ｔｉｍｅ」とも呼ばれる）には無効にスイッチされている。このブランキング時間に加えて、短絡したパワー半導体がスイッチオフされる反応時間がある。このブランキング時間および反応時間が、パワーモジュールまたはパワートランジスタが故障する前でまだ短絡に耐え得る／持ちこたえ得る最大時間を上回ってはならない。

前述の優れたスイッチング出力の際にもたらされるほんの短い電流上昇時間に基づいて、つまり速い電流上昇に基づいて、上述のブランキング時間および反応時間中に、公称電流の１０倍の電流が流れる著しい電流超過が生じる。この電流超過は、パワーモジュールまたはパワートランジスタの著しい加熱を招き、これが、パワーモジュール／パワートランジスタの追加的な劣化を引き起こし、これが、パワートランジスタがまだ短絡に耐え得る前述の最大時間を短くする。

いわゆる短絡タイプ２では、パワーモジュールまたはパワートランジスタが既に（完全に）スイッチオンされた状態にある間に短絡が発生する。これは例えば、スイッチオンされている状態で、（例えばインバータ回路内の）短絡したパワーＭＯＳＦＥＴの相補的パートナーが損傷される場合に起こり得る。パワーモジュール／パワートランジスタのトラブル後、つまり例えば相補的なスイッチングトランジスタの故障後、最初は、パワートランジスタを通って流れている電流ｄｉ／ｄｔが上昇し、その後、パワートランジスタにかかっている電圧が上昇する。

トランジスタ電圧ｄｕ／ｄｔの上昇中に生じる変位電流に基づいて、パワートランジスタのゲート・ソース電圧Ｕ_ＧＳが、通常のスイッチオン値を超えて上昇する。この通常のスイッチオン値を超えるゲート・ソース電圧Ｕ_ＧＳの上昇が、短絡電流をまたさらに上昇させる。短絡監視回路（上記を参照：「Ｄｅｓａｔｕｒａｔｉｏｎ Ｄｅｔｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ」（ＤｅＳａｔ））が、または補助インダクタンスを使って経時的に電流変化ｄｉ／ｄｔを測定するスイッチオフ回路が、パワートランジスタのスイッチオフプロセスをトリガする。ただし短絡監視回路は、このようなトラブル事例中のパワーモジュール／パワートランジスタの（とりわけピーク電流時の）負荷を減らすことはできない。このような負荷、とりわけパワーモジュール／パワートランジスタ内の負荷は、まさにこのパワーモジュール／パワートランジスタのパラメータの劣化を引き起こし得る。

現況技術において、パワーモジュールまたはパワートランジスタが破壊されずに短絡に持ちこたえ得る上述の抵抗最大時間を長くするための様々な方法または回路形式が存在している。これに関し、例えばゲート・ソースフィードバックまたはより高いゲート抵抗の設置のような従来の方法は、パワーモジュール／パワートランジスタのスイッチング出力の減少を引き起こし、したがってスイッチングエネルギーを上昇させる。さらなるこのような方法は、例えば米国特許第９４９０７９８号明細書または米国特許第１０１９３５４４号明細書で詳細に説明されている。

米国特許第９４９０７９８号明細書 米国特許第１０１９３５４４号明細書

本発明によれば、低インダクタンスパワーモジュールのための駆動回路であって、接続部および出力部を含む駆動回路が供される。接続部はパワートランジスタのソースコンタクトと、および出力部はパワートランジスタのゲートコンタクトと結合可能である。この駆動回路は、第１の動作モードでは、パワートランジスタのゲートコンタクトのための第１のゲート・ソース電圧を生成して、駆動回路の出力部において供するために設計されている。本発明によれば、この駆動回路はさらに、第２の動作モードでは、少なくとも予め調整された最低期間中は、パワートランジスタのゲートコンタクトのための比較的低い第２のゲート・ソース電圧を生成して、駆動回路の出力部において供するために設計されている。

このような駆動回路を使って、公知の低い出力損失での、同じままのスイッチング挙動、つまり同じままのスイッチング出力またはスイッチング効率で、両方の前述の短絡事例１および２での短絡による損傷から、パワーモジュールまたはパワートランジスタを効果的に保護できることが有利である。これは、この駆動回路が、２つの異なるゲート・ソース電圧による２つの異なる動作モードでのパワーモジュール／パワートランジスタの動作を可能にすることによって行われる。短絡タイプ１に対する保護のため、パワーモジュール／パワートランジスタ内の（短絡事例中に生じる）電流ピークが、第２の動作モードでの短絡監視回路または短絡認識回路（ＤｅＳａｔ）の短絡検出時間中（つまり数マイクロ秒間）の期間内のゲート・ソース電圧の減少によって低減される。このゲート・ソース電圧の減少に基づいて、出力特性マップ内のパワーモジュール／パワートランジスタの飽和電流（つまり電流Ｉ_Ｄ＝ｆ（Ｕ_ＤＳ）、すなわちドレイン・ソース電圧の関数としてのドレイン電流Ｉ_Ｄ）が減少する。予め調整された最低期間の経過後に、駆動回路は第１の動作モードにおいて、ゲート・ソース電圧を第２のゲート・ソース電圧から第１のゲート・ソース電圧へと上昇させ、このゲート・ソース電圧を駆動回路の出力部において、駆動回路の出力部と結合されたパワートランジスタのゲートコンタクトのために供する。つまり、予め調整された最低期間の経過後には、パワートランジスタの公称ゲート・ソース電圧が、駆動回路内で（再び）生成されまたは発生して、駆動回路の出力部において供される。これは、とりわけＳｉＣ ＭＯＳＦＥＴを使用する際に生じる低い線路損失でのパワートランジスタの公知の有利な動作と同時に短絡保護の改善を可能にする。第２の動作モードでのゲート・ソース電圧の減少中の線路損失エネルギーの上昇は、次のように計算され得る。

ΔＪ_ｃｏｎｄ＝（Ｒ_ＤＳｏｎ，ｕ_ＧＳ１－Ｒ_ＤＳｏｎ，ｕ_ＧＳ２）＊Ｉ_Ｄ ^２＊ｔｕ_ＧＳ１
ΔＪ_ｃｏｎｄ＝Ｕ_ＤＳ＊Ｉ_Ｄ＊ｔｕ_ＧＳ１
式中、ΔＪ_ｃｏｎｄは、線路損失エネルギーの変化であり、Ｒ_ＤＳｏｎ，ｕ_ＧＳ１は、第１の動作モードでの第１のゲート・ソース電圧の際のパワートランジスタのドレイン・ソース区間のオン状態抵抗であり、Ｒ_ＤＳｏｎ，ｕ_ＧＳ２は、第２の動作モードでの第２のゲート・ソース電圧の際のパワートランジスタのドレイン・ソース区間のオン状態抵抗であり、Ｉ_Ｄは、パワートランジスタのドレイン電流であり、ｔｕ_ＧＳ１は、予め調整された最低期間である。減少した第２のゲート・ソース電圧が依然として十分に大きく選択され得るよう注意を払わなければならず、これにより、パワートランジスタの確実なまたは通常のスイッチオンが保証され続ける。

予め調整された最低期間は、パワートランジスタと結合した短絡認識回路により、パワートランジスタのスイッチオン時の短絡を認識してパワートランジスタのスイッチオフを始めるおよび／または行うために必要とされる期間に相応することが好ましい。このような一実施形態では、本発明による駆動回路と結合した状態でのパワーモジュールまたはパワートランジスタが、短絡に起因する損傷または劣化から特に良好に保護されている。

好ましい一実施形態によれば、第２の動作モードは、駆動回路と結合したパワートランジスタのスイッチオンを認識することによって開始される。
駆動回路が２つの異なる電圧源を含み、これらの電圧源により、第１および第２のゲート・ソース電圧が生成可能であり、駆動回路の出力部において供することが可能であることが好ましい。このようにして、２つの異なるゲート・ソース電圧が、特に確実に、および迅速に入れ替わって供され得る。

本発明の好ましい一実施形態では、２つの異なる電圧源が、駆動回路の接続部と結合したそれぞれ１つの入力部と、それぞれ１つの電圧出力部とを有し、第１の電圧源の電圧出力部は、第１のダイオードおよび第１の抵抗からなる直列接続を介して駆動回路の出力部と結合しており、その一方で第２の電圧源の電圧出力部は、２つの経路の並列接続を介して駆動回路の出力部と結合しており、これらの経路の各々において、１つのダイオードおよび／または１つの抵抗が設けられている。それぞれ駆動回路の出力部と導電性に結合している２つの異なる電圧出力部により、ゲート・ソース電圧が特に良好かつ正確に調整されるだけでなく、コントロールもされる。

幾つかの実施形態では、ゲート抵抗が、従来の駆動回路の場合のゲート抵抗と比較して、または第２の動作モードでの第２のゲート・ソース電圧の供給のために設けられている電圧経路内のゲート抵抗と比較して、低下するかまたは低下するよう選択されていることが好ましい。

とりわけこのような実施形態では、特に、１つだけのゲート・ソース電圧を供することが可能な駆動回路に比べて、同じスイッチング出力またはスイッチング効率が保ち続けられ得る。このような低下したゲート抵抗は、減少した第２のゲート・ソース電圧を印加する際にパワートランジスタのスイッチオン遅延が生じないことも保証する。

駆動回路がさらに、電圧源を所定のアルゴリズムに従って動作させる制御回路を含むことが好ましい。制御回路が、コントローラ、とりわけマイクロコントローラ、コンピュータ、またはマイクロコンピュータを含むことが好ましい。他の本発明による変形形態では、本発明による駆動回路を、外部の、駆動回路外に設けられた制御回路によって制御されるために形成されている制御手段および／または制御端子しか（および自前の制御回路を）含まなくてもよい。そのような制御手段は、例えば、電圧源をそれぞれアクティブまたは非アクティブな状態にスイッチング可能なスイッチング手段を含み得る。制御回路が、タイマー回路（英語でしばしばＴｉｍｅｒとも呼ばれる）を含むことが好ましい。このような一実施形態では、電圧源の制御が、駆動回路自体の中でおよび駆動回路自体によって直接的に行われ得ることが有利である。これは、パワーモジュール／パワートランジスタを伴った駆動回路の自律的使用を可能にする。

制御回路が、ＲＣスイッチング回路またはＲＣ共振回路を含むことが好ましい。
駆動回路の出力部と接続部の間に少なくとも１つの電圧源が設けられており、この少なくとも１つの電圧源により、駆動回路の出力部が電圧を印加可能であり、スイッチング手段を使って、少なくとも１つの電圧源と接続部の間の電気経路に少なくとも１つのインダクタンスが可逆的に追加接続可能であることが好ましい。このような一実施形態では、本発明による駆動回路が、短絡タイプ２の短絡に対して特に良好に保護されている。可逆的に追加接続可能なインダクタンスは、ここでは、駆動回路と結合したパワートランジスタのための任意のソースフィードバックとして機能し、このソースフィードバックは、同じままのスイッチング出力で、パワーモジュール／パワートランジスタ内の短絡電流ピークを低減する。可逆的に追加接続可能という表現は、パワートランジスタのソース端子を、ゲート電圧を供給する電圧源およびゲート抵抗を介してパワートランジスタのゲート端子と結合する帰還ループのスイッチング手段の第１の位置では、駆動回路がパワーモジュール／パワートランジスタと結合した状態で、インダクタンスが追加接続されており、スイッチング手段の第２の位置ではこの帰還ループからデカップリングされていることを意味するのが好ましい。つまりこの実施形態では、本発明による駆動回路が、選択可能なソース結合を有している。駆動回路が、パワーモジュールまたはパワートランジスタのスイッチオン工程中に、少なくとも１つの電圧源と接続部の間の電気経路にインダクタンスを追加接続しないよう形成されていることが好ましい。言い換えれば、駆動回路が、パワーモジュールまたはパワートランジスタのスイッチオン工程中に、少なくとも１つの電圧源と駆動回路の接続部との間の電気経路からインダクタンスをデカップリングするよう形成されていることが好ましい。駆動回路がさらに、スイッチオン工程の終了後に、少なくとも１つの電圧源と駆動回路の接続部との間の電気経路にインダクタンスを追加接続するよう、つまりこの電気経路にカップリングするよう形成されていることが好ましい。インダクタンスのこの追加接続もしくは切断またはカップリングもしくはデカップリングが、前述のもしくはさらなる制御回路によって、または前述の制御手段を介してもしくはさらなる制御手段によっておよび／もしくは制御端子を介して実施されることが好ましい。可逆的に追加接続可能なインダクタンスを含むこの実施形態が、上で説明した実施形態と組み合わされ得ることが特に好ましい。

駆動回路がさらに、さらなる電圧源を含むことが好ましく、このさらなる電圧源は、インダクタンスと直列接続されており、スイッチング手段を使って、少なくとも１つの電圧源と接続部の間の電気経路にインダクタンスと一緒に可逆的に追加接続可能である。この変形形態では、駆動回路が、特に簡単かつ安価に、スイッチングエネルギーを上昇させることなく、第１の短絡タイプ１の短絡に対しても第２の短絡タイプ２の短絡に対しても保護されている。

駆動回路の電圧源の少なくとも１つが、リニアレギュレータ、ＲＣ分圧器、少なくとも１つのバイポーラトランジスタ、および／もしくはブートストラップ回路を有し、ならびに／または駆動回路の電圧源の少なくとも１つが、とりわけＡＳＩＣとしてのもしくは個別の部品によるバイポーラトランジスタ構造および／もしくはＭＯＳＦＥＴ構造を使用して実現されていることがさらに好ましい。この変形形態では、本発明による駆動回路が、特に安価におよび／またはコンパクトに供され得る。このような一変形形態では、ゲートでの電圧が、例えば電流源を使って動的に再現され得る。

さらに、本発明による駆動回路を備えた低インダクタンスパワーモジュールであって、ソースコンタクトおよびゲートコンタクトを備えるパワートランジスタを含み、ソースコンタクトは駆動回路の接続部と、およびゲートコンタクトは駆動回路の出力部と結合している、低インダクタンスパワーモジュールが提供される。このようなパワーモジュールでは、上で駆動回路に関して言及した利点が適用される。

パワートランジスタが炭化ケイ素ＭＯＳＦＥＴであることが好ましい。ＳｉＣ ＭＯＳＦＥＴ、つまり炭化ケイ素ＭＯＳＦＥＴは、スイッチング出力の分野で、例えば他のスイッチング手段と比較して、著しい利点を呈し、これが、なかでも電動車両のより大きな航続距離に寄与する。

結合したおよび／または結合可能なという概念が、導電性の結合または導電性の結合可能性のことであることが好ましい。
予め調整された最低期間が、２μｓの値に予め調整されていることが好ましい。

予め調整された最低期間が、ＭＺＳの値に予め調整されていることが好ましく、ＭＺＳ∈［０．１μｓ；５μｓ］である。
本発明の有利な修正形態は引用形式請求項に提示されており、明細書中で説明されている。

本発明の例示的実施形態が図面および以下の説明に基づいてより詳しく解説される。

パワートランジスタと結合した状態での、２つの電圧源を備えた本発明による駆動回路の第１の例示的実施形態の概略図である。 パワートランジスタを備えた本発明による駆動回路の第１の例示的実施形態の第１の適用例を示す図である。 カップリング可能なインダクタンスを備えた本発明による駆動回路の第２の例示的実施形態を示す図である。 本発明による駆動回路の第３の例示的実施形態を示す図である。 マルチチップパワーモジュールを備えた本発明による駆動回路の第４の例示的実施形態を示す図である。

図１では、パワートランジスタと結合した状態での、２つの電圧源ＳＱ１、ＳＱ２を備えた本発明による駆動回路２００の第１の例示的実施形態の概略図が示されている。この本発明による駆動回路２００は、この例示的実施形態では純粋に例示的に、炭化ケイ素パワートランジスタとして、より正確には、純粋に例示的に、炭化ケイ素ＭＯＳＦＥＴとして実施されている低インダクタンスパワーモジュール４００を動作するために設計されている。ただし本発明による駆動回路は、他の種類のパワーモジュールまたはパワートランジスタのためにも使用され得る。本発明による駆動回路２００は、接続部１０および出力部２０を含み、図１では、接続部１０がパワートランジスタ１２のソースコンタクト１５と、および出力部２０がパワートランジスタ１２のゲートコンタクト１１と結合している。

本発明による駆動回路２００は、第１の動作モードでは、パワートランジスタ１２のゲートコンタクト１１のための第１のゲート・ソース電圧Ｕ_ＧＳ１を生成して、駆動回路２００の出力部２０において供するために設計されている。駆動回路２００はさらに、第２の動作モードでは、少なくとも予め調整された最低期間中は、パワートランジスタ１２のゲートコンタクト１１のための比較的低い第２のゲート・ソース電圧Ｕ_ＧＳ２を生成して、駆動回路２００の出力部２０において供するために設計されている。この例示的実施形態では、短絡認識回路（図１では示していない）が、パワートランジスタ１２と導電性に結合している。

上で言及した予め調整された最低期間は、この第１の例示的実施形態では、パワートランジスタ１２と結合した短絡認識回路により、パワートランジスタ１２のスイッチオン時の短絡を認識してパワートランジスタ１２のスイッチオフを始めるおよび行うために必要とされる期間に相応する。ただし、予め調整された最低期間が、短絡認識回路のブランキング時間（英語で「ｂｌａｎｋｉｎｇ ｔｉｍｅ」と言う）に相応してもよく、および／または柔軟に、短絡認識回路によって生成された信号に連結されていてもよく、つまり、短絡認識回路が信号によって駆動回路を第２の動作モードに移行するかまたは第２の動作モードを開始する。

この第１の例示的実施形態では、駆動回路２００は、２つの異なる電圧源ＳＱ１、ＳＱ２を有し、これらの電圧源ＳＱ１、ＳＱ２により、第１および第２のゲート・ソース電圧Ｕ_ＧＳ１、Ｕ_ＧＳ２が生成可能であり、駆動回路２００の出力部２０において供することが可能である。ただし、１つだけの電圧源または２つより多い電圧源を有する本発明による駆動回路２００も実現され得る。２つの異なる電圧源ＳＱ１およびＳＱ２は、駆動回路２００の接続部１０と結合したそれぞれ１つの入力部と、それぞれ１つの電圧出力部とを有する。第１の電圧源ＳＱ１の電圧出力部は、この第１の例示的実施形態では純粋に例示的に、第１のダイオード２１および第１の抵抗３１からなる直列接続を介して駆動回路２００の出力部２０と結合している。第２の電圧源ＳＱ２の電圧出力部は、この第１の例示的実施形態では純粋に例示的に、２つの経路Ｐ１、Ｐ２の並列接続を介して駆動回路２００の出力部２０と結合しており、これらの経路の各々において、１つのダイオード３２、４２および１つの抵抗５２、６２が設けられている。

この第１の例示的実施形態では、本発明による駆動回路２００がさらに、電圧源ＳＱ１およびＳＱ２を所定のアルゴリズムに従って動作させる制御回路（図１では示していない）を含む。つまりアルゴリズムは、駆動回路２００を交互に第１または第２の動作モードで動作させる。

図２は、パワートランジスタ１２を備えた本発明による駆動回路２００の第１の例示的実施形態の第１の適用例を示す。図２に示したこの適用例では、ここではなかでも駆動回路２００およびパワートランジスタを含むパワーモジュールが、またさらなる電子的なコンポーネントまたは部品を有するが、しかしこれらの電子的なコンポーネントまたは部品は、本発明による駆動回路２００によって提供される技術的効果にとってそれほど重要ではない。本発明による目的が様々なやり方で達成され得ることを理解することが重要である。つまり、２つの異なるゲート・ソース電圧Ｕ_ＧＳ１、Ｕ_ＧＳ２は、例えば両方の電圧源ＳＱ１およびＳＱ２は交互にスイッチオンされることによって提供され得る（すなわち一緒には動作しないかまたはスイッチオンされていない）。ただし、２つの異なるゲート・ソース電圧Ｕ_ＧＳ１、Ｕ_ＧＳ２が、例えば両方の電圧源ＳＱ１およびＳＱ２を時間をずらしてスイッチオンすることで提供されてもよく、したがって最初に例えば第２の電圧源ＳＱ２が第２のゲート・ソース電圧Ｕ_ＧＳ２を提供するためにスイッチオンされ、予め調整された最低期間の経過後に、第１の電圧源ＳＱ１が第１のゲート・ソース電圧Ｕ_ＧＳ１を提供するために追加接続される。つまりこの実施形態では、両方の電圧源ＳＱ１およびＳＱ２の電圧が重畳される。

図３は、カップリング可能なインダクタンスＬ１を備えた本発明による駆動回路２００の第２の例示的実施形態を示す。この例示的実施形態では、駆動回路２００の接続部１０と出力部２０の間に１つだけの電圧源ＳＱ３が設けられており、この電圧源ＳＱ３により、駆動回路２００の出力部２０が電圧を印加可能である。さらに、スイッチング手段Ｓ１を使って、少なくとも１つの電圧源と接続部１０の間の電気経路にインダクタンスＬ１が可逆的に追加接続可能である。既に上で解説したように、可逆的に追加接続可能なインダクタンスは、ここでは、駆動回路と結合したパワートランジスタのための任意のソースフィードバックとして機能し、このソースフィードバックは、同じままのスイッチング出力で、パワーモジュール／パワートランジスタ内の短絡電流ピークを低減する。この第２の例示的実施形態では、インダクタンスＬ１に全部の負荷電流を通す。ただし他の実施形態では、インダクタンスＬ１に、全部の負荷電流より低い電流を通すこともできる。パワーモジュールと結合した状態の駆動回路２００は、ここではパワータップであるタップ４０を使ってさらなるコンポーネント、例えば負荷と結合され得る。

図４は、本発明による駆動回路２００の第３の例示的実施形態を示し、この第３の例示的実施形態は、広範囲で図３に示した例示的実施形態と同一であり、しかしながらさらに、さらなる電圧源ＳＱ４を含み、このさらなる電圧源ＳＱ４は、インダクタンスＬ１と直列接続されており、スイッチング手段Ｓ１を使って、少なくとも１つの電圧源ＳＱ３と接続部１０の間の電気経路にインダクタンスＬ１と一緒に可逆的に追加接続可能である。とりわけこの第３の実施形態では、本発明による駆動回路２００が、両方の短絡タイプ１および２に対する効率的な保護を呈する。この第３の例示的実施形態でも、インダクタンスＬ１に、純粋に例示的に、全部の負荷電流を通す。ただし他の実施形態では、インダクタンスＬ１に、全部の負荷電流より低い電流を通すこともできる。

図５は、マルチチップパワーモジュールを備えた本発明による駆動回路２００の第４の例示的実施形態の一部を示す。ここでは、２つの異なる回路形式が互いに対比されている。図５の左側には第１の回路形式が示されており、この場合、各々個々のチップが、または１つのそのようなチップ上で実現された各パワートランジスタ１２が、１つの自前のソースフィードバックを有する。つまりここでは、１つのチップ上で実現された各々個々のパワートランジスタ１２が、それぞれのパワートランジスタ１２のソース経路に可逆的に追加接続可能な１つの自前のインダクタンスＬ１を含む。図５の左側に示された回路形式または回路構成では、パワーモジュール内および／または駆動回路２００内のパワートランジスタ１２のゲートコンタクトが相互に導電性に結合していなければならない。駆動回路２００内もしくはパワーモジュール内のインダクタンスＬ１の端子Ｋ１～Ｋｎも導電性に相互に結合していなければならず、またはその代わりに、インダクタンスＬ１ごとに、それぞれのインダクタンスＬ１をそれぞれのパワートランジスタ１２のそれぞれのソース経路にカップリングもしくはデカップリングするための１つのスイッチング手段が設けられていなければならない。この第１の回路形式ではさらに、回路全体の振動を減らすため、すべてのインダクタンスＬ１が対称的に実施されていることが望ましい。

図５の右側では、すべてのチップのためのまたはそれぞれ１つのチップ上で実現されたすべてのパワートランジスタ１２のための１つの共有のソースフィードバックを含む第２の回路構成が示されている。つまりここでは、すべてのパワートランジスタ１２のソース経路に、共有されて、可逆的に追加接続可能な１つだけのインダクタンスＬ１が設けられている。図５の右側に示されたこの回路形式または回路構成でも、パワーモジュール内および／または駆動回路２００内のパワートランジスタ１２のゲートコンタクトは相互に導電性に結合していなければならない。ただしこの回路形式では、１つの共有のインダクタンスＬ１の追加接続またはデカップリングが可能であることを保証するために１つだけのスイッチング手段で十分である。

本発明を細部にわたって好ましい例示的実施形態によって詳しく図解および説明してきたが、本発明は、開示した例によって制限されてはおらず、これらを基に、当業者により、本発明の保護範囲を逸脱することなく、他の変形が導出され得る。

Claims (10)

1. 低インダクタンスパワーモジュール（４００）のための駆動回路（２００）であって、
   接続部（１０）と、
   出力部（２０）を含み、
   前記接続部（１０）がパワートランジスタ（１２）のソースコンタクト（１５）と、および前記出力部（２０）が前記パワートランジスタ（１２）のゲートコンタクト（１１）と結合可能であり、
   第１の動作モードでは、前記パワートランジスタ（１２）の前記ゲートコンタクト（１１）のための第１のゲート・ソース電圧（Ｕ_ＧＳ１）を生成して、前記駆動回路（２００）の前記出力部（２０）において供するために設計されている駆動回路（２００）において、
   駆動回路（２００）は、さらに、第２の動作モードでは、少なくとも予め調整された最低期間中は、前記パワートランジスタ（１２）の前記ゲートコンタクト（１１）のための比較的低い第２のゲート・ソース電圧（Ｕ_ＧＳ２）を生成して、前記駆動回路（２００）の前記出力部（２０）において供するために設計されている、
   ことを特徴とする駆動回路（２００）。
2. 前記予め調整された最低期間が、前記パワートランジスタ（１２）と結合した短絡認識回路により、前記パワートランジスタ（１２）のスイッチオン時の短絡を認識して前記パワートランジスタ（１２）のスイッチオフを始めるおよび／または行うために必要とされる期間に相応する、請求項１に記載の駆動回路（２００）。
3. 第１の電圧源（ＳＱ１）と第２の電圧源（ＳＱ２）を含み、前記第１の電圧源（ＳＱ１）と前記第２の電圧源（ＳＱ２）により、前記第１のゲート・ソース電圧（Ｕ_ＧＳ１）および第２のゲート・ソース電圧（Ｕ_ＧＳ２）が生成可能であり、前記駆動回路（２００）の前記出力部（２０）において供することが可能である、請求項１または２に記載の駆動回路（２００）。
4. 前記第１の電圧源（ＳＱ１）と前記第２の電圧源（ＳＱ２）が、前記駆動回路（２００）の前記接続部（１０）と結合したそれぞれ１つの入力部と、それぞれ１つの電圧出力部とを有し、前記第１の電圧源（ＳＱ１）の前記電圧出力部が、第１のダイオード（２１）および第１の抵抗（３１）からなる直列接続を介して前記駆動回路（２００）の前記出力部（２０）と結合しており、その一方で前記第２の電圧源（ＳＱ２）の前記電圧出力部が、２つの経路（Ｐ１，Ｐ２）の並列接続を介して前記駆動回路（２００）の前記出力部（２０）と結合しており、前記経路の各々において、１つのダイオード（３２，４２）および／または１つの抵抗（５２，６２）が設けられている、請求項３に記載の駆動回路（２００）。
5. 前記第１の電圧源（ＳＱ１）と前記第２の電圧源（ＳＱ２）を所定のアルゴリズムに従って動作させる制御回路をさらに含む、請求項４に記載の駆動回路（２００）。
6. 前記駆動回路（２００）の前記出力部（２０）と前記接続部（１０）の間に少なくとも１つの電圧源（ＳＱ３）が設けられており、前記少なくとも１つの電圧源（ＳＱ３）により、前記駆動回路（２００）の前記出力部（２０）が電圧を印加可能であり、スイッチング手段（Ｓ１）を使って、前記少なくとも１つの電圧源と前記接続部（１０）の間の電気経路に少なくとも１つのインダクタンス（Ｌ１）が可逆的に追加接続可能である、請求項１～５のいずれか一項に記載の駆動回路（２００）。
7. さらなる電圧源（ＳＱ４）をさらに含み、前記さらなる電圧源（ＳＱ４）が、前記インダクタンス（Ｌ１）と直列接続されており、前記スイッチング手段（Ｓ１）を使って、前記少なくとも１つの電圧源（ＳＱ３）と前記接続部（１０）の間の前記電気経路に前記インダクタンス（Ｌ１）と一緒に可逆的に追加接続可能である、請求項６に記載の駆動回路（２００）。
8. 前記駆動回路（２００）の前記第１の電圧源（ＳＱ１）、前記第２の電圧源（ＳＱ２）、前記少なくとも１つの電圧源（ＳＱ３）、前記さらなる電圧源（ＳＱ４）の少なくとも１つが、リニアレギュレータ、ＲＣ分圧器、少なくとも１つのバイポーラトランジスタ、および／もしくはブートストラップ回路を有し、ならびに／または前記駆動回路（２００）の前記第１の電圧源（ＳＱ１）、前記第２の電圧源（ＳＱ２）、前記少なくとも１つの電圧源（ＳＱ３）、前記さらなる電圧源（ＳＱ４）の少なくとも１つが、とりわけＡＳＩＣとしてのもしくは個別の部品によるバイポーラトランジスタ構造および／もしくはＭＯＳＦＥＴ構造を使用して実現されている、請求項７に記載の駆動回路（２００）。
9. 請求項１～８のいずれか一項に記載の駆動回路（２００）を備えた低インダクタンスパワーモジュール（４００）であって、ソースコンタクト（１５）およびゲートコンタクト（１１）を備えるパワートランジスタ（１２）を含み、前記ソースコンタクト（１５）が前記駆動回路（２００）の前記接続部（１０）と、および前記ゲートコンタクト（１１）が前記駆動回路（２００）の前記出力部（２０）と結合している、低インダクタンスパワーモジュール（４００）。
10. 前記パワートランジスタが炭化ケイ素ＭＯＳＦＥＴである、請求項９に記載の低インダクタンスパワーモジュール（４００）。
    

Images