JP2023172544A - 高周波増幅器 - Google Patents

Abstract

【課題】マイクロ波帯およびミリ波帯における高利得かつ高出力な高周波増幅器を提供する。
【解決手段】高周波増幅器１において、ソース接地された第１のＦＥＴ１０１は、高周波入力信号を増幅する。ゲート接地された第２のＦＥＴ１０２は、第１のＦＥＴ１０１にカスコード接続され、高周波出力信号を出力する。第１の伝送線路１２ａは、第１のＦＥＴ１０１のドレイン端子と、第２のＦＥＴ１０２のソース端子との間に接続される。第１のスタブ２０ａ，２０ｂは、第２のＦＥＴ１０２のゲート端子に接続された第２の伝送線路２１ａ，２１ｂを有し、第２の伝送線路２１ａ，２１ｂに直列接続された第１の容量素子２２ａ，２２ｂを有するスタブ、または、オープンスタブである。
【選択図】図１

Description

本開示は、マイクロ波帯およびミリ波帯におけるカスコード型の高周波増幅器に関する。

近年、第５世代の携帯電話ではマイクロ波帯とミリ波帯の周波数帯が使用され、第５世代以降の携帯電話の研究開発では１００ＧＨｚ超の周波数帯での開発が進んでいる。これに伴い、ミリ波帯デバイスには高利得化と高出力化が要求されている。高周波増幅器として、カスコード型の増幅器が知られている（たとえば、特許文献１参照）。

特開２０１３－１８３４１２号公報

特許文献１の高周波増幅器では、マイクロ波帯およびミリ波帯において十分な利得と出力電力を得ることが困難である。

本開示の例示的な目的の一つは、マイクロ波帯およびミリ波帯における高利得かつ高出力な高周波増幅器を提供することにある。

上記課題を解決するために、本開示のある態様の高周波増幅器は、高周波入力信号を増幅する、ソース接地された第１のＦＥＴと、第１のＦＥＴにカスコード接続され、高周波出力信号を出力する、ゲート接地された第２のＦＥＴと、第１のＦＥＴのドレイン端子と第２のＦＥＴのソース端子との間に接続された第１の伝送線路と、第２のＦＥＴのゲート端子に接続された第２の伝送線路を有する第１のスタブであって、第２の伝送線路に直列接続された第１の容量素子を有するスタブ、または、オープンスタブである、第１のスタブと、を備える。

なお、以上の構成要素の任意の組み合わせや、本開示の構成要素や表現を方法、システムなどの間で相互に置換したものもまた、本開示の態様として有効である。

本開示によれば、マイクロ波帯およびミリ波帯における高利得かつ高出力な高周波増幅器を提供できる。

第１の実施の形態に係る高周波増幅器を示す回路図である。 図１の高周波増幅器のレイアウト図である。 図１の高周波増幅器の第１インピーダンスＺｓと第２インピーダンスＺｇを説明するための図である。 図４（ａ）は、第２比較例のＣＳＦ１段増幅器のＤＣ特性のＩＶ静特性上に、Ａ級バイアスの静負荷線を重ねたグラフを示す図であり、図４（ｂ）は、図１の高周波増幅器のＤＣ特性のＩＶ静特性上に、Ａ級バイアスの静負荷線を重ねたグラフを示す。 高周波増幅器の入出力特性を示す図である。 高周波増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す図である。 第２の実施の形態に係る高周波増幅器を示す回路図である。 図７の高周波増幅器のレイアウト図である。 図７の高周波増幅器の第１インピーダンスＺｓと第２インピーダンスＺｇを説明するための図である。 高周波増幅器の入出力特性を示す図である。 高周波増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す図である。 第３の実施の形態に係る高周波増幅器を示す回路図である。 図１２の高周波増幅器のレイアウト図である。 図１２の高周波増幅器の第１インピーダンスＺｓと第２インピーダンスＺｇを説明するための図である。 高周波増幅器の入出力特性を示す図である。 高周波増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す図である。 図１７（ａ）は、第１比較例の高周波増幅器の回路図であり、図１７（ｂ）は、高周波増幅器の実装例を示す図である。

本発明者らは、高周波増幅器について研究し、以下の知見を得た。図１７（ａ）は、第１比較例の高周波増幅器１Ｘの回路図であり、図１７（ｂ）は、高周波増幅器１Ｘの実装例を示す図である。第１比較例の高周波増幅器１Ｘは、特許文献１に記載の技術に基づく。

高周波増幅器１Ｘは、ソース接地の第１のトランジスタＴｒ１と、第１のトランジスタＴｒ１とカスコード回路を構成するゲート接地の第２のトランジスタＴｒ２とを備える。第２のトランジスタＴｒ２のゲートと接地間に、誘導素子Ｌ２１と容量素子Ｃ２１から構成される直列共振回路と、抵抗素子Ｒ２１とが直列接続される。第２のトランジスタＴｒ２のゲートと接地間に抵抗素子Ｒ２２も接続される。第１のトランジスタＴｒ１のゲートと第２のトランジスタＴｒ２のドレインとの間に、抵抗素子Ｒ２４と容量素子Ｃ２３の直列回路で構成されるフィードバック回路が接続される。

ここで、誘導素子Ｌ２１、容量素子Ｃ２１の定数は、高周波増幅器１Ｘの使用周波数帯域の高周波側の周波数ｆｈにおいて直列共振条件となるように設定される。抵抗素子Ｒ２１の値は、前段と後段の段間インピーダンスの変化が小さくなるように、以下の式（１）に示すように、第２のトランジスタＴｒ２のゲートが仮想接地される抵抗素子Ｒ２２の値以下になるように設定される。
１／ｇｍ＜Ｒ２１≦Ｒ２２＜３０／ｇｍ 式（１）

一例として、第２のトランジスタＴｒ２がゲート幅１．６ｍｍのＧａＮ ＦＥＴであり、１／ｇｍ≒３Ωの場合、３Ω＜Ｒ２１≦Ｒ２２＜９０Ωが望ましいとされる。

実際の素子の配線においては、図１７（ｂ）に示すように、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２は、基板１０００上に配置され、各素子にワイヤで接続される。

本発明者らは、上記の高周波増幅器１Ｘには以下の課題があることを認識した。
高周波増幅器１Ｘの構成において、一般的なマイクロ波トランジスタを用いた場合、周波数帯が０．１ＧＨｚ～１ＧＨｚ程度の周波数帯では、第１および第２のトランジスタＴｒ１，Ｔｒ２の利得に十分な余裕があり、最大単方向電力利得でも３０ｄＢ以上あるため、抵抗素子Ｒ２１，Ｒ２２を入れることが歪の改善には有益である。

しかしながら、周波数帯１０ＧＨｚ以上のマイクロ波帯およびミリ波帯では、第１および第２のトランジスタＴｒ１，Ｔｒ２の利得には余裕がなく、単方向電力利得で十数ｄＢ以下程度である。そのため、抵抗素子Ｒ２１，Ｒ２２として５Ωの抵抗を入れただけで利得と出力は１ｄＢ程度低下してしまい、高出力増幅器としてのカスコード回路の特徴を十分に活かすことができない。

また、図１７（ａ）の回路図では、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２は直結されるが、図１７（ｂ）の実装例では、これらは２本のワイヤ１０１０とワイヤ１０１１で接続され、これらのワイヤの寄生インダクタンスが入ってしまい、所望のインピーダンスからずれてくるため、特性の変動と低下の要因となる。さらに、第２のトランジスタＴｒ２のゲート端子Ｇと直列共振回路の誘導素子Ｌ２１はワイヤ１０１２で接続され、第２のトランジスタＴｒ２のゲート端子Ｇと抵抗素子Ｒ２２はワイヤ１０１３で接続されるため、これらのワイヤの寄生インダクタンスが入ってしまう。

周波数が１ＧＨｚ以下程度では、ワイヤが波長に対して十分短い場合には、ワイヤ１０１０，１０１１，１０１２，１０１３の寄生インダクタンスの影響は無視できる。しかし、周波数が１０ＧＨｚ以上、とりわけ周波数が３０ＧＨｚ以上のミリ波帯では寄生インダクタンスを無視できない。とりわけ複数本の配線があると、配線自体のインピーダンスや配線間の相互影響等が生じ、当該配線の複素インピーダンスを含めたＦＥＴの特性を考慮およびコントロールして設計することが必要である。

本発明者は、これらの知見に基づいて研究を重ね、カスコード型の増幅器のソース接地のＦＥＴのドレインと、ゲート接地のＦＥＴのソースとを第１の伝送線路で接続し、ゲート接地のＦＥＴのゲートにスタブを接続することで、マイクロ波帯、ミリ波帯において増幅器の利得と出力電力を改善できることを見出した。スタブとして、オープンスタブ、または、直列接続された第２の伝送線路と容量素子から構成されたスタブを利用し、当該容量素子の一端が当該第２の伝送線路に接続され、当該容量素子の他端が接地される。実施の形態は、このような思索に基づいて案出されたもので、以下にその具体的な構成を説明する。

以下、図面を参照しながら、本開示を実施するための形態について詳細に説明する。なお、説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。

（第１の実施の形態）
本実施の形態の高周波増幅器は、マイクロ波帯およびミリ波帯で動作する高出力増幅器であり、一例としてモノリシックマイクロ波集積回路（MMIC：Monolithic Microwave Integrated Circuit）で構成される形態で説明する。

図１は、第１の実施の形態に係る高周波増幅器１を示す回路図である。図２は、図１の高周波増幅器１のレイアウト図である。図２では、高周波増幅器１がＩＣ４０として構成されている。図１と図２において、１：１に対応する回路素子に同じ符号を付している。

高周波増幅器１は、基本増幅器、即ち単位増幅器であることから、前段にはドライブ段を備えることが想定される。また、複数の高周波増幅器１が電力合成器で並列接続されてもよい。

［基本構成］
図１と図２に示すように、高周波増幅器１は、入力端子１１ａ、出力端子１１ｂ、第１のＦＥＴ１０１、第２のＦＥＴ１０２、第１の伝送線路１２ａ、複数の第１のスタブ２０ａ，２０ｂ、第２のスタブ４１ａ、入力整合回路１３、ゲートバイアス回路１５ａ、ドレインバイアス回路１５ｂ、出力整合回路１４、および分圧回路３８を備える。

入力端子１１ａは、容量素子４５と入力整合回路１３を介して、ソース接地された第１のＦＥＴ１０１のゲート端子に接続される。以下、容量素子は、例えばＭＩＭ（Metal - Insulator - Metal）容量である。入力端子１１ａは、図２の入出力用パッド導体３３とグランドパッド導体３４に対応する。入力整合回路１３は、２つの入力側伝送線路３７ａ，３７ａ、スタブ線路３５、および容量素子４６を有する。第１のＦＥＴ１０１のゲート端子には、ゲート電圧Ｖｇを供給するゲートバイアス回路１５ａも接続される。ゲートバイアス回路１５ａは、ゲート電圧Ｖｇが印加されるゲートバイアス用パッド導体３９ａ（図２）、抵抗素子Ｒ３、容量素子４６、およびλｇ／４線路であるバイアス線路３６を有する。λｇは半導体基板上の実効波長である。入力整合回路１３とゲートバイアス回路１５ａは、公知の構成であるため、これ以上の説明は省略する。第１のＦＥＴ１０１は、入力端子１１ａに入力された高周波入力信号を増幅し、第１の伝送線路１２ａを介して第２のＦＥＴ１０２に供給する。第１の伝送線路１２ａは、第１のＦＥＴ１０１のドレイン端子と、第２のＦＥＴ１０２のソース端子との間に接続されている。

第２のＦＥＴ１０２は、ＦＥＴ１０２ａとＦＥＴ１０２ｂで構成される。ゲート接地された第２のＦＥＴ１０２は、第１のＦＥＴ１０１にカスコード接続され、出力整合回路１４、容量素子４５、出力端子１１ｂを介して高周波出力信号を出力する。出力端子１１ｂは、図２の入出力用パッド導体３３とグランドパッド導体３４に対応する。出力整合回路１４は、２つの出力側伝送線路３７ｂ，３７ｂ、スタブ線路３５、および容量素子４６を有する。第２のＦＥＴ１０２のドレイン端子には、ドレイン電圧ＶＤＤを供給するドレインバイアス回路１５ｂも接続される。ドレインバイアス回路１５ｂは、ドレイン電圧ＶＤＤが印加されるドレインバイアス用パッド導体３９ｂ（図２）、容量素子４６、およびバイアス線路３６を有する。出力整合回路１４とドレインバイアス回路１５ｂは、公知の構成であるため、これ以上の説明は省略する。

分圧回路３８は、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２を有し、第２のＦＥＴ１０２のドレイン端子の電圧を分圧し、分圧された電圧を第２のＦＥＴ１０２のゲート端子に供給する。分圧回路３８は、セルフバイアス抵抗分圧部とも呼べる。

ここで、図１に示す接地９は、図２のレイアウトにおいては、ビアホール３０と、ビアホール３０を取り囲む導体３１によって、ＩＣ４０の表面のパターンがＩＣ４０の裏面の接地導体（図示せず）に電気的に接続されることを表す。つまり、半導体表面の各素子のパターンと裏面の接地導体が接続されることを接地すると定義する。本実施の形態では、レイアウト配線が明確な、裏面に接地導体を備えるマイクロストリップ線路の構成で説明するが、ＦＥＴや線路と同一面である表面に接地導体を備えたコプレーナ線路や、表面と裏面に接地導体を備えたグランドコプレーナ線路であってもよい。

図２に示すように、第１のＦＥＴ１０１は、ゲート電極ｇ１が２本以上あるマルチフィンガー構成のＦＥＴである。第２のＦＥＴ１０２のＦＥＴ１０２ａとＦＥＴ１０２ｂも、それぞれ、ゲート電極ｇ２が２本以上あるマルチフィンガー構成のＦＥＴである。ＤＣと高周波出力特性を大きくするために、トータルゲート幅、即ちゲート電極ｇ１，ｇ２の長さ×ゲートの本数は、極力大きい方が望ましいが、高周波特性とのトレードオフの関係がある。ミリ波帯のより高い周波数では、ゲート電極ｇ１，ｇ２の長さは短くする必要あり、かつ、ゲートの本数も少ない構成となる。

マルチフィンガーＦＥＴのレイアウト上の構成は、例えば、第１のＦＥＴ１０１で説明すれば、ソース電極Ｓ１は２つ以上存在し、各ソース電極Ｓ１はエアブリッジ６１ｓで接続される。また、ドレイン電極Ｄ１は複数のゲート電極ｇ１間にあるため、レイアウト配置上、４本以上のゲート電極ｇ１が存在する場合、複数のドレイン電極Ｄ１はゲート電極ｇ１の外側で束ねられ、ドレイン端子６２を構成する。なお、２本のゲート電極ｇ１を有する場合、ドレイン電極Ｄ１は１つである。また、ドレイン電極Ｄ１と同様に、複数本のゲート電極ｇ１は束ねられ、ゲート端子Ｇ１を構成する。

なお、ＦＥＴ１０２ａとＦＥＴ１０２ｂは、それぞれ、１本のゲート電極ｇ２のＦＥＴであってもよい。

また、第１のＦＥＴ１０１のゲート幅Ｗｇ１と、第２のＦＥＴ１０２のゲート幅Ｗｇ２は、異なることが望ましい。Ｗｇ１＜Ｗｇ２が好ましく、ゲート接地の第２のＦＥＴ１０２での高周波電流ｉｄ２と高周波電圧ｖｄ２がＩＶ特性上の広い領域を専有できるようにゲート幅Ｗｇ２をゲート幅Ｗｇ１よりも広くしたほうが高出力特性を得ることができる。ただし、ゲート幅Ｗｇ２があまりにも大きくなると高周波特性が劣化してしまう。使用するＦＥＴのｆｍａｘ特性によるが、一例として、ｆｍａｘ＝１００ＧＨｚ～２００ＧＨｚでは、６０ＧＨｚ以上のミリ波帯では以下の式（２）の関係になるように設定することが望ましい。
Ｗｇ１×２ ≦ Ｗｇ２ 式（２）

図２に示すように、第１のＦＥＴ１０１のソース電極Ｓ１が接地され、ソース接地の第１のＦＥＴ１０１（以下、ＣＳＦとも呼ぶ）が構成される。次段につながる第２のＦＥＴ１０２は、ゲート接地のＦＥＴ（以下、ＣＧＦとも呼ぶ）であり、第１のＦＥＴ１０１のドレイン端子６２は、１つの第１の伝送線路１２ａを介して第２のＦＥＴ１０２のソース電極Ｓ２に接続される。第２のＦＥＴ１０２は複数個のＦＥＴで構成され、ＦＥＴ１０２ａとＦＥＴ１０２ｂで構成される場合、ソース電極Ｓ２は、それぞれ２つ以上存在する。２つのＦＥＴ１０２ａとＦＥＴ１０２ｂを並列させて、ＦＥＴ１０２ａとＦＥＴ１０２ｂのそれぞれのソース電極Ｓ２同士を中央で接続してソース電極ＳＳ２を構成し、ソース電極ＳＳ２を第１の伝送線路１２ａに接続する。ＦＥＴ１０２ａとＦＥＴ１０２ｂのそれぞれのドレイン電極Ｄ２はゲート電極ｇ２の外側で束ねられ、ドレイン端子６２を構成する。

また、ＦＥＴ１０２ａとＦＥＴ１０２ｂの複数のゲート電極ｇ２は、第１の伝送線路１２ａを跨ぐエアブリッジ導体６１ｇにより、１つのゲート端子Ｇ２に束ねられる。ゲート端子Ｇ２におけるエアブリッジ導体６１ｇの一端に、第２の伝送線路２１ａと第１の容量素子２２ａが直列に接続され、第１の容量素子２２ａの他端はビアホール３０と導体３１で接地される。第２の伝送線路２１ａと第１の容量素子２２ａは第１のスタブ２０ａを構成する。同様に、エアブリッジ導体６１ｇの他端に、第２の伝送線路２１ｂと第１の容量素子２２ｂが直列に接続され、第１の容量素子２２ｂの他端は接地される。第２の伝送線路２１ｂと第１の容量素子２２ｂは第１のスタブ２０ｂを構成する。

なお、ゲート端子Ｇ２の線路を構成し、第１の伝送線路１２ａをエアブリッジ導体で構成することにより、第１の伝送線路１２ａがゲート端子Ｇ２の線路を跨いでもよい。

第２の伝送線路２１ａ，２１ｂの幅、オープスタブやラジアルスタブで構成する場合、最大幅は、第１の伝送線路１２ａの幅および出力整合回路１４の出力側伝送線路３７ｂの幅より小さいほうが好ましい。理由は、第２の伝送線路２１ａ，２１ｂの面積や第１の容量素子２２ａ，２２ｂを制御しやすく寄生成分を低減できることに加え、線路損失が少し大きくても出力と利得への影響は軽微であり、回路自体が安定化しやすくなり、さらに小型化が可能となるためである。第１の伝送線路１２ａの幅は、出力側伝送線路３７ｂの幅と等しくてよい。

［基本構成による効果］
以上のように、第１のＦＥＴ１０１のドレイン端子６２が、１つの第１の伝送線路１２ａにより、第２のＦＥＴ１０２の複数のＦＥＴ１０２ａ，１０２ｂのソース端子に接続される構成であるため、配線が簡易なだけでなく、第１の伝送線路１２ａの終端部に複数のＦＥＴ１０２ａ，１０２ｂを対称に配置できる。そのため、第１の伝送線路１２ａ自体の特性インピーダンスを第１の伝送線路１２ａの幅の広さでコントロールすることができ、加えて、複数のＦＥＴ１０２ａ，１０２ｂ内に生じる寄生伝送線路の影響を小さくすることができる。よって、高利得かつ高出力特性を得ることができる。加えて、第１の伝送線路１２ａの特性インピーダンスで高周波増幅器１の帯域幅も制御することが可能となる。第１の伝送線路１２ａの幅を広くして特性インピーダンスを低くすることによって、高周波増幅器１を広帯域化することも可能となる。逆に、第１の伝送線路１２ａの幅を狭くして特性インピーダンスを高インピーダンス化することによって、高周波増幅器１を狭帯域化することもできる。

また、複数の第１のスタブ２０ａ，２０ｂ、即ち第２の伝送線路２１ａ，２１ｂおよび直列につながる第１の容量素子２２ａ，２２ｂは、高周波増幅器１の出力特性を決める素子であり、動負荷線の傾きと振幅の大きさを制御することができる。つまり、複数のＦＥＴ１０２ａ，１０２ｂの複数のゲート電極ｇ２は、１つのゲート端子Ｇ２に束ねられ、当該ゲート端子Ｇ２には、複数の第１のスタブ２０ａ，２０ｂが接続される。これにより、第２のＦＥＴ１０２のゲート部に、完全短絡でなく、抵抗成分が小さく、かつ、適当なリアクタンス成分を与えることによって、第２のＦＥＴ１０２の出力インピーダンスを大きくすることができ、出力振幅も大きくすることができるため、高出力特性を得ることができる。

これは、第１比較例のようにゲート接地部にＬＣ共振器を構成して共振状態で使用する構成とは異なる。本実施の形態の構成の場合、共振状態で使用しても、出力インピーダンスを高くすることができず、動負荷線は立ってしまい、高出力特性は得られない。

本実施の形態において、第２のＦＥＴ１０２のゲート部のリアクタンス成分は、動作周波数では、容量性または誘導性のいずれかで用いられる。６０ＧＨｚ以上の高周波で使用する場合、第２のＦＥＴ１０２がマルチフィンガー構成の場合は、ＦＥＴ自体のゲート・ソース間容量が大きく、高周波利得と高周波出力特性を増大させるためには、この容量性を抑制することが必要であり、誘導性で用いられる。

つまり、動作周波数で、第２の伝送線路２１ａ，２１ｂと第１の容量素子２２ａ，２２ｂで誘導性素子が構成される。具体的には、第１の容量素子２２ａ，２２ｂは短絡容量とし、第２の伝送線路２１ａ，２１ｂの長さで誘導性スタブとして、ゲート端子Ｇ２には誘導性素子（インダクタ素子）が構成される。

また、第１のスタブ２０ａはゲート端子Ｇ２の一端に接続され、第１のスタブ２０ｂはゲート端子Ｇ２の他端に接続され、２つの第１のスタブ２０ａ，２０ｂは、第２のＦＥＴ１０２に対して対称に配置される。よって、回路動作のバランスを取ることができる。

［第１の伝送線路端のオープンスタブ構成］
さらに、第２のＦＥＴ１０２の複数のＦＥＴ１０２ａ，１０２ｂの少なくともいずれかのソース電極Ｓ２に第２のスタブ４１ａを接続してもよい。第２のスタブ４１ａは、第１の伝送線路１２ａに接続された第３の伝送線路４２ａを有する。本実施の形態では、第２のスタブ４１ａとして、容量性のオープンスタブがＦＥＴ１０２ｂのソース電極Ｓ２に接続されている。オープンスタブを構成することにより、第２のＦＥＴ１０２のもつ寄生成分を抑制し、後述する第１の伝送線路１２ａによるインピーダンス整合をとりやすくでき、高出力、高利得特性を得ることができる。

なお、第２のスタブ４１ａとして、第２の容量素子（図示せず）でＤＣ成分をカットした誘導性のスタブを用いてもよい。当該スタブの場合、第２のＦＥＴ１０２のソース電極Ｓ２と接地との間に第３の伝送線路４２ａと第２の容量素子が直列接続され、第２の容量素子が接地側に配置される。加えて、第２のスタブ４１ａは、インピーダンス整合を取りやすくするための手段であることから、第１の伝送線路１２ａ上のどの位置に配置してもよい。ソース電極Ｓ２に接続された第２のスタブ４１ａの構成は、第１の伝送線路１２ａの延長とみなすことができる。

［ＺｓとＺｇのインピーダンスマッチ］
図３（ａ）と（ｂ）は、図１の高周波増幅器１の第１インピーダンスＺｓと第２インピーダンスＺｇを説明するための図である。第１の伝送線路１２ａの長さをＬＬ１として、図３（ａ）は、起点となるＬＬ１=０μｍの場合を示し、図３（ｂ）は、ＬＬ１=９５μｍの場合を示す。

高周波増幅器１の動作中心周波数である例えば６５ＧＨｚにおいて、第２のＦＥＴ１０２側の第１の伝送線路１２ａの端部から、第１のＦＥＴ１０１のドレイン端子をみた第１インピーダンスＺｓが、同じ端部から第２のＦＥＴ１０２のソース端子をみた第２インピーダンスＺｇの共役複素数となるときの第１インピーダンスＺｓの位相角を基準値とする。動作中心周波数において、第１の伝送線路１２ａの長さは、第１インピーダンスＺｓの位相角が基準値から±３０度の範囲内、好ましくは±２０度の範囲内になるように設定されている。

第１の伝送線路１２ａの長さＬＬ１を調整することで、インピーダンスＺｓを変化させる。６５ＧＨｚにおいて、第１インピーダンスＺｓが第２インピーダンスＺｇと実質的に共役整合となる位相角は、図３（ｂ）に四角形で示される点の概ね＋１５５度であり、この位相角は伝送線路の長さＬＬ１=１４０μｍに相当する。しかし、本実施の形態では、第１の伝送線路１２ａの長さＬＬ１を共役整合点よりも少し短くして、図３（ｂ）に「ｍ９」として示される点の概ね＋１７０度の位相角になるように、伝送線路の長さＬＬ１=９５μｍに設定している。

つまり、Ｚｓ≒Ｚｇ＊（＊は共役複素数を表す）の関係の位相角になる第１の伝送線路１２ａの長さＬＬ１に設定し、完全な整合を取ってしまうと、カスコード回路の高周波増幅器１は不安定状態や発振状態になる可能性がある。そのため、第１の伝送線路１２ａの長さＬＬ１は、完全整合の位相角の状態から角度で±３０度程度の範囲内の長さが好ましく、±２０度程度の範囲内の長さがより好ましく、適宜、高周波増幅器１の安定係数をみながら調整するのが好ましい。

図３（ｂ）に示すように、第１インピーダンスＺｓと第２インピーダンスＺｇをそれぞれ反射係数で表現すれば、次のようになる。反射係数の大きさをｍａｇとし、角度をａｎｇｌｅとする。
Ｚｓ→ｍａｇ：０．９３、ａｎｇｌｅ：＋１７０度
Ｚｇ→ｍａｇ：０．９１、ａｎｇｌｅ：－１５２度

このように、１つの第１の伝送線路１２ａを備えることによって、高周波設計ツールにより、第１の伝送線路１２ａの終端部から、第１のＦＥＴ１０１のドレイン端子と第２のＦＥＴ１０２のソース端子のそれぞれをみたインピーダンスを求めることが容易である。そのため、設計自体が容易になるのみならず、第１のＦＥＴ１０１を見た第１インピーダンスＺｓと第２のＦＥＴ１０２を見た第２インピーダンスＺｇが共役整合となる位相角θ付近となる第１の伝送線路１２ａの長さＬＬ１とすることによって、完全な整合から少しずれた状態である準整合状態を保ったまま、第１のＦＥＴ１０１と第２のＦＥＴ１０２を接続することが可能となり、高利得の接続が可能となる。

［コントロールバイアスのセルフバイアス化構成］
通常、カスコード回路では、ゲート接地のＦＥＴにコントロール電圧を印加すること、つまり第２のＦＥＴ１０２のゲート電圧Ｖ’ｄｇを与えることが必要である。本実施の形態では、第２のＦＥＴ１０２のドレイン端子側に接続されるＶ’ｄｇバイアス線路として、ドレイン端子側から延びる第１の抵抗素子Ｒ１と接地側から延びる第２の抵抗素子Ｒ２が、当該第２のＦＥＴ１０２のゲートバイアス端子２９に接続される。つまり、第１の抵抗素子Ｒ１は、第２のＦＥＴ１０２のドレイン端子とゲート端子との間に接続される。第２の抵抗素子Ｒ２は、第２のＦＥＴ１０２のゲート端子と接地との間に接続される。第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２によりドレイン電圧ＶＤＤが分圧され、ゲート電圧Ｖ’ｄｇが印加される。

このように、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２による抵抗分割で、第２のＦＥＴ１０２にかかる電圧が分圧され、前段のソース接地の第１のＦＥＴ１０１にかかる電圧Ｖｄｓと、後段のゲート接地の第２のＦＥＴ１０２にかかる電圧Ｖ’ｄｇに分圧することができる。

例えば、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２を１：１の分圧比とすれば、窒化ガリウムを用いたＧａＮ ＦＥＴにおいては、ドレイン電圧ＶＤＤは、以下の式（３），（４）のように分圧される。
ＶＤＤ＝Ｖｄｓ＋Ｖ’ｄｇ 式（３）
Ｖｄｓ＝ＶＤＤ／２、Ｖ’ｄｇ＝ＶＤＤ／２≒Ｖ’ｄｓ／２ 式（４）

図４（ｂ）を用いて具体的に説明する。図４（ａ）については後述する。図４（ｂ）は、図１の高周波増幅器１のＤＣ静特性図に高周波動作を重ね合わせた図である。本実施の形態のＣＳＦとＣＧＦに使用しているＧａＮ ＦＥＴにおいては、単体ＦＥＴ使用時のゲート電圧はＶｇ＝－１Ｖ、ドレイン電圧はＶｄｓ＝２８Ｖ程度である。カスコード接続の場合、ＣＳＦにかかる電圧Ｖｄｓ＝２８Ｖと、ＣＧＦにかかる電圧Ｖ’ｄｓ＝２８Ｖは、概ね等電圧となる。また、Ａ級バイアスにおいて、動作点は、Ｖ’ｄｓ＋Ｖｄｓ＝５６Ｖ≒ＶＤＤ、Ｖｇ＝－１Ｖ、ＤＣ電流Ｉｄ２の場合を図示している。

ＣＧＦのＤＣの動作点（Ｖ’ｄｓ、Ｉｄ２）上に、高周波電流ｉｄ２と高周波電圧ｖｄ２も重畳され、高周波増幅器１へのＲＦ入力信号が小さい（入力小）場合、入力中、入力大（飽和に近い）の場合の模式的な動負荷線を破線で示している。実際の動負荷線は、第２のＦＥＴ１０２の出力インピーダンスがリアクタンス成分を有するため、電圧と電流の関係に遅れまたは進みがありＩＶ特性上を複雑な軌跡を描く。ここでＲ１：Ｒ２＝１：１の分圧比のときが、安定性が高く、かつ、高周波増幅器１の出力電力も大きくなる。

本実施の形態においては、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２を用いて、回路にかかるドレイン電圧ＶＤＤを１：１に分圧するセルフバイアス構成とすることにより、ＤＣ負荷線は、例えばＡ級バイアスでは、ＩＶ特性の中央点付近に設定でき、第１のＦＥＴ１０１と第２のＦＥＴ１０２を略等しいドレイン電圧で動作させることができる。

これに伴い、高周波電流ｉｄ２と高周波電圧ｖｄ２も第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２で分圧されて、高周波の負荷線である動負荷線は、ＤＣ負荷線の周囲において、自律的にＩＶ特性上を広く動くことができるようになる。

これに対して、第１比較例のカスコード回路のＣＧＦのゲートバイアスには、コントロール電圧（以下、Ｖｃｏｎｔと呼ぶ）が必要であり、Ｖｃｏｎｔを外部から与える場合、ＤＣ負荷線はＶｃｏｎｔに依存し、高周波の動負荷線もＶｃｏｎｔに依存するため、入力パワーに応じて適切なＶｃｏｎｔを与えない限りカスコード回路のＩＶ特性上を広い範囲で専有することが難しくなる。その結果、高周波出力電力について、本来のカスコード回路が有している最大出力を得ることが難しくなってしまう。

ここで、ＣＳＦとＣＧＦにかかる電圧を以下の様に定める。
（Ａ）ＣＳＦの各電圧
Ｖｄｓ：ＣＳＦにかかるドレイン・ソース電圧、Ｖｄｓ＞０
Ｖｄｇ：ＣＳＦにかかるドレイン・ゲート電圧、Ｖｄｇ＞０
Ｖｇｓ：ＣＳＦにかかるゲート・ソース電圧、Ｖｇｓ＜０
Ｖｄｓ＝Ｖｄｇ－Ｖｇｓ

（Ｂ）ＣＧＦの各電圧
Ｖ’ｄｓ：ＣＧＦにかかるドレイン・ソース電圧、Ｖ’ｄｓ＞０
Ｖ’ｄｇ：ＣＧＦにかかるドレイン・ゲート電圧、Ｖ’ｄｇ＞０
Ｖ’ｇｓ：ＣＧＦにかかるゲート・ソース電圧、Ｖ’ｇｓ＜０
Ｖ’ｄｇ＝Ｖ’ｄｓ＋Ｖ’ｇｓ

また、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２は、それぞれ１ｋΩ以上の抵抗素子で構成され、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２の電圧の分圧抵抗比率ｍ（ｍ＝Ｒ１／Ｒ２）は、ｍ＝０．８～２であることが望ましい。つまり、本実施の形態では、ＧａＮ ＦＥＴの例で示したため、｜Ｖｄｓ｜＞＞｜Ｖｇｓ｜でありＶ’ｇｄ≒Ｖ’ｄｓとみなせるが、ＦＥＴの種類によっては｜Ｖｄｓ｜＞｜Ｖｇｓ｜、｜Ｖｄｓ｜≒｜Ｖｇｓ｜であったりするため、電圧の分圧抵抗比率ｍは、０．８から２の範囲で選択されるのが好ましい。これにより、ＦＥＴの種類に合わせて、第１のＦＥＴ１０１と第２のＦＥＴ１０２に適切なバイアス電圧を印加できる。

さらに、図４（ｂ）に示すように、第１および第２の抵抗素子Ｒ１，Ｒ２の抵抗値が低いと、ドレインからの電流が第１および第２の抵抗素子Ｒ１，Ｒ２から直接流れ込みドレインのリーク電流となるため、１ｋΩ～２００ｋΩ程度の高抵抗が望ましい。

［ＤＣ静特性からの高周波最大出力の推定］
高周波増幅器１の最大出力について、通常のＣＳＦ１段増幅器と比較して説明する。

図４（ａ）は、第２比較例のＣＳＦ１段増幅器のＤＣ特性のＩＶ静特性上に、Ａ級バイアスの静負荷線を重ねたグラフを示す。このグラフでは、ＦＥＴのＤＣの動作点（Ｖ’ｄｓ，Ｉｄ２）上に、高周波電流ｉｄ２と高周波電圧ｖｄ２も重畳され、ＣＳＦ１段増幅器へのＲＦ入力信号が小さい（入力小）場合、入力中の場合、入力大（飽和に近い）の場合の模式的な動負荷線も示している。

一方、図４（ｂ）は、既述のように、図１の高周波増幅器１のＤＣ特性のＩＶ静特性上に、Ａ級バイアスの静負荷線を重ねたグラフを示す。カスコード回路の場合、電流は同等で、ドレイン電圧はＣＳＦ１段増幅器の場合の２倍となり、理想的には高周波出力も２倍（３ｄＢ向上）となる。

図４（ａ），（ｂ）には模式的な動負荷線を示しているが、既述のように、ＣＳＦの出力インピーダンスがリアクタンス成分を有するため電圧と電流の関係に遅れまたは進みがあり、実際の動負荷線は、ＩＶ特性上の複雑な軌跡となる。

図４（ａ），（ｂ）から、Ａ級バイアス時のＤＣのＩＶ静特性から推定される理想的な高周波出力の最大値（周波数に依存なし）を、（１）第２比較例のＣＳＦ１段増幅器（Ａ級バイアス）と、（２）第１の実施の形態の高周波増幅器１について求め、以下の表１に示す。表１中の（１）と（２）の回路において、初段のＣＳＦのＦＥＴのゲート幅は、Ｗｇ＝５０μｍ×４本である。

表１に示すように、ＤＣの静特性からは、最大の高周波出力は、ＣＳＦ１段増幅器の場合と比較して、本実施の形態の方が２倍、即ち３ｄＢほど大きくなる。

しかしながら、（１）と（２）の両者の場合で、動作周波数が高くなると、増幅される高周波電流ｉｄと高周波電圧ｖｄも小さくなることに加えて、リアクタンス成分のために出力インピーダンスも小さくなる。その結果、動負荷線の取り得る範囲は小さく、かつ、ＦＥＴのリアクタンスの影響で高周波動負荷線は垂直方向に立つ傾向にあり、理想的なＤＣの静負荷線から推定される高周波出力と比較して、実際の最大の高周波出力である飽和出力は小さくなる傾向にある。

［６５ＧＨｚ帯での高周波特性］
高周波増幅器１の高周波特性として、利得と飽和出力について説明する。図５（ａ）から図５（ｃ）は、高周波増幅器の入出力特性を示す。図６（ａ）から図６（ｃ）は、高周波増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す。

以下の表２、図５および図６にて、６５ＧＨｚ帯（６５ＧＨｚ±２ＧＨｚ）において、（１）第２比較例のＣＳＦ１段増幅器（ＣＳＦ：Ｗｇ＝５０μｍ×４）、（２）第１比較例のカスコード増幅器（ＣＳＦ：Ｗｇ１＝５０μｍ×４、ＣＧＦ：Ｗｇ２＝７０μｍ×４）、（３）第１の実施の形態の高周波増幅器１（ＣＳＦ：Ｗｇ１＝５０μｍ×４、ＣＧＦ：Ｗｇ２＝７０μｍ×４）の特性を示す。図５（ａ）と図６（ａ）は（１）に関し、図５（ｂ）と図６（ｂ）は（２）に関し、図５（ｃ）と図６（ｃ）は（３）に関する。なお、（２）では、図１７のＲ２１＝１Ωとしている。

なお、ＤＣ静特性とＤＣ電流は、（１），（２），（３）ともソース接地側のゲート幅（ＣＳＦ：Ｗｇ=５０μｍ×４）で支配されるため、当該ゲート幅で比較した。

表２から、（２）の第１比較例のカスコード増幅器でも、利得と飽和出力において、（１）の第２比較例のＣＳＦ１段増幅器の特性よりも高い特性を示すが、本来のカスコード増幅器の持つ、ＣＳＦ１段増幅器よりも３ｄＢ高い出力特性からは、かけ離れている。

一方、（３）の本実施の形態の高周波増幅器１においては、表１のＤＣからの出力推定値より１．７ｄＢほど低いものの、得られた飽和出力電力の（２），（３）の増幅器のそれぞれとの差は約１．６ｄＢであり、本実施の形態の高周波増幅器１の方が、６５ＧＨｚで約０．５Ｗ高い飽和電力を有している。加えて、高周波利得では、本実施の形態の高周波増幅器１の方が２．２ｄＢ程度大きくなっており、より優れた高周波特性を有している。これは、本実施の形態の高周波増幅器１が、第１比較例のカスコード増幅器とは異なり、ＣＳＦとＣＧＦの間の配線が短く最短距離で配線できること、１本の第１の伝送線路１２ａで配線できるため線路インピーダンスを安定させることができること、第２の伝送線路２１ａ，２１ｂのスタブ構成、および、セルフバイアス回路の効果である。

以上のように、本実施の形態によれば、第１の伝送線路１２ａにより、ＣＳＦとＣＧＦのカスコード接続時にできる寄生線路の影響を小さくすることができる。ＣＧＦに接続される第２の伝送線路２１ａ，２１ｂおよび第１の容量素子２２ａ，２２ｂと、ＣＧＦのゲートバイアス端子をセルフバイアス化することにより、ＲＦ負荷線は自律的にＩＶ特性の広い領域を専有することが可能となり、マイクロ波帯およびミリ波帯で高利得かつ高出力特性を得ることができる。加えて、セルフバイアス構成とすることによりバイアス端子を簡素化することができ、小型の増幅器ＩＣを構成できる。

（第２の実施の形態）
第２の実施形態は、第１のＦＥＴのゲート電極が１本であることが第１の実施の形態と主に異なる。高周波増幅器の動作中心周波数は１００ＧＨｚである一例について、以下、第１の実施の形態との相違点を中心に説明する。

［基本構成］
図７は、第２の実施の形態に係る高周波増幅器２を示す回路図である。図８は、図７の高周波増幅器２のレイアウト図である。

図８に示すように、第１のＦＥＴ１０３は、接地された１つのソース電極Ｓ３、１本のゲート電極ｇ３、および１つのドレイン電極Ｄ３を備える。ゲート電極ｇ３の一端にゲート端子Ｇ３が構成される。第１のＦＥＴ１０３が１本のゲート電極ｇ３で構成されるため、長方形のドレイン電極Ｄ３の一方の長辺のみがゲート電極ｇ３に向き合う。そのため、当該ドレイン電極Ｄ３の他方の長辺の空いた部分に第１の伝送線路１２ｂの一端を接続して、第１の伝送線路１２ｂの他端を第２のＦＥＴ１０４の一方のソース電極Ｓ４に接続することによって、カスコード回路が構成される。

つまり、第１のＦＥＴ１０３のドレイン電極Ｄ３の長辺は、第２のＦＥＴ１０４の長方形のソース電極Ｓ４の長辺に向かい合っている。第１の伝送線路１２ｂは、第１のＦＥＴ１０３のドレイン電極Ｄ３の長辺と、第２のＦＥＴ１０４のソース電極Ｓ４の長辺とを接続している。

第２のＦＥＴ１０４は、２本のゲート電極ｇ４を有するマルチフィンガー構成であり、２本のゲート電極ｇ４はゲート端子Ｇ４に束ねられている。ゲート端子Ｇ４には、第２の伝送線路２１ｃと第１の容量素子２２ｃが直列接続され、第１の容量素子２２ｃの他端は接地される。第２の伝送線路２１ｃと第１の容量素子２２ｃは第１のスタブ２０ｃを構成する。第１のスタブ２０ｃ、即ちリアクタンス素子は、高周波増幅器２の出力特性を決める素子であり、動作周波数で容量性または誘導性で用いられる。

例えば、第２のＦＥＴ１０４はゲート幅７０μｍの２本フィンガーの構成であり、第２のＦＥＴ１０４の寄生容量成分は、第１の実施の形態より幾分小さく、第１のスタブ２０ｃは容量性で用いられる。形状的には大きくなるが、第１のスタブ２０ｃはオープンスタブでもよい。

第２のＦＥＴ１０４において、一方のソース電極Ｓ４は、エアブリッジ６１ｓによって他方のソース電極Ｓ４に接続される。ドレイン電極Ｄ４は、２本のゲート電極ｇ４の間に配置される。

なお、第２の伝送線路２１ｃの幅、オープンスタブやラジアルスタブで構成する場合は最大幅は、第１の伝送線路１２ｂの幅および出力整合回路１４の出力側伝送線路３７ｂの幅より小さいほうが好ましい。理由は、第２の伝送線路２１ｃの面積や第１の容量素子２２ｃを制御しやすく寄生成分を低減できることに加え、線路損失が少し大きくても出力と利得への影響は軽微であり、回路自体が安定化しやすくなり、さらに小型化が可能となるためである。

［基本構成による効果］
以上のように、第２のＦＥＴ１０４の複数のゲート電極ｇ４は、１つのゲート端子Ｇ４に束ねられ、当該ゲート端子Ｇ４には、第１のスタブ２０ｃが接続される。これにより、第２のＦＥＴ１０４のゲート部に、完全短絡でなく、抵抗成分が小さく、かつ、適当なリアクタンス成分を与えることによって、第２のＦＥＴ１０４の出力インピーダンスを大きくすることができ、出力振幅も大きくすることができるため、高出力特性を得ることができる。

第２の実施形態においても、第１比較例のようにゲート接地部にＬＣ共振器を構成して共振状態で使用する構成とは異なる。本実施の形態の構成の場合、共振状態で使用しても、出力インピーダンスを高くすることができず、動負荷線は立ってしまい、高出力特性は得られない。さらには、本実施の形態ではゲート部は容量性素子を構成することが必要であり、短絡しては利得さえも得ることができない。

加えて本実施の形態では、第１のＦＥＴ１０３のドレイン電極Ｄ３の長辺と、第２のＦＥＴ１０４の一方のソース電極Ｓ４の長辺とが向かい合い、これらの長辺同士を第１の伝送線路１２ｂで接続している。このように、１つの幅の広い第１の伝送線路１２ｂを構成することによって、マイクロ波帯とミリ波帯で損失の少ない配線を構成でき、寄生成分の少ない小型の回路構成が可能となる。さらに、第１のＦＥＴ１０３と第２のＦＥＴ１０４から成る能動回路部を１箇所に集中配置できるため、レイアウトを入力整合部＋能動回路部＋出力整合回路部で構成することができ、より小型に配置できる。また、第１のＦＥＴ１０３において、複数のドレイン電極を束ねたドレイン端子を構成する必要がなく、寄生成分の少ない小型の回路構成を実現できる。

また、ソース接地の第１のＦＥＴ１０３は、１本のゲート電極ｇ３で構成されるため、マルチフィンガータイプのＦＥＴと比べて容量成分が小さい。そのため、一例として、６０ＧＨｚ以上の動作周波数帯では、λｇ／２０（λｇは半導体基板上の実効波長）以下のサイズのゲート幅Ｗｇ（＝２０μｍ～７０μｍ）を適宜選択することにより、高利得でより高い周波数で動作させることが可能となる。

［第１の伝送線路端のスタブ構成］
さらに、図８のレイアウトでは、第１の伝送線路１２ｂの短辺に第２のスタブ４１ｂを接続している。第２のスタブ４１ｂは、第１の伝送線路１２ｂと接地との間に直列接続された第３の伝送線路４２ｂと第２の容量素子４３ａとを有し、第２の容量素子４３ａが接地側に配置される。つまり、第２の容量素子４３ａの一端が第３の伝送線路４２ｂに接続され、第２の容量素子４３ａの他端が接地される。第２の容量素子４３ａは、ＤＣ成分のカットも兼ねる。第２のスタブ４１ｂは、第２のＦＥＴ１０４の寄生成分に応じて、第３の伝送線路４２ｂの長さで、容量性または誘導性のスタブとして構成される。本実施の形態では、誘導性のスタブを構成することにより、第２のＦＥＴ１０４のもつ入力側の寄生成分を抑制し、次に述べる第１の伝送線路１２ｂによるインピーダンス整合をとりやすくでき、高出力、高利得特性を得ることができる。

［ＺｓとＺｇのインピーダンスマッチ］
図９（ａ）と（ｂ）は、図７の高周波増幅器２の第１インピーダンスＺｓと第２インピーダンスＺｇを説明するための図である。第１の伝送線路１２ｂの長さをＬＬ２として、図９（ａ）は、起点となるＬＬ２=０μｍの場合を示し、図９（ｂ）は、ＬＬ２=１０μｍの場合を示す。

高周波増幅器２の動作中心周波数である例えば１００ＧＨｚにおいて、第２のＦＥＴ１０４側の第１の伝送線路１２ｂの端部から、第１のＦＥＴ１０３のドレイン端子をみた第１インピーダンスＺｓが、同じ端部から第２のＦＥＴ１０４のソース端子をみた第２インピーダンスＺｇの共役複素数となるときの第１インピーダンスＺｓの位相角を基準値とする。動作中心周波数において、第１の伝送線路１２ｂの長さは、第１インピーダンスＺｓの位相角が基準値から±３０度の範囲内、好ましくは±２０度の範囲内になるように設定されている。

第１の伝送線路１２ｂの長さＬＬ２を調整することで、インピーダンスＺｓを変化させる。１００ＧＨｚにおいて、第１インピーダンスＺｓが第２インピーダンスＺｇと実質的に共役整合となる位相角は、図９（ｂ）に四角形で示される点の概ね－１２９度であり、この位相角は伝送線路の長さＬＬ２=１０μｍに相当し、「ｍ９」として示される点の位相角と一致している。しかし、本実施の形態では、第１インピーダンスＺｓと第２インピーダンスＺｇの大きさ（ｍａｇ）が異なっているため、Ｚｓ≒Ｚｇ＊の関係の完全な整合とはならないため、－１２９度の位相角となるＬＬ２=１０μｍに決定している。

図９（ｂ）に示すように、第１インピーダンスＺｓと第２インピーダンスＺｇをそれぞれ反射係数で表現すれば、次のようになる。
Ｚｓ→ｍａｇ：０．７８、ａｎｇｌｅ：－１２９度
Ｚｇ→ｍａｇ：０．７０、ａｎｇｌｅ：＋１２９度

なお、第１のＦＥＴ１０３と第２のＦＥＴ１０４の寄生容量などに応じて、第１の伝送線路１２ｂの長さＬＬ２が０μｍであることが好ましいこともあり得る。この場合、第１のＦＥＴ１０３のドレイン電極Ｄ３の長辺が、第２のＦＥＴ１０４の一方のソース電極Ｓ４の長辺に直接接続され、ドレイン電極Ｄ３とソース電極Ｓ４との接続部分が第１の伝送線路１２ｂの代わりに伝送線路として機能する。この場合、第２のＦＥＴ１０４の２つのソース電極Ｓ４の少なくとも一方に第２のスタブ４１ｂを接続し、第２のスタブ４１ｂにより第１インピーダンスＺｓと第２インピーダンスＺｇを準整合状態に調整してよい。

［ＤＣ静特性からの高周波最大出力の推定］
ＤＣのＩＶ静特性から推定される理想的な高周波出力の最大値（周波数に依存なし）を、（１）第２比較例のＣＳＦ１段増幅器（Ａ級バイアス）と、（２）第２の実施の形態の高周波増幅器２について求め、以下の表３に示す。表３中の（１）と（２）の回路において、初段のＣＳＦのＦＥＴのゲート幅は、Ｗｇ＝５０μｍ×１本である。

表３に示すように、ＤＣの静特性からは、最大の高周波出力は、ＣＳＦ１段増幅器の場合と比較して、本実施の形態の方が２倍、即ち３ｄＢほど大きくなる。

しかしながら、第１の実施の形態で述べたように、（１）と（２）の両者の場合で、動作周波数が高くなると、増幅される高周波電流ｉｄと高周波電圧ｖｄも小さくなることに加えて、リアクタンス成分のために出力インピーダンスも小さくなる。その結果、動負荷線の取り得る範囲は小さく、かつ、ＦＥＴのリアクタンスの影響で高周波動負荷線は垂直方向に立つ傾向にあり、理想的なＤＣの静負荷線から推定される高周波出力と比較して、実際の最大の高周波出力である飽和出力は小さくなる傾向にある。

［１００ＧＨｚ帯での高周波特性］
高周波増幅器２の高周波特性として、利得と飽和出力について説明する。図１０（ａ）から図１０（ｃ）は、高周波増幅器の入出力特性を示す。図１１（ａ）から図１１（ｃ）は、高周波増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す。

以下の表４、図１０および図１１にて、１００ＧＨｚ帯（１００ＧＨｚ±３ＧＨｚ）において、（１）第２比較例のＣＳＦ１段増幅器（ＣＳＦ：Ｗｇ＝５０μｍ×１）、（２）第１比較例のカスコード増幅器（ＣＳＦ：Ｗｇ１＝５０μｍ×１、ＣＧＦ：Ｗｇ２＝５０μｍ×２）、（３）第２の実施の形態の高周波増幅器２（ＣＳＦ：Ｗｇ１＝５０μｍ×１、ＣＧＦ：Ｗｇ２＝５０μｍ×２）の特性を示す。図１０（ａ）と図１１（ａ）は（１）に関し、図１０（ｂ）と図１１（ｂ）は（２）に関し、図１０（ｃ）と図１１（ｃ）は（３）に関する。

なお、ＤＣ静特性とＤＣ電流は、（１），（２），（３）ともソース接地側のゲート幅（ＣＳＦ：Ｗｇ=５０μｍ×１）で決まるため、当該ゲート幅で比較した。

表４から、（２）の第１比較例のカスコード増幅器は、（１）の第２比較例のＣＳＦ１段増幅器の特性より飽和出力特性については１．２ｄＢ低い特性を示す。これは、第１比較例のカスコード増幅器では、第１のトランジスタＴｒ１のドレイン端子Ｄからマルチフィンガーの第２のトランジスタＴｒ２の２つのソース端子Ｓのそれぞれにワイヤ１０１０とワイヤ１０１１が接続されるため、最短の配線で接続できず、略１／２波長である約７００μｍほど長い線路での接続が必要となったため、１００ＧＨｚでの線路損失と２本のワイヤのインピーダンスが影響しているためである。

一方、（３）の本実施の形態の高周波増幅器２においては、表３のＤＣからの出力推定値より２．１ｄＢほど低いものの、（２）の第１比較例のカスコード増幅器と比べて、本実施の形態の方が、１００ＧＨｚで約０．１５Ｗほど高い飽和電力を有している。加えて、高周波利得では、本実施の形態の方が２．７ｄＢ大きくなっており、より優れた高周波特性を有している。これは、本実施の形態の高周波増幅器２が、第１比較例のカスコード増幅器とは異なり、ＣＳＦとＣＧＦの間の配線の課題がなく、最短距離で配線できること、１本の第１の伝送線路１２ｂで配線できるため線路インピーダンスを安定させることができること、第２の伝送線路２１ｃによるスタブ構成、および、セルフバイアス回路の効果であり、周波数が高くなればなるほどより大きい効果を奏する。

（第３の実施の形態）
第３の実施形態は、第２のＦＥＴのゲート電極も１本であることが第２の実施の形態と主に異なる。高周波増幅器の動作中心周波数は１００ＧＨｚである一例について、以下、第２の実施の形態との相違点を中心に説明する。

［基本構成］
図１２は、第３の実施の形態に係る高周波増幅器３を示す回路図である。図１３は、図１２の高周波増幅器３のレイアウト図である。

図１３に示すように、第１のＦＥＴ１０５は、接地された１つのソース電極Ｓ５、１本のゲート電極ｇ５、および１つのドレイン電極Ｄ５を備える。ゲート電極ｇ５の一端にゲート端子Ｇ５が構成される。第２のＦＥＴ１０６は、１つのソース電極Ｓ６、１本のゲート電極ｇ６、および１つのドレイン電極Ｄ６を備える。第１のＦＥＴ１０５の長方形のドレイン電極Ｄ５の長辺は、第２のＦＥＴ１０６の長方形のソース電極Ｓ６の長辺に向かい合っている。第１の伝送線路１２ｃは、第１のＦＥＴ１０５のドレイン電極Ｄ５の長辺と、第２のＦＥＴ１０６のソース電極Ｓ６の長辺とを接続している。第２のＦＥＴ１０６のドレイン電極Ｄ６に隣接して出力整合回路１４が配置されている。

第２のＦＥＴ１０６のゲート電極ｇ６の端部にゲート端子Ｇ６が構成される。ゲート端子Ｇ６には、ゲートオープンスタブである第１のスタブ２０ｄが構成される。第１のスタブ２０ｄは、ゲート端子Ｇ６に接続された第２の伝送線路２１ｄから構成される。第１のスタブ２０ｄは、高周波増幅器３の出力特性を決める素子であり、動作周波数で容量性または誘導性で用いられる。本実施の形態では、第２のＦＥＴ１０６はシングルゲートフィンガーの構成であり、第２のＦＥＴ１０６の寄生成分は小さく、第１のスタブ２０ｄは容量性で用いられる。つまり、第２のＦＥＴ１０６のゲート端子Ｇ６は、第１のスタブ２０ｄにより適当なリアクタンス有して交流的に接地される。

なお、第１のスタブ２０ｄは、第２の伝送線路２１ｄと第１の容量素子（図示せず）が直列接続され、第１の容量素子の他端が接地された容量性のスタブであってもよい。

第２の伝送線路２１ｄの幅、具体的にはラジアルスタブで構成する場合、最大幅は、第１の伝送線路１２ｃの幅および出力整合回路１４の出力側伝送線路３７ｂの幅より小さいほうが好ましい。理由は、線路損失が少し大きくても出力と利得への影響は軽微であり、回路自体が安定化しやすくなり、さらに小型化が可能となるためである。また、第１のスタブ２０ｄを第２の伝送線路２１ｄと第１の容量素子で構成する場合、第２の伝送線路２１ｄの面積や第１の容量素子を制御しやすく寄生成分を低減できるためである。

［基本構成による効果］
以上のように、第１のＦＥＴ１０５は１本のゲート電極ｇ５で構成され、第２のＦＥＴ１０６も１本のゲート電極ｇ６で構成されるため、第１および第２の実施の形態のマルチフィンガータイプのＦＥＴと比べて容量成分および寄生成分が小さい。一例として、６０ＧＨｚ以上の動作周波数帯では、λｇ／２０以下のサイズのゲート幅Ｗｇ（＝２０μｍ～７０μｍ）を適宜選択することにより、高利得でより高い周波数で動作させることができる。本実施の形態の構成は、１００ＧＨｚ超のミリ波帯およびテラヘルツ帯の周波数帯で有利な構成である。

また、第２のＦＥＴ１０６のドレイン電極Ｄ６の１つの長辺のみがゲート電極ｇ６に向き合う構成であるため、ゲート電極ｇ６とは反対側において当該ドレイン電極Ｄ６に隣接して出力整合回路１４を配置できる。そのため、マイクロ波帯とミリ波帯において損失の少ない配線を実現でき、加えて、複数のドレイン電極を束ねたドレイン端子を構成する必要がなく、寄生成分の少ない小型の回路構成を実現できる。

［第１の伝送線路端のスタブ構成］
第１の伝送線路１２ｃの短辺に第２のスタブ４１ｃが接続されることが望ましい。第２のスタブ４１ｃは、第１の伝送線路１２ｃと接地との間に直列接続された第３の伝送線路４２ｃと第２の容量素子４３ｂとを有し、第２の容量素子４３ｂが接地側に配置される。つまり、第２の容量素子４３ｂの一端が第３の伝送線路４２ｃに接続され、第２の容量素子４３ｂの他端が接地される。第２の容量素子４３ｂは、ＤＣ成分のカットも兼ねる。第２のスタブ４１ｃは、第２のＦＥＴ１０６の寄生成分に応じて、第３の伝送線路４２ｃの長さで、容量性または誘導性のスタブとして構成される。本実施の形態では、誘導性のスタブを構成することにより、第２のＦＥＴ１０６の寄生成分を抑制し、次に述べる第１の伝送線路１２ｃによるインピーダンス整合をとりやすくでき、高出力、高利得特性を得ることができる。

［ＺｓとＺｇのインピーダンスマッチ］
図１４（ａ）と（ｂ）は、図１２の高周波増幅器３の第１インピーダンスＺｓと第２インピーダンスＺｇを説明するための図である。第１の伝送線路１２ｃの長さをＬＬ３として、図１４（ａ）は、起点となるＬＬ３=０μｍの場合を示し、図１４（ｂ）は、ＬＬ３=１０μｍの場合を示す。

高周波増幅器３の動作中心周波数である例えば１００ＧＨｚにおいて、第２のＦＥＴ１０６側の第１の伝送線路１２ｃの端部から、第１のＦＥＴ１０５のドレイン端子をみた第１インピーダンスＺｓが、同じ端部から第２のＦＥＴ１０６のソース端子をみた第２インピーダンスＺｇの共役複素数となるときの第１インピーダンスＺｓの位相角を基準値とする。動作中心周波数において、第１の伝送線路１２ｃの長さは、第１インピーダンスＺｓの位相角が基準値から±３０度の範囲内、好ましくは±２０度の範囲内になるように設定されている。

第１の伝送線路１２ｃの長さＬＬ３を調整することで、インピーダンスＺｓを変化させる。１００ＧＨｚにおいて、第１インピーダンスＺｓが第２インピーダンスＺｇと実質的に共役整合となる位相角は、図１４（ｂ）に四角形で示される点の概ね－１３４度であり、この位相角は伝送線路の長さＬＬ３=１０μｍに相当し、「ｍ９」として示される点の位相角とほぼ一致している。しかし、本実施の形態では、第１インピーダンスＺｓと第２インピーダンスＺｇの大きさ（ｍａｇ）が異なっているため、Ｚｓ≒Ｚｇ＊の関係の完全な整合とはならないため、－１３４度の位相角となるＬＬ３=１０μｍに決定している。

図１４（ｂ）に示すように、第１インピーダンスＺｓと第２インピーダンスＺｇをそれぞれ反射係数で表現すれば、次のようになる。
Ｚｓ→ｍａｇ：０．８３、ａｎｇｌｅ：－１３４度
Ｚｇ→ｍａｇ：０．８１、ａｎｇｌｅ：＋１３５度

［ＤＣ静特性からの高周波最大出力の推定］
ＤＣのＩＶ静特性から推定される理想的な高周波出力の最大値（周波数に依存なし）を、（１）第２比較例のＣＳＦ１段増幅器（Ａ級バイアス）と、（２）第３の実施の形態の高周波増幅器３について求め、以下の表５に示す。表５中の（１）と（２）の回路において、初段のＣＳＦのＦＥＴのゲート幅は、Ｗｇ＝５０μｍ×１本である。

表５に示すように、ＤＣの静特性からは、最大の高周波出力は、ＣＳＦ１段増幅器の場合と比較して、本実施の形態の方が２倍、即ち３ｄＢほど大きくなる。

［１００ＧＨｚ帯での高周波特性］
高周波増幅器３の高周波特性として、利得と飽和出力について説明する。図１５（ａ），（ｂ）は、高周波増幅器の入出力特性を示す。図１６（ａ），（ｂ）は、高周波増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す。

以下の表６、図１５および図１６にて、１００ＧＨｚ帯（１００ＧＨｚ±３ＧＨｚ）において、（１）第２比較例のＣＳＦ１段増幅器（ＣＳＦ：Ｗｇ＝５０μｍ×１）、（２）第３の実施の形態の高周波増幅器３（ＣＳＦ：Ｗｇ１＝５０μｍ×１、ＣＧＦ：Ｗｇ２＝７０μｍ×１）の特性を示す。図１５（ａ）と図１６（ａ）は（１）に関し、図１５（ｂ）と図１６（ｂ）は（２）に関する。

なお、ＤＣ静特性とＤＣ電流は、（１），（２）ともソース接地側のゲート幅（ＣＳＦ：Ｗｇ=５０μｍ×１）で決まるため、当該ゲート幅で比較した。

本実施の形態の飽和出力電力は表５のＤＣからの推定値より２．４ｄＢほど低いものの、飽和出力電力の（１），（２）の差は１．４ｄＢであり、本実施の形態の方が１００ＧＨｚで約０．０６Ｗほど高い飽和電力を有している。加えて、高周波利得は、本実施の形態の方が約３ｄＢ大きくなっており、より優れた高周波特性を有している。

本実施の形態においては、第１のＦＥＴ１０５と第２のＦＥＴ１０６のそれぞれが１本のゲート電極ｇ５，ｇ６で構成されるため、第１のＦＥＴ１０５と第２のＦＥＴ１０６の配置は第２の実施の形態のカスコード増幅器とは異なる。

なお、第１から第３の実施の形態では６５ＧＨｚ帯と１００ＧＨｚ帯の例で説明したが、動作周波数が小さくなるほど、ＤＣの静特性から推定される理想的な出力値と、実際の高周波出力値は一致する傾向が強くなる。理由は、実施の形態で示した動作周波数が高くなるのとは逆に、動作周波数が低くなると利得が大きく、かつ、リアクタンス成分の寄与が小さく動負荷線の出力インピーダンスが大きくなるためである。第１から第３の実施の形態で示したカスコード回路を用いた高出力増幅器の構成を用いれば、動負荷線の出力インピーダンスを効果的に大きくすることができ、かつ寄生成分を抑制し、理想的な高周波出力に近づいた高出力特性と高利得の特性を実現できる。

以上、本開示を実施の形態にもとづいて説明した。本開示は上記実施の形態に限定されず、種々の設計変更が可能であり、様々な変形例が可能であること、またそうした変形例も本開示の範囲にあることは、当業者に理解されるところである。

本開示の一態様の概要は、次の通りである。本開示のある態様の高周波増幅器は、高周波入力信号を増幅する、ソース接地された第１のＦＥＴと、前記第１のＦＥＴにカスコード接続され、高周波出力信号を出力する、ゲート接地された第２のＦＥＴと、前記第１のＦＥＴのドレイン端子と、前記第２のＦＥＴのソース端子との間に接続された第１の伝送線路と、前記第２のＦＥＴのゲート端子に接続された第２の伝送線路を有する第１のスタブであって、前記第２の伝送線路に直列接続された第１の容量素子を有するスタブ、または、オープンスタブである、第１のスタブと、を備える。

この態様によると、第１の伝送線路により寄生線路の影響を小さくでき、第１のスタブにより第２のＦＥＴの出力インピーダンスを大きくすることができ、出力振幅も大きくすることができる。よって、マイクロ波帯およびミリ波帯において高利得かつ高出力特性を得ることができる。加えて、第１の伝送線路の特性インピーダンスで高周波増幅器の帯域幅も制御することが可能となる。第１の伝送線路の幅を広くして特性インピーダンスを低くすることによって、高周波増幅器を広帯域化することができる。逆に、第１の伝送線路の幅を狭くして、特性インピーダンスを高インピーダンス化することによって、高周波増幅器を狭帯域化することもできる。

前記第２の伝送線路の幅は、前記第１の伝送線路の幅より小さくてもよい。この場合、回路が安定化しやすくなり、小型化できる。

前記第１の伝送線路に接続された第３の伝送線路を有する第２のスタブを備え、前記第２のスタブは、前記第３の伝送線路に直列接続された第２の容量素子を有するスタブ、または、オープンスタブであってもよい。第２の容量素子の一端は第３の伝送線路に接続され、第２の容量素子の他端は接地されてもよい。第２のスタブは、第１の伝送線路のどの位置に接続されてもよい。第３の伝送線路を有する第２のスタブにより、第２のＦＥＴのもつ寄生成分を抑制し、第１の伝送線路によるインピーダンス整合をとりやすくでき、高出力、高利得特性を得ることができる。

前記高周波増幅器の動作中心周波数において、前記第２のＦＥＴ側の前記第１の伝送線路の端部から、前記第１のＦＥＴのドレイン端子をみた第１インピーダンスが、当該第２のＦＥＴのソース端子をみた第２インピーダンスの共役複素数となるときの当該第１インピーダンスの位相角を基準値として、当該第１の伝送線路の長さは、当該第１インピーダンスの位相角が基準値から±３０度の範囲内になるように設定されていてもよい。この場合、完全な整合から少しずれた状態を保ったまま第１のＦＥＴと第２のＦＥＴを接続でき、不安定状態にならないようにして、高利得の接続が可能となる。

前記第２のＦＥＴは、複数のゲート電極を有するマルチフィンガー構造を有し、前記複数のゲート電極は、前記ゲート端子に束ねられ、前記第１のスタブは、複数設けられてもよい。この場合、第１の伝送線路の終端部に第２のＦＥＴを対称に配置できるため、第１の伝送線路自体のインピーダンスをコントロールすることができ、第２のＦＥＴ内に生じる寄生伝送線路の影響を小さくすることができる。よって、高利得かつ高出力特性を得ることができる。複数の第１のスタブを第２のＦＥＴに対して対称に配置できるため、回路動作のバランスを取ることもできる。

前記第１のＦＥＴは、１本のゲート電極と、長方形のドレイン電極とを有し、前記第２のＦＥＴは、長方形のソース電極を有し、前記第１のＦＥＴのドレイン電極の長辺は、前記第２のＦＥＴのソース電極の長辺に向かい合い、前記第１の伝送線路は、前記第１のＦＥＴのドレイン電極の長辺と、前記第２のＦＥＴのソース電極の長辺とを接続してもよい。この場合、第１の伝送線路による損失の少ない配線を構成でき、寄生成分の少ない小型の回路構成が可能となる。

前記第２のＦＥＴは、１本のゲート電極を有してもよい。この場合、高利得でより高い周波数で動作させることができる。

前記第２のＦＥＴのドレイン端子とゲート端子との間に接続された第１の抵抗素子と、前記第２のＦＥＴのゲート端子と接地との間に接続された第２の抵抗素子と、を備えてもよい。この場合、ＲＦ負荷線は自律的にＩＶ特性の広い領域を動くことができ、高利得かつ高出力特性を得ることができる。

前記第１の抵抗素子の抵抗値をＲ１とし、前記第２の抵抗素子の抵抗値をＲ２とし、Ｒ１とＲ２は、それぞれ１ｋΩ以上であり、Ｒ１／Ｒ２は、０．８から２の範囲であってもよい。この場合、第１のＦＥＴと第２のＦＥＴに適切なバイアス電圧を印加でき、リーク電流を低減できる。

１，２，３…高周波増幅器、Ｄ１～Ｄ６…ドレイン電極、Ｇ１～Ｇ６…ゲート端子、Ｓ１～Ｓ６，ＳＳ２…ソース電極、ｇ１～ｇ６…ゲート電極、Ｒ１…第１の抵抗素子、Ｒ２…第２の抵抗素子、１２ａ，１２ｂ，１２ｃ…第１の伝送線路、２０ａ，２０ｂ，２０ｃ，２０ｄ…第１のスタブ、２１ａ，２１ｂ，２１ｃ，２１ｄ…第２の伝送線路、２２ａ，２２ｂ，２２ｃ…第１の容量素子、３８…分圧回路、４１ａ，４１ｂ，４１ｃ…第２のスタブ、４２ａ，４２ｂ，４２ｃ…第３の伝送線路、４３ａ，４３ｂ…第２の容量素子、６２…ドレイン端子、１０１，１０３，１０５…第１のＦＥＴ、１０２，１０４，１０６…第２のＦＥＴ、１０２ａ，１０２ｂ…ＦＥＴ。

Claims (9)

1. 高周波入力信号を増幅する、ソース接地された第１のＦＥＴと、
   前記第１のＦＥＴにカスコード接続され、高周波出力信号を出力する、ゲート接地された第２のＦＥＴと、
   前記第１のＦＥＴのドレイン端子と、前記第２のＦＥＴのソース端子との間に接続された第１の伝送線路と、
   前記第２のＦＥＴのゲート端子に接続された第２の伝送線路を有する第１のスタブであって、前記第２の伝送線路に直列接続された第１の容量素子を有するスタブ、または、オープンスタブである、第１のスタブと、
   を備えることを特徴とする高周波増幅器。
2. 前記第２の伝送線路の幅は、前記第１の伝送線路の幅より小さいことを特徴とする請求項１に記載の高周波増幅器。
3. 前記第１の伝送線路に接続された第３の伝送線路を有する第２のスタブを備え、前記第２のスタブは、前記第３の伝送線路に直列接続された第２の容量素子を有するスタブ、または、オープンスタブであることを特徴とする請求項１または２に記載の高周波増幅器。
4. 前記高周波増幅器の動作中心周波数において、前記第２のＦＥＴ側の前記第１の伝送線路の端部から、前記第１のＦＥＴのドレイン端子をみた第１インピーダンスが、当該第２のＦＥＴのソース端子をみた第２インピーダンスの共役複素数となるときの当該第１インピーダンスの位相角を基準値として、当該第１の伝送線路の長さは、当該第１インピーダンスの位相角が基準値から±３０度の範囲内になるように設定されていることを特徴とする請求項１または２に記載の高周波増幅器。
5. 前記第２のＦＥＴは、複数のゲート電極を有するマルチフィンガー構造を有し、
   前記複数のゲート電極は、前記ゲート端子に束ねられ、
   前記第１のスタブは、複数設けられていることを特徴とする請求項１または２に記載の高周波増幅器。
6. 前記第１のＦＥＴは、１本のゲート電極と、長方形のドレイン電極とを有し、
   前記第２のＦＥＴは、長方形のソース電極を有し、
   前記第１のＦＥＴのドレイン電極の長辺は、前記第２のＦＥＴのソース電極の長辺に向かい合い、
   前記第１の伝送線路は、前記第１のＦＥＴのドレイン電極の長辺と、前記第２のＦＥＴのソース電極の長辺とを接続していることを特徴とする請求項１または２に記載の高周波増幅器。
7. 前記第２のＦＥＴは、１本のゲート電極を有することを特徴とする請求項６に記載の高周波増幅器。
8. 前記第２のＦＥＴのドレイン端子とゲート端子との間に接続された第１の抵抗素子と、
   前記第２のＦＥＴのゲート端子と接地との間に接続された第２の抵抗素子と、
   を備えることを特徴とする請求項１または２に記載の高周波増幅器。
9. 前記第１の抵抗素子の抵抗値をＲ１とし、前記第２の抵抗素子の抵抗値をＲ２とし、
   Ｒ１とＲ２は、それぞれ１ｋΩ以上であり、
   Ｒ１／Ｒ２は、０．８から２の範囲であることを特徴とする請求項８に記載の高周波増幅器。

Images