JP2023172544A

JP2023172544A - high frequency amplifier

Info

Publication number: JP2023172544A
Application number: JP2022084436A
Authority: JP
Inventors: 英治末松; Eiji Suematsu; 信二原; Shinji Hara
Original assignee: Tokai National Higher Education and Research System NUC
Current assignee: Tokai National Higher Education and Research System NUC
Priority date: 2022-05-24
Filing date: 2022-05-24
Publication date: 2023-12-06

Abstract

To provide a high frequency amplifier that exhibits high gain and high output in microwave and milli-wave bands.SOLUTION: In a high frequency amplifier 1, a first FET 101 that is source-grounded amplifies a high frequency input signal. A second FED 102 that is gate-grounded is cascaded to the first FET 101 and outputs a high frequency output signal. A first transmission line 12a is connected between a drain terminal of the first FET 101 and a source terminal of the second FET 102. First stubs 20a, 20b are stubs having second transmission lines 21a, 21b that are connected to a gate terminal of the second FET 102 and having first capacitive elements 22a, 22b that are connected in series to the second transmission lines 21a, 21b, or open stubs.SELECTED DRAWING: Figure 1

Description

本開示は、マイクロ波帯およびミリ波帯におけるカスコード型の高周波増幅器に関する。 The present disclosure relates to a cascode-type high frequency amplifier in the microwave band and millimeter wave band.

近年、第５世代の携帯電話ではマイクロ波帯とミリ波帯の周波数帯が使用され、第５世代以降の携帯電話の研究開発では１００ＧＨｚ超の周波数帯での開発が進んでいる。これに伴い、ミリ波帯デバイスには高利得化と高出力化が要求されている。高周波増幅器として、カスコード型の増幅器が知られている（たとえば、特許文献１参照）。 In recent years, fifth generation mobile phones use frequency bands in the microwave band and millimeter wave band, and research and development of mobile phones after the fifth generation is proceeding with development in frequency bands exceeding 100 GHz. Along with this, millimeter wave band devices are required to have higher gain and higher output. A cascode type amplifier is known as a high frequency amplifier (see, for example, Patent Document 1).

特開２０１３－１８３４１２号公報Japanese Patent Application Publication No. 2013-183412

特許文献１の高周波増幅器では、マイクロ波帯およびミリ波帯において十分な利得と出力電力を得ることが困難である。 In the high frequency amplifier of Patent Document 1, it is difficult to obtain sufficient gain and output power in the microwave band and millimeter wave band.

本開示の例示的な目的の一つは、マイクロ波帯およびミリ波帯における高利得かつ高出力な高周波増幅器を提供することにある。 One exemplary object of the present disclosure is to provide a high-gain, high-power high-frequency amplifier in the microwave band and millimeter wave band.

上記課題を解決するために、本開示のある態様の高周波増幅器は、高周波入力信号を増幅する、ソース接地された第１のＦＥＴと、第１のＦＥＴにカスコード接続され、高周波出力信号を出力する、ゲート接地された第２のＦＥＴと、第１のＦＥＴのドレイン端子と第２のＦＥＴのソース端子との間に接続された第１の伝送線路と、第２のＦＥＴのゲート端子に接続された第２の伝送線路を有する第１のスタブであって、第２の伝送線路に直列接続された第１の容量素子を有するスタブ、または、オープンスタブである、第１のスタブと、を備える。 In order to solve the above problems, a high frequency amplifier according to an aspect of the present disclosure includes a first FET whose source is grounded, which amplifies a high frequency input signal, and a cascode connection to the first FET, and outputs a high frequency output signal. , a second FET whose gate is grounded, a first transmission line connected between the drain terminal of the first FET and the source terminal of the second FET, and a first transmission line connected to the gate terminal of the second FET. a first stub having a second transmission line, the first stub having a first capacitive element connected in series to the second transmission line, or an open stub; .

なお、以上の構成要素の任意の組み合わせや、本開示の構成要素や表現を方法、システムなどの間で相互に置換したものもまた、本開示の態様として有効である。 Note that any combination of the above components, and mutual substitution of the components and expressions of the present disclosure among methods, systems, etc., are also effective as aspects of the present disclosure.

本開示によれば、マイクロ波帯およびミリ波帯における高利得かつ高出力な高周波増幅器を提供できる。 According to the present disclosure, it is possible to provide a high-gain, high-power high-frequency amplifier in the microwave band and millimeter wave band.

第１の実施の形態に係る高周波増幅器を示す回路図である。FIG. 1 is a circuit diagram showing a high frequency amplifier according to a first embodiment. 図１の高周波増幅器のレイアウト図である。FIG. 2 is a layout diagram of the high frequency amplifier of FIG. 1. FIG. 図１の高周波増幅器の第１インピーダンスＺｓと第２インピーダンスＺｇを説明するための図である。2 is a diagram for explaining a first impedance Zs and a second impedance Zg of the high-frequency amplifier in FIG. 1. FIG. 図４（ａ）は、第２比較例のＣＳＦ１段増幅器のＤＣ特性のＩＶ静特性上に、Ａ級バイアスの静負荷線を重ねたグラフを示す図であり、図４（ｂ）は、図１の高周波増幅器のＤＣ特性のＩＶ静特性上に、Ａ級バイアスの静負荷線を重ねたグラフを示す。FIG. 4(a) is a diagram showing a graph in which a class A bias static load line is superimposed on the IV static characteristic of the DC characteristic of the CSF single-stage amplifier of the second comparative example, and FIG. A graph in which a class A bias static load line is superimposed on the IV static characteristic of the DC characteristic of the high frequency amplifier No. 1 is shown. 高周波増幅器の入出力特性を示す図である。FIG. 3 is a diagram showing input/output characteristics of a high frequency amplifier. 高周波増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す図である。FIG. 3 is a diagram showing frequency dependence of high frequency gain and input/output return loss of a high frequency amplifier. 第２の実施の形態に係る高周波増幅器を示す回路図である。FIG. 2 is a circuit diagram showing a high frequency amplifier according to a second embodiment. 図７の高周波増幅器のレイアウト図である。8 is a layout diagram of the high frequency amplifier of FIG. 7. FIG. 図７の高周波増幅器の第１インピーダンスＺｓと第２インピーダンスＺｇを説明するための図である。8 is a diagram for explaining a first impedance Zs and a second impedance Zg of the high-frequency amplifier in FIG. 7. FIG. 高周波増幅器の入出力特性を示す図である。FIG. 3 is a diagram showing input/output characteristics of a high frequency amplifier. 高周波増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す図である。FIG. 3 is a diagram showing frequency dependence of high frequency gain and input/output return loss of a high frequency amplifier. 第３の実施の形態に係る高周波増幅器を示す回路図である。FIG. 7 is a circuit diagram showing a high frequency amplifier according to a third embodiment. 図１２の高周波増幅器のレイアウト図である。13 is a layout diagram of the high frequency amplifier of FIG. 12. FIG. 図１２の高周波増幅器の第１インピーダンスＺｓと第２インピーダンスＺｇを説明するための図である。13 is a diagram for explaining a first impedance Zs and a second impedance Zg of the high frequency amplifier in FIG. 12. FIG. 高周波増幅器の入出力特性を示す図である。FIG. 3 is a diagram showing input/output characteristics of a high frequency amplifier. 高周波増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す図である。FIG. 3 is a diagram showing frequency dependence of high frequency gain and input/output return loss of a high frequency amplifier. 図１７（ａ）は、第１比較例の高周波増幅器の回路図であり、図１７（ｂ）は、高周波増幅器の実装例を示す図である。FIG. 17(a) is a circuit diagram of a high-frequency amplifier of a first comparative example, and FIG. 17(b) is a diagram showing an example of mounting the high-frequency amplifier.

本発明者らは、高周波増幅器について研究し、以下の知見を得た。図１７（ａ）は、第１比較例の高周波増幅器１Ｘの回路図であり、図１７（ｂ）は、高周波増幅器１Ｘの実装例を示す図である。第１比較例の高周波増幅器１Ｘは、特許文献１に記載の技術に基づく。 The present inventors studied high frequency amplifiers and obtained the following knowledge. FIG. 17(a) is a circuit diagram of the high frequency amplifier 1X of the first comparative example, and FIG. 17(b) is a diagram showing a mounting example of the high frequency amplifier 1X. The high frequency amplifier 1X of the first comparative example is based on the technology described in Patent Document 1.

高周波増幅器１Ｘは、ソース接地の第１のトランジスタＴｒ１と、第１のトランジスタＴｒ１とカスコード回路を構成するゲート接地の第２のトランジスタＴｒ２とを備える。第２のトランジスタＴｒ２のゲートと接地間に、誘導素子Ｌ２１と容量素子Ｃ２１から構成される直列共振回路と、抵抗素子Ｒ２１とが直列接続される。第２のトランジスタＴｒ２のゲートと接地間に抵抗素子Ｒ２２も接続される。第１のトランジスタＴｒ１のゲートと第２のトランジスタＴｒ２のドレインとの間に、抵抗素子Ｒ２４と容量素子Ｃ２３の直列回路で構成されるフィードバック回路が接続される。 The high frequency amplifier 1X includes a first transistor Tr1 with a common source and a second transistor Tr2 with a common gate forming a cascode circuit with the first transistor Tr1. A series resonant circuit including an inductive element L21 and a capacitive element C21, and a resistive element R21 are connected in series between the gate of the second transistor Tr2 and the ground. A resistance element R22 is also connected between the gate of the second transistor Tr2 and ground. A feedback circuit constituted by a series circuit of a resistive element R24 and a capacitive element C23 is connected between the gate of the first transistor Tr1 and the drain of the second transistor Tr2.

ここで、誘導素子Ｌ２１、容量素子Ｃ２１の定数は、高周波増幅器１Ｘの使用周波数帯域の高周波側の周波数ｆｈにおいて直列共振条件となるように設定される。抵抗素子Ｒ２１の値は、前段と後段の段間インピーダンスの変化が小さくなるように、以下の式（１）に示すように、第２のトランジスタＴｒ２のゲートが仮想接地される抵抗素子Ｒ２２の値以下になるように設定される。
１／ｇｍ＜Ｒ２１≦Ｒ２２＜３０／ｇｍ式（１） Here, the constants of the inductive element L21 and the capacitive element C21 are set so as to satisfy a series resonance condition at a frequency fh on the high frequency side of the frequency band used by the high frequency amplifier 1X. The value of the resistive element R21 is determined by the value of the resistive element R22, in which the gate of the second transistor Tr2 is virtually grounded, as shown in the following equation (1), so that the change in impedance between the preceding and succeeding stages is small. It is set as follows.
1/gm<R21≦R22<30/gm Formula (1)

一例として、第２のトランジスタＴｒ２がゲート幅１．６ｍｍのＧａＮＦＥＴであり、１／ｇｍ≒３Ωの場合、３Ω＜Ｒ２１≦Ｒ２２＜９０Ωが望ましいとされる。 As an example, when the second transistor Tr2 is a GaN FET with a gate width of 1.6 mm and 1/gm≈3Ω, it is preferable that 3Ω<R21≦R22<90Ω.

実際の素子の配線においては、図１７（ｂ）に示すように、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２は、基板１０００上に配置され、各素子にワイヤで接続される。 In actual device wiring, as shown in FIG. 17(b), the first transistor Tr1 and the second transistor Tr2 are arranged on the substrate 1000 and connected to each device with wires.

本発明者らは、上記の高周波増幅器１Ｘには以下の課題があることを認識した。
高周波増幅器１Ｘの構成において、一般的なマイクロ波トランジスタを用いた場合、周波数帯が０．１ＧＨｚ～１ＧＨｚ程度の周波数帯では、第１および第２のトランジスタＴｒ１，Ｔｒ２の利得に十分な余裕があり、最大単方向電力利得でも３０ｄＢ以上あるため、抵抗素子Ｒ２１，Ｒ２２を入れることが歪の改善には有益である。 The present inventors have recognized that the above-mentioned high frequency amplifier 1X has the following problems.
In the configuration of the high frequency amplifier 1X, when general microwave transistors are used, the gains of the first and second transistors Tr1 and Tr2 have sufficient margin in the frequency band of about 0.1 GHz to 1 GHz. Since even the maximum unidirectional power gain is 30 dB or more, it is beneficial to include the resistive elements R21 and R22 to improve distortion.

しかしながら、周波数帯１０ＧＨｚ以上のマイクロ波帯およびミリ波帯では、第１および第２のトランジスタＴｒ１，Ｔｒ２の利得には余裕がなく、単方向電力利得で十数ｄＢ以下程度である。そのため、抵抗素子Ｒ２１，Ｒ２２として５Ωの抵抗を入れただけで利得と出力は１ｄＢ程度低下してしまい、高出力増幅器としてのカスコード回路の特徴を十分に活かすことができない。 However, in the microwave band and millimeter wave band of frequency bands of 10 GHz or higher, there is no margin in the gain of the first and second transistors Tr1 and Tr2, and the unidirectional power gain is about ten-odd dB or less. Therefore, the gain and output decrease by about 1 dB just by inserting a 5 Ω resistor as the resistive elements R21 and R22, and the characteristics of the cascode circuit as a high output amplifier cannot be fully utilized.

また、図１７（ａ）の回路図では、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２は直結されるが、図１７（ｂ）の実装例では、これらは２本のワイヤ１０１０とワイヤ１０１１で接続され、これらのワイヤの寄生インダクタンスが入ってしまい、所望のインピーダンスからずれてくるため、特性の変動と低下の要因となる。さらに、第２のトランジスタＴｒ２のゲート端子Ｇと直列共振回路の誘導素子Ｌ２１はワイヤ１０１２で接続され、第２のトランジスタＴｒ２のゲート端子Ｇと抵抗素子Ｒ２２はワイヤ１０１３で接続されるため、これらのワイヤの寄生インダクタンスが入ってしまう。 Furthermore, in the circuit diagram of FIG. 17(a), the first transistor Tr1 and the second transistor Tr2 are directly connected, but in the implementation example of FIG. 17(b), they are connected by two wires 1010 and 1011. Since the parasitic inductance of these wires is introduced and the impedance deviates from the desired impedance, it becomes a cause of fluctuation and deterioration of characteristics. Further, since the gate terminal G of the second transistor Tr2 and the inductive element L21 of the series resonant circuit are connected by a wire 1012, and the gate terminal G of the second transistor Tr2 and the resistive element R22 are connected by a wire 1013, these Parasitic inductance of the wire is introduced.

周波数が１ＧＨｚ以下程度では、ワイヤが波長に対して十分短い場合には、ワイヤ１０１０，１０１１，１０１２，１０１３の寄生インダクタンスの影響は無視できる。しかし、周波数が１０ＧＨｚ以上、とりわけ周波数が３０ＧＨｚ以上のミリ波帯では寄生インダクタンスを無視できない。とりわけ複数本の配線があると、配線自体のインピーダンスや配線間の相互影響等が生じ、当該配線の複素インピーダンスを含めたＦＥＴの特性を考慮およびコントロールして設計することが必要である。 When the frequency is approximately 1 GHz or less, the influence of the parasitic inductance of the wires 1010, 1011, 1012, and 1013 can be ignored if the wires are sufficiently short relative to the wavelength. However, parasitic inductance cannot be ignored in a millimeter wave band with a frequency of 10 GHz or higher, especially a frequency of 30 GHz or higher. In particular, when there are a plurality of wires, the impedance of the wires themselves and the mutual influence between the wires occur, and it is necessary to consider and control the characteristics of the FET including the complex impedance of the wires when designing.

本発明者は、これらの知見に基づいて研究を重ね、カスコード型の増幅器のソース接地のＦＥＴのドレインと、ゲート接地のＦＥＴのソースとを第１の伝送線路で接続し、ゲート接地のＦＥＴのゲートにスタブを接続することで、マイクロ波帯、ミリ波帯において増幅器の利得と出力電力を改善できることを見出した。スタブとして、オープンスタブ、または、直列接続された第２の伝送線路と容量素子から構成されたスタブを利用し、当該容量素子の一端が当該第２の伝送線路に接続され、当該容量素子の他端が接地される。実施の形態は、このような思索に基づいて案出されたもので、以下にその具体的な構成を説明する。 Based on these findings, the present inventor conducted research and connected the drain of the source-grounded FET and the source of the gate-grounded FET of a cascode amplifier with a first transmission line, and We discovered that by connecting a stub to the gate, the gain and output power of the amplifier can be improved in the microwave and millimeter wave bands. As the stub, an open stub or a stub composed of a second transmission line and a capacitive element connected in series is used, one end of the capacitive element is connected to the second transmission line, and the other end of the capacitive element is connected to the second transmission line. The end is grounded. The embodiment has been devised based on such considerations, and its specific configuration will be described below.

以下、図面を参照しながら、本開示を実施するための形態について詳細に説明する。なお、説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。 Hereinafter, embodiments for implementing the present disclosure will be described in detail with reference to the drawings. In addition, in the description, the same elements are given the same reference numerals, and redundant description will be omitted as appropriate.

（第１の実施の形態）
本実施の形態の高周波増幅器は、マイクロ波帯およびミリ波帯で動作する高出力増幅器であり、一例としてモノリシックマイクロ波集積回路（MMIC：Monolithic Microwave Integrated Circuit）で構成される形態で説明する。 (First embodiment)
The high-frequency amplifier of this embodiment is a high-output amplifier that operates in a microwave band and a millimeter wave band, and will be described as an example configured with a monolithic microwave integrated circuit (MMIC).

図１は、第１の実施の形態に係る高周波増幅器１を示す回路図である。図２は、図１の高周波増幅器１のレイアウト図である。図２では、高周波増幅器１がＩＣ４０として構成されている。図１と図２において、１：１に対応する回路素子に同じ符号を付している。 FIG. 1 is a circuit diagram showing a high frequency amplifier 1 according to a first embodiment. FIG. 2 is a layout diagram of the high frequency amplifier 1 of FIG. 1. In FIG. 2, the high frequency amplifier 1 is configured as an IC 40. In FIGS. 1 and 2, circuit elements corresponding to a 1:1 ratio are given the same reference numerals.

高周波増幅器１は、基本増幅器、即ち単位増幅器であることから、前段にはドライブ段を備えることが想定される。また、複数の高周波増幅器１が電力合成器で並列接続されてもよい。 Since the high frequency amplifier 1 is a basic amplifier, that is, a unit amplifier, it is assumed that a drive stage is provided at the front stage. Further, a plurality of high frequency amplifiers 1 may be connected in parallel by a power combiner.

［基本構成］
図１と図２に示すように、高周波増幅器１は、入力端子１１ａ、出力端子１１ｂ、第１のＦＥＴ１０１、第２のＦＥＴ１０２、第１の伝送線路１２ａ、複数の第１のスタブ２０ａ，２０ｂ、第２のスタブ４１ａ、入力整合回路１３、ゲートバイアス回路１５ａ、ドレインバイアス回路１５ｂ、出力整合回路１４、および分圧回路３８を備える。 [Basic configuration]
As shown in FIGS. 1 and 2, the high frequency amplifier 1 includes an input terminal 11a, an output terminal 11b, a first FET 101, a second FET 102, a first transmission line 12a, a plurality of first stubs 20a, 20b, It includes a second stub 41a, an input matching circuit 13, a gate bias circuit 15a, a drain bias circuit 15b, an output matching circuit 14, and a voltage dividing circuit 38.

入力端子１１ａは、容量素子４５と入力整合回路１３を介して、ソース接地された第１のＦＥＴ１０１のゲート端子に接続される。以下、容量素子は、例えばＭＩＭ（Metal - Insulator - Metal）容量である。入力端子１１ａは、図２の入出力用パッド導体３３とグランドパッド導体３４に対応する。入力整合回路１３は、２つの入力側伝送線路３７ａ，３７ａ、スタブ線路３５、および容量素子４６を有する。第１のＦＥＴ１０１のゲート端子には、ゲート電圧Ｖｇを供給するゲートバイアス回路１５ａも接続される。ゲートバイアス回路１５ａは、ゲート電圧Ｖｇが印加されるゲートバイアス用パッド導体３９ａ（図２）、抵抗素子Ｒ３、容量素子４６、およびλｇ／４線路であるバイアス線路３６を有する。λｇは半導体基板上の実効波長である。入力整合回路１３とゲートバイアス回路１５ａは、公知の構成であるため、これ以上の説明は省略する。第１のＦＥＴ１０１は、入力端子１１ａに入力された高周波入力信号を増幅し、第１の伝送線路１２ａを介して第２のＦＥＴ１０２に供給する。第１の伝送線路１２ａは、第１のＦＥＴ１０１のドレイン端子と、第２のＦＥＴ１０２のソース端子との間に接続されている。 The input terminal 11a is connected via the capacitive element 45 and the input matching circuit 13 to the gate terminal of the first FET 101 whose source is grounded. Hereinafter, the capacitive element is, for example, an MIM (Metal-Insulator-Metal) capacitor. The input terminal 11a corresponds to the input/output pad conductor 33 and the ground pad conductor 34 in FIG. The input matching circuit 13 has two input side transmission lines 37a, 37a, a stub line 35, and a capacitive element 46. A gate bias circuit 15a that supplies a gate voltage Vg is also connected to the gate terminal of the first FET 101. The gate bias circuit 15a includes a gate bias pad conductor 39a (FIG. 2) to which a gate voltage Vg is applied, a resistive element R3, a capacitive element 46, and a bias line 36 that is a λg/4 line. λg is the effective wavelength on the semiconductor substrate. Since the input matching circuit 13 and the gate bias circuit 15a have known configurations, further explanation will be omitted. The first FET 101 amplifies the high frequency input signal input to the input terminal 11a and supplies it to the second FET 102 via the first transmission line 12a. The first transmission line 12a is connected between the drain terminal of the first FET 101 and the source terminal of the second FET 102.

第２のＦＥＴ１０２は、ＦＥＴ１０２ａとＦＥＴ１０２ｂで構成される。ゲート接地された第２のＦＥＴ１０２は、第１のＦＥＴ１０１にカスコード接続され、出力整合回路１４、容量素子４５、出力端子１１ｂを介して高周波出力信号を出力する。出力端子１１ｂは、図２の入出力用パッド導体３３とグランドパッド導体３４に対応する。出力整合回路１４は、２つの出力側伝送線路３７ｂ，３７ｂ、スタブ線路３５、および容量素子４６を有する。第２のＦＥＴ１０２のドレイン端子には、ドレイン電圧ＶＤＤを供給するドレインバイアス回路１５ｂも接続される。ドレインバイアス回路１５ｂは、ドレイン電圧ＶＤＤが印加されるドレインバイアス用パッド導体３９ｂ（図２）、容量素子４６、およびバイアス線路３６を有する。出力整合回路１４とドレインバイアス回路１５ｂは、公知の構成であるため、これ以上の説明は省略する。 The second FET 102 is composed of a FET 102a and a FET 102b. The second FET 102 whose gate is grounded is connected in cascode to the first FET 101, and outputs a high frequency output signal via the output matching circuit 14, the capacitive element 45, and the output terminal 11b. The output terminal 11b corresponds to the input/output pad conductor 33 and the ground pad conductor 34 in FIG. The output matching circuit 14 includes two output side transmission lines 37b, 37b, a stub line 35, and a capacitive element 46. A drain bias circuit 15b that supplies a drain voltage VDD is also connected to the drain terminal of the second FET 102. The drain bias circuit 15b includes a drain bias pad conductor 39b (FIG. 2) to which a drain voltage VDD is applied, a capacitive element 46, and a bias line 36. Since the output matching circuit 14 and the drain bias circuit 15b have known configurations, further explanation will be omitted.

分圧回路３８は、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２を有し、第２のＦＥＴ１０２のドレイン端子の電圧を分圧し、分圧された電圧を第２のＦＥＴ１０２のゲート端子に供給する。分圧回路３８は、セルフバイアス抵抗分圧部とも呼べる。 The voltage divider circuit 38 has a first resistance element R1 and a second resistance element R2, divides the voltage at the drain terminal of the second FET 102, and applies the divided voltage to the gate terminal of the second FET 102. supply The voltage dividing circuit 38 can also be called a self-bias resistance voltage dividing section.

ここで、図１に示す接地９は、図２のレイアウトにおいては、ビアホール３０と、ビアホール３０を取り囲む導体３１によって、ＩＣ４０の表面のパターンがＩＣ４０の裏面の接地導体（図示せず）に電気的に接続されることを表す。つまり、半導体表面の各素子のパターンと裏面の接地導体が接続されることを接地すると定義する。本実施の形態では、レイアウト配線が明確な、裏面に接地導体を備えるマイクロストリップ線路の構成で説明するが、ＦＥＴや線路と同一面である表面に接地導体を備えたコプレーナ線路や、表面と裏面に接地導体を備えたグランドコプレーナ線路であってもよい。 Here, in the layout of FIG. 2, the grounding 9 shown in FIG. Indicates that it is connected to. In other words, grounding is defined as the connection between the pattern of each element on the front surface of the semiconductor and the ground conductor on the back surface. In this embodiment mode, the configuration of a microstrip line with a ground conductor on the back surface with clear layout wiring will be explained. It may also be a ground coplanar line with a ground conductor.

図２に示すように、第１のＦＥＴ１０１は、ゲート電極ｇ１が２本以上あるマルチフィンガー構成のＦＥＴである。第２のＦＥＴ１０２のＦＥＴ１０２ａとＦＥＴ１０２ｂも、それぞれ、ゲート電極ｇ２が２本以上あるマルチフィンガー構成のＦＥＴである。ＤＣと高周波出力特性を大きくするために、トータルゲート幅、即ちゲート電極ｇ１，ｇ２の長さ×ゲートの本数は、極力大きい方が望ましいが、高周波特性とのトレードオフの関係がある。ミリ波帯のより高い周波数では、ゲート電極ｇ１，ｇ２の長さは短くする必要あり、かつ、ゲートの本数も少ない構成となる。 As shown in FIG. 2, the first FET 101 is a multi-finger FET having two or more gate electrodes g1. The FET 102a and the FET 102b of the second FET 102 are also FETs with a multi-finger configuration each having two or more gate electrodes g2. In order to increase the DC and high frequency output characteristics, it is desirable that the total gate width, that is, the length of gate electrodes g1 and g2 x the number of gates, be as large as possible, but there is a trade-off with the high frequency characteristics. At higher frequencies in the millimeter wave band, the lengths of the gate electrodes g1 and g2 need to be shortened, and the number of gates is also small.

マルチフィンガーＦＥＴのレイアウト上の構成は、例えば、第１のＦＥＴ１０１で説明すれば、ソース電極Ｓ１は２つ以上存在し、各ソース電極Ｓ１はエアブリッジ６１ｓで接続される。また、ドレイン電極Ｄ１は複数のゲート電極ｇ１間にあるため、レイアウト配置上、４本以上のゲート電極ｇ１が存在する場合、複数のドレイン電極Ｄ１はゲート電極ｇ１の外側で束ねられ、ドレイン端子６２を構成する。なお、２本のゲート電極ｇ１を有する場合、ドレイン電極Ｄ１は１つである。また、ドレイン電極Ｄ１と同様に、複数本のゲート電極ｇ１は束ねられ、ゲート端子Ｇ１を構成する。 The layout configuration of the multi-finger FET will be explained using the first FET 101, for example. There are two or more source electrodes S1, and each source electrode S1 is connected by an air bridge 61s. Further, since the drain electrode D1 is located between the plurality of gate electrodes g1, if four or more gate electrodes g1 exist due to layout arrangement, the plurality of drain electrodes D1 are bundled outside the gate electrode g1, and the drain terminal 62 Configure. Note that when there are two gate electrodes g1, there is only one drain electrode D1. Further, like the drain electrode D1, the plurality of gate electrodes g1 are bundled to form a gate terminal G1.

なお、ＦＥＴ１０２ａとＦＥＴ１０２ｂは、それぞれ、１本のゲート電極ｇ２のＦＥＴであってもよい。 Note that the FET 102a and the FET 102b may each be an FET with one gate electrode g2.

また、第１のＦＥＴ１０１のゲート幅Ｗｇ１と、第２のＦＥＴ１０２のゲート幅Ｗｇ２は、異なることが望ましい。Ｗｇ１＜Ｗｇ２が好ましく、ゲート接地の第２のＦＥＴ１０２での高周波電流ｉｄ２と高周波電圧ｖｄ２がＩＶ特性上の広い領域を専有できるようにゲート幅Ｗｇ２をゲート幅Ｗｇ１よりも広くしたほうが高出力特性を得ることができる。ただし、ゲート幅Ｗｇ２があまりにも大きくなると高周波特性が劣化してしまう。使用するＦＥＴのｆｍａｘ特性によるが、一例として、ｆｍａｘ＝１００ＧＨｚ～２００ＧＨｚでは、６０ＧＨｚ以上のミリ波帯では以下の式（２）の関係になるように設定することが望ましい。
Ｗｇ１×２ ≦ Ｗｇ２式（２） Further, it is desirable that the gate width Wg1 of the first FET 101 and the gate width Wg2 of the second FET 102 are different. It is preferable that Wg1<Wg2, and it is better to make the gate width Wg2 wider than the gate width Wg1 so that the high frequency current id2 and the high frequency voltage vd2 in the second FET 102 whose gate is grounded can occupy a wide region on the IV characteristics, resulting in high output characteristics. Obtainable. However, if the gate width Wg2 becomes too large, the high frequency characteristics will deteriorate. Although it depends on the fmax characteristic of the FET used, as an example, when fmax=100 GHz to 200 GHz, it is desirable to set the relationship as shown in equation (2) below in the millimeter wave band of 60 GHz or higher.
Wg1×2 ≦ Wg2 Formula (2)

図２に示すように、第１のＦＥＴ１０１のソース電極Ｓ１が接地され、ソース接地の第１のＦＥＴ１０１（以下、ＣＳＦとも呼ぶ）が構成される。次段につながる第２のＦＥＴ１０２は、ゲート接地のＦＥＴ（以下、ＣＧＦとも呼ぶ）であり、第１のＦＥＴ１０１のドレイン端子６２は、１つの第１の伝送線路１２ａを介して第２のＦＥＴ１０２のソース電極Ｓ２に接続される。第２のＦＥＴ１０２は複数個のＦＥＴで構成され、ＦＥＴ１０２ａとＦＥＴ１０２ｂで構成される場合、ソース電極Ｓ２は、それぞれ２つ以上存在する。２つのＦＥＴ１０２ａとＦＥＴ１０２ｂを並列させて、ＦＥＴ１０２ａとＦＥＴ１０２ｂのそれぞれのソース電極Ｓ２同士を中央で接続してソース電極ＳＳ２を構成し、ソース電極ＳＳ２を第１の伝送線路１２ａに接続する。ＦＥＴ１０２ａとＦＥＴ１０２ｂのそれぞれのドレイン電極Ｄ２はゲート電極ｇ２の外側で束ねられ、ドレイン端子６２を構成する。 As shown in FIG. 2, the source electrode S1 of the first FET 101 is grounded, forming a source-grounded first FET 101 (hereinafter also referred to as CSF). The second FET 102 connected to the next stage is a gate-grounded FET (hereinafter also referred to as CGF), and the drain terminal 62 of the first FET 101 is connected to the second FET 102 via one first transmission line 12a. Connected to source electrode S2. The second FET 102 is made up of a plurality of FETs, and when it is made up of the FET 102a and the FET 102b, there are two or more source electrodes S2. The two FETs 102a and 102b are arranged in parallel, and the respective source electrodes S2 of the FETs 102a and 102b are connected at the center to form a source electrode SS2, and the source electrode SS2 is connected to the first transmission line 12a. The drain electrodes D2 of each of the FET 102a and the FET 102b are bundled outside the gate electrode g2 to form a drain terminal 62.

また、ＦＥＴ１０２ａとＦＥＴ１０２ｂの複数のゲート電極ｇ２は、第１の伝送線路１２ａを跨ぐエアブリッジ導体６１ｇにより、１つのゲート端子Ｇ２に束ねられる。ゲート端子Ｇ２におけるエアブリッジ導体６１ｇの一端に、第２の伝送線路２１ａと第１の容量素子２２ａが直列に接続され、第１の容量素子２２ａの他端はビアホール３０と導体３１で接地される。第２の伝送線路２１ａと第１の容量素子２２ａは第１のスタブ２０ａを構成する。同様に、エアブリッジ導体６１ｇの他端に、第２の伝送線路２１ｂと第１の容量素子２２ｂが直列に接続され、第１の容量素子２２ｂの他端は接地される。第２の伝送線路２１ｂと第１の容量素子２２ｂは第１のスタブ２０ｂを構成する。 Further, the plurality of gate electrodes g2 of the FET 102a and the FET 102b are bundled into one gate terminal G2 by an air bridge conductor 61g spanning the first transmission line 12a. The second transmission line 21a and the first capacitive element 22a are connected in series to one end of the air bridge conductor 61g at the gate terminal G2, and the other end of the first capacitive element 22a is grounded through the via hole 30 and the conductor 31. . The second transmission line 21a and the first capacitive element 22a constitute a first stub 20a. Similarly, the second transmission line 21b and the first capacitive element 22b are connected in series to the other end of the air bridge conductor 61g, and the other end of the first capacitive element 22b is grounded. The second transmission line 21b and the first capacitive element 22b constitute a first stub 20b.

なお、ゲート端子Ｇ２の線路を構成し、第１の伝送線路１２ａをエアブリッジ導体で構成することにより、第１の伝送線路１２ａがゲート端子Ｇ２の線路を跨いでもよい。 Note that the first transmission line 12a may straddle the line of the gate terminal G2 by configuring the line of the gate terminal G2 and configuring the first transmission line 12a with an air bridge conductor.

第２の伝送線路２１ａ，２１ｂの幅、オープスタブやラジアルスタブで構成する場合、最大幅は、第１の伝送線路１２ａの幅および出力整合回路１４の出力側伝送線路３７ｂの幅より小さいほうが好ましい。理由は、第２の伝送線路２１ａ，２１ｂの面積や第１の容量素子２２ａ，２２ｂを制御しやすく寄生成分を低減できることに加え、線路損失が少し大きくても出力と利得への影響は軽微であり、回路自体が安定化しやすくなり、さらに小型化が可能となるためである。第１の伝送線路１２ａの幅は、出力側伝送線路３７ｂの幅と等しくてよい。 When the width of the second transmission lines 21a and 21b is composed of an open stub or a radial stub, the maximum width is preferably smaller than the width of the first transmission line 12a and the width of the output transmission line 37b of the output matching circuit 14. The reason is that the area of the second transmission lines 21a, 21b and the first capacitive elements 22a, 22b can be easily controlled and parasitic components can be reduced, and even if the line loss is a little large, the effect on the output and gain is small. This is because the circuit itself becomes easier to stabilize and further miniaturization becomes possible. The width of the first transmission line 12a may be equal to the width of the output transmission line 37b.

［基本構成による効果］
以上のように、第１のＦＥＴ１０１のドレイン端子６２が、１つの第１の伝送線路１２ａにより、第２のＦＥＴ１０２の複数のＦＥＴ１０２ａ，１０２ｂのソース端子に接続される構成であるため、配線が簡易なだけでなく、第１の伝送線路１２ａの終端部に複数のＦＥＴ１０２ａ，１０２ｂを対称に配置できる。そのため、第１の伝送線路１２ａ自体の特性インピーダンスを第１の伝送線路１２ａの幅の広さでコントロールすることができ、加えて、複数のＦＥＴ１０２ａ，１０２ｂ内に生じる寄生伝送線路の影響を小さくすることができる。よって、高利得かつ高出力特性を得ることができる。加えて、第１の伝送線路１２ａの特性インピーダンスで高周波増幅器１の帯域幅も制御することが可能となる。第１の伝送線路１２ａの幅を広くして特性インピーダンスを低くすることによって、高周波増幅器１を広帯域化することも可能となる。逆に、第１の伝送線路１２ａの幅を狭くして特性インピーダンスを高インピーダンス化することによって、高周波増幅器１を狭帯域化することもできる。 [Effects of basic configuration]
As described above, since the drain terminal 62 of the first FET 101 is connected to the source terminals of the plurality of FETs 102a and 102b of the second FET 102 through one first transmission line 12a, wiring is simple. In addition, a plurality of FETs 102a and 102b can be arranged symmetrically at the terminal end of the first transmission line 12a. Therefore, the characteristic impedance of the first transmission line 12a itself can be controlled by the width of the first transmission line 12a, and in addition, the influence of parasitic transmission lines occurring within the plurality of FETs 102a and 102b can be reduced. be able to. Therefore, high gain and high output characteristics can be obtained. In addition, the bandwidth of the high frequency amplifier 1 can also be controlled by the characteristic impedance of the first transmission line 12a. By widening the width of the first transmission line 12a and lowering the characteristic impedance, it is also possible to widen the band of the high frequency amplifier 1. Conversely, the high frequency amplifier 1 can also have a narrow band by narrowing the width of the first transmission line 12a and increasing the characteristic impedance.

また、複数の第１のスタブ２０ａ，２０ｂ、即ち第２の伝送線路２１ａ，２１ｂおよび直列につながる第１の容量素子２２ａ，２２ｂは、高周波増幅器１の出力特性を決める素子であり、動負荷線の傾きと振幅の大きさを制御することができる。つまり、複数のＦＥＴ１０２ａ，１０２ｂの複数のゲート電極ｇ２は、１つのゲート端子Ｇ２に束ねられ、当該ゲート端子Ｇ２には、複数の第１のスタブ２０ａ，２０ｂが接続される。これにより、第２のＦＥＴ１０２のゲート部に、完全短絡でなく、抵抗成分が小さく、かつ、適当なリアクタンス成分を与えることによって、第２のＦＥＴ１０２の出力インピーダンスを大きくすることができ、出力振幅も大きくすることができるため、高出力特性を得ることができる。 Further, the plurality of first stubs 20a, 20b, that is, the second transmission lines 21a, 21b and the first capacitive elements 22a, 22b connected in series are elements that determine the output characteristics of the high frequency amplifier 1, and the dynamic load line The slope and amplitude of can be controlled. That is, the plurality of gate electrodes g2 of the plurality of FETs 102a and 102b are bundled into one gate terminal G2, and the plurality of first stubs 20a and 20b are connected to the gate terminal G2. As a result, the output impedance of the second FET 102 can be increased and the output amplitude can be increased by providing the gate portion of the second FET 102 with an appropriate reactance component with a small resistance component instead of a complete short circuit. Since it can be made larger, high output characteristics can be obtained.

これは、第１比較例のようにゲート接地部にＬＣ共振器を構成して共振状態で使用する構成とは異なる。本実施の形態の構成の場合、共振状態で使用しても、出力インピーダンスを高くすることができず、動負荷線は立ってしまい、高出力特性は得られない。 This is different from the configuration in which an LC resonator is configured in the gate grounded portion and used in a resonant state as in the first comparative example. In the case of the configuration of this embodiment, even if it is used in a resonant state, the output impedance cannot be made high, the dynamic load line stands, and high output characteristics cannot be obtained.

本実施の形態において、第２のＦＥＴ１０２のゲート部のリアクタンス成分は、動作周波数では、容量性または誘導性のいずれかで用いられる。６０ＧＨｚ以上の高周波で使用する場合、第２のＦＥＴ１０２がマルチフィンガー構成の場合は、ＦＥＴ自体のゲート・ソース間容量が大きく、高周波利得と高周波出力特性を増大させるためには、この容量性を抑制することが必要であり、誘導性で用いられる。 In this embodiment, the reactance component of the gate portion of the second FET 102 is used either capacitively or inductively at the operating frequency. When used at high frequencies of 60 GHz or higher, if the second FET 102 has a multi-finger configuration, the gate-source capacitance of the FET itself is large, and this capacitance must be suppressed in order to increase the high-frequency gain and high-frequency output characteristics. It is necessary to do so and is used inductively.

つまり、動作周波数で、第２の伝送線路２１ａ，２１ｂと第１の容量素子２２ａ，２２ｂで誘導性素子が構成される。具体的には、第１の容量素子２２ａ，２２ｂは短絡容量とし、第２の伝送線路２１ａ，２１ｂの長さで誘導性スタブとして、ゲート端子Ｇ２には誘導性素子（インダクタ素子）が構成される。 That is, at the operating frequency, the second transmission lines 21a, 21b and the first capacitive elements 22a, 22b constitute an inductive element. Specifically, the first capacitive elements 22a, 22b are short-circuit capacitors, the lengths of the second transmission lines 21a, 21b are inductive stubs, and the gate terminal G2 is configured with an inductive element (inductor element). Ru.

また、第１のスタブ２０ａはゲート端子Ｇ２の一端に接続され、第１のスタブ２０ｂはゲート端子Ｇ２の他端に接続され、２つの第１のスタブ２０ａ，２０ｂは、第２のＦＥＴ１０２に対して対称に配置される。よって、回路動作のバランスを取ることができる。 Further, the first stub 20a is connected to one end of the gate terminal G2, the first stub 20b is connected to the other end of the gate terminal G2, and the two first stubs 20a and 20b are connected to the second FET 102. They are arranged symmetrically. Therefore, the circuit operation can be balanced.

［第１の伝送線路端のオープンスタブ構成］
さらに、第２のＦＥＴ１０２の複数のＦＥＴ１０２ａ，１０２ｂの少なくともいずれかのソース電極Ｓ２に第２のスタブ４１ａを接続してもよい。第２のスタブ４１ａは、第１の伝送線路１２ａに接続された第３の伝送線路４２ａを有する。本実施の形態では、第２のスタブ４１ａとして、容量性のオープンスタブがＦＥＴ１０２ｂのソース電極Ｓ２に接続されている。オープンスタブを構成することにより、第２のＦＥＴ１０２のもつ寄生成分を抑制し、後述する第１の伝送線路１２ａによるインピーダンス整合をとりやすくでき、高出力、高利得特性を得ることができる。 [Open stub configuration at the end of the first transmission line]
Furthermore, the second stub 41a may be connected to the source electrode S2 of at least one of the plurality of FETs 102a and 102b of the second FET 102. The second stub 41a has a third transmission line 42a connected to the first transmission line 12a. In this embodiment, a capacitive open stub is connected to the source electrode S2 of the FET 102b as the second stub 41a. By configuring the open stub, parasitic components of the second FET 102 can be suppressed, impedance matching by the first transmission line 12a described later can be easily achieved, and high output and high gain characteristics can be obtained.

なお、第２のスタブ４１ａとして、第２の容量素子（図示せず）でＤＣ成分をカットした誘導性のスタブを用いてもよい。当該スタブの場合、第２のＦＥＴ１０２のソース電極Ｓ２と接地との間に第３の伝送線路４２ａと第２の容量素子が直列接続され、第２の容量素子が接地側に配置される。加えて、第２のスタブ４１ａは、インピーダンス整合を取りやすくするための手段であることから、第１の伝送線路１２ａ上のどの位置に配置してもよい。ソース電極Ｓ２に接続された第２のスタブ４１ａの構成は、第１の伝送線路１２ａの延長とみなすことができる。 Note that as the second stub 41a, an inductive stub whose DC component is cut by a second capacitive element (not shown) may be used. In the case of the stub, the third transmission line 42a and the second capacitive element are connected in series between the source electrode S2 of the second FET 102 and the ground, and the second capacitive element is arranged on the ground side. In addition, since the second stub 41a is a means for facilitating impedance matching, it may be placed at any position on the first transmission line 12a. The configuration of the second stub 41a connected to the source electrode S2 can be considered as an extension of the first transmission line 12a.

［ＺｓとＺｇのインピーダンスマッチ］
図３（ａ）と（ｂ）は、図１の高周波増幅器１の第１インピーダンスＺｓと第２インピーダンスＺｇを説明するための図である。第１の伝送線路１２ａの長さをＬＬ１として、図３（ａ）は、起点となるＬＬ１=０μｍの場合を示し、図３（ｂ）は、ＬＬ１=９５μｍの場合を示す。 [Impedance match between Zs and Zg]
3A and 3B are diagrams for explaining the first impedance Zs and the second impedance Zg of the high frequency amplifier 1 in FIG. 1. FIG. Assuming that the length of the first transmission line 12a is LL1, FIG. 3(a) shows the case where LL1, which is the starting point, is 0 μm, and FIG. 3(b) shows the case where LL1=95 μm.

高周波増幅器１の動作中心周波数である例えば６５ＧＨｚにおいて、第２のＦＥＴ１０２側の第１の伝送線路１２ａの端部から、第１のＦＥＴ１０１のドレイン端子をみた第１インピーダンスＺｓが、同じ端部から第２のＦＥＴ１０２のソース端子をみた第２インピーダンスＺｇの共役複素数となるときの第１インピーダンスＺｓの位相角を基準値とする。動作中心周波数において、第１の伝送線路１２ａの長さは、第１インピーダンスＺｓの位相角が基準値から±３０度の範囲内、好ましくは±２０度の範囲内になるように設定されている。 For example, at 65 GHz, which is the operating center frequency of the high-frequency amplifier 1, the first impedance Zs seen from the end of the first transmission line 12a on the second FET 102 side to the drain terminal of the first FET 101 is the same as the first impedance Zs seen from the same end. The reference value is the phase angle of the first impedance Zs when the second impedance Zg becomes the conjugate complex number when looking at the source terminal of the FET 102 of No. 2. At the operating center frequency, the length of the first transmission line 12a is set so that the phase angle of the first impedance Zs is within ±30 degrees from the reference value, preferably within ±20 degrees. .

第１の伝送線路１２ａの長さＬＬ１を調整することで、インピーダンスＺｓを変化させる。６５ＧＨｚにおいて、第１インピーダンスＺｓが第２インピーダンスＺｇと実質的に共役整合となる位相角は、図３（ｂ）に四角形で示される点の概ね＋１５５度であり、この位相角は伝送線路の長さＬＬ１=１４０μｍに相当する。しかし、本実施の形態では、第１の伝送線路１２ａの長さＬＬ１を共役整合点よりも少し短くして、図３（ｂ）に「ｍ９」として示される点の概ね＋１７０度の位相角になるように、伝送線路の長さＬＬ１=９５μｍに設定している。 The impedance Zs is changed by adjusting the length LL1 of the first transmission line 12a. At 65 GHz, the phase angle at which the first impedance Zs and the second impedance Zg are substantially conjugate matched is approximately +155 degrees at the point indicated by the rectangle in FIG. 3(b), and this phase angle depends on the length of the transmission line. This corresponds to length LL1=140 μm. However, in the present embodiment, the length LL1 of the first transmission line 12a is made slightly shorter than the conjugate matching point, and the phase angle is approximately +170 degrees at the point indicated as "m9" in FIG. 3(b). The length of the transmission line LL1 is set to 95 μm so that.

つまり、Ｚｓ≒Ｚｇ＊（＊は共役複素数を表す）の関係の位相角になる第１の伝送線路１２ａの長さＬＬ１に設定し、完全な整合を取ってしまうと、カスコード回路の高周波増幅器１は不安定状態や発振状態になる可能性がある。そのため、第１の伝送線路１２ａの長さＬＬ１は、完全整合の位相角の状態から角度で±３０度程度の範囲内の長さが好ましく、±２０度程度の範囲内の長さがより好ましく、適宜、高周波増幅器１の安定係数をみながら調整するのが好ましい。 In other words, if the length of the first transmission line 12a is set to LL1, which gives a phase angle of the relationship Zs≒Zg* (* represents a conjugate complex number), and perfect matching is achieved, the high frequency amplifier 1 of the cascode circuit may become unstable or oscillate. Therefore, the length LL1 of the first transmission line 12a is preferably within a range of about ±30 degrees, more preferably within a range of about ±20 degrees from the state of perfectly matched phase angle. It is preferable to adjust the stability coefficient of the high frequency amplifier 1 as appropriate.

図３（ｂ）に示すように、第１インピーダンスＺｓと第２インピーダンスＺｇをそれぞれ反射係数で表現すれば、次のようになる。反射係数の大きさをｍａｇとし、角度をａｎｇｌｅとする。
Ｚｓ→ｍａｇ：０．９３、ａｎｇｌｅ：＋１７０度
Ｚｇ→ｍａｇ：０．９１、ａｎｇｌｅ：－１５２度 As shown in FIG. 3(b), the first impedance Zs and the second impedance Zg can be expressed as reflection coefficients as follows. Let mag be the magnitude of the reflection coefficient, and angle be the angle.
Zs → mag: 0.93, angle: +170 degrees Zg → mag: 0.91, angle: -152 degrees

このように、１つの第１の伝送線路１２ａを備えることによって、高周波設計ツールにより、第１の伝送線路１２ａの終端部から、第１のＦＥＴ１０１のドレイン端子と第２のＦＥＴ１０２のソース端子のそれぞれをみたインピーダンスを求めることが容易である。そのため、設計自体が容易になるのみならず、第１のＦＥＴ１０１を見た第１インピーダンスＺｓと第２のＦＥＴ１０２を見た第２インピーダンスＺｇが共役整合となる位相角θ付近となる第１の伝送線路１２ａの長さＬＬ１とすることによって、完全な整合から少しずれた状態である準整合状態を保ったまま、第１のＦＥＴ１０１と第２のＦＥＴ１０２を接続することが可能となり、高利得の接続が可能となる。 In this way, by providing one first transmission line 12a, a high frequency design tool can be used to connect the drain terminal of the first FET 101 and the source terminal of the second FET 102 from the terminal end of the first transmission line 12a. It is easy to find the impedance when looking at the Therefore, not only does the design itself become easier, but the first transmission becomes near the phase angle θ where the first impedance Zs looking at the first FET 101 and the second impedance Zg looking at the second FET 102 are conjugate matched. By setting the length of the line 12a to LL1, it becomes possible to connect the first FET 101 and the second FET 102 while maintaining a quasi-matching state that is slightly deviated from perfect matching, resulting in a high-gain connection. becomes possible.

［コントロールバイアスのセルフバイアス化構成］
通常、カスコード回路では、ゲート接地のＦＥＴにコントロール電圧を印加すること、つまり第２のＦＥＴ１０２のゲート電圧Ｖ’ｄｇを与えることが必要である。本実施の形態では、第２のＦＥＴ１０２のドレイン端子側に接続されるＶ’ｄｇバイアス線路として、ドレイン端子側から延びる第１の抵抗素子Ｒ１と接地側から延びる第２の抵抗素子Ｒ２が、当該第２のＦＥＴ１０２のゲートバイアス端子２９に接続される。つまり、第１の抵抗素子Ｒ１は、第２のＦＥＴ１０２のドレイン端子とゲート端子との間に接続される。第２の抵抗素子Ｒ２は、第２のＦＥＴ１０２のゲート端子と接地との間に接続される。第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２によりドレイン電圧ＶＤＤが分圧され、ゲート電圧Ｖ’ｄｇが印加される。 [Self-bias configuration of control bias]
Normally, in a cascode circuit, it is necessary to apply a control voltage to the FET whose gate is grounded, that is, to apply the gate voltage V'dg of the second FET 102. In this embodiment, as the V'dg bias line connected to the drain terminal side of the second FET 102, the first resistance element R1 extending from the drain terminal side and the second resistance element R2 extending from the ground side are connected to the drain terminal side of the second FET 102. It is connected to the gate bias terminal 29 of the second FET 102. That is, the first resistance element R1 is connected between the drain terminal and gate terminal of the second FET 102. The second resistance element R2 is connected between the gate terminal of the second FET 102 and ground. Drain voltage VDD is divided by first resistance element R1 and second resistance element R2, and gate voltage V'dg is applied.

このように、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２による抵抗分割で、第２のＦＥＴ１０２にかかる電圧が分圧され、前段のソース接地の第１のＦＥＴ１０１にかかる電圧Ｖｄｓと、後段のゲート接地の第２のＦＥＴ１０２にかかる電圧Ｖ’ｄｇに分圧することができる。 In this way, the voltage applied to the second FET 102 is divided by the resistance division by the first resistance element R1 and the second resistance element R2, and the voltage Vds applied to the source-grounded first FET 101 in the previous stage and the voltage applied to the second FET 101 are divided. The voltage applied to the second FET 102 whose gate is grounded can be divided into the voltage V'dg.

例えば、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２を１：１の分圧比とすれば、窒化ガリウムを用いたＧａＮＦＥＴにおいては、ドレイン電圧ＶＤＤは、以下の式（３），（４）のように分圧される。
ＶＤＤ＝Ｖｄｓ＋Ｖ’ｄｇ式（３）
Ｖｄｓ＝ＶＤＤ／２、Ｖ’ｄｇ＝ＶＤＤ／２≒Ｖ’ｄｓ／２式（４） For example, if the first resistance element R1 and the second resistance element R2 are set to a voltage division ratio of 1:1, in a GaN FET using gallium nitride, the drain voltage VDD is expressed by the following equations (3) and (4). ).
VDD=Vds+V'dg Formula (3)
Vds=VDD/2, V'dg=VDD/2≒V'ds/2 Formula (4)

図４（ｂ）を用いて具体的に説明する。図４（ａ）については後述する。図４（ｂ）は、図１の高周波増幅器１のＤＣ静特性図に高周波動作を重ね合わせた図である。本実施の形態のＣＳＦとＣＧＦに使用しているＧａＮＦＥＴにおいては、単体ＦＥＴ使用時のゲート電圧はＶｇ＝－１Ｖ、ドレイン電圧はＶｄｓ＝２８Ｖ程度である。カスコード接続の場合、ＣＳＦにかかる電圧Ｖｄｓ＝２８Ｖと、ＣＧＦにかかる電圧Ｖ’ｄｓ＝２８Ｖは、概ね等電圧となる。また、Ａ級バイアスにおいて、動作点は、Ｖ’ｄｓ＋Ｖｄｓ＝５６Ｖ≒ＶＤＤ、Ｖｇ＝－１Ｖ、ＤＣ電流Ｉｄ２の場合を図示している。 This will be explained in detail using FIG. 4(b). FIG. 4(a) will be described later. FIG. 4(b) is a diagram in which the high frequency operation is superimposed on the DC static characteristic diagram of the high frequency amplifier 1 in FIG. In the GaN FET used in the CSF and CGF of this embodiment, the gate voltage when using a single FET is Vg=-1V, and the drain voltage is about Vds=28V. In the case of cascode connection, the voltage applied to the CSF, Vds=28V, and the voltage applied to the CGF, V'ds=28V, are approximately equal voltages. Further, in the class A bias, the operating point is V'ds+Vds=56V≈VDD, Vg=-1V, and DC current Id2.

ＣＧＦのＤＣの動作点（Ｖ’ｄｓ、Ｉｄ２）上に、高周波電流ｉｄ２と高周波電圧ｖｄ２も重畳され、高周波増幅器１へのＲＦ入力信号が小さい（入力小）場合、入力中、入力大（飽和に近い）の場合の模式的な動負荷線を破線で示している。実際の動負荷線は、第２のＦＥＴ１０２の出力インピーダンスがリアクタンス成分を有するため、電圧と電流の関係に遅れまたは進みがありＩＶ特性上を複雑な軌跡を描く。ここでＲ１：Ｒ２＝１：１の分圧比のときが、安定性が高く、かつ、高周波増幅器１の出力電力も大きくなる。 A high frequency current id2 and a high frequency voltage vd2 are also superimposed on the DC operating point (V'ds, Id2) of the CGF. A schematic dynamic load line in the case of (close to) is shown by a broken line. In an actual dynamic load line, since the output impedance of the second FET 102 has a reactance component, there is a delay or lead in the relationship between voltage and current, and a complicated trajectory is drawn on the IV characteristic. Here, when the voltage division ratio is R1:R2=1:1, stability is high and the output power of the high frequency amplifier 1 is also high.

本実施の形態においては、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２を用いて、回路にかかるドレイン電圧ＶＤＤを１：１に分圧するセルフバイアス構成とすることにより、ＤＣ負荷線は、例えばＡ級バイアスでは、ＩＶ特性の中央点付近に設定でき、第１のＦＥＴ１０１と第２のＦＥＴ１０２を略等しいドレイン電圧で動作させることができる。 In this embodiment, by using a self-bias configuration that divides the drain voltage VDD applied to the circuit at a ratio of 1:1 using the first resistance element R1 and the second resistance element R2, the DC load line is For example, the class A bias can be set near the center point of the IV characteristic, and the first FET 101 and the second FET 102 can be operated with substantially the same drain voltage.

これに伴い、高周波電流ｉｄ２と高周波電圧ｖｄ２も第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２で分圧されて、高周波の負荷線である動負荷線は、ＤＣ負荷線の周囲において、自律的にＩＶ特性上を広く動くことができるようになる。 Along with this, the high-frequency current id2 and the high-frequency voltage vd2 are also divided by the first resistance element R1 and the second resistance element R2, and the dynamic load line, which is a high-frequency load line, becomes autonomous around the DC load line. Therefore, it becomes possible to move widely on the IV characteristic.

これに対して、第１比較例のカスコード回路のＣＧＦのゲートバイアスには、コントロール電圧（以下、Ｖｃｏｎｔと呼ぶ）が必要であり、Ｖｃｏｎｔを外部から与える場合、ＤＣ負荷線はＶｃｏｎｔに依存し、高周波の動負荷線もＶｃｏｎｔに依存するため、入力パワーに応じて適切なＶｃｏｎｔを与えない限りカスコード回路のＩＶ特性上を広い範囲で専有することが難しくなる。その結果、高周波出力電力について、本来のカスコード回路が有している最大出力を得ることが難しくなってしまう。 On the other hand, the gate bias of the CGF in the cascode circuit of the first comparative example requires a control voltage (hereinafter referred to as Vcont), and when Vcont is applied externally, the DC load line depends on Vcont. Since the high frequency dynamic load line also depends on Vcont, it becomes difficult to monopolize the IV characteristics of the cascode circuit over a wide range unless an appropriate Vcont is given according to the input power. As a result, it becomes difficult to obtain the maximum output of high-frequency output power that the original cascode circuit has.

ここで、ＣＳＦとＣＧＦにかかる電圧を以下の様に定める。
（Ａ）ＣＳＦの各電圧
Ｖｄｓ：ＣＳＦにかかるドレイン・ソース電圧、Ｖｄｓ＞０
Ｖｄｇ：ＣＳＦにかかるドレイン・ゲート電圧、Ｖｄｇ＞０
Ｖｇｓ：ＣＳＦにかかるゲート・ソース電圧、Ｖｇｓ＜０
Ｖｄｓ＝Ｖｄｇ－Ｖｇｓ Here, the voltages applied to CSF and CGF are determined as follows.
(A) Each voltage of CSF Vds: Drain-source voltage applied to CSF, Vds>0
Vdg: drain-gate voltage applied to CSF, Vdg>0
Vgs: Gate-source voltage applied to CSF, Vgs<0
Vds=Vdg-Vgs

（Ｂ）ＣＧＦの各電圧
Ｖ’ｄｓ：ＣＧＦにかかるドレイン・ソース電圧、Ｖ’ｄｓ＞０
Ｖ’ｄｇ：ＣＧＦにかかるドレイン・ゲート電圧、Ｖ’ｄｇ＞０
Ｖ’ｇｓ：ＣＧＦにかかるゲート・ソース電圧、Ｖ’ｇｓ＜０
Ｖ’ｄｇ＝Ｖ’ｄｓ＋Ｖ’ｇｓ (B) Each voltage of CGF V'ds: Drain-source voltage applied to CGF, V'ds>0
V'dg: drain-gate voltage applied to CGF, V'dg>0
V'gs: Gate-source voltage applied to CGF, V'gs<0
V'dg=V'ds+V'gs

また、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２は、それぞれ１ｋΩ以上の抵抗素子で構成され、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２の電圧の分圧抵抗比率ｍ（ｍ＝Ｒ１／Ｒ２）は、ｍ＝０．８～２であることが望ましい。つまり、本実施の形態では、ＧａＮＦＥＴの例で示したため、｜Ｖｄｓ｜＞＞｜Ｖｇｓ｜でありＶ’ｇｄ≒Ｖ’ｄｓとみなせるが、ＦＥＴの種類によっては｜Ｖｄｓ｜＞｜Ｖｇｓ｜、｜Ｖｄｓ｜≒｜Ｖｇｓ｜であったりするため、電圧の分圧抵抗比率ｍは、０．８から２の範囲で選択されるのが好ましい。これにより、ＦＥＴの種類に合わせて、第１のＦＥＴ１０１と第２のＦＥＴ１０２に適切なバイアス電圧を印加できる。 Further, the first resistance element R1 and the second resistance element R2 are each composed of a resistance element of 1 kΩ or more, and the voltage division resistance ratio m (m =R1/R2) is preferably m=0.8 to 2. In other words, in this embodiment, since the example of a GaN FET is shown, |Vds|>>|Vgs|, and it can be considered that V'gd≒V'ds, but depending on the type of FET, |Vds|>|Vgs|, Since |Vds|≒|Vgs|, the voltage division resistance ratio m is preferably selected in the range of 0.8 to 2. Thereby, an appropriate bias voltage can be applied to the first FET 101 and the second FET 102 according to the type of FET.

さらに、図４（ｂ）に示すように、第１および第２の抵抗素子Ｒ１，Ｒ２の抵抗値が低いと、ドレインからの電流が第１および第２の抵抗素子Ｒ１，Ｒ２から直接流れ込みドレインのリーク電流となるため、１ｋΩ～２００ｋΩ程度の高抵抗が望ましい。 Furthermore, as shown in FIG. 4(b), when the resistance values of the first and second resistance elements R1 and R2 are low, the current from the drain flows directly from the first and second resistance elements R1 and R2 and drains. Therefore, a high resistance of about 1 kΩ to 200 kΩ is desirable.

［ＤＣ静特性からの高周波最大出力の推定］
高周波増幅器１の最大出力について、通常のＣＳＦ１段増幅器と比較して説明する。 [Estimation of high frequency maximum output from DC static characteristics]
The maximum output of the high frequency amplifier 1 will be explained in comparison with a normal CSF one-stage amplifier.

図４（ａ）は、第２比較例のＣＳＦ１段増幅器のＤＣ特性のＩＶ静特性上に、Ａ級バイアスの静負荷線を重ねたグラフを示す。このグラフでは、ＦＥＴのＤＣの動作点（Ｖ’ｄｓ，Ｉｄ２）上に、高周波電流ｉｄ２と高周波電圧ｖｄ２も重畳され、ＣＳＦ１段増幅器へのＲＦ入力信号が小さい（入力小）場合、入力中の場合、入力大（飽和に近い）の場合の模式的な動負荷線も示している。 FIG. 4A shows a graph in which a class A bias static load line is superimposed on the IV static characteristic of the DC characteristic of the CSF single-stage amplifier of the second comparative example. In this graph, a high frequency current id2 and a high frequency voltage vd2 are also superimposed on the DC operating point (V'ds, Id2) of the FET, and when the RF input signal to the CSF 1-stage amplifier is small (input small), the In this case, a schematic dynamic load line is also shown when the input is large (close to saturation).

一方、図４（ｂ）は、既述のように、図１の高周波増幅器１のＤＣ特性のＩＶ静特性上に、Ａ級バイアスの静負荷線を重ねたグラフを示す。カスコード回路の場合、電流は同等で、ドレイン電圧はＣＳＦ１段増幅器の場合の２倍となり、理想的には高周波出力も２倍（３ｄＢ向上）となる。 On the other hand, FIG. 4(b) shows a graph in which a class A bias static load line is superimposed on the IV static characteristic of the DC characteristic of the high frequency amplifier 1 of FIG. 1, as described above. In the case of a cascode circuit, the current is the same, the drain voltage is twice that of a CSF single-stage amplifier, and ideally the high frequency output is also doubled (3 dB improvement).

図４（ａ），（ｂ）には模式的な動負荷線を示しているが、既述のように、ＣＳＦの出力インピーダンスがリアクタンス成分を有するため電圧と電流の関係に遅れまたは進みがあり、実際の動負荷線は、ＩＶ特性上の複雑な軌跡となる。 Figures 4(a) and 4(b) show schematic dynamic load lines, but as mentioned above, the CSF output impedance has a reactance component, so there is a delay or lead in the relationship between voltage and current. , the actual dynamic load line has a complicated trajectory on the IV characteristic.

図４（ａ），（ｂ）から、Ａ級バイアス時のＤＣのＩＶ静特性から推定される理想的な高周波出力の最大値（周波数に依存なし）を、（１）第２比較例のＣＳＦ１段増幅器（Ａ級バイアス）と、（２）第１の実施の形態の高周波増幅器１について求め、以下の表１に示す。表１中の（１）と（２）の回路において、初段のＣＳＦのＦＥＴのゲート幅は、Ｗｇ＝５０μｍ×４本である。 From FIGS. 4(a) and 4(b), the maximum value of the ideal high-frequency output (independent of frequency) estimated from the IV static characteristics of DC during class A bias is determined by (1) CSF1 of the second comparative example. The results are obtained for the stage amplifier (class A bias) and (2) the high frequency amplifier 1 of the first embodiment, and are shown in Table 1 below. In the circuits (1) and (2) in Table 1, the gate width of the first stage CSF FET is Wg=50 μm×4.

表１に示すように、ＤＣの静特性からは、最大の高周波出力は、ＣＳＦ１段増幅器の場合と比較して、本実施の形態の方が２倍、即ち３ｄＢほど大きくなる。 As shown in Table 1, from the DC static characteristics, the maximum high frequency output in this embodiment is twice as large, that is, about 3 dB, as compared to the case of the CSF single-stage amplifier.

しかしながら、（１）と（２）の両者の場合で、動作周波数が高くなると、増幅される高周波電流ｉｄと高周波電圧ｖｄも小さくなることに加えて、リアクタンス成分のために出力インピーダンスも小さくなる。その結果、動負荷線の取り得る範囲は小さく、かつ、ＦＥＴのリアクタンスの影響で高周波動負荷線は垂直方向に立つ傾向にあり、理想的なＤＣの静負荷線から推定される高周波出力と比較して、実際の最大の高周波出力である飽和出力は小さくなる傾向にある。 However, in both cases (1) and (2), when the operating frequency becomes higher, the amplified high-frequency current id and high-frequency voltage vd become smaller, and the output impedance also becomes smaller due to the reactance component. As a result, the possible range of the dynamic load line is small, and due to the influence of FET reactance, the high frequency dynamic load line tends to stand vertically, compared to the high frequency output estimated from the ideal DC static load line. Therefore, the saturation output, which is the actual maximum high-frequency output, tends to become smaller.

［６５ＧＨｚ帯での高周波特性］
高周波増幅器１の高周波特性として、利得と飽和出力について説明する。図５（ａ）から図５（ｃ）は、高周波増幅器の入出力特性を示す。図６（ａ）から図６（ｃ）は、高周波増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す。 [High frequency characteristics in 65GHz band]
As the high frequency characteristics of the high frequency amplifier 1, the gain and saturated output will be explained. 5(a) to 5(c) show the input/output characteristics of the high frequency amplifier. FIGS. 6(a) to 6(c) show the frequency dependence of the high frequency gain and input/output return loss of the high frequency amplifier.

以下の表２、図５および図６にて、６５ＧＨｚ帯（６５ＧＨｚ±２ＧＨｚ）において、（１）第２比較例のＣＳＦ１段増幅器（ＣＳＦ：Ｗｇ＝５０μｍ×４）、（２）第１比較例のカスコード増幅器（ＣＳＦ：Ｗｇ１＝５０μｍ×４、ＣＧＦ：Ｗｇ２＝７０μｍ×４）、（３）第１の実施の形態の高周波増幅器１（ＣＳＦ：Ｗｇ１＝５０μｍ×４、ＣＧＦ：Ｗｇ２＝７０μｍ×４）の特性を示す。図５（ａ）と図６（ａ）は（１）に関し、図５（ｂ）と図６（ｂ）は（２）に関し、図５（ｃ）と図６（ｃ）は（３）に関する。なお、（２）では、図１７のＲ２１＝１Ωとしている。 In Table 2, FIG. 5, and FIG. 6 below, in the 65 GHz band (65 GHz ± 2 GHz), (1) the CSF single-stage amplifier of the second comparative example (CSF: Wg = 50 μm × 4), (2) the first comparative example (3) High frequency amplifier 1 of the first embodiment (CSF: Wg1 = 50 μm x 4, CGF: Wg2 = 70 μm x 4) ). Figures 5(a) and 6(a) relate to (1), Figures 5(b) and 6(b) relate to (2), and Figures 5(c) and 6(c) relate to (3). . Note that in (2), R21 in FIG. 17 is set to 1Ω.

なお、ＤＣ静特性とＤＣ電流は、（１），（２），（３）ともソース接地側のゲート幅（ＣＳＦ：Ｗｇ=５０μｍ×４）で支配されるため、当該ゲート幅で比較した。 Note that the DC static characteristics and DC current in (1), (2), and (3) are all controlled by the gate width on the source-grounded side (CSF: Wg=50 μm×4), so the comparison was made using the gate width.

表２から、（２）の第１比較例のカスコード増幅器でも、利得と飽和出力において、（１）の第２比較例のＣＳＦ１段増幅器の特性よりも高い特性を示すが、本来のカスコード増幅器の持つ、ＣＳＦ１段増幅器よりも３ｄＢ高い出力特性からは、かけ離れている。 From Table 2, it can be seen that the cascode amplifier of the first comparative example (2) also exhibits higher characteristics in terms of gain and saturation output than the characteristics of the CSF single-stage amplifier of the second comparative example (1), but the characteristics of the original cascode amplifier This is a far cry from the 3dB higher output characteristic of the CSF single-stage amplifier.

一方、（３）の本実施の形態の高周波増幅器１においては、表１のＤＣからの出力推定値より１．７ｄＢほど低いものの、得られた飽和出力電力の（２），（３）の増幅器のそれぞれとの差は約１．６ｄＢであり、本実施の形態の高周波増幅器１の方が、６５ＧＨｚで約０．５Ｗ高い飽和電力を有している。加えて、高周波利得では、本実施の形態の高周波増幅器１の方が２．２ｄＢ程度大きくなっており、より優れた高周波特性を有している。これは、本実施の形態の高周波増幅器１が、第１比較例のカスコード増幅器とは異なり、ＣＳＦとＣＧＦの間の配線が短く最短距離で配線できること、１本の第１の伝送線路１２ａで配線できるため線路インピーダンスを安定させることができること、第２の伝送線路２１ａ，２１ｂのスタブ構成、および、セルフバイアス回路の効果である。 On the other hand, in the high frequency amplifier 1 according to the present embodiment (3), although the obtained saturated output power is about 1.7 dB lower than the estimated output value from the DC in Table 1, the amplifiers (2) and (3) The difference from each of them is approximately 1.6 dB, and the high frequency amplifier 1 of this embodiment has a saturation power that is approximately 0.5 W higher at 65 GHz. In addition, the high frequency gain of the high frequency amplifier 1 of this embodiment is about 2.2 dB larger, and has better high frequency characteristics. This is because, unlike the cascode amplifier of the first comparative example, the high frequency amplifier 1 of the present embodiment has short wiring between the CSF and CGF and can be wired over the shortest distance, and the wiring can be wired using one first transmission line 12a. This is because the line impedance can be stabilized, the stub configuration of the second transmission lines 21a and 21b, and the effects of the self-bias circuit.

以上のように、本実施の形態によれば、第１の伝送線路１２ａにより、ＣＳＦとＣＧＦのカスコード接続時にできる寄生線路の影響を小さくすることができる。ＣＧＦに接続される第２の伝送線路２１ａ，２１ｂおよび第１の容量素子２２ａ，２２ｂと、ＣＧＦのゲートバイアス端子をセルフバイアス化することにより、ＲＦ負荷線は自律的にＩＶ特性の広い領域を専有することが可能となり、マイクロ波帯およびミリ波帯で高利得かつ高出力特性を得ることができる。加えて、セルフバイアス構成とすることによりバイアス端子を簡素化することができ、小型の増幅器ＩＣを構成できる。 As described above, according to the present embodiment, the first transmission line 12a can reduce the influence of parasitic lines created when cascode connecting CSF and CGF. By self-biasing the second transmission lines 21a, 21b and the first capacitive elements 22a, 22b connected to the CGF and the gate bias terminal of the CGF, the RF load line can autonomously cover a wide range of IV characteristics. This makes it possible to obtain high gain and high output characteristics in the microwave band and millimeter wave band. In addition, by adopting a self-bias configuration, the bias terminal can be simplified and a compact amplifier IC can be constructed.

（第２の実施の形態）
第２の実施形態は、第１のＦＥＴのゲート電極が１本であることが第１の実施の形態と主に異なる。高周波増幅器の動作中心周波数は１００ＧＨｚである一例について、以下、第１の実施の形態との相違点を中心に説明する。 (Second embodiment)
The second embodiment differs from the first embodiment mainly in that the first FET has one gate electrode. An example in which the operating center frequency of the high frequency amplifier is 100 GHz will be described below, focusing on the differences from the first embodiment.

［基本構成］
図７は、第２の実施の形態に係る高周波増幅器２を示す回路図である。図８は、図７の高周波増幅器２のレイアウト図である。 [Basic configuration]
FIG. 7 is a circuit diagram showing a high frequency amplifier 2 according to the second embodiment. FIG. 8 is a layout diagram of the high frequency amplifier 2 of FIG. 7.

図８に示すように、第１のＦＥＴ１０３は、接地された１つのソース電極Ｓ３、１本のゲート電極ｇ３、および１つのドレイン電極Ｄ３を備える。ゲート電極ｇ３の一端にゲート端子Ｇ３が構成される。第１のＦＥＴ１０３が１本のゲート電極ｇ３で構成されるため、長方形のドレイン電極Ｄ３の一方の長辺のみがゲート電極ｇ３に向き合う。そのため、当該ドレイン電極Ｄ３の他方の長辺の空いた部分に第１の伝送線路１２ｂの一端を接続して、第１の伝送線路１２ｂの他端を第２のＦＥＴ１０４の一方のソース電極Ｓ４に接続することによって、カスコード回路が構成される。 As shown in FIG. 8, the first FET 103 includes one grounded source electrode S3, one gate electrode g3, and one drain electrode D3. A gate terminal G3 is configured at one end of the gate electrode g3. Since the first FET 103 is composed of one gate electrode g3, only one long side of the rectangular drain electrode D3 faces the gate electrode g3. Therefore, one end of the first transmission line 12b is connected to the vacant part of the other long side of the drain electrode D3, and the other end of the first transmission line 12b is connected to one source electrode S4 of the second FET 104. By connecting them, a cascode circuit is constructed.

つまり、第１のＦＥＴ１０３のドレイン電極Ｄ３の長辺は、第２のＦＥＴ１０４の長方形のソース電極Ｓ４の長辺に向かい合っている。第１の伝送線路１２ｂは、第１のＦＥＴ１０３のドレイン電極Ｄ３の長辺と、第２のＦＥＴ１０４のソース電極Ｓ４の長辺とを接続している。 That is, the long side of the drain electrode D3 of the first FET 103 faces the long side of the rectangular source electrode S4 of the second FET 104. The first transmission line 12b connects the long side of the drain electrode D3 of the first FET 103 and the long side of the source electrode S4 of the second FET 104.

第２のＦＥＴ１０４は、２本のゲート電極ｇ４を有するマルチフィンガー構成であり、２本のゲート電極ｇ４はゲート端子Ｇ４に束ねられている。ゲート端子Ｇ４には、第２の伝送線路２１ｃと第１の容量素子２２ｃが直列接続され、第１の容量素子２２ｃの他端は接地される。第２の伝送線路２１ｃと第１の容量素子２２ｃは第１のスタブ２０ｃを構成する。第１のスタブ２０ｃ、即ちリアクタンス素子は、高周波増幅器２の出力特性を決める素子であり、動作周波数で容量性または誘導性で用いられる。 The second FET 104 has a multi-finger configuration having two gate electrodes g4, and the two gate electrodes g4 are bundled to the gate terminal G4. A second transmission line 21c and a first capacitive element 22c are connected in series to the gate terminal G4, and the other end of the first capacitive element 22c is grounded. The second transmission line 21c and the first capacitive element 22c constitute a first stub 20c. The first stub 20c, that is, the reactance element is an element that determines the output characteristics of the high-frequency amplifier 2, and is used capacitively or inductively at the operating frequency.

例えば、第２のＦＥＴ１０４はゲート幅７０μｍの２本フィンガーの構成であり、第２のＦＥＴ１０４の寄生容量成分は、第１の実施の形態より幾分小さく、第１のスタブ２０ｃは容量性で用いられる。形状的には大きくなるが、第１のスタブ２０ｃはオープンスタブでもよい。 For example, the second FET 104 has a two-finger configuration with a gate width of 70 μm, the parasitic capacitance component of the second FET 104 is somewhat smaller than that of the first embodiment, and the first stub 20c is capacitive. It will be done. Although the first stub 20c is larger in shape, the first stub 20c may be an open stub.

第２のＦＥＴ１０４において、一方のソース電極Ｓ４は、エアブリッジ６１ｓによって他方のソース電極Ｓ４に接続される。ドレイン電極Ｄ４は、２本のゲート電極ｇ４の間に配置される。 In the second FET 104, one source electrode S4 is connected to the other source electrode S4 by an air bridge 61s. Drain electrode D4 is arranged between two gate electrodes g4.

なお、第２の伝送線路２１ｃの幅、オープンスタブやラジアルスタブで構成する場合は最大幅は、第１の伝送線路１２ｂの幅および出力整合回路１４の出力側伝送線路３７ｂの幅より小さいほうが好ましい。理由は、第２の伝送線路２１ｃの面積や第１の容量素子２２ｃを制御しやすく寄生成分を低減できることに加え、線路損失が少し大きくても出力と利得への影響は軽微であり、回路自体が安定化しやすくなり、さらに小型化が可能となるためである。 Note that the width of the second transmission line 21c, or the maximum width when configured with an open stub or a radial stub, is preferably smaller than the width of the first transmission line 12b and the width of the output side transmission line 37b of the output matching circuit 14. . The reason is that the area of the second transmission line 21c and the first capacitive element 22c can be easily controlled and parasitic components can be reduced, and even if the line loss is a little large, the effect on the output and gain is slight, and the circuit itself This is because it becomes easier to stabilize and further miniaturization becomes possible.

［基本構成による効果］
以上のように、第２のＦＥＴ１０４の複数のゲート電極ｇ４は、１つのゲート端子Ｇ４に束ねられ、当該ゲート端子Ｇ４には、第１のスタブ２０ｃが接続される。これにより、第２のＦＥＴ１０４のゲート部に、完全短絡でなく、抵抗成分が小さく、かつ、適当なリアクタンス成分を与えることによって、第２のＦＥＴ１０４の出力インピーダンスを大きくすることができ、出力振幅も大きくすることができるため、高出力特性を得ることができる。 [Effects of basic configuration]
As described above, the plurality of gate electrodes g4 of the second FET 104 are bundled into one gate terminal G4, and the first stub 20c is connected to the gate terminal G4. As a result, the output impedance of the second FET 104 can be increased and the output amplitude can be increased by providing the gate of the second FET 104 with an appropriate reactance component with a small resistance component instead of a complete short circuit. Since it can be made larger, high output characteristics can be obtained.

第２の実施形態においても、第１比較例のようにゲート接地部にＬＣ共振器を構成して共振状態で使用する構成とは異なる。本実施の形態の構成の場合、共振状態で使用しても、出力インピーダンスを高くすることができず、動負荷線は立ってしまい、高出力特性は得られない。さらには、本実施の形態ではゲート部は容量性素子を構成することが必要であり、短絡しては利得さえも得ることができない。 The second embodiment also differs from the first comparative example in which an LC resonator is configured in the gate grounded portion and used in a resonant state. In the case of the configuration of this embodiment, even if it is used in a resonant state, the output impedance cannot be made high, the dynamic load line stands, and high output characteristics cannot be obtained. Furthermore, in this embodiment, it is necessary for the gate portion to constitute a capacitive element, and if it is short-circuited, even gain cannot be obtained.

加えて本実施の形態では、第１のＦＥＴ１０３のドレイン電極Ｄ３の長辺と、第２のＦＥＴ１０４の一方のソース電極Ｓ４の長辺とが向かい合い、これらの長辺同士を第１の伝送線路１２ｂで接続している。このように、１つの幅の広い第１の伝送線路１２ｂを構成することによって、マイクロ波帯とミリ波帯で損失の少ない配線を構成でき、寄生成分の少ない小型の回路構成が可能となる。さらに、第１のＦＥＴ１０３と第２のＦＥＴ１０４から成る能動回路部を１箇所に集中配置できるため、レイアウトを入力整合部＋能動回路部＋出力整合回路部で構成することができ、より小型に配置できる。また、第１のＦＥＴ１０３において、複数のドレイン電極を束ねたドレイン端子を構成する必要がなく、寄生成分の少ない小型の回路構成を実現できる。 In addition, in this embodiment, the long side of the drain electrode D3 of the first FET 103 and the long side of one source electrode S4 of the second FET 104 face each other, and these long sides are connected to the first transmission line 12b. It is connected with By configuring one wide first transmission line 12b in this way, it is possible to configure wiring with low loss in the microwave band and millimeter wave band, and it is possible to configure a small circuit with few parasitic components. Furthermore, since the active circuit section consisting of the first FET 103 and the second FET 104 can be centrally placed in one place, the layout can be composed of input matching section + active circuit section + output matching circuit section, resulting in a more compact layout. can. Further, in the first FET 103, there is no need to configure a drain terminal in which a plurality of drain electrodes are bundled, and a compact circuit configuration with fewer parasitic components can be realized.

また、ソース接地の第１のＦＥＴ１０３は、１本のゲート電極ｇ３で構成されるため、マルチフィンガータイプのＦＥＴと比べて容量成分が小さい。そのため、一例として、６０ＧＨｚ以上の動作周波数帯では、λｇ／２０（λｇは半導体基板上の実効波長）以下のサイズのゲート幅Ｗｇ（＝２０μｍ～７０μｍ）を適宜選択することにより、高利得でより高い周波数で動作させることが可能となる。 Further, since the first FET 103 with a common source is configured with one gate electrode g3, the capacitance component is smaller than that of a multi-finger type FET. Therefore, as an example, in an operating frequency band of 60 GHz or higher, by appropriately selecting a gate width Wg (=20 μm to 70 μm) with a size of λg/20 or less (λg is the effective wavelength on the semiconductor substrate), higher gain can be obtained. It becomes possible to operate at a high frequency.

［第１の伝送線路端のスタブ構成］
さらに、図８のレイアウトでは、第１の伝送線路１２ｂの短辺に第２のスタブ４１ｂを接続している。第２のスタブ４１ｂは、第１の伝送線路１２ｂと接地との間に直列接続された第３の伝送線路４２ｂと第２の容量素子４３ａとを有し、第２の容量素子４３ａが接地側に配置される。つまり、第２の容量素子４３ａの一端が第３の伝送線路４２ｂに接続され、第２の容量素子４３ａの他端が接地される。第２の容量素子４３ａは、ＤＣ成分のカットも兼ねる。第２のスタブ４１ｂは、第２のＦＥＴ１０４の寄生成分に応じて、第３の伝送線路４２ｂの長さで、容量性または誘導性のスタブとして構成される。本実施の形態では、誘導性のスタブを構成することにより、第２のＦＥＴ１０４のもつ入力側の寄生成分を抑制し、次に述べる第１の伝送線路１２ｂによるインピーダンス整合をとりやすくでき、高出力、高利得特性を得ることができる。 [Stub configuration at the end of the first transmission line]
Furthermore, in the layout of FIG. 8, the second stub 41b is connected to the short side of the first transmission line 12b. The second stub 41b includes a third transmission line 42b and a second capacitive element 43a connected in series between the first transmission line 12b and the ground, and the second capacitive element 43a is connected to the ground side. will be placed in That is, one end of the second capacitive element 43a is connected to the third transmission line 42b, and the other end of the second capacitive element 43a is grounded. The second capacitive element 43a also serves to cut the DC component. The second stub 41b is configured as a capacitive or inductive stub with the length of the third transmission line 42b depending on the parasitic components of the second FET 104. In this embodiment, by configuring an inductive stub, parasitic components on the input side of the second FET 104 can be suppressed, and impedance matching by the first transmission line 12b, which will be described next, can be easily achieved. , high gain characteristics can be obtained.

［ＺｓとＺｇのインピーダンスマッチ］
図９（ａ）と（ｂ）は、図７の高周波増幅器２の第１インピーダンスＺｓと第２インピーダンスＺｇを説明するための図である。第１の伝送線路１２ｂの長さをＬＬ２として、図９（ａ）は、起点となるＬＬ２=０μｍの場合を示し、図９（ｂ）は、ＬＬ２=１０μｍの場合を示す。 [Impedance match between Zs and Zg]
9A and 9B are diagrams for explaining the first impedance Zs and the second impedance Zg of the high frequency amplifier 2 in FIG. 7. FIG. Assuming that the length of the first transmission line 12b is LL2, FIG. 9(a) shows the case where LL2, which is the starting point, is 0 μm, and FIG. 9(b) shows the case where LL2=10 μm.

高周波増幅器２の動作中心周波数である例えば１００ＧＨｚにおいて、第２のＦＥＴ１０４側の第１の伝送線路１２ｂの端部から、第１のＦＥＴ１０３のドレイン端子をみた第１インピーダンスＺｓが、同じ端部から第２のＦＥＴ１０４のソース端子をみた第２インピーダンスＺｇの共役複素数となるときの第１インピーダンスＺｓの位相角を基準値とする。動作中心周波数において、第１の伝送線路１２ｂの長さは、第１インピーダンスＺｓの位相角が基準値から±３０度の範囲内、好ましくは±２０度の範囲内になるように設定されている。 For example, at 100 GHz, which is the operating center frequency of the high-frequency amplifier 2, the first impedance Zs seen from the end of the first transmission line 12b on the second FET 104 side to the drain terminal of the first FET 103 is the same as the first impedance Zs seen from the same end. The reference value is the phase angle of the first impedance Zs when the second impedance Zg becomes the conjugate complex number when looking at the source terminal of the FET 104 of No. 2. At the operating center frequency, the length of the first transmission line 12b is set so that the phase angle of the first impedance Zs is within ±30 degrees from the reference value, preferably within ±20 degrees. .

第１の伝送線路１２ｂの長さＬＬ２を調整することで、インピーダンスＺｓを変化させる。１００ＧＨｚにおいて、第１インピーダンスＺｓが第２インピーダンスＺｇと実質的に共役整合となる位相角は、図９（ｂ）に四角形で示される点の概ね－１２９度であり、この位相角は伝送線路の長さＬＬ２=１０μｍに相当し、「ｍ９」として示される点の位相角と一致している。しかし、本実施の形態では、第１インピーダンスＺｓと第２インピーダンスＺｇの大きさ（ｍａｇ）が異なっているため、Ｚｓ≒Ｚｇ＊の関係の完全な整合とはならないため、－１２９度の位相角となるＬＬ２=１０μｍに決定している。 The impedance Zs is changed by adjusting the length LL2 of the first transmission line 12b. At 100 GHz, the phase angle at which the first impedance Zs and the second impedance Zg are substantially conjugate matched is approximately -129 degrees at the point indicated by the rectangle in FIG. This corresponds to the length LL2=10 μm and matches the phase angle of the point indicated as “m9”. However, in this embodiment, since the magnitude (mag) of the first impedance Zs and the second impedance Zg are different, the relationship of Zs≒Zg* is not perfectly matched, so the phase angle of -129 degrees is It is determined that LL2=10 μm.

図９（ｂ）に示すように、第１インピーダンスＺｓと第２インピーダンスＺｇをそれぞれ反射係数で表現すれば、次のようになる。
Ｚｓ→ｍａｇ：０．７８、ａｎｇｌｅ：－１２９度
Ｚｇ→ｍａｇ：０．７０、ａｎｇｌｅ：＋１２９度 As shown in FIG. 9(b), the first impedance Zs and the second impedance Zg can be expressed as reflection coefficients as follows.
Zs → mag: 0.78, angle: -129 degrees Zg → mag: 0.70, angle: +129 degrees

なお、第１のＦＥＴ１０３と第２のＦＥＴ１０４の寄生容量などに応じて、第１の伝送線路１２ｂの長さＬＬ２が０μｍであることが好ましいこともあり得る。この場合、第１のＦＥＴ１０３のドレイン電極Ｄ３の長辺が、第２のＦＥＴ１０４の一方のソース電極Ｓ４の長辺に直接接続され、ドレイン電極Ｄ３とソース電極Ｓ４との接続部分が第１の伝送線路１２ｂの代わりに伝送線路として機能する。この場合、第２のＦＥＴ１０４の２つのソース電極Ｓ４の少なくとも一方に第２のスタブ４１ｂを接続し、第２のスタブ４１ｂにより第１インピーダンスＺｓと第２インピーダンスＺｇを準整合状態に調整してよい。 Note that depending on the parasitic capacitance of the first FET 103 and the second FET 104, etc., it may be preferable that the length LL2 of the first transmission line 12b is 0 μm. In this case, the long side of the drain electrode D3 of the first FET 103 is directly connected to the long side of one source electrode S4 of the second FET 104, and the connection part between the drain electrode D3 and the source electrode S4 is connected to the first transmission It functions as a transmission line instead of the line 12b. In this case, the second stub 41b may be connected to at least one of the two source electrodes S4 of the second FET 104, and the first impedance Zs and the second impedance Zg may be adjusted to a quasi-matching state by the second stub 41b. .

［ＤＣ静特性からの高周波最大出力の推定］
ＤＣのＩＶ静特性から推定される理想的な高周波出力の最大値（周波数に依存なし）を、（１）第２比較例のＣＳＦ１段増幅器（Ａ級バイアス）と、（２）第２の実施の形態の高周波増幅器２について求め、以下の表３に示す。表３中の（１）と（２）の回路において、初段のＣＳＦのＦＥＴのゲート幅は、Ｗｇ＝５０μｍ×１本である。 [Estimation of high frequency maximum output from DC static characteristics]
The maximum value of the ideal high-frequency output (independent of frequency) estimated from the DC IV static characteristics is determined by (1) the CSF single-stage amplifier (Class A bias) of the second comparative example, and (2) the second implementation. The results are obtained for the high frequency amplifier 2 having the form shown in Table 3 below. In the circuits (1) and (2) in Table 3, the gate width of the first-stage CSF FET is Wg=50 μm×1.

表３に示すように、ＤＣの静特性からは、最大の高周波出力は、ＣＳＦ１段増幅器の場合と比較して、本実施の形態の方が２倍、即ち３ｄＢほど大きくなる。 As shown in Table 3, from the DC static characteristics, the maximum high frequency output in this embodiment is twice as large, that is, about 3 dB, as compared to the case of the CSF single-stage amplifier.

しかしながら、第１の実施の形態で述べたように、（１）と（２）の両者の場合で、動作周波数が高くなると、増幅される高周波電流ｉｄと高周波電圧ｖｄも小さくなることに加えて、リアクタンス成分のために出力インピーダンスも小さくなる。その結果、動負荷線の取り得る範囲は小さく、かつ、ＦＥＴのリアクタンスの影響で高周波動負荷線は垂直方向に立つ傾向にあり、理想的なＤＣの静負荷線から推定される高周波出力と比較して、実際の最大の高周波出力である飽和出力は小さくなる傾向にある。 However, as described in the first embodiment, in both cases (1) and (2), as the operating frequency increases, the amplified high-frequency current id and high-frequency voltage vd also become smaller. , the output impedance also becomes small due to the reactance component. As a result, the possible range of the dynamic load line is small, and due to the influence of FET reactance, the high frequency dynamic load line tends to stand vertically, compared to the high frequency output estimated from the ideal DC static load line. Therefore, the saturation output, which is the actual maximum high-frequency output, tends to become smaller.

［１００ＧＨｚ帯での高周波特性］
高周波増幅器２の高周波特性として、利得と飽和出力について説明する。図１０（ａ）から図１０（ｃ）は、高周波増幅器の入出力特性を示す。図１１（ａ）から図１１（ｃ）は、高周波増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す。 [High frequency characteristics in 100GHz band]
As the high frequency characteristics of the high frequency amplifier 2, the gain and saturation output will be explained. 10(a) to 10(c) show the input/output characteristics of the high frequency amplifier. FIGS. 11(a) to 11(c) show the frequency dependence of the high frequency gain and input/output return loss of the high frequency amplifier.

以下の表４、図１０および図１１にて、１００ＧＨｚ帯（１００ＧＨｚ±３ＧＨｚ）において、（１）第２比較例のＣＳＦ１段増幅器（ＣＳＦ：Ｗｇ＝５０μｍ×１）、（２）第１比較例のカスコード増幅器（ＣＳＦ：Ｗｇ１＝５０μｍ×１、ＣＧＦ：Ｗｇ２＝５０μｍ×２）、（３）第２の実施の形態の高周波増幅器２（ＣＳＦ：Ｗｇ１＝５０μｍ×１、ＣＧＦ：Ｗｇ２＝５０μｍ×２）の特性を示す。図１０（ａ）と図１１（ａ）は（１）に関し、図１０（ｂ）と図１１（ｂ）は（２）に関し、図１０（ｃ）と図１１（ｃ）は（３）に関する。 In the following Table 4, FIG. 10, and FIG. 11, in the 100 GHz band (100 GHz ± 3 GHz), (1) the CSF 1-stage amplifier of the second comparative example (CSF: Wg = 50 μm × 1), (2) the first comparative example (3) High frequency amplifier 2 of the second embodiment (CSF: Wg1=50 μm×1, CGF: Wg2=50 μm×2) ). 10(a) and 11(a) relate to (1), FIG. 10(b) and FIG. 11(b) relate to (2), and FIG. 10(c) and FIG. 11(c) relate to (3). .

なお、ＤＣ静特性とＤＣ電流は、（１），（２），（３）ともソース接地側のゲート幅（ＣＳＦ：Ｗｇ=５０μｍ×１）で決まるため、当該ゲート幅で比較した。 Note that the DC static characteristics and the DC current (1), (2), and (3) are all determined by the gate width (CSF: Wg=50 μm×1) on the source common side, so the comparison was made using the gate width.

表４から、（２）の第１比較例のカスコード増幅器は、（１）の第２比較例のＣＳＦ１段増幅器の特性より飽和出力特性については１．２ｄＢ低い特性を示す。これは、第１比較例のカスコード増幅器では、第１のトランジスタＴｒ１のドレイン端子Ｄからマルチフィンガーの第２のトランジスタＴｒ２の２つのソース端子Ｓのそれぞれにワイヤ１０１０とワイヤ１０１１が接続されるため、最短の配線で接続できず、略１／２波長である約７００μｍほど長い線路での接続が必要となったため、１００ＧＨｚでの線路損失と２本のワイヤのインピーダンスが影響しているためである。 From Table 4, the cascode amplifier of the first comparative example (2) exhibits a saturation output characteristic that is 1.2 dB lower than the characteristic of the CSF single-stage amplifier of the second comparative example (1). This is because, in the cascode amplifier of the first comparative example, the wires 1010 and 1011 are connected from the drain terminal D of the first transistor Tr1 to each of the two source terminals S of the multi-finger second transistor Tr2. This is because the line loss at 100 GHz and the impedance of the two wires are affected because it was not possible to connect with the shortest wiring, and a longer line of approximately 700 μm, which is approximately 1/2 wavelength, was required.

一方、（３）の本実施の形態の高周波増幅器２においては、表３のＤＣからの出力推定値より２．１ｄＢほど低いものの、（２）の第１比較例のカスコード増幅器と比べて、本実施の形態の方が、１００ＧＨｚで約０．１５Ｗほど高い飽和電力を有している。加えて、高周波利得では、本実施の形態の方が２．７ｄＢ大きくなっており、より優れた高周波特性を有している。これは、本実施の形態の高周波増幅器２が、第１比較例のカスコード増幅器とは異なり、ＣＳＦとＣＧＦの間の配線の課題がなく、最短距離で配線できること、１本の第１の伝送線路１２ｂで配線できるため線路インピーダンスを安定させることができること、第２の伝送線路２１ｃによるスタブ構成、および、セルフバイアス回路の効果であり、周波数が高くなればなるほどより大きい効果を奏する。 On the other hand, in the high frequency amplifier 2 of the present embodiment (3), although it is about 2.1 dB lower than the estimated output value from DC in Table 3, it is lower than the cascode amplifier of the first comparative example (2). The embodiment has a higher saturation power by about 0.15 W at 100 GHz. In addition, the high frequency gain of this embodiment is 2.7 dB larger, and has better high frequency characteristics. This is because the high frequency amplifier 2 of this embodiment, unlike the cascode amplifier of the first comparative example, does not have the problem of wiring between the CSF and CGF, can be wired over the shortest distance, and has only one first transmission line. 12b, the line impedance can be stabilized, the stub configuration of the second transmission line 21c, and the self-bias circuit are effective, and the higher the frequency, the greater the effect.

（第３の実施の形態）
第３の実施形態は、第２のＦＥＴのゲート電極も１本であることが第２の実施の形態と主に異なる。高周波増幅器の動作中心周波数は１００ＧＨｚである一例について、以下、第２の実施の形態との相違点を中心に説明する。 (Third embodiment)
The third embodiment differs from the second embodiment mainly in that the second FET has only one gate electrode. An example in which the operating center frequency of the high-frequency amplifier is 100 GHz will be described below, focusing on the differences from the second embodiment.

［基本構成］
図１２は、第３の実施の形態に係る高周波増幅器３を示す回路図である。図１３は、図１２の高周波増幅器３のレイアウト図である。 [Basic configuration]
FIG. 12 is a circuit diagram showing a high frequency amplifier 3 according to the third embodiment. FIG. 13 is a layout diagram of the high frequency amplifier 3 of FIG. 12.

図１３に示すように、第１のＦＥＴ１０５は、接地された１つのソース電極Ｓ５、１本のゲート電極ｇ５、および１つのドレイン電極Ｄ５を備える。ゲート電極ｇ５の一端にゲート端子Ｇ５が構成される。第２のＦＥＴ１０６は、１つのソース電極Ｓ６、１本のゲート電極ｇ６、および１つのドレイン電極Ｄ６を備える。第１のＦＥＴ１０５の長方形のドレイン電極Ｄ５の長辺は、第２のＦＥＴ１０６の長方形のソース電極Ｓ６の長辺に向かい合っている。第１の伝送線路１２ｃは、第１のＦＥＴ１０５のドレイン電極Ｄ５の長辺と、第２のＦＥＴ１０６のソース電極Ｓ６の長辺とを接続している。第２のＦＥＴ１０６のドレイン電極Ｄ６に隣接して出力整合回路１４が配置されている。 As shown in FIG. 13, the first FET 105 includes one grounded source electrode S5, one gate electrode g5, and one drain electrode D5. A gate terminal G5 is configured at one end of the gate electrode g5. The second FET 106 includes one source electrode S6, one gate electrode g6, and one drain electrode D6. The long side of the rectangular drain electrode D5 of the first FET 105 faces the long side of the rectangular source electrode S6 of the second FET 106. The first transmission line 12c connects the long side of the drain electrode D5 of the first FET 105 and the long side of the source electrode S6 of the second FET 106. An output matching circuit 14 is arranged adjacent to the drain electrode D6 of the second FET 106.

第２のＦＥＴ１０６のゲート電極ｇ６の端部にゲート端子Ｇ６が構成される。ゲート端子Ｇ６には、ゲートオープンスタブである第１のスタブ２０ｄが構成される。第１のスタブ２０ｄは、ゲート端子Ｇ６に接続された第２の伝送線路２１ｄから構成される。第１のスタブ２０ｄは、高周波増幅器３の出力特性を決める素子であり、動作周波数で容量性または誘導性で用いられる。本実施の形態では、第２のＦＥＴ１０６はシングルゲートフィンガーの構成であり、第２のＦＥＴ１０６の寄生成分は小さく、第１のスタブ２０ｄは容量性で用いられる。つまり、第２のＦＥＴ１０６のゲート端子Ｇ６は、第１のスタブ２０ｄにより適当なリアクタンス有して交流的に接地される。 A gate terminal G6 is configured at the end of the gate electrode g6 of the second FET 106. A first stub 20d, which is a gate open stub, is configured at the gate terminal G6. The first stub 20d is composed of a second transmission line 21d connected to the gate terminal G6. The first stub 20d is an element that determines the output characteristics of the high frequency amplifier 3, and is used capacitively or inductively at the operating frequency. In this embodiment, the second FET 106 has a single gate finger configuration, the parasitic components of the second FET 106 are small, and the first stub 20d is used capacitively. That is, the gate terminal G6 of the second FET 106 is AC grounded with an appropriate reactance by the first stub 20d.

なお、第１のスタブ２０ｄは、第２の伝送線路２１ｄと第１の容量素子（図示せず）が直列接続され、第１の容量素子の他端が接地された容量性のスタブであってもよい。 The first stub 20d is a capacitive stub in which the second transmission line 21d and a first capacitive element (not shown) are connected in series, and the other end of the first capacitive element is grounded. Good too.

第２の伝送線路２１ｄの幅、具体的にはラジアルスタブで構成する場合、最大幅は、第１の伝送線路１２ｃの幅および出力整合回路１４の出力側伝送線路３７ｂの幅より小さいほうが好ましい。理由は、線路損失が少し大きくても出力と利得への影響は軽微であり、回路自体が安定化しやすくなり、さらに小型化が可能となるためである。また、第１のスタブ２０ｄを第２の伝送線路２１ｄと第１の容量素子で構成する場合、第２の伝送線路２１ｄの面積や第１の容量素子を制御しやすく寄生成分を低減できるためである。 The width of the second transmission line 21d, specifically when it is configured with a radial stub, the maximum width is preferably smaller than the width of the first transmission line 12c and the width of the output side transmission line 37b of the output matching circuit 14. The reason is that even if the line loss is a little large, the effect on the output and gain is slight, the circuit itself becomes more stable, and further miniaturization becomes possible. Furthermore, when the first stub 20d is configured with the second transmission line 21d and the first capacitive element, the area of the second transmission line 21d and the first capacitive element can be easily controlled and parasitic components can be reduced. be.

［基本構成による効果］
以上のように、第１のＦＥＴ１０５は１本のゲート電極ｇ５で構成され、第２のＦＥＴ１０６も１本のゲート電極ｇ６で構成されるため、第１および第２の実施の形態のマルチフィンガータイプのＦＥＴと比べて容量成分および寄生成分が小さい。一例として、６０ＧＨｚ以上の動作周波数帯では、λｇ／２０以下のサイズのゲート幅Ｗｇ（＝２０μｍ～７０μｍ）を適宜選択することにより、高利得でより高い周波数で動作させることができる。本実施の形態の構成は、１００ＧＨｚ超のミリ波帯およびテラヘルツ帯の周波数帯で有利な構成である。 [Effects of basic configuration]
As described above, the first FET 105 is configured with one gate electrode g5, and the second FET 106 is also configured with one gate electrode g6, so the multi-finger type of the first and second embodiments is The capacitance component and parasitic component are smaller than that of the FET. For example, in an operating frequency band of 60 GHz or more, by appropriately selecting a gate width Wg (=20 μm to 70 μm) with a size of λg/20 or less, it is possible to operate at a higher frequency with high gain. The configuration of this embodiment is advantageous in the millimeter wave band and terahertz frequency band exceeding 100 GHz.

また、第２のＦＥＴ１０６のドレイン電極Ｄ６の１つの長辺のみがゲート電極ｇ６に向き合う構成であるため、ゲート電極ｇ６とは反対側において当該ドレイン電極Ｄ６に隣接して出力整合回路１４を配置できる。そのため、マイクロ波帯とミリ波帯において損失の少ない配線を実現でき、加えて、複数のドレイン電極を束ねたドレイン端子を構成する必要がなく、寄生成分の少ない小型の回路構成を実現できる。 Further, since only one long side of the drain electrode D6 of the second FET 106 faces the gate electrode g6, the output matching circuit 14 can be placed adjacent to the drain electrode D6 on the opposite side from the gate electrode g6. . Therefore, it is possible to realize wiring with low loss in the microwave band and millimeter wave band, and in addition, there is no need to configure a drain terminal in which a plurality of drain electrodes are bundled, and a compact circuit configuration with few parasitics can be realized.

［第１の伝送線路端のスタブ構成］
第１の伝送線路１２ｃの短辺に第２のスタブ４１ｃが接続されることが望ましい。第２のスタブ４１ｃは、第１の伝送線路１２ｃと接地との間に直列接続された第３の伝送線路４２ｃと第２の容量素子４３ｂとを有し、第２の容量素子４３ｂが接地側に配置される。つまり、第２の容量素子４３ｂの一端が第３の伝送線路４２ｃに接続され、第２の容量素子４３ｂの他端が接地される。第２の容量素子４３ｂは、ＤＣ成分のカットも兼ねる。第２のスタブ４１ｃは、第２のＦＥＴ１０６の寄生成分に応じて、第３の伝送線路４２ｃの長さで、容量性または誘導性のスタブとして構成される。本実施の形態では、誘導性のスタブを構成することにより、第２のＦＥＴ１０６の寄生成分を抑制し、次に述べる第１の伝送線路１２ｃによるインピーダンス整合をとりやすくでき、高出力、高利得特性を得ることができる。 [Stub configuration at the end of the first transmission line]
It is desirable that the second stub 41c be connected to the short side of the first transmission line 12c. The second stub 41c has a third transmission line 42c and a second capacitive element 43b connected in series between the first transmission line 12c and the ground, and the second capacitive element 43b is on the ground side. will be placed in That is, one end of the second capacitive element 43b is connected to the third transmission line 42c, and the other end of the second capacitive element 43b is grounded. The second capacitive element 43b also serves to cut the DC component. The second stub 41c is configured as a capacitive or inductive stub with the length of the third transmission line 42c depending on the parasitic components of the second FET 106. In this embodiment, by configuring an inductive stub, parasitic components of the second FET 106 can be suppressed, and impedance matching by the first transmission line 12c, which will be described next, can be easily achieved, resulting in high output and high gain characteristics. can be obtained.

［ＺｓとＺｇのインピーダンスマッチ］
図１４（ａ）と（ｂ）は、図１２の高周波増幅器３の第１インピーダンスＺｓと第２インピーダンスＺｇを説明するための図である。第１の伝送線路１２ｃの長さをＬＬ３として、図１４（ａ）は、起点となるＬＬ３=０μｍの場合を示し、図１４（ｂ）は、ＬＬ３=１０μｍの場合を示す。 [Impedance match between Zs and Zg]
FIGS. 14(a) and 14(b) are diagrams for explaining the first impedance Zs and second impedance Zg of the high frequency amplifier 3 in FIG. 12. Assuming that the length of the first transmission line 12c is LL3, FIG. 14(a) shows the case where LL3, which is the starting point, is 0 μm, and FIG. 14(b) shows the case where LL3=10 μm.

高周波増幅器３の動作中心周波数である例えば１００ＧＨｚにおいて、第２のＦＥＴ１０６側の第１の伝送線路１２ｃの端部から、第１のＦＥＴ１０５のドレイン端子をみた第１インピーダンスＺｓが、同じ端部から第２のＦＥＴ１０６のソース端子をみた第２インピーダンスＺｇの共役複素数となるときの第１インピーダンスＺｓの位相角を基準値とする。動作中心周波数において、第１の伝送線路１２ｃの長さは、第１インピーダンスＺｓの位相角が基準値から±３０度の範囲内、好ましくは±２０度の範囲内になるように設定されている。 For example, at 100 GHz, which is the operating center frequency of the high-frequency amplifier 3, the first impedance Zs seen from the end of the first transmission line 12c on the second FET 106 side to the drain terminal of the first FET 105 is the same as the first impedance Zs seen from the same end. The reference value is the phase angle of the first impedance Zs when the second impedance Zg becomes the conjugate complex number when looking at the source terminal of the FET 106 of No. 2. At the operating center frequency, the length of the first transmission line 12c is set so that the phase angle of the first impedance Zs is within ±30 degrees from the reference value, preferably within ±20 degrees. .

第１の伝送線路１２ｃの長さＬＬ３を調整することで、インピーダンスＺｓを変化させる。１００ＧＨｚにおいて、第１インピーダンスＺｓが第２インピーダンスＺｇと実質的に共役整合となる位相角は、図１４（ｂ）に四角形で示される点の概ね－１３４度であり、この位相角は伝送線路の長さＬＬ３=１０μｍに相当し、「ｍ９」として示される点の位相角とほぼ一致している。しかし、本実施の形態では、第１インピーダンスＺｓと第２インピーダンスＺｇの大きさ（ｍａｇ）が異なっているため、Ｚｓ≒Ｚｇ＊の関係の完全な整合とはならないため、－１３４度の位相角となるＬＬ３=１０μｍに決定している。 The impedance Zs is changed by adjusting the length LL3 of the first transmission line 12c. At 100 GHz, the phase angle at which the first impedance Zs and the second impedance Zg are substantially conjugate matched is approximately -134 degrees at the point indicated by the rectangle in FIG. The length LL3 corresponds to 10 μm, and almost matches the phase angle of the point indicated as “m9”. However, in this embodiment, since the magnitude (mag) of the first impedance Zs and the second impedance Zg is different, the relationship of Zs≒Zg* is not perfectly matched, so the phase angle of −134 degrees is It is determined that LL3=10 μm.

図１４（ｂ）に示すように、第１インピーダンスＺｓと第２インピーダンスＺｇをそれぞれ反射係数で表現すれば、次のようになる。
Ｚｓ→ｍａｇ：０．８３、ａｎｇｌｅ：－１３４度
Ｚｇ→ｍａｇ：０．８１、ａｎｇｌｅ：＋１３５度 As shown in FIG. 14(b), the first impedance Zs and the second impedance Zg can be expressed as reflection coefficients as follows.
Zs → mag: 0.83, angle: -134 degrees Zg → mag: 0.81, angle: +135 degrees

［ＤＣ静特性からの高周波最大出力の推定］
ＤＣのＩＶ静特性から推定される理想的な高周波出力の最大値（周波数に依存なし）を、（１）第２比較例のＣＳＦ１段増幅器（Ａ級バイアス）と、（２）第３の実施の形態の高周波増幅器３について求め、以下の表５に示す。表５中の（１）と（２）の回路において、初段のＣＳＦのＦＥＴのゲート幅は、Ｗｇ＝５０μｍ×１本である。 [Estimation of high frequency maximum output from DC static characteristics]
The maximum value of the ideal high-frequency output (independent of frequency) estimated from the DC IV static characteristics is calculated by comparing (1) the CSF single-stage amplifier (class A bias) of the second comparative example, and (2) the third implementation. The results are obtained for the high frequency amplifier 3 having the form shown in Table 5 below. In the circuits (1) and (2) in Table 5, the gate width of the first-stage CSF FET is Wg=50 μm×1.

表５に示すように、ＤＣの静特性からは、最大の高周波出力は、ＣＳＦ１段増幅器の場合と比較して、本実施の形態の方が２倍、即ち３ｄＢほど大きくなる。 As shown in Table 5, from the DC static characteristics, the maximum high frequency output is twice as large, that is, about 3 dB, in this embodiment as compared to the case of the CSF single-stage amplifier.

［１００ＧＨｚ帯での高周波特性］
高周波増幅器３の高周波特性として、利得と飽和出力について説明する。図１５（ａ），（ｂ）は、高周波増幅器の入出力特性を示す。図１６（ａ），（ｂ）は、高周波増幅器の高周波利得と入出力のリターンロスの周波数依存性を示す。 [High frequency characteristics in 100GHz band]
As the high frequency characteristics of the high frequency amplifier 3, the gain and saturation output will be explained. FIGS. 15(a) and 15(b) show the input/output characteristics of the high frequency amplifier. FIGS. 16A and 16B show the frequency dependence of the high frequency gain and input/output return loss of the high frequency amplifier.

以下の表６、図１５および図１６にて、１００ＧＨｚ帯（１００ＧＨｚ±３ＧＨｚ）において、（１）第２比較例のＣＳＦ１段増幅器（ＣＳＦ：Ｗｇ＝５０μｍ×１）、（２）第３の実施の形態の高周波増幅器３（ＣＳＦ：Ｗｇ１＝５０μｍ×１、ＣＧＦ：Ｗｇ２＝７０μｍ×１）の特性を示す。図１５（ａ）と図１６（ａ）は（１）に関し、図１５（ｂ）と図１６（ｂ）は（２）に関する。 In Table 6, FIG. 15, and FIG. 16 below, in the 100 GHz band (100 GHz ± 3 GHz), (1) the CSF one-stage amplifier of the second comparative example (CSF: Wg = 50 μm × 1), (2) the third implementation The characteristics of the high frequency amplifier 3 (CSF: Wg1=50 μm×1, CGF: Wg2=70 μm×1) of the form are shown below. 15(a) and 16(a) relate to (1), and FIG. 15(b) and FIG. 16(b) relate to (2).

なお、ＤＣ静特性とＤＣ電流は、（１），（２）ともソース接地側のゲート幅（ＣＳＦ：Ｗｇ=５０μｍ×１）で決まるため、当該ゲート幅で比較した。 Note that the DC static characteristics and DC current are determined by the gate width (CSF: Wg=50 μm×1) on the source common side in both (1) and (2), so the comparison was made using the gate width.

本実施の形態の飽和出力電力は表５のＤＣからの推定値より２．４ｄＢほど低いものの、飽和出力電力の（１），（２）の差は１．４ｄＢであり、本実施の形態の方が１００ＧＨｚで約０．０６Ｗほど高い飽和電力を有している。加えて、高周波利得は、本実施の形態の方が約３ｄＢ大きくなっており、より優れた高周波特性を有している。 Although the saturated output power of this embodiment is about 2.4 dB lower than the estimated value from DC in Table 5, the difference between the saturated output powers (1) and (2) is 1.4 dB. It has a higher saturation power of about 0.06 W at 100 GHz. In addition, the high frequency gain is approximately 3 dB larger in this embodiment, and it has better high frequency characteristics.

本実施の形態においては、第１のＦＥＴ１０５と第２のＦＥＴ１０６のそれぞれが１本のゲート電極ｇ５，ｇ６で構成されるため、第１のＦＥＴ１０５と第２のＦＥＴ１０６の配置は第２の実施の形態のカスコード増幅器とは異なる。 In this embodiment, each of the first FET 105 and the second FET 106 is composed of one gate electrode g5, g6, so the arrangement of the first FET 105 and the second FET 106 is different from that of the second embodiment. This is different from the type of cascode amplifier.

なお、第１から第３の実施の形態では６５ＧＨｚ帯と１００ＧＨｚ帯の例で説明したが、動作周波数が小さくなるほど、ＤＣの静特性から推定される理想的な出力値と、実際の高周波出力値は一致する傾向が強くなる。理由は、実施の形態で示した動作周波数が高くなるのとは逆に、動作周波数が低くなると利得が大きく、かつ、リアクタンス成分の寄与が小さく動負荷線の出力インピーダンスが大きくなるためである。第１から第３の実施の形態で示したカスコード回路を用いた高出力増幅器の構成を用いれば、動負荷線の出力インピーダンスを効果的に大きくすることができ、かつ寄生成分を抑制し、理想的な高周波出力に近づいた高出力特性と高利得の特性を実現できる。 In addition, in the first to third embodiments, explanations have been given using examples of 65 GHz band and 100 GHz band, but as the operating frequency becomes smaller, the ideal output value estimated from DC static characteristics and the actual high-frequency output value become different. have a strong tendency to match. The reason is that, contrary to the increase in the operating frequency shown in the embodiment, as the operating frequency becomes lower, the gain increases, and the contribution of the reactance component becomes smaller, resulting in an increase in the output impedance of the dynamic load line. By using the configuration of the high-output amplifier using the cascode circuit shown in the first to third embodiments, the output impedance of the dynamic load line can be effectively increased, parasitic components can be suppressed, and ideal It is possible to achieve high output characteristics and high gain characteristics that are close to the high frequency output of a typical high frequency output.

以上、本開示を実施の形態にもとづいて説明した。本開示は上記実施の形態に限定されず、種々の設計変更が可能であり、様々な変形例が可能であること、またそうした変形例も本開示の範囲にあることは、当業者に理解されるところである。 The present disclosure has been described above based on the embodiments. Those skilled in the art will understand that the present disclosure is not limited to the embodiments described above, and that various design changes and modifications are possible, and that such modifications are also within the scope of the present disclosure. It is a place where

本開示の一態様の概要は、次の通りである。本開示のある態様の高周波増幅器は、高周波入力信号を増幅する、ソース接地された第１のＦＥＴと、前記第１のＦＥＴにカスコード接続され、高周波出力信号を出力する、ゲート接地された第２のＦＥＴと、前記第１のＦＥＴのドレイン端子と、前記第２のＦＥＴのソース端子との間に接続された第１の伝送線路と、前記第２のＦＥＴのゲート端子に接続された第２の伝送線路を有する第１のスタブであって、前記第２の伝送線路に直列接続された第１の容量素子を有するスタブ、または、オープンスタブである、第１のスタブと、を備える。 An overview of one aspect of the present disclosure is as follows. A high frequency amplifier according to an aspect of the present disclosure includes a first source-grounded FET that amplifies a high-frequency input signal, and a gate-grounded second FET that is cascode-connected to the first FET and outputs a high-frequency output signal. FET, a first transmission line connected between the drain terminal of the first FET and the source terminal of the second FET, and a second transmission line connected to the gate terminal of the second FET. The first stub has a transmission line and has a first capacitive element connected in series to the second transmission line, or the first stub is an open stub.

この態様によると、第１の伝送線路により寄生線路の影響を小さくでき、第１のスタブにより第２のＦＥＴの出力インピーダンスを大きくすることができ、出力振幅も大きくすることができる。よって、マイクロ波帯およびミリ波帯において高利得かつ高出力特性を得ることができる。加えて、第１の伝送線路の特性インピーダンスで高周波増幅器の帯域幅も制御することが可能となる。第１の伝送線路の幅を広くして特性インピーダンスを低くすることによって、高周波増幅器を広帯域化することができる。逆に、第１の伝送線路の幅を狭くして、特性インピーダンスを高インピーダンス化することによって、高周波増幅器を狭帯域化することもできる。 According to this aspect, the influence of the parasitic line can be reduced by the first transmission line, the output impedance of the second FET can be increased by the first stub, and the output amplitude can also be increased. Therefore, high gain and high output characteristics can be obtained in the microwave band and millimeter wave band. In addition, the bandwidth of the high frequency amplifier can also be controlled by the characteristic impedance of the first transmission line. By increasing the width of the first transmission line and lowering the characteristic impedance, it is possible to widen the band of the high frequency amplifier. Conversely, by narrowing the width of the first transmission line and increasing the characteristic impedance, it is also possible to narrow the band of the high frequency amplifier.

前記第２の伝送線路の幅は、前記第１の伝送線路の幅より小さくてもよい。この場合、回路が安定化しやすくなり、小型化できる。 The width of the second transmission line may be smaller than the width of the first transmission line. In this case, the circuit becomes more stable and can be made smaller.

前記第１の伝送線路に接続された第３の伝送線路を有する第２のスタブを備え、前記第２のスタブは、前記第３の伝送線路に直列接続された第２の容量素子を有するスタブ、または、オープンスタブであってもよい。第２の容量素子の一端は第３の伝送線路に接続され、第２の容量素子の他端は接地されてもよい。第２のスタブは、第１の伝送線路のどの位置に接続されてもよい。第３の伝送線路を有する第２のスタブにより、第２のＦＥＴのもつ寄生成分を抑制し、第１の伝送線路によるインピーダンス整合をとりやすくでき、高出力、高利得特性を得ることができる。 a second stub having a third transmission line connected to the first transmission line, the second stub having a second capacitive element connected in series to the third transmission line; , or may be an open stub. One end of the second capacitive element may be connected to the third transmission line, and the other end of the second capacitive element may be grounded. The second stub may be connected to any position on the first transmission line. The second stub having the third transmission line suppresses parasitic components of the second FET, facilitates impedance matching by the first transmission line, and provides high output and high gain characteristics.

前記高周波増幅器の動作中心周波数において、前記第２のＦＥＴ側の前記第１の伝送線路の端部から、前記第１のＦＥＴのドレイン端子をみた第１インピーダンスが、当該第２のＦＥＴのソース端子をみた第２インピーダンスの共役複素数となるときの当該第１インピーダンスの位相角を基準値として、当該第１の伝送線路の長さは、当該第１インピーダンスの位相角が基準値から±３０度の範囲内になるように設定されていてもよい。この場合、完全な整合から少しずれた状態を保ったまま第１のＦＥＴと第２のＦＥＴを接続でき、不安定状態にならないようにして、高利得の接続が可能となる。 At the operating center frequency of the high-frequency amplifier, the first impedance seen from the end of the first transmission line on the second FET side to the drain terminal of the first FET is the source terminal of the second FET. The length of the first transmission line is such that the phase angle of the first impedance is ±30 degrees from the reference value, with the phase angle of the first impedance when it becomes the conjugate complex number of the second impedance as seen from the reference value. It may be set to fall within the range. In this case, the first FET and the second FET can be connected while maintaining a state slightly deviated from perfect matching, and a high gain connection is possible without becoming unstable.

前記第２のＦＥＴは、複数のゲート電極を有するマルチフィンガー構造を有し、前記複数のゲート電極は、前記ゲート端子に束ねられ、前記第１のスタブは、複数設けられてもよい。この場合、第１の伝送線路の終端部に第２のＦＥＴを対称に配置できるため、第１の伝送線路自体のインピーダンスをコントロールすることができ、第２のＦＥＴ内に生じる寄生伝送線路の影響を小さくすることができる。よって、高利得かつ高出力特性を得ることができる。複数の第１のスタブを第２のＦＥＴに対して対称に配置できるため、回路動作のバランスを取ることもできる。 The second FET may have a multi-finger structure having a plurality of gate electrodes, the plurality of gate electrodes may be bundled to the gate terminal, and a plurality of the first stubs may be provided. In this case, since the second FET can be arranged symmetrically at the end of the first transmission line, the impedance of the first transmission line itself can be controlled, and the influence of the parasitic transmission line occurring within the second FET can be made smaller. Therefore, high gain and high output characteristics can be obtained. Since the plurality of first stubs can be arranged symmetrically with respect to the second FET, it is also possible to balance the circuit operation.

前記第１のＦＥＴは、１本のゲート電極と、長方形のドレイン電極とを有し、前記第２のＦＥＴは、長方形のソース電極を有し、前記第１のＦＥＴのドレイン電極の長辺は、前記第２のＦＥＴのソース電極の長辺に向かい合い、前記第１の伝送線路は、前記第１のＦＥＴのドレイン電極の長辺と、前記第２のＦＥＴのソース電極の長辺とを接続してもよい。この場合、第１の伝送線路による損失の少ない配線を構成でき、寄生成分の少ない小型の回路構成が可能となる。 The first FET has one gate electrode and a rectangular drain electrode, the second FET has a rectangular source electrode, and the long side of the drain electrode of the first FET is , facing the long side of the source electrode of the second FET, the first transmission line connects the long side of the drain electrode of the first FET and the long side of the source electrode of the second FET. You may. In this case, it is possible to configure a wiring with low loss due to the first transmission line, and it is possible to configure a small circuit with few parasitic components.

前記第２のＦＥＴは、１本のゲート電極を有してもよい。この場合、高利得でより高い周波数で動作させることができる。 The second FET may have one gate electrode. In this case, it can be operated at higher frequencies with high gain.

前記第２のＦＥＴのドレイン端子とゲート端子との間に接続された第１の抵抗素子と、前記第２のＦＥＴのゲート端子と接地との間に接続された第２の抵抗素子と、を備えてもよい。この場合、ＲＦ負荷線は自律的にＩＶ特性の広い領域を動くことができ、高利得かつ高出力特性を得ることができる。 a first resistance element connected between the drain terminal and the gate terminal of the second FET; and a second resistance element connected between the gate terminal of the second FET and ground. You may prepare. In this case, the RF load line can autonomously move over a wide range of IV characteristics, and high gain and high output characteristics can be obtained.

前記第１の抵抗素子の抵抗値をＲ１とし、前記第２の抵抗素子の抵抗値をＲ２とし、Ｒ１とＲ２は、それぞれ１ｋΩ以上であり、Ｒ１／Ｒ２は、０．８から２の範囲であってもよい。この場合、第１のＦＥＴと第２のＦＥＴに適切なバイアス電圧を印加でき、リーク電流を低減できる。 The resistance value of the first resistance element is R1, the resistance value of the second resistance element is R2, R1 and R2 are each 1 kΩ or more, and R1/R2 is in the range of 0.8 to 2. There may be. In this case, an appropriate bias voltage can be applied to the first FET and the second FET, and leakage current can be reduced.

１，２，３…高周波増幅器、Ｄ１～Ｄ６…ドレイン電極、Ｇ１～Ｇ６…ゲート端子、Ｓ１～Ｓ６，ＳＳ２…ソース電極、ｇ１～ｇ６…ゲート電極、Ｒ１…第１の抵抗素子、Ｒ２…第２の抵抗素子、１２ａ，１２ｂ，１２ｃ…第１の伝送線路、２０ａ，２０ｂ，２０ｃ，２０ｄ…第１のスタブ、２１ａ，２１ｂ，２１ｃ，２１ｄ…第２の伝送線路、２２ａ，２２ｂ，２２ｃ…第１の容量素子、３８…分圧回路、４１ａ，４１ｂ，４１ｃ…第２のスタブ、４２ａ，４２ｂ，４２ｃ…第３の伝送線路、４３ａ，４３ｂ…第２の容量素子、６２…ドレイン端子、１０１，１０３，１０５…第１のＦＥＴ、１０２，１０４，１０６…第２のＦＥＴ、１０２ａ，１０２ｂ…ＦＥＴ。 1, 2, 3...high frequency amplifier, D1-D6...drain electrode, G1-G6...gate terminal, S1-S6, SS2...source electrode, g1-g6...gate electrode, R1...first resistance element, R2...th 2 resistance elements, 12a, 12b, 12c...first transmission line, 20a, 20b, 20c, 20d...first stub, 21a, 21b, 21c, 21d...second transmission line, 22a, 22b, 22c... First capacitive element, 38... Voltage dividing circuit, 41a, 41b, 41c... Second stub, 42a, 42b, 42c... Third transmission line, 43a, 43b... Second capacitive element, 62... Drain terminal, 101, 103, 105...first FET, 102, 104, 106... second FET, 102a, 102b...FET.

Claims

高周波入力信号を増幅する、ソース接地された第１のＦＥＴと、
前記第１のＦＥＴにカスコード接続され、高周波出力信号を出力する、ゲート接地された第２のＦＥＴと、
前記第１のＦＥＴのドレイン端子と、前記第２のＦＥＴのソース端子との間に接続された第１の伝送線路と、
前記第２のＦＥＴのゲート端子に接続された第２の伝送線路を有する第１のスタブであって、前記第２の伝送線路に直列接続された第１の容量素子を有するスタブ、または、オープンスタブである、第１のスタブと、
を備えることを特徴とする高周波増幅器。 a first FET with a common source that amplifies a high frequency input signal;
a second FET whose gate is grounded and which is cascode-connected to the first FET and outputs a high-frequency output signal;
a first transmission line connected between the drain terminal of the first FET and the source terminal of the second FET;
A first stub having a second transmission line connected to the gate terminal of the second FET, the stub having a first capacitive element connected in series to the second transmission line, or an open stub. a first stub, which is a stub;
A high frequency amplifier characterized by comprising:

前記第２の伝送線路の幅は、前記第１の伝送線路の幅より小さいことを特徴とする請求項１に記載の高周波増幅器。 The high frequency amplifier according to claim 1, wherein the width of the second transmission line is smaller than the width of the first transmission line.

前記第１の伝送線路に接続された第３の伝送線路を有する第２のスタブを備え、前記第２のスタブは、前記第３の伝送線路に直列接続された第２の容量素子を有するスタブ、または、オープンスタブであることを特徴とする請求項１または２に記載の高周波増幅器。 a second stub having a third transmission line connected to the first transmission line, the second stub having a second capacitive element connected in series to the third transmission line; 3. The high frequency amplifier according to claim 1, wherein the high frequency amplifier is an open stub.

前記高周波増幅器の動作中心周波数において、前記第２のＦＥＴ側の前記第１の伝送線路の端部から、前記第１のＦＥＴのドレイン端子をみた第１インピーダンスが、当該第２のＦＥＴのソース端子をみた第２インピーダンスの共役複素数となるときの当該第１インピーダンスの位相角を基準値として、当該第１の伝送線路の長さは、当該第１インピーダンスの位相角が基準値から±３０度の範囲内になるように設定されていることを特徴とする請求項１または２に記載の高周波増幅器。 At the operating center frequency of the high-frequency amplifier, the first impedance seen from the end of the first transmission line on the second FET side to the drain terminal of the first FET is the source terminal of the second FET. The length of the first transmission line is such that the phase angle of the first impedance is ±30 degrees from the reference value, with the phase angle of the first impedance when it becomes the conjugate complex number of the second impedance as seen from the reference value. 3. The high frequency amplifier according to claim 1, wherein the high frequency amplifier is set within a range.

前記第２のＦＥＴは、複数のゲート電極を有するマルチフィンガー構造を有し、
前記複数のゲート電極は、前記ゲート端子に束ねられ、
前記第１のスタブは、複数設けられていることを特徴とする請求項１または２に記載の高周波増幅器。 The second FET has a multi-finger structure having a plurality of gate electrodes,
the plurality of gate electrodes are bundled to the gate terminal,
3. The high frequency amplifier according to claim 1, wherein a plurality of the first stubs are provided.

前記第１のＦＥＴは、１本のゲート電極と、長方形のドレイン電極とを有し、
前記第２のＦＥＴは、長方形のソース電極を有し、
前記第１のＦＥＴのドレイン電極の長辺は、前記第２のＦＥＴのソース電極の長辺に向かい合い、
前記第１の伝送線路は、前記第１のＦＥＴのドレイン電極の長辺と、前記第２のＦＥＴのソース電極の長辺とを接続していることを特徴とする請求項１または２に記載の高周波増幅器。 The first FET has one gate electrode and a rectangular drain electrode,
The second FET has a rectangular source electrode,
A long side of the drain electrode of the first FET faces a long side of the source electrode of the second FET,
3. The first transmission line connects a long side of the drain electrode of the first FET and a long side of the source electrode of the second FET. high frequency amplifier.

前記第２のＦＥＴは、１本のゲート電極を有することを特徴とする請求項６に記載の高周波増幅器。 7. The high frequency amplifier according to claim 6, wherein the second FET has one gate electrode.

前記第２のＦＥＴのドレイン端子とゲート端子との間に接続された第１の抵抗素子と、
前記第２のＦＥＴのゲート端子と接地との間に接続された第２の抵抗素子と、
を備えることを特徴とする請求項１または２に記載の高周波増幅器。 a first resistance element connected between the drain terminal and gate terminal of the second FET;
a second resistance element connected between the gate terminal of the second FET and ground;
The high frequency amplifier according to claim 1 or 2, comprising:

前記第１の抵抗素子の抵抗値をＲ１とし、前記第２の抵抗素子の抵抗値をＲ２とし、
Ｒ１とＲ２は、それぞれ１ｋΩ以上であり、
Ｒ１／Ｒ２は、０．８から２の範囲であることを特徴とする請求項８に記載の高周波増幅器。 The resistance value of the first resistance element is R1, the resistance value of the second resistance element is R2,
R1 and R2 are each 1 kΩ or more,
9. The high frequency amplifier according to claim 8, wherein R1/R2 is in the range of 0.8 to 2.