JP2023136028A - 半導体装置 - Google Patents
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Abstract
【課題】サージ電流に対する耐圧を向上可能な半導体装置を提供する。【解決手段】半導体装置は、第1電極と、前記第1電極に接続された第1導電形の第1半導体層と、前記第1半導体層上の第1領域に設けられ、第1導電形であり、不純物濃度が前記第1半導体層の不純物濃度よりも高い第2半導体層と、前記第2半導体層上に設けられた第2導電形の第3半導体層と、前記第1半導体層上の第2領域に設けられ、第1導電形であり、不純物濃度が前記第1半導体層の不純物濃度よりも高く前記第2半導体層の不純物濃度よりも低く、前記第2半導体層から前記第1半導体層の一部を介して離隔した第4半導体層と、前記第4半導体層上の一部に設けられた第2導電形の第5半導体層と、前記第3半導体層、前記第4半導体層及び前記第5半導体層に接続された第2電極と、を備える。【選択図】図3
Description
実施形態は、半導体装置に関する。
ショットキーバリアダイオード(SBD)は、金属とn形の半導体を接合し、その仕事関数の違いを利用してダイオードを実現している。また、リーク電流を抑制するために、半導体における金属との接合面の一部にp形層を設け、逆バイアス時にpn界面を起点として空乏層を形成することにより、電界強度が最大となる位置を金属と半導体との接合界面から半導体側に移動させるジャンクションバリアショットキー(JBS)構造も提案されている。このような半導体装置においては、サージ電流に対する耐性の向上が望まれている。
実施形態の目的は、サージ電流に対する耐圧を向上可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第1電極と、前記第1電極に接続された第1導電形の第1半導体層と、前記第1半導体層上の第1領域に設けられ、第1導電形であり、不純物濃度が前記第1半導体層の不純物濃度よりも高い第2半導体層と、前記第2半導体層上に設けられた第2導電形の第3半導体層と、前記第1半導体層上の第2領域に設けられ、第1導電形であり、不純物濃度が前記第1半導体層の不純物濃度よりも高く前記第2半導体層の不純物濃度よりも低く、前記第2半導体層から前記第1半導体層の一部を介して離隔した第4半導体層と、前記第4半導体層上の一部に設けられた第2導電形の第5半導体層と、前記第3半導体層、前記第4半導体層及び前記第5半導体層に接続された第2電極と、を備える。
以下、本発明の実施形態について説明する。
図1は、本実施形態に係る半導体装置を示す平面図である。
図2は、本実施形態に係る半導体装置を示す断面図である。
図3(a)は、図1に示すA-A’線による断面図であり、図3(b)は図3(a)の領域Bを示す一部拡大断面図である。
図4は、図1の領域Cに相当する断面図であり、図3(a)のD-D’線の位置を示す。
図5は、図1の領域Cに相当する断面図であり、図3(a)のE-E’線の位置を示す。
図6は、図1の領域Cに相当する断面図であり、図3(a)のF-F’線の位置を示す。
図7は、横軸に図3(b)のG-G’線に沿った位置をとり縦軸に不純物濃度をとって、不純物濃度プロファイルを示すグラフである。
なお、各図は模式的なものであり、適宜強調又は簡略化されている。また、図間において構成要素の寸法比及び数は必ずしも整合していない。
図1は、本実施形態に係る半導体装置を示す平面図である。
図2は、本実施形態に係る半導体装置を示す断面図である。
図3(a)は、図1に示すA-A’線による断面図であり、図3(b)は図3(a)の領域Bを示す一部拡大断面図である。
図4は、図1の領域Cに相当する断面図であり、図3(a)のD-D’線の位置を示す。
図5は、図1の領域Cに相当する断面図であり、図3(a)のE-E’線の位置を示す。
図6は、図1の領域Cに相当する断面図であり、図3(a)のF-F’線の位置を示す。
図7は、横軸に図3(b)のG-G’線に沿った位置をとり縦軸に不純物濃度をとって、不純物濃度プロファイルを示すグラフである。
なお、各図は模式的なものであり、適宜強調又は簡略化されている。また、図間において構成要素の寸法比及び数は必ずしも整合していない。
図1及び図2に示すように、本実施形態に係る半導体装置1においては、電流を流すセル部Rc、セル部Rcを囲む境界部Ri、及び、境界部Riを囲む終端部Rtが設定されている。半導体装置1は、1枚のチップによって構成されている。上方から見て、セル部Rcの形状は矩形である。終端部Rtはチップの外縁を構成する枠状の部分である。境界部Riはセル部Rcと終端部Rtとの間に配置された枠状の部分である。
セル部Rcにおいては、PiNダイオード領域R1と、JBS(ジャンクションバリアショットキー)領域R2が設定されている。上方から見て、複数のPiNダイオード領域R1がJBS領域R2内において千鳥状に配列されている。各PiNダイオード領域R1の形状は、例えば八角形の島状である。なお、複数のPiNダイオード領域R1の配列は千鳥状には限定されず、各PiNダイオード領域R1の形状も八角形には限定されない。
以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。PiNダイオード領域R1の配列周期が最も短い方向を「X方向」とし、後述するカソード電極10からアノード電極50に向かう方向を「Z方向」とし、X方向及びZ方向に対して直交する方向を「Y方向」とする。Z方向のうち、カソード電極10からアノード電極50に向かう方向を「上」ともいい、その反対方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
図1~図6に示すように、半導体装置1においては、カソード電極10、半導体部分20、コンタクト電極30、ショットキー電極40、アノード電極50、及び、絶縁膜60が設けられている。半導体部分20はカソード電極10上に配置されている。コンタクト電極30は、半導体部分20上であって、セル部Rcに配置されている。ショットキー電極40及びアノード電極50は、半導体部分20上であって、セル部Rc及び境界部Riに配置されている。絶縁膜60は半導体部分20上であって、境界部Ri及び終端部Rtに配置されている。境界部Riにおいては、絶縁膜60は半導体部分20とショットキー電極40との間に配置されている。絶縁膜60は例えば酸化シリコン(SiO2)により形成されている。なお、図1においては、ショットキー電極40及びアノード電極50は図示を省略している。
半導体部分20は、例えば、炭化ケイ素(SiC)を含み、各部に不純物が導入されることにより、導電形がn形又はp形とされている。本明細書において、「n+形」は「n形」よりも不純物濃度が高いことを示し、「n-形」は「n形」よりも不純物濃度が低いことを示す。p形についても同様である。また、本明細書において「不純物濃度」とは、半導体の導電に寄与する実効的な濃度をいい、ある部分にアクセプタとなる不純物とドナーとなる不純物の双方が含まれている場合は、相殺分を除いた濃度をいう。
半導体部分20においては、n+形ドレイン層21、n-形ドリフト層22、n+形層23、p形層24、p+形層25、n形層26、p形層27及びp-形リサーフ層28が設けられている。このうち、n+形ドレイン層21及びn-形ドリフト層22は、PiNダイオード領域R1及びJBS領域R2の双方に設けられている。n+形層23、p形層24及びp+形層25はPiNダイオード領域R1毎に設けられている。すなわち、半導体装置1には、n+形層23、p形層24及びp+形層25はそれぞれ複数設けられており、上方から見た形状は、それぞれ、例えば八角形の島状である。n形層26及びp形層27は、JBS領域R2に設けられている。p-形リサーフ層28は終端部Rtに設けられている。
n+形ドレイン層21はカソード電極10上の全体に配置され、カソード電極10に接している。n+形ドレイン層21の導電形はn+形である。n-形ドリフト層22はn+形ドレイン層21上の全体に配置されており、n+形ドレイン層21に接している。n-形ドリフト層22の導電形はn-形である。すなわち、n-形ドリフト層22の不純物濃度はn+形ドレイン層21の不純物濃度よりも低い。
n+形層23は、n-形ドリフト層22上であってPiNダイオード領域R1に配置されている。n+形層23はn-形ドリフト層22に接している。n+形層23の導電形はn+形であり、その不純物濃度はn-形ドリフト層22の不純物濃度よりも高い。
p形層24は、n+形層23上であってPiNダイオード領域R1に配置されている。上方から見て、各p形層24の外縁は各n+形層23の外縁よりも一回り大きい。すなわち、p形層24の外周部はn-形ドリフト層22上に配置されており、外周部を除く部分はn+形層23上に配置されている。p形層24はn+形層23及びn-形ドリフト層22と接している。p形層24の上面は半導体部分20の上面に露出している。p形層24の導電形はp形である。
p+形層25は、p形層24上の一部に配置されている。上方から見て、p+形層25の外縁はp形層24の外縁よりも一回り小さい。例えば、p+形層25はn+形層23の直上域に配置されている。p+形層25はp形層24に接している。p+形層25の上面は半導体部分20の上面に露出している。p+形層25の不純物濃度はp形層24の不純物濃度よりも高い。PiNダイオード領域R1においては、p形層24及びp+形層25からなるp形部分と、n+形ドレイン層21、n-形ドリフト層22及びn+形層23からなるn形部分により、pnダイオードが形成されている。
n形層26は、n-形ドリフト層22上であってJBS領域R2に配置されている。n形層26はn-形ドリフト層22に接している。n形層26はp形層24と接していてもよく、離隔していてもよい。n形層26はn+形層23からn-形ドリフト層22の一部22aを介して離隔している。X方向におけるn-形ドリフト層22の一部22aの幅、すなわち、n形層26とn+形層23との隙間は、例えば、0.3~0.7μm程度である。n形層26の導電形はn形であり、その不純物濃度は、n-形ドリフト層22の不純物濃度よりも高く、n+形層23の不純物濃度よりも低く、n+形ドレイン層21の不純物濃度よりも低い。
例えば、n形層26の不純物濃度は1×1017cm-3程度であり、n+形層23の不純物濃度は1×1018cm-3程度であり、n-形ドリフト層22の不純物濃度は1×1016cm-3程度である。このため、図7に示すように、図3(b)に示すG-G’線に沿った不純物濃度プロファイルは、n-形ドリフト層22において極小値をとる。
p形層27は、n形層26上の一部に配置されている。p形層27の導電形はp形である。p形層27は複数設けられており、その形状はY方向に延びるストライプ状である。複数のp形層27は、X方向において周期的に配列されている。X方向において隣り合う2本のp形層27の間には、n形層26の一部が配置されている。p形層27の下面はn形層26の下面よりも上方に位置している。p形層27の上面は半導体部分20の上面において露出している。n形層26におけるp形層27の間に配置された部分の上面も、半導体部分20の上面において露出している。p形層27の上面と、n形層26におけるp形層27の間に配置された部分の上面は、同一平面上に位置している。
一例では、X方向に沿って連続して配列された複数本のp形層27毎に1つのグループを構成し、各グループに属する複数本のp形層27のY方向の端部は共通のp形層24に接している。すなわち、Y方向において隣り合う2つのp形層24の間に、1つのグループに属する複数本のp形層27が配置されている。また、各グループに属する複数本のp形層27は、X方向において隣り合う2つのp形層24の間に配置されている。
p-形リサーフ層28は、n-形ドリフト層22上であって終端部Rtに配置されている。p-形リサーフ層28はn-形ドリフト層22及びp形層24に接している。p-形リサーフ層28の導電形はp-形であり、その不純物濃度はp形層24の不純物濃度よりも低い。
コンタクト電極30は、半導体部分20上であってPiNダイオード領域R1に配置されている。すなわち、半導体装置1には複数のコンタクト電極30が設けられており、例えば千鳥状に配列されている。例えば、上方から見て、各コンタクト電極30の形状は八角形である。コンタクト電極30はp+形層25上に配置されており、p+形層25に接している。これにより、コンタクト電極30はp+形層25とオーミック接続されている。
ショットキー電極40は、半導体部分20上であってPiNダイオード領域R1及びJBS領域R2の双方に配置されている。ショットキー電極40は複数のコンタクト電極30を覆い、複数のコンタクト電極30と接続されている。JBS領域R2においてショットキー電極40はn形層26上及びp形層27上に配置されており、n形層26及びp形層27に接している。ショットキー電極40はn形層26と共にショットキーバリアダイオードを形成している。また、ショットキー電極40はp形層27とオーミック接続している。
アノード電極50は、セル部Rc及び境界部Riであってショットキー電極40上に配置されている。アノード電極50はショットキー電極40と接しており、ショットキー電極40に接続されている。
次に、本実施形態に係る半導体装置1の動作について説明する。
図8は、本実施形態に係る半導体装置の順方向バイアス時の通常動作を示す模式的断面図である。
図9は、本実施形態に係る半導体装置の逆方向バイアス時の通常動作を示す模式的断面図である。
図10は、本実施形態に係る半導体装置において逆方向のサージ電流が流れた場合を示す模式的断面図である。
図8及び図10においては、電流Iの経路を破線で示している。
図8は、本実施形態に係る半導体装置の順方向バイアス時の通常動作を示す模式的断面図である。
図9は、本実施形態に係る半導体装置の逆方向バイアス時の通常動作を示す模式的断面図である。
図10は、本実施形態に係る半導体装置において逆方向のサージ電流が流れた場合を示す模式的断面図である。
図8及び図10においては、電流Iの経路を破線で示している。
図8に示すように、半導体装置1が順方向にバイアスされた場合、すなわち、アノード電極50が正極となりカソード電極10が負極となるような電圧が印加された場合は、JBS領域R2において、ショットキー電極40とn形層26からなるショットキーバリアダイオードに順方向の電流Iが流れる。これにより、JBS領域R2のn形層26に順方向の電流Iが流れる。このとき、n形層26の不純物濃度はn-形ドリフト層22の不純物濃度よりも高いため、順方向の電流の抵抗(オン抵抗)を低減できる。
図9に示すように、半導体装置1が逆方向にバイアスされた場合、すなわち、アノード電極50が負極となりカソード電極10が正極となるような電圧が印加された場合は、ショットキー電極40とn形層26との界面、p形層27とn形層26の界面、及び、p形層24とn+形層23との界面を起点として、半導体部分20内に空乏層が拡がる。これにより、電流が遮断される。
このとき、JBS領域R2にp形層27が設けられているため、電界強度が最も高くなる位置をショットキー電極40とn形層26との界面から半導体部分20内にずらすことができる。ショットキー電極40とn形層26との界面は欠陥が多いため、この界面における電界強度を低減することにより、逆バイアス時のリーク電流を低減することができる。
半導体装置1に接続された電源のオン/オフが切り替えられたとき、又は、半導体装置1に接続された負荷が変動したときなどに、半導体装置1の瞬間的に大きなサージ電流が流れることがある。この場合は、図10に示すように、PiNダイオード領域R1のn+形層23がブレイクダウンし、p形層24とn+形層23からなるpnダイオードにサージ電流が流れる。これにより、サージ電流の大部分をPiNダイオード領域R1において流すことができ、JBS領域R2を保護することができる。この結果、サージ電流によってショットキー電極40とn形層26からなるショットキーバリアダイオードが熱破壊されることを抑制できる。
また、半導体装置1においては、n形層26がn+形層23から離隔しているため、n+形層23とn形層26との間にサージ電流が流れることを抑制できる。これにより、PiNダイオード領域R1がサージ電流を流す場合に、このサージ電流がPiNダイオード領域R1からJBS領域R2に漏洩することを抑制し、ショットキーバリアダイオードをサージ電流からより確実に保護することができる。
次に、本実施形態の効果について説明する。
上述の如く、半導体装置1においては、JBS領域R2においてn-形ドリフト層22上にn形層26を設けることにより、オン抵抗を低減することができる。また、n形層26をn+形層23から離すことにより、サージ電流がショットキーバリアダイオードに流入することを抑制し、ショットキーバリアダイオードの熱破壊を抑制できる。
上述の如く、半導体装置1においては、JBS領域R2においてn-形ドリフト層22上にn形層26を設けることにより、オン抵抗を低減することができる。また、n形層26をn+形層23から離すことにより、サージ電流がショットキーバリアダイオードに流入することを抑制し、ショットキーバリアダイオードの熱破壊を抑制できる。
以上説明した実施形態によれば、サージ電流に対する耐圧を向上可能な半導体装置を実現することができる。
以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
1:半導体装置
10:カソード電極
20:半導体部分
21:n+形ドレイン層
22:n-形ドリフト層
22a:n-形ドリフト層22の一部
23:n+形層
24:p形層
25:p+形層
26:n形層
27:p形層
28:p-形リサーフ層
30:コンタクト電極
40:ショットキー電極
50:アノード電極
60:絶縁膜
I:電流
R1:PiNダイオード領域
R2:JBS領域
Rc:セル部
Ri:境界部
Rt:終端部
10:カソード電極
20:半導体部分
21:n+形ドレイン層
22:n-形ドリフト層
22a:n-形ドリフト層22の一部
23:n+形層
24:p形層
25:p+形層
26:n形層
27:p形層
28:p-形リサーフ層
30:コンタクト電極
40:ショットキー電極
50:アノード電極
60:絶縁膜
I:電流
R1:PiNダイオード領域
R2:JBS領域
Rc:セル部
Ri:境界部
Rt:終端部
Claims (5)
- 第1電極と、
前記第1電極に接続された第1導電形の第1半導体層と、
前記第1半導体層上の第1領域に設けられ、第1導電形であり、不純物濃度が前記第1半導体層の不純物濃度よりも高い第2半導体層と、
前記第2半導体層上に設けられた第2導電形の第3半導体層と、
前記第1半導体層上の第2領域に設けられ、第1導電形であり、不純物濃度が前記第1半導体層の不純物濃度よりも高く前記第2半導体層の不純物濃度よりも低く、前記第2半導体層から前記第1半導体層の一部を介して離隔した第4半導体層と、
前記第4半導体層上の一部に設けられた第2導電形の第5半導体層と、
前記第3半導体層、前記第4半導体層及び前記第5半導体層に接続された第2電極と、
を備えた半導体装置。 - 上方から見て、前記第3半導体層の形状は島状であり、前記第5半導体層の形状はストライプ状である請求項1に記載の半導体装置。
- 前記第1電極と前記第1半導体層との間に設けられ、第1導電形であり、不純物濃度が前記第1半導体層の不純物濃度よりも高い第6半導体層をさらに備えた請求項1または2に記載の半導体装置。
- 前記第6半導体層の不純物濃度は前記第4半導体層の不純物濃度よりも高い請求項3に記載の半導体装置。
- 前記第2電極は、
前記第3半導体層に接した第3電極と、
前記第4半導体層及び前記第5半導体層に接した第4電極と、
を有する請求項1~4のいずれか1つに記載の半導体装置。
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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EP (1) | EP4246585A1 (ja) |
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JP7305591B2 (ja) * | 2020-03-24 | 2023-07-10 | 株式会社東芝 | 半導体装置 |
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-
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- 2022-03-16 JP JP2022041425A patent/JP2023136028A/ja active Pending
- 2022-07-18 CN CN202210841233.9A patent/CN116799003A/zh active Pending
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- 2022-08-04 US US17/881,089 patent/US20230299211A1/en active Pending
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