JP2016162783A

JP2016162783A - 半導体装置

Info

Publication number: JP2016162783A
Application number: JP2015037494A
Authority: JP
Inventors: 竜平田; Tatsu Hirata; 松崎　明彦; Akihiko Matsuzaki; 明彦松崎
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2015-02-27
Filing date: 2015-02-27
Publication date: 2016-09-05

Abstract

【課題】ファーストリカバリダイオードであって、信頼性向上と耐圧性向上ができる高耐圧型の半導体装置を提供する。
【解決手段】高抵抗の第１導電型半導体層１と高濃度の第２導電型半導体層２と低濃度の第２導電型半導体層３とストッパ層４と高濃度の第１導電型半導体層５とを有する。第１絶縁層６と第１外周電極７と第２絶縁層８と第２外周電極９と第３絶縁層１０とが積層される。さらに、第１主電極１１と第２主電極１２と保護膜１３とを備えている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に高耐圧型ダイオードの半導体装置に関する。

一般的に種々の電力用半導体装置では、ファーストリカバリダイオード（ＦＲＤ：ＦａｓｔＲｅｃｏｖｅｒｙＤｉｏｄｅ）がある。これは、ｎ型シリコン中にｐ層を形成したＰＮ接合型構造で、逆回復（リカバリ）時間の早い高速動作ができるダイオードとして知られている。

このようなファーストリカバリダイオードの構造にあっては、そのｎ型半導体領域の所定の表面領域に、ｐ型半導体領域を包囲するように形成されたフィールドリミティングリング（ＦＬＲ：ＦｉｅｌｄＬｉｍｉｔｅｄＲｉｎｇ）を備えている半導体素子がある。この半導体素子は、特許文献１に公開されている。これにより、ＰＮ接合により形成される空乏層をフィールドリミティングリングの外周側にまで広げることができ、半導体素子の高耐圧化を図ることができる。

特開２００３−１５２１９７号公報（図１）

一般的に、ファーストリカバリダイオードでは、電界集中による耐圧低下を防止するために、ｎ型ベース層の表面にｐ型ガードリング層を設けている。これにより、素子導通中にｐ型ガードリング層から少数キャリアである正孔がｎ型ベース層等のｎ型半導体層中に注入され、逆回復時間が長くなる。また、高耐圧化するためには、多数のリングを必要とする。

しかしながら、従来技術は、低濃アノード構造をしているため、外部イオンの影響を受けやすく、信頼性に懸念があるという課題がある。

また、外周構造がＦＬＲ構造をしているため、高耐圧化するためには、多数のリングを必要とし、素子面積が大きくなるという課題がある。

従って、本発明は、上述した課題を解決するためになされたものであり、ファーストリカバリダイオードにおいて、信頼性と耐圧性が向上できる高耐圧型半導体装置を提供することを目的とする。

上述の課題を解決するために、本発明は、以下に掲げる構成とした。
本発明の半導体装置は、高抵抗の第１導電型半導体層と、高抵抗の第１導電型半導体層の表面に選択的に形成された高濃度の第２導電型半導体層と、高濃度の第２導電型半導体層に接して、その周囲の高抵抗の第１導電型半導体層の表面に形成された低濃度の第２導電型半導体層と、低濃度の第２導電型半導体層に離間して、高抵抗の第１導電型半導体層の表面端部に形成されたストッパ層と、第２導電型半導体層と反対側の高抵抗の第１導電型半導体層の表面に形成された高濃度の第１導電型半導体層とを有し、高濃度および低濃度の第２導電型半導体層とその外側の高抵抗の第１導電型半導体層とストッパ層上に形成された第１絶縁層と、第１絶縁層上に形成された第１外周電極と、第１ポリシリコン層上に形成された第２絶縁層と、第２絶縁層上に形成された第２外周電極と、第２ポリシリコン層上に形成された第３絶縁層とが積層され、第１絶縁層に形成された開口部を介して高濃度の第２導電型半導体層に設けられた第１主電極と、高濃度の第１導電型半導体層に設けられた第２主電極と、第１電極の一部と第３絶縁層上に形成された保護膜とを備えている。

本発明は、リサーフ構造と電荷固定構造を備えているので、外部イオンの影響を受け難くし、素子の面積を拡大することがない。これにより、ファーストリカバリダイオードにおいて、信頼性と耐圧性が向上できる高耐圧型半導体装置を提供することができる。

本発明の実施例１に係る半導体装置の素子構造を示す断面図である。本発明の実施例１に係る半導体装置を示す平面図である。

以下、本発明を実施するための形態について、図を参照して詳細に説明する。ただし、本発明は以下の記載に何ら限定されるものではない。

本発明の実施例１に係る半導体装置１００を説明する。図１は、半導体装置１００の素子構造を示す断面図である。図２は、半導体装置１００を示す平面図である。

図１、図２に示すように、半導体装置１００は、プレーナ型ダイオードの素子構造である。この素子構造は、高抵抗の第１導電型半導体層（ｎ- 型シリコン層）１の表面に不純物の高濃度の第２導電型半導体層（ｐ+ 型層）２が選択的に拡散形成され、この高濃度の第２導電型半導体層（ｐ+ 型層）２の周囲に接して不純物の低濃度の第２導電型半導体層（ｐ- 型層、リサーフ層）３が拡散形成されている。

また、低濃度の第２導電型半導体層３から所定距離離れた高抵抗の第１導電型半導体層１の表面には高抵抗の第１導電型半導体層１の表面電位を固定するためのストッパ層（ｎ+ 型層）４が拡散形成されている。

また、素子表面は第１絶縁層６で覆われ、これにコンタクトホールが開口させ、第１主電極１１（アノード）が高濃度の第２導電型半導体層２に低抵抗接触している。ここでは第１主電極１１としてアルミが使われる。

また、第１絶縁層６の上面は、さらに第１外周電極７、第２絶縁層８、第２外周電極９、第３絶縁層１０で積層され覆われている。さらに、第２外周電極９がストッパ層４に低抵抗接触している。ここでは絶縁層としてシリコン酸化膜（ＳｉＯ２）が使われ、外周電極としてポリシリコン（ｐｏｌｙＳｉ）が使われる。

また、表面は保護膜１３で覆われている。ここでは保護膜１３としてポリイミドフィルム（ＰＩＦ）が使われる。

一方、高抵抗の第１導電型半導体層１の裏面（図中下側）に低抵抗のｎ+ 型層５を介して、素子裏面に第２主電極１２（カソード）が形成されている。ここでは第２主電極１２として、Ｐｄ／Ｔｉ／Ｎｉ／Ａｕが使われる。

また、製造方法としては、一般的な公知プロセスを使用した方法で製造できる。基板をベースにフォトリソグラフィ技術、エッチング技術、イオン注入、拡散、ＣＶＤ法によって製造する。

次に、上述の実施例１に係る半導体装置１の効果を説明する。

半導体装置１では、外周構造において、素子に高い電圧をかけた時の空乏層の広がりを制御するための高濃度の第２導電型半導体層２（ｐ+ 型ガードリング層）、低濃度の第２導電型半導体層３（ｐ- 型リサーフ層）、ストッパ層４（チャンネルストッパーとしてのｎ+ 拡散層）がｎ型半導体基板の表面に形成されている。さらに、その上面に第１絶縁層６（フィールド酸化膜、ＳｉＯ２膜）を介して第１外周電極７（ポリシリコン、半絶縁性膜、抵抗性フィールドプレート）が部分的に被着されフィールドプレート構造が形成されている。

このようなプレーナ型ダイオードの素子構造によれば、低濃度の第２導電型半導体層３によって高濃度の第２導電型半導体層２のエッジ部に集中する電界が緩和され、高い耐圧が得られる。

抵抗性フィールドプレートとして、ポリシリコン膜とシリコン酸化膜との積層膜を備えているので、逆方向電圧を印加しても抵抗性フィールドプレートに流れる電流の時間遅れは生じず、漏れ電流の生じない高耐圧のプレーナ型ダイオードとすることができる。

また、逆回復時間の遅延の原因となる少数キャリアの発生源となるガードリング層等の半導体層（ＦＬＲ）を設けず、抵抗性フィードプレートとして絶縁層（シリコン酸化膜）と外周電極（ポリシリコン層）の積層膜を備えているので、逆方向電圧を印加しても、耐圧の向上を図れる２層ポリシリコン、リサーフ構造の半導体装置とすることができる。

また、電荷を導入する方法として、粒子線を照射することによって、低濃度の第２導電型半導体層３と第１絶縁層６との界面に正孔が捕獲され、これが正の固定電荷構造として作用する。

上述のように、本発明を実施するための形態を記載したが、この開示から当業者には様々な代替実施の形態、実施例が可能である。

ショットキ―バリアダイオードやシリコンカーバイトダイオードであっても同様の構造、効果を得ることができる。

１、高抵抗の第１導電型半導体層（ｎ- 型シリコン層）
２、高濃度の第２導電型半導体層（ｐ+ 型層）
３、低濃度の第２導電型半導体層（ｐ- 型層）
４、ストッパ層（ｎ+ 型層）
５、ｎ+ 型層
６、第１絶縁層
７、第１外周電極（ポリシリコン層）
８、第２絶縁層
９、第２外周電極（ポリシリコン層）
１０、第３絶縁層
１１、第１主電極（アノード）
１２、第２主電極（カソード）
１３、保護膜
１００、半導体装置

Claims

高抵抗の第１導電型半導体層と、前記高抵抗の第１導電型半導体層の表面に選択的に形成された高濃度の第２導電型半導体層と、前記高濃度の第２導電型半導体層に接して、その周囲の前記高抵抗の第１導電型半導体層の表面に形成された低濃度の第２導電型半導体層と、前記低濃度の第２導電型半導体層に離間して、前記高抵抗の第１導電型半導体層の表面端部に形成されたストッパ層と、前記第２導電型半導体層と反対側の前記高抵抗の第１導電型半導体層の表面に形成された高濃度の第１導電型半導体層とを有し、前記高濃度および低濃度の第２導電型半導体層とその外側の前記高抵抗の第１導電型半導体層と前記ストッパ層上に形成された第１絶縁層と、前記第１絶縁層上に形成された第１外周電極と、前記第１ポリシリコン層上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２外周電極と、前記第２ポリシリコン層上に形成された第３絶縁層とが積層され、前記第１絶縁層に形成された開口部を介して前記高濃度の第２導電型半導体層に設けられた第１主電極と、前記高濃度の第１導電型半導体層に設けられた第２主電極と、前記第１電極の一部と前記第３絶縁層上に形成された保護膜とを備えていることを特徴とする半導体装置。
前記第１外周電極と前記第２外周電極はポリシリコンから成ることを特徴とする請求項１に記載の半導体装置。
前記第２外周電極は端部がストッパ層に接続し、フィールドプレート構造であることを特徴とする請求項１または請求項２に記載の半導体装置。