JP2016162783A - 半導体装置 - Google Patents
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Abstract
【課題】ファーストリカバリダイオードであって、信頼性向上と耐圧性向上ができる高耐圧型の半導体装置を提供する。
【解決手段】高抵抗の第1導電型半導体層1と高濃度の第2導電型半導体層2と低濃度の第2導電型半導体層3とストッパ層4と高濃度の第1導電型半導体層5とを有する。第1絶縁層6と第1外周電極7と第2絶縁層8と第2外周電極9と第3絶縁層10とが積層される。さらに、第1主電極11と第2主電極12と保護膜13とを備えている。
【選択図】図1
【解決手段】高抵抗の第1導電型半導体層1と高濃度の第2導電型半導体層2と低濃度の第2導電型半導体層3とストッパ層4と高濃度の第1導電型半導体層5とを有する。第1絶縁層6と第1外周電極7と第2絶縁層8と第2外周電極9と第3絶縁層10とが積層される。さらに、第1主電極11と第2主電極12と保護膜13とを備えている。
【選択図】図1
Description
本発明は、半導体装置に関し、特に高耐圧型ダイオードの半導体装置に関する。
一般的に種々の電力用半導体装置では、ファーストリカバリダイオード(FRD:Fast Recovery Diode)がある。これは、n型シリコン中にp層を形成したPN接合型構造で、逆回復(リカバリ)時間の早い高速動作ができるダイオードとして知られている。
このようなファーストリカバリダイオードの構造にあっては、そのn型半導体領域の所定の表面領域に、p型半導体領域を包囲するように形成されたフィールドリミティングリング(FLR:Field Limited Ring)を備えている半導体素子がある。この半導体素子は、特許文献1に公開されている。これにより、PN接合により形成される空乏層をフィールドリミティングリングの外周側にまで広げることができ、半導体素子の高耐圧化を図ることができる。
一般的に、ファーストリカバリダイオードでは、電界集中による耐圧低下を防止するために、n型ベース層の表面にp型ガードリング層を設けている。これにより、素子導通中にp型ガードリング層から少数キャリアである正孔がn型ベース層等のn型半導体層中に注入され、逆回復時間が長くなる。また、高耐圧化するためには、多数のリングを必要とする。
しかしながら、従来技術は、低濃アノード構造をしているため、外部イオンの影響を受けやすく、信頼性に懸念があるという課題がある。
また、外周構造がFLR構造をしているため、高耐圧化するためには、多数のリングを必要とし、素子面積が大きくなるという課題がある。
従って、本発明は、上述した課題を解決するためになされたものであり、ファーストリカバリダイオードにおいて、信頼性と耐圧性が向上できる高耐圧型半導体装置を提供することを目的とする。
上述の課題を解決するために、本発明は、以下に掲げる構成とした。
本発明の半導体装置は、高抵抗の第1導電型半導体層と、高抵抗の第1導電型半導体層の表面に選択的に形成された高濃度の第2導電型半導体層と、高濃度の第2導電型半導体層に接して、その周囲の高抵抗の第1導電型半導体層の表面に形成された低濃度の第2導電型半導体層と、低濃度の第2導電型半導体層に離間して、高抵抗の第1導電型半導体層の表面端部に形成されたストッパ層と、第2導電型半導体層と反対側の高抵抗の第1導電型半導体層の表面に形成された高濃度の第1導電型半導体層とを有し、高濃度および低濃度の第2導電型半導体層とその外側の高抵抗の第1導電型半導体層とストッパ層上に形成された第1絶縁層と、第1絶縁層上に形成された第1外周電極と、第1ポリシリコン層上に形成された第2絶縁層と、第2絶縁層上に形成された第2外周電極と、第2ポリシリコン層上に形成された第3絶縁層とが積層され、第1絶縁層に形成された開口部を介して高濃度の第2導電型半導体層に設けられた第1主電極と、高濃度の第1導電型半導体層に設けられた第2主電極と、第1電極の一部と第3絶縁層上に形成された保護膜とを備えている。
本発明は、リサーフ構造と電荷固定構造を備えているので、外部イオンの影響を受け難くし、素子の面積を拡大することがない。これにより、ファーストリカバリダイオードにおいて、信頼性と耐圧性が向上できる高耐圧型半導体装置を提供することができる。
以下、本発明を実施するための形態について、図を参照して詳細に説明する。ただし、本発明は以下の記載に何ら限定されるものではない。
本発明の実施例1に係る半導体装置100を説明する。図1は、半導体装置100の素子構造を示す断面図である。図2は、半導体装置100を示す平面図である。
図1、図2に示すように、半導体装置100は、プレーナ型ダイオードの素子構造である。この素子構造は、高抵抗の第1導電型半導体層(n- 型シリコン層)1の表面に不純物の高濃度の第2導電型半導体層(p+ 型層)2が選択的に拡散形成され、この高濃度の第2導電型半導体層(p+ 型層)2の周囲に接して不純物の低濃度の第2導電型半導体層(p- 型層、リサーフ層)3が拡散形成されている。
また、低濃度の第2導電型半導体層3から所定距離離れた高抵抗の第1導電型半導体層1の表面には高抵抗の第1導電型半導体層1の表面電位を固定するためのストッパ層(n+ 型層)4が拡散形成されている。
また、素子表面は第1絶縁層6で覆われ、これにコンタクトホールが開口させ、第1主電極11(アノード)が高濃度の第2導電型半導体層2に低抵抗接触している。ここでは第1主電極11としてアルミが使われる。
また、第1絶縁層6の上面は、さらに第1外周電極7、第2絶縁層8、第2外周電極9、第3絶縁層10で積層され覆われている。さらに、第2外周電極9がストッパ層4に低抵抗接触している。ここでは絶縁層としてシリコン酸化膜(SiO2)が使われ、外周電極としてポリシリコン(poly Si)が使われる。
また、表面は保護膜13で覆われている。ここでは保護膜13としてポリイミドフィルム(PIF)が使われる。
一方、高抵抗の第1導電型半導体層1の裏面(図中下側)に低抵抗のn+ 型層5を介して、素子裏面に第2主電極12(カソード)が形成されている。ここでは第2主電極12として、Pd/Ti/Ni/Auが使われる。
また、製造方法としては、一般的な公知プロセスを使用した方法で製造できる。基板をベースにフォトリソグラフィ技術、エッチング技術、イオン注入、拡散、CVD法によって製造する。
次に、上述の実施例1に係る半導体装置1の効果を説明する。
半導体装置1では、外周構造において、素子に高い電圧をかけた時の空乏層の広がりを制御するための高濃度の第2導電型半導体層2(p+ 型ガードリング層)、低濃度の第2導電型半導体層3(p- 型リサーフ層)、ストッパ層4(チャンネルストッパーとしてのn+ 拡散層)がn型半導体基板の表面に形成されている。さらに、その上面に第1絶縁層6(フィールド酸化膜、SiO2 膜)を介して第1外周電極7(ポリシリコン、半絶縁性膜、抵抗性フィールドプレート)が部分的に被着されフィールドプレート構造が形成されている。
このようなプレーナ型ダイオードの素子構造によれば、低濃度の第2導電型半導体層3によって高濃度の第2導電型半導体層2のエッジ部に集中する電界が緩和され、高い耐圧が得られる。
抵抗性フィールドプレートとして、ポリシリコン膜とシリコン酸化膜との積層膜を備えているので、逆方向電圧を印加しても抵抗性フィールドプレートに流れる電流の時間遅れは生じず、漏れ電流の生じない高耐圧のプレーナ型ダイオードとすることができる。
また、逆回復時間の遅延の原因となる少数キャリアの発生源となるガードリング層等の半導体層(FLR)を設けず、抵抗性フィードプレートとして絶縁層(シリコン酸化膜)と外周電極(ポリシリコン層)の積層膜を備えているので、逆方向電圧を印加しても、耐圧の向上を図れる2層ポリシリコン、リサーフ構造の半導体装置とすることができる。
また、電荷を導入する方法として、粒子線を照射することによって、低濃度の第2導電型半導体層3と第1絶縁層6との界面に正孔が捕獲され、これが正の固定電荷構造として作用する。
上述のように、本発明を実施するための形態を記載したが、この開示から当業者には様々な代替実施の形態、実施例が可能である。
ショットキ―バリアダイオードやシリコンカーバイトダイオードであっても同様の構造、効果を得ることができる。
1、高抵抗の第1導電型半導体層(n- 型シリコン層)
2、高濃度の第2導電型半導体層(p+ 型層)
3、低濃度の第2導電型半導体層(p- 型層)
4、ストッパ層(n+ 型層)
5、n+ 型層
6、第1絶縁層
7、第1外周電極(ポリシリコン層)
8、第2絶縁層
9、第2外周電極(ポリシリコン層)
10、第3絶縁層
11、第1主電極(アノード)
12、第2主電極(カソード)
13、保護膜
100、半導体装置
2、高濃度の第2導電型半導体層(p+ 型層)
3、低濃度の第2導電型半導体層(p- 型層)
4、ストッパ層(n+ 型層)
5、n+ 型層
6、第1絶縁層
7、第1外周電極(ポリシリコン層)
8、第2絶縁層
9、第2外周電極(ポリシリコン層)
10、第3絶縁層
11、第1主電極(アノード)
12、第2主電極(カソード)
13、保護膜
100、半導体装置
Claims (3)
- 高抵抗の第1導電型半導体層と、前記高抵抗の第1導電型半導体層の表面に選択的に形成された高濃度の第2導電型半導体層と、前記高濃度の第2導電型半導体層に接して、その周囲の前記高抵抗の第1導電型半導体層の表面に形成された低濃度の第2導電型半導体層と、前記低濃度の第2導電型半導体層に離間して、前記高抵抗の第1導電型半導体層の表面端部に形成されたストッパ層と、前記第2導電型半導体層と反対側の前記高抵抗の第1導電型半導体層の表面に形成された高濃度の第1導電型半導体層とを有し、前記高濃度および低濃度の第2導電型半導体層とその外側の前記高抵抗の第1導電型半導体層と前記ストッパ層上に形成された第1絶縁層と、前記第1絶縁層上に形成された第1外周電極と、前記第1ポリシリコン層上に形成された第2絶縁層と、前記第2絶縁層上に形成された第2外周電極と、前記第2ポリシリコン層上に形成された第3絶縁層とが積層され、前記第1絶縁層に形成された開口部を介して前記高濃度の第2導電型半導体層に設けられた第1主電極と、前記高濃度の第1導電型半導体層に設けられた第2主電極と、前記第1電極の一部と前記第3絶縁層上に形成された保護膜とを備えていることを特徴とする半導体装置。
- 前記第1外周電極と前記第2外周電極はポリシリコンから成ることを特徴とする請求項1に記載の半導体装置。
- 前記第2外周電極は端部がストッパ層に接続し、フィールドプレート構造であることを特徴とする請求項1または請求項2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015037494A JP2016162783A (ja) | 2015-02-27 | 2015-02-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2015037494A JP2016162783A (ja) | 2015-02-27 | 2015-02-27 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
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JP2016162783A true JP2016162783A (ja) | 2016-09-05 |
Family
ID=56847377
Family Applications (1)
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JP2015037494A Pending JP2016162783A (ja) | 2015-02-27 | 2015-02-27 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2016162783A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020088114A (ja) * | 2018-11-22 | 2020-06-04 | サンケン電気株式会社 | 半導体装置 |
JP2022508206A (ja) * | 2018-11-21 | 2022-01-19 | 比亜迪半導体股▲ふん▼有限公司 | ファストリカバリーダイオード及びその製造方法 |
-
2015
- 2015-02-27 JP JP2015037494A patent/JP2016162783A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2022508206A (ja) * | 2018-11-21 | 2022-01-19 | 比亜迪半導体股▲ふん▼有限公司 | ファストリカバリーダイオード及びその製造方法 |
JP7518829B2 (ja) | 2018-11-21 | 2024-07-18 | 比亜迪半導体股▲ふん▼有限公司 | ファストリカバリーダイオード及びその製造方法 |
JP2020088114A (ja) * | 2018-11-22 | 2020-06-04 | サンケン電気株式会社 | 半導体装置 |
JP7188009B2 (ja) | 2018-11-22 | 2022-12-13 | サンケン電気株式会社 | 半導体装置 |
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