JP2023130009A - 半導体記憶装置 - Google Patents

Abstract

【課題】読み出し動作あるいは書き込み動作の性能を向上させることができる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、ワード線ＷＬ、絶縁層ＳＬＴ、メモリセルＭＣａ及びＭＣｂ、及びビット線ＢＬａ及びＢＬｂを備える。絶縁層ＳＬＴは、ワード線ＷＬに隣接して設けられる。メモリセルＭＣａはワード線ＷＬに接続される。メモリセルＭＣｂは、ワード線ＷＬに接続され、メモリセルＭＣａより絶縁層ＳＬＴから離れて配置される。ビット線ＢＬａはメモリセルＭＣａに接続され、ビット線ＢＬｂはメモリセルＭＣｂに接続される。読み出し動作において、ビット線ＢＬａに電圧ＶBLaが印加され、ビット線ＢＬｂに電圧ＶBLaより高い電圧ＶBLbが印加される。【選択図】図１２

Description

本発明の実施形態は、半導体記憶装置に関する。

データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。

米国特許出願公開第２０１９／００７４２９０号明細書

読み出し動作あるいは書き込み動作の性能を向上させることができる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、第１方向に延びる第１ワード線と、前記第１ワード線に対し、前記第１方向と交差する第２方向に隣接して設けられ、前記第１方向に延び、第１絶縁層を含む構造体と、前記第１ワード線に接続された第１メモリセルと、前記第１ワード線に接続され、前記第２方向において、前記第１メモリセルより前記第１絶縁層から離れた第２メモリセルと、前記第１メモリセルに接続された第１ビット線と、前記第２メモリセルに接続された第２ビット線とを備える。前記第１メモリセルの読み出し動作において、前記第１ビット線に第１電圧を印加して、前記第１メモリセルのデータを読み出し、前記第２メモリセルの読み出し動作において、前記第２ビット線に前記第１電圧より高い第２電圧を印加して、前記第２メモリセルのデータを読み出す。

第１実施形態の半導体記憶装置の構成を示すブロック図である。 第１実施形態におけるメモリセルアレイ内のブロックの回路図である。 第１実施形態におけるセンスアンプの回路構成を示す図である。 第１実施形態におけるセンスアンプユニット内のセンスアンプ部の回路図である。 第１実施形態におけるメモリセルトランジスタの取り得る閾値電圧分布とデータの関係を示す図である。 第１実施形態におけるメモリセルアレイの平面レイアウトを示す図である。 第１実施形態におけるメモリセルアレイのセル領域の平面レイアウトの一例を示す図である。 図７のVIII-VIII線に沿った断面図である。 図８のIX-IX線に沿った断面図である。 第１実施形態におけるメモリセルアレイのセル領域の平面レイアウトの他例を示す図である。 図１０のXI-XI線に沿った断面図である。 第１実施形態の読み出し動作の第１例におけるセレクトゲート線、ワード線、ビット線、及び制御信号の電圧のタイミングチャートである。 第１実施形態の読み出し動作の第２例におけるセレクトゲート線、ワード線、ビット線、及び制御信号の電圧のタイミングチャートである。 第１実施形態の読み出し動作の第３例におけるセレクトゲート線、ワード線、ビット線、及び制御信号の電圧のタイミングチャートである。 第１実施形態の書き込み動作の第１例におけるセレクトゲート線、ワード線、及びビット線に印加される電圧のタイミングチャートである。 第１実施形態の書き込み動作の第２例におけるセレクトゲート線、ワード線、及びビット線に印加される電圧のタイミングチャートである。 第２実施形態におけるメモリセルアレイのセル領域の平面レイアウトの一例を示す図である。 図１７のXVIII-XVIII線に沿った断面図である。 第２実施形態の読み出し動作の第１例におけるセレクトゲート線、ワード線、ビット線、及び制御信号の電圧波形のタイミングチャートである。 第２実施形態の読み出し動作の第２例におけるセレクトゲート線、ワード線、ビット線、及び制御信号の電圧のタイミングチャートである。 第２実施形態の読み出し動作の第３例におけるセレクトゲート線、ワード線、ビット線、及び制御信号の電圧のタイミングチャートである。 第２実施形態の書き込み動作の第１例におけるセレクトゲート線、ワード線、及びビット線に印加される電圧のタイミングチャートである。 第２実施形態の書き込み動作の第２例におけるセレクトゲート線、ワード線、及びビット線に印加される電圧のタイミングチャートである。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。

機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

１．第１実施形態
第１実施形態の半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。ＮＡＮＤ型フラッシュメモリは、データを不揮発に記憶可能な半導体メモリである。

１．１ 半導体記憶装置の構成
先ず、第１実施形態の半導体記憶装置の構成について説明する。図１は、第１実施形態の半導体記憶装置の構成を示すブロック図である。

半導体記憶装置１０は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レディ／ビジー回路１４、レジスタ群１５、シーケンサ（または、制御回路）１６、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１を備える。レジスタ群１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃを備える。

メモリセルアレイ１１は、１つまたは複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…，ＢＬＫｍ（ｍは０以上の自然数）を備える。複数のブロックＢＬＫ０～ＢＬＫｍの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタ（以下、メモリセルとも記す）を含む。メモリセルトランジスタは、電気的に消去およびプログラム可能な不揮発性メモリセルである。メモリセルアレイ１１は、メモリセルトランジスタに電圧を印加するための、複数のワード線、複数のビット線、及びソース線を含む。ブロックＢＬＫｍの具体的な構成については後述する。

入出力回路１２及びロジック制御回路１３は、入出力端子（または、ＮＡＮＤバス）を介してメモリコントローラ１に接続される。入出力回路１２は、メモリコントローラ１との間で入出力端子を介して、Ｉ／Ｏ信号ＤＱ（例えば、ＤＱ０、ＤＱ１、ＤＱ２、…、ＤＱ７）を送受信する。Ｉ／Ｏ信号ＤＱは、コマンド、アドレス、及びデータ等を通信する。

ロジック制御回路１３は、メモリコントローラ１から入出力端子（または、ＮＡＮＤバス）を介して、外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。

チップイネーブル信号ＣＥｎは、半導体記憶装置１０が複数実装されている場合、半導体記憶装置１０の選択を可能にし、当該半導体記憶装置１０を選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ１５Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ１５Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、信号ＤＱとして送信されるデータを入出力回路１２に記憶することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１１から読み出したデータを、信号ＤＱとして出力することを可能にする。ライトプロテクト信号ＷＰｎは、半導体記憶装置１０に対する書き込み動作及び消去動作を禁止する際にアサートされる。

レディ／ビジー回路１４は、シーケンサ１６からの制御に応じて、レディ／ビジー信号Ｒ／Ｂｎを生成する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１０がレディ状態であるか、あるいはビジー状態であるかを示す。レディ状態は、半導体記憶装置１０がメモリコントローラ１からの命令を受け付け可能な状態であることを示す。ビジー状態は、半導体記憶装置１０がメモリコントローラ１からの命令を受け付けできない状態であることを示す。メモリコントローラ１は、半導体記憶装置１０からレディ／ビジー信号Ｒ／Ｂｎを受けることで、半導体記憶装置１０がレディ状態であるか、あるいはビジー状態であるかを知ることができる。

ステータスレジスタ１５Ａは、半導体記憶装置１０の動作に必要なステータス情報ＳＴＳを記憶する。ステータスレジスタ１５Ａは、シーケンサ１６の指示に従って、ステータス情報ＳＴＳを入出力回路１２に転送する。

アドレスレジスタ１５Ｂは、入出力回路１２から転送されたアドレスＡＤＤを記憶する。アドレスＡＤＤは、ロウアドレス及びカラムアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫｍを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線ＷＬを指定するページアドレスを含む。

コマンドレジスタ１５Ｃは、入出力回路１２から転送されたコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えば、シーケンサ１６に書き込み動作を命ずる書き込みコマンド、読み出し動作を命ずる読み出しコマンド、及び消去動作を命ずる消去コマンドなどを含む。

ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃには、例えばＳＲＡＭ（static random access memory）を用いる。

シーケンサ１６は、コマンドレジスタ１５Ｃからコマンドを受け、このコマンドに基づくシーケンスに従って半導体記憶装置１０を統括的に制御する。

シーケンサ１６は、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。具体的には、シーケンサ１６は、コマンドレジスタ１５Ｃから受信した書き込みコマンドに基づいて、電圧生成回路１７、ロウデコーダ１８、データレジスタ２０、及びセンスアンプ２１を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した読み出しコマンドに基づいて、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した消去コマンドに基づいて、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９、データレジスタ２０、及びセンスアンプ２１を制御して、アドレスＡＤＤにて指定されたブロックに記憶されたデータを消去する。

電圧生成回路１７は、半導体記憶装置１０の外部から電源端子を介して電源電圧ＶDD及び接地電圧ＶSSを受け取る。電源電圧ＶDDは、半導体記憶装置１０の外部から供給される外部電圧であり、例えば３.３Ｖである。接地電圧ＶSSは、半導体記憶装置１０の外部から供給される外部電圧であり、例えば０Ｖである。

電圧生成回路１７は、電源電圧ＶDDを用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１１、ロウデコーダ１８、及びセンスアンプ２１などに供給する。

ロウデコーダ１８は、アドレスレジスタ１５Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１８は、ロウアドレスのデコード結果に基づいて、複数ブロックのうちのいずれかを選択し、さらに選択したブロックＢＬＫｍ内のワード線ＷＬを選択する。さらに、ロウデコーダ１８は、選択されたブロックＢＬＫｍに電圧生成回路１７から供給された複数の電圧を転送する。

カラムデコーダ１９は、アドレスレジスタ１５Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ１９は、カラムアドレスのデコード結果に基づいてデータレジスタ２０内のラッチ回路を選択する。

データレジスタ２０は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータまたは読み出しデータを一時的に記憶する。

センスアンプ２１は、データの読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータをセンス及び増幅する。さらに、センスアンプ２１は、メモリセルトランジスタから読み出された読み出しデータＤＡＴを一時的に記憶し、記憶した読み出しデータＤＡＴをデータレジスタ２０へ転送する。また、センスアンプ２１は、データの書き込み動作時には、入出力回路１２からデータレジスタ２０を介して転送された書き込みデータＤＡＴを一時的に記憶する。さらに、センスアンプ２１は、書き込みデータＤＡＴをビット線に転送する。

１．１．１ メモリセルアレイ１１の構成
次に、半導体記憶装置１０内のメモリセルアレイ１１の回路構成について説明する。メモリセルアレイ１１は、前述したように、複数のブロックＢＬＫ０～ＢＬＫｍを有する。以下に、ブロックＢＬＫｍの回路構成について説明する。

図２は、メモリセルアレイ１１内のブロックＢＬＫｍの回路図である。ブロックＢＬＫｍは、例えば、複数のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を備える。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０～ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。

ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが、例えば、８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、ＭＴ７、及び２個のセレクトトランジスタＳＴ１、ＳＴ２を備える例を示す。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０～ＭＴ７の各々を示すものとする。

メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。

ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０～ＳＧＤ３の各々は、ロウデコーダ１８によって独立に制御される。

ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。なお、ストリングユニットＳＵ０～ＳＵ３のセレクトトランジスタＳＴ２のゲートには、個別のセレクトゲート線ＳＧＳがそれぞれ接続される場合もある。セレクトトランジスタＳＴ１及びＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。

ブロックＢＬＫｍに含まれるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ接続される。ワード線ＷＬ０～ＷＬ７の各々は、ロウデコーダ１８によって独立に制御される。

ビット線ＢＬ０～ＢＬｒ（ｒは０以上の自然数）の各々は、複数のブロックＢＬＫ０～ＢＬＫｍに接続され、ブロックＢＬＫｍに含まれるストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０～ＢＬｒの各々は、ブロックＢＬＫｍ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫ０～ＢＬＫｍに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫｍに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。

要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫｍは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫ０～ＢＬＫｍを含む。

ブロックＢＬＫｍは、例えば、データの消去単位である。すなわち、ブロックＢＬＫｍ内に含まれるメモリセルトランジスタＭＴに記憶されたデータは、一括して消去される。複数ブロック内のデータは、１つのブロック毎に順次消去される。また、複数ブロック内のデータは、同時並行して消去される。なお、データは、ストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。

１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。

セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し動作及び書き込み動作は、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。

なお、ブロックＢＬＫｍが備えるストリングユニットの数は、ＳＵ０～ＳＵ３に限るわけではなく、任意に設定可能である。また、ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数、及びＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数も、任意に設定可能である。さらに、メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。

１．１．２ センスアンプ２１の構成
次に、半導体記憶装置１０内のセンスアンプ２１の回路構成について説明する。図３は、第１実施形態の半導体記憶装置１０内のセンスアンプ２１の回路構成を示す図である。センスアンプ２１は、複数のセンスアンプユニットＳＡＵ０、ＳＡＵ１、…、ＳＡＵｒ（ｒは０以上の自然数）を含む。

センスアンプユニットＳＡＵ０～ＳＡＵｒは、それぞれビット線ＢＬ０～ＢＬｒに関連付けられている。センスアンプユニットＳＡＵｒは、例えば、センスアンプ部ＳＡｒ、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬ、並びにバスＬＢＵＳを含む。

センスアンプ部ＳＡｒは、例えば、読み出し動作において、ビット線ＢＬｒの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡｒは、ビット線ＢＬｒに読み出された電圧をセンス及び増幅して、選択されたメモリセルが記憶するデータを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に記憶する。

センスアンプ部ＳＡｒ、及びラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、それぞれがバスＬＢＵＳに接続され、バスＬＢＵＳを介して互いにデータを送受信可能である。

また、データレジスタ２０に含まれるラッチ回路ＸＤＬは、半導体記憶装置１０の入出力回路１２に接続され、センスアンプユニットＳＡＵｒと入出力回路１２との間のデータの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば、半導体記憶装置１０のキャッシュメモリとしても使用され得る。例えば、半導体記憶装置１０は、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬが使用中の場合でも、ラッチ回路ＸＤＬが空いていればレディ状態に設定され得る。

以下に、センスアンプユニットＳＡＵｒ内のセンスアンプ部ＳＡｒの構成について説明する。図４は、第１実施形態におけるセンスアンプユニットＳＡＵｒ内のセンスアンプ部ＳＡｒの回路図である。例えば、センスアンプ部ＳＡｒは、トランジスタＴ０、Ｔ１、…、Ｔ７及びキャパシタＣＡを含む。

トランジスタＴ０は、ｐチャネルＭＯＳ電界効果トランジスタである。トランジスタＴ１～Ｔ７のそれぞれは、ｎチャネルＭＯＳ電界効果トランジスタである。

トランジスタＴ０のソースは、電圧ＶDDSAのノードに接続される。このノードには、例えば、電圧生成回路１７から電圧ＶDDSAが供給される。トランジスタＴ０のドレインは、ノードＮＤ１に接続される。トランジスタＴ０のゲートは、例えば、ラッチ回路ＳＤＬのノードＩＮＶ（図示せず）に接続される。トランジスタＴ１のドレインは、ノードＮＤ１に接続される。トランジスタＴ１のソースは、ノードＮＤ２に接続される。トランジスタＴ１のゲートには、制御信号ＢＬＸが入力される。トランジスタＴ２のドレインは、ノードＮＤ１に接続される。トランジスタＴ２のソースは、センスノードＳＥＮに接続される。トランジスタＴ２のゲートには、制御信号ＨＬＬが入力される。

トランジスタＴ３のドレインは、センスノードＳＥＮに接続される。トランジスタＴ３のソースは、ノードＮＤ２に接続される。トランジスタＴ３のゲートには、制御信号ＸＸＬが入力される。トランジスタＴ４のドレインは、ノードＮＤ２に接続される。トランジスタＴ４のソースは、ビット線ＢＬｒに接続される。トランジスタＴ４のゲートには、制御信号ＢＬＣが入力される。トランジスタＴ５のドレインは、ノードＮＤ２に接続される。トランジスタＴ５のソースは、ノードＳＲＣに接続される。ノードＳＲＣには、例えば、接地電圧ＶSSが供給される。トランジスタＴ５のゲートは、ノードＩＮＶに接続される。

トランジスタＴ７のドレインは、バスＬＢＵＳに接続される。トランジスタＴ７のソースは、トランジスタＴ６のドレインに接続される。トランジスタＴ７のゲートには、制御信号ＳＴＢが入力される。トランジスタＴ６のソースは、例えば、接地される。言い換えると、トランジスタＴ６のソースには、例えば、接地電圧ＶSSが供給される。トランジスタＴ６のゲートは、センスノードＳＥＮに接続される。

キャパシタＣＡの一方電極は、センスノードＳＥＮに接続される。キャパシタＣＡの他方電極には、クロック信号ＣＬＫが入力される。

以上で説明したセンスアンプユニットＳＡＵｒの回路構成において、ノードＩＮＶは、ラッチ回路ＳＤＬに含まれたノードである。ノードＩＮＶの電圧は、ラッチ回路ＳＤＬが保持するデータに基づいて変化する。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、及びクロック信号ＣＬＫのそれぞれは、例えば、シーケンサ１６によって生成される。例えば、読み出し動作において、センスアンプ部ＳＡｒは、制御信号ＳＴＢがアサートされたタイミングに基づいて、ビット線ＢＬｒに読み出されたデータを判定する。

なお、第１実施形態の半導体記憶装置１０が備えるセンスアンプ２１は、上述した回路構成に限定されない。例えば、センスアンプユニットＳＡＵｒが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプ部ＳＡｒは、ビット線ＢＬｒに読み出されたデータを判定することが可能であれば、その他の回路構成であってもよい。

１．１．３ メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係について説明する。

図５は、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係を示す図である。ここでは、メモリセルトランジスタＭＴの記憶方式として、１つのメモリセルトランジスタＭＴに３ビットのデータを記憶可能なＴＬＣ（Triple-Level Cell）方式を適用した例を示す。なお、本実施形態は、１つのメモリセルトランジスタＭＴに１ビットのデータを記憶可能なＳＬＣ（Single-Level Cell）方式、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能なＭＬＣ（Multi-Level Cell）方式、１つのメモリセルトランジスタＭＴに４ビットのデータを記憶可能なＱＬＣ（Quad-Level Cell）方式等、その他の記憶方式を用いた場合にも適用できる。

メモリセルトランジスタＭＴが記憶可能な３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、複数の閾値電圧に応じた８つの状態（ステート）のうちのいずれかのステートを取り得る。８つのステートを、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、図４に示すような閾値電圧の分布を形成する。

ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”には、例えば、それぞれデータ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”が割り当てられる。ビットの並びは、下位ビット“Ｘ”、中位ビット“Ｙ”、上位ビット“Ｚ”とすると、“Ｚ、Ｙ、Ｘ”である。なお、閾値電圧分布とデータとの割り当ては、任意に設定可能である。

読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲが用いられる。以下、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、およびＧＲを含め、レベルの判断ために読み出し対象のメモリセルトランジスタＭＴに印加される電圧は、読み出し電圧ＶCGRVと称される場合がある。

ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲより低く、例えば負の値を有する。

ステート“Ａ”～“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”～“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＡＲより高く、かつ読み出し電圧ＢＲ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＢＲより高く、かつ読み出し電圧ＣＲ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＣＲより高く、かつ読み出し電圧ＤＲ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＤＲより高く、かつ読み出し電圧ＥＲ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＥＲより高く、かつ読み出し電圧ＦＲ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＦＲより高く、かつ読み出し電圧ＧＲ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＧＲより高く、電圧ＶREADより低い。

電圧ＶREADは、読み出し非対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。このため、制御ゲートに電圧ＶREADが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。

また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、ステート“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”に対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶが設定される。例えば、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶはそれぞれ、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲより若干高く設定される。

以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３個のページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一回の書き込み動作にて書き込まれるページ、又は一回の読み出し動作にて読み出されるページ、すなわちセルユニットＣＵの保持する下位ビットの集合、中位ビットの集合、及び上位ビットの集合は、それぞれ下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。

上記データの割り付けが適用された場合、下位ページは、読み出し電圧ＡＲ、ＥＲを用いた読み出し動作によって確定する。中位ページは、読み出し電圧ＢＲ、ＤＲ、ＦＲを用いた読み出し動作によって確定する。上位ページは、読み出し電圧ＣＲ、ＧＲを用いた読み出し動作によって確定する。

１．１．４ メモリセルアレイ１１の構造
次に、第１実施形態の半導体記憶装置１０内のメモリセルアレイ１１の構造の一例について説明する。以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１０が形成される半導体基板の表面に対する鉛直方向に対応する。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。本明細書では、図を見易くするために配線やコンタクト、絶縁層等の構成要素が適宜省略されている。

１．１．４．１ メモリセルアレイ１１の平面レイアウト（１）
図６は、半導体記憶装置１０内のメモリセルアレイ１１の平面レイアウトを示す図である。図６は、１つのブロックＢＬＫｍ（すなわち、ストリングユニットＳＵ０～ＳＵ３）に対応する領域を抽出して示す。メモリセルアレイ１１は、複数のスリットＳＬＴ、及び複数のスリットＳＨＥを含む。また、メモリセルアレイ１１の平面レイアウトは、例えばＸ方向において、セル領域ＣＡと引出領域ＨＡとに分割される。

複数のスリットＳＬＴは、Ｘ方向に沿って延伸し、Ｙ方向にある間隔を空けて配列されている。また、２つのスリットＳＬＴの間には、複数のスリットＳＨＥが設けられている。複数のスリットＳＨＥは、Ｘ方向に沿って延伸し、Ｙ方向にある間隔を空けて配列されている。

スリットＳＬＴは、内部に絶縁部材を含む構造を有し、同じ配線層に設けられ、かつ当該スリットＳＬＴを介して隣り合う導電層間を分断している。すなわち、スリットＳＬＴは、絶縁層を含む構造体であり、同じ配線層に設けられ、かつ隣り合う導電層間を絶縁分離している。具体的には、スリットＳＬＴは、例えば、ワード線ＷＬ０～ＷＬ７、並びにセレクトゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断している。

スリットＳＨＥは、内部に絶縁部材を含む構造を有し、同じ配線層に設けられ、かつ当該スリットＳＨＥを介して隣り合う導電層間を分断している。具体的には、スリットＳＨＥは、例えば、セレクトゲート線ＳＧＤに対応する複数の配線層を分断している。

セル領域ＣＡは、ＮＡＮＤストリングＮＳが形成される領域である。引出領域ＨＡは、ＮＡＮＤストリングＮＳに接続されたワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳと、ロウデコーダ１８との間を電気的に接続するためのコンタクトが形成される領域である。引出領域ＨＡは、例えば、メモリセルアレイ１１のＸ方向における一方側にセル領域ＣＡと隣り合うように配置されている。

上述したメモリセルアレイ１１の平面レイアウトでは、スリットＳＬＴとスリットＳＨＥ、あるいは２つのスリットＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。すなわち、本例では、Ｘ方向に延伸したストリングユニットＳＵ０～ＳＵ３が、Ｙ方向に配列されている。そして、メモリセルアレイ１１には、例えば、図６に示されたレイアウトがＹ方向に繰り返し配置される。

図７は、半導体記憶装置１０内のメモリセルアレイ１１のセル領域ＣＡにおける詳細な平面レイアウトの一例を示す図である。図７は、スリットＳＬＴとスリットＳＨＥ間のストリングユニットＳＵに対応する領域の一部を抽出して示す。セル領域ＣＡは、例えば、複数のメモリピラーＭＰａ及びＭＰｂ、複数のダミーメモリピラーＤＭＰ、複数のビット線ＢＬａ及びＢＬｂ、及び複数のコンタクトＣＶを含む。なお以降、ビット線ＢＬと記した場合、ビット線ＢＬａ、ＢＬｂの各々を示すものとする。また、メモリピラーＭＰと記した場合、メモリピラーＭＰａ、ＭＰｂの各々を示すものとする。

平面レイアウトにおいて、メモリピラーＭＰａは、スリットＳＬＴに隣接する、あるいはスリットＳＬＴ近傍に配置されたメモリピラーである。メモリピラーＭＰｂは、スリットＳＬＴに隣接していない、あるいはスリットＳＬＴ近傍に配置されていないメモリピラーである。ダミーメモリピラーＤＭＰは、図７に示す平面レイアウトにおいて、スリットＳＨＥと重なるように配置されたメモリピラーである。ダミーメモリピラーＤＭＰは、ビット線ＢＬに電気的に接続されていない。

メモリピラーＭＰａ及びＭＰｂの各々は、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰａ及びＭＰｂは、例えば、隣り合うスリットＳＬＴとスリットＳＨＥ間、及び２つのスリットＳＨＥ間の領域において、４列の千鳥状に配列される。ダミーメモリピラーＤＭＰは、ＮＡＮＤストリングＮＳとして機能しない。複数のダミーメモリピラーＤＭＰは、メモリピラーＭＰａ及びＭＰｂの配列規則に従いつつ、スリットＳＨＥと重なるように配列される。

なお、これに限定されず、隣り合うスリットＳＬＴとスリットＳＨＥ間、及び２つのスリットＳＨＥ間におけるメモリピラーＭＰａ、ＭＰｂ、及びダミーメモリピラーＤＭＰの個数及び配置は、適宜変更してもよい。

複数のビット線ＢＬａ及びＢＬｂは、Ｙ方向に沿って延伸し、Ｘ方向に配列されている。ビット線ＢＬａ及びＢＬｂの各々は、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰａ及びＭＰｂには、２本のビット線が重なるように配置されている。

メモリピラーＭＰａと重なるビット線ＢＬａ及びＢＬｂのうち、ビット線ＢＬａとメモリピラーＭＰａとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰａは、コンタクトＣＶを介して対応するビット線ＢＬａと電気的に接続される。メモリピラーＭＰｂと重なるビット線ＢＬａ及びＢＬｂ、あるいは複数のビット線ＢＬｂのうち、１本のビット線ＢＬｂとメモリピラーＭＰｂとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰｂは、コンタクトＣＶを介して対応するビット線ＢＬｂと電気的に接続される。

図８は、図７のVIII-VIII線に沿った断面図であり、半導体記憶装置１０内のメモリセルアレイ１１のセル領域ＣＡにおける断面構造を示す。図８に示すように、メモリセルアレイ１１は、半導体基板５０、ｐ型ウェル領域６０、絶縁層６２、６７及び６８、並びに導電層６３、６４、…、６６を含む。

ｐ型ウェル領域６０は、半導体基板５０の表面近傍に設けられる。ｐ型ウェル領域６０上には、絶縁層６２が設けられる。絶縁層６２上には、導電層６３と絶縁層６７とが交互に積層される。導電層６３は、例えば、ＸＹ平面に沿った板状に形成される。積層された複数の導電層６３は、セレクトゲート線ＳＧＳとして使用される。導電層６３は、例えばタングステン（Ｗ）を含む。

最上層の導電層６３の上方には、導電層６４と絶縁層６７とが交互に積層される。導電層６４は、例えば、ＸＹ平面に沿った板状に形成される。積層された複数の導電層６４は、ｐ型ウェル領域６０側から順にそれぞれワード線ＷＬ０～ＷＬ７として使用される。導電層６４は、例えばタングステン（Ｗ）を含む。

最上層の導電層６４の上方には、導電層６５と絶縁層６７とが交互に積層される。導電層６５は、例えば、ＸＹ平面に沿った板状に形成される。積層された複数の導電層６５は、セレクトゲート線ＳＧＤとして使用される。導電層６５は、例えばタングステン（Ｗ）を含む。

最上層の導電層６５の上方には、絶縁層６８を介して導電層６６が設けられる。導電層６６は、例えばＹ方向に延伸したライン状に形成される。導電層６６は、ビット線ＢＬａとして使用される。すなわち、図示せぬ領域において複数の導電層６６は、Ｘ方向に沿って配列されている。導電層６６は、例えば銅（Ｃｕ）を含む。

メモリピラーＭＰａ及びＭＰｂの各々は、Ｚ方向に沿って延伸し、絶縁層６２及び６７、並びに導電層６３～６５を貫通している。メモリピラーＭＰａ及びＭＰｂの底部は、ｐ型ウェル領域６０に接触している。メモリピラーＭＰａ及びＭＰｂの各々は、例えば半導体層７０、トンネル絶縁層７１、絶縁層７２、及びブロック絶縁層７３を含む。

ダミーメモリピラーＤＭＰは、Ｚ方向に沿って延伸し、絶縁層６２及び６７、並びに導電層６３及び６４を貫通している。ダミーメモリピラーＤＭＰの底部は、ｐ型ウェル領域６０に接触している。ダミーメモリピラーＤＭＰは、例えば半導体層７０、トンネル絶縁層７１、絶縁層７２、及びブロック絶縁層７３を含む。

半導体層７０は、Ｚ方向に沿って延伸している。例えば、半導体層７０の上端は、最上層の導電層６５よりも上層に位置し、半導体層７０の下端は、ｐ型ウェル領域６０に接触している。トンネル絶縁層７１は、半導体層７０の側面を覆っている。絶縁膜７２は、トンネル絶縁層７１の側面を覆っている。ブロック絶縁層７３は、絶縁層７２の側面を覆っている。トンネル絶縁層７１及びブロック絶縁層７３の各々は、例えば酸化シリコン（ＳｉＯ_２）を含む。絶縁層７２は、例えば窒化シリコン（ＳｉＮ）を含む。

メモリピラーＭＰａ及びＭＰｂ内の半導体層７０上には、柱状のコンタクトＣＶが設けられる。図示された領域には、２つのメモリピラーＭＰａ及びＭＰｂのうち、メモリピラーＭＰａに対応するコンタクトＣＶが示されている。

コンタクトＣＶの上面には、１つの導電層６６、すなわち１本のビット線ＢＬａが接触している。前述の通り、１つの導電層６６には、スリットＳＬＴとスリットＳＨＥ、あるいは２つのスリットＳＨＥによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。つまり、導電層６６の各々には、隣り合う２本のスリット間において１本のメモリピラーＭＰａあるいはＭＰｂが電気的に接続される。

スリットＳＬＴは、例えばＸＺ平面に沿った板状に形成され、絶縁層６２及び６７、並びに導電層６３～６５を分断している。スリットＳＬＴの上端は、最上層の導電層６５と導電層６６との間に位置している。スリットＳＬＴの下端は、ｐ型ウェル領域６０に接触している。

ダミーメモリピラーＤＭＰ内の半導体層７０上には、スリットＳＨＥが設けられる。スリットＳＨＥは、例えばＸＺ平面に沿った板状に形成され、絶縁層６７及び導電層６５を分断している。スリットＳＨＥの上端は、最上層の導電層６５と導電層６６との間に位置している。スリットＳＨＥの下端は、ダミーメモリピラーＤＭＰの上端に接触している。

図８にはビット線ＢＬａを通るＹＺ面に沿った断面を示したが、ビット線ＢＬｂを通るＹＺ面の断面は、コンタクトＣＶがメモリピラーＭＰａ上ではなくメモリピラーＭＰｂ上に設けられることを除いて、図８に示した断面と同様の構造を有する。

図９は、図８のIX-IX線に沿った断面図であり、半導体記憶装置１０におけるメモリピラーＭＰの断面構造を示す。図９は、半導体基板５０の表面に平行かつ導電層６４を含む層におけるメモリピラーＭＰの断面を抽出して示している。半導体層７０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁層７１は、半導体層７０の側面を囲っている。絶縁層７２は、トンネル絶縁層７１の側面を囲っている。ブロック絶縁層７３は、絶縁層７２の側面を囲っている。導電層６４は、ブロック絶縁層７３の側面を囲っている。

上述したメモリピラーＭＰの構造では、メモリピラーＭＰと導電層６３とが交差した部分が、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと導電層６４とが交差した部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電層６５とが交差した部分が、セレクトトランジスタＳＴ１として機能する。つまり、半導体層７０は、メモリセルトランジスタＭＴ０～ＭＴ７並びにセレクトトランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁層７２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。

なお、ここでは、図７においてメモリピラーＭＰａに接続されたビット線をＢＬａとしたが、図示しないスプリングユニットＳＵにおいては、メモリピラーＭＰｂにビット線ＢＬａが接続される場合もある。スプリングユニットＳＵ毎に、ビット線ＢＬにメモリピラーＭＰａあるいはＭＰｂのいずれが接続されているかは、シーケンサ１６によって管理される。シーケンサ１６は、ビット線ＢＬにメモリピラーＭＰａあるいはＭＰｂのいずれが接続されているのかに応じて、上述した読み出し動作、及び後述する書き込み動作を制御する。

１．１．４．２ メモリセルアレイ１１の平面レイアウト（２）
図７に示した平面レイアウト（１）では、スリットＳＨＥの下にダミーメモリピラーＤＭＰが配置されたが、この平面レイアウト（２）では、スリットＳＨＥの下に、ダミーメモリピラーＤＭＰではなく、通常のメモリピラー、すなわちメモリセルトランジスタＭＴを有するメモリピラーＭＰが配置される。平面レイアウト（２）では、主に平面レイアウト（１）と異なる点について説明する。

図１０は、半導体記憶装置１０内のメモリセルアレイ１１のセル領域ＣＡにおける詳細な平面レイアウトの他例を示す図である。図１０は、スリットＳＬＴとスリットＳＨＥ間のストリングユニットＳＵに対応する領域の一部を抽出して示す。メモリピラーＭＰａは、スリットＳＬＴに隣接する、あるいはスリットＳＬＴ近傍のメモリピラーである。メモリピラーＭＰｂは、メモリピラーＭＰａ以外のメモリピラーである。すなわち、メモリピラーＭＰｂは、スリットＳＬＴに隣接していない、あるいはスリットＳＬＴ近傍に配置されていないメモリピラーである。一部のメモリピラーＭＰｂは、スリットＳＨＥと重なるように配置されている。

メモリピラーＭＰａ及びＭＰｂの各々は、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰａ及びＭＰｂは、例えば、隣り合うスリットＳＬＴとスリットＳＨＥ間、及び２つのスリットＳＨＥ間の領域において、４列の千鳥状に配置される。 メモリピラーＭＰａと重なるビット線ＢＬａ及びＢＬｂのうち、ビット線ＢＬａとメモリピラーＭＰａとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰａは、コンタクトＣＶを介して対応するビット線ＢＬａと電気的に接続される。メモリピラーＭＰｂと重なるビット線ＢＬａ及びＢＬｂ、あるいは複数のビット線ＢＬｂのうち、１本のビット線ＢＬｂとメモリピラーＭＰｂとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰｂは、コンタクトＣＶを介して対応するビット線ＢＬｂと電気的に接続される。さらに、スリットＳＨＥと重なるように配置されたメモリピラーＭＰｂと重なるビット線ＢＬａ及びＢＬｂ、あるいは複数のビット線ＢＬｂのうち、１本のビット線ＢＬａあるいはＢＬｂとメモリピラーＭＰｂとの間には、コンタクトＣＶが設けられる。スリットＳＨＥと重なるように配置されたメモリピラーＭＰｂは、コンタクトＣＶを介して対応するビット線ＢＬａあるいはＢＬｂと電気的に接続される。

図１０に示すその他の構造は、図８に示した構造と同様である。

図１１は、図１０のXI-XI線に沿った断面図であり、半導体記憶装置１０内のメモリセルアレイ１１のセル領域ＣＡにおける断面構造を示す。

図１１に示すように、スリットＳＨＥ近傍にはメモリピラーＭＰｂが設けられる。言い換えると、メモリピラーＭＰｂの一部分上にスリットＳＨＥが設けられる。スリットＳＨＥは、メモリピラーＭＰｂに接触している。

スリットＳＨＥは、例えばＸＺ平面に沿った形状に形成され、絶縁層６７及び導電層６５を分断している。スリットＳＨＥの上端は、最上層の導電層６５と導電層６６との間に位置している。スリットＳＨＥの下端は、最上層の導電層６４と最下層の導電層６５との間に位置している。

スリットＳＨＥ近傍のメモリピラーＭＰｂ内の半導体層７０上には、柱状のコンタクトＣＶが設けられる。コンタクトＣＶの上面には、導電層６６（すなわち、１本のビット線ＢＬａ）が接触している。

前述の通り、導電層６６には、スリットＳＬＴとスリットＳＨＥによって区切られた空間、及びスリットＳＨＥと図示しないスリットＳＨＥによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。つまり、導電層６６の各々には、隣り合う２本のスリット間において１本のメモリピラーＭＰａあるいはＭＰｂが電気的に接続される。

図１０及び図１１に示すその他の構造は、図７及び図８に示した構造と同様である。

１．２ 半導体記憶装置の動作
第１実施形態の半導体記憶装置１０における読み出し動作及び書き込み動作について説明する。なお以下では、図７及び図１０に示したスリットＳＬＴ近傍のメモリピラーＭＰａに含まれるメモリセルトランジスタをメモリセルＭＣａと称し、それ以外のメモリピラーＭＰｂに含まれるメモリセルトランジスタをメモリセルＭＣｂと称する。また、メモリセルＭＣと記した場合、メモリセルＭＣａあるいはＭＣｂの各々を示すものとする。

例えば、本実施形態を適用せずに、メモリセルアレイ１１に設けられたメモリセルＭＣａ及びＭＣｂに対して、同一の書き込み電圧ＶPGMを用いて書き込み動作を実行した場合、メモリセルＭＣａとＭＣｂに対する書き込み速度が異なるという現象が発生する場合がある。書き込み速度とは、複数のメモリセルに同じ電圧レベルの書き込み電圧を用いて書き込み動作を実行したとき、それらメモリセルに書き込まれる閾値電圧の高低をいう。例えば、第１メモリセルに書き込まれた閾値電圧が第２メモリセルに書き込まれた閾値電圧より低い場合、第１メモリセルの書き込み速度は、第２メモリセルの書き込み速度より遅いと称される。

本例では、メモリセルＭＣａの書き込み速度は、メモリセルＭＣｂの書き込み速度より遅い場合がある。すなわち、書き込み速度は、ＭＣａ＜ＭＣｂが成り立つ。この場合、メモリセルＭＣａ、ＭＣｂの閾値電圧は、メモリセルＭＣａ、ＭＣｂの閾値電圧をそれぞれＶtha、Ｖthbとすると、Ｖtha＜Ｖthbが成り立つ。

第１実施形態では、メモリセルＭＣａとメモリセルＭＣｂに対して、以下の読み出し動作の第１例、第２例、及び第３例、あるいは書き込み動作の第１例及び第２例が実行される。

本実施形態の読み出し動作の第１例、第２例、あるいは第３例が実行される場合、書き込み動作の第１例及び第２例は実行されず、通常の書き込み動作が実行されたものとする。すなわち、本実施形態において、メモリセルＭＣａ及びＭＣｂに対して読み出し動作の第１例、第２例、あるいは第３例が実行される場合、読み出し動作の前に実行されるメモリセルＭＣａ及びＭＣｂに対する書き込み動作では、メモリセルＭＣａの閾値電圧Ｖthaは、メモリセルＭＣｂの閾値電圧Ｖthbより低く設定される。

１．２．１ 読み出し動作（第１例）
次に、第１実施形態の読み出し動作の第１例について説明する。読み出し動作の第１例では、読み出し対象のメモリセルがスリットＳＬＴ近傍に配置されているか否かに応じて、すなわち読み出し対象がメモリセルＭＣａあるいはＭＣｂのいずれであるかに応じて、メモリセルＭＣａ及びＭＣｂにそれぞれ接続されたビット線ＢＬａ及びＢＬｂに印加する電圧を変更する。

図１２は、第１実施形態の読み出し動作の第１例におけるセレクトゲート線、ワード線、ビット線、及び制御信号の電圧のタイミングチャートである。なお以下では、読み出し対象のセルユニットＣＵに含まれたメモリセルトランジスタＭＴを、選択メモリセルと称する。選択メモリセルに接続されたワード線ＷＬを、選択ワード線ＷＬselと称する。非読み出し対象のセルユニットＣＵに含まれたメモリセルトランジスタＭＴを、非選択メモリセルと称する。非選択メモリセルに接続されたワード線ＷＬを、非選択ワード線ＷＬuselと称する。

読み出し動作において、選択ワード線ＷＬsel及び非選択ワード線ＷＬuselには、電圧生成回路１７が生成した電圧がロウデコーダ１８を介して印加される。図４に示した電圧ＶDDSAのノードには、電圧生成回路１７が生成した電圧ＶDDSAが印加される。さらに、センスノードＳＥＮは、読み出し動作時において適宜充電されるものと仮定する。

また、ビット線ＢＬには、トランジスタＴ１及びＴ４によってクランプされた電圧が印加される。例えば、読み出し動作時において、スリットＳＬＴ近傍の選択メモリセルＭＣａに接続されたビット線ＢＬａには、電圧ＶBLaが印加される。スリットＳＬＴの近傍に配置されていない選択メモリセルＭＣｂに接続されたビット線ＢＬｂには、電圧ＶBLbが印加される。電圧ＶBLaは、電圧ＶBLbより低い電圧である。

読み出しデータが確定していないセンスアンプユニットＳＡＵｒ内のラッチ回路ＳＤＬのノードＩＮＶの電圧は、“Ｌ”レベルに設定されているものと仮定する。つまり、読み出しデータが確定していないセンスアンプユニットＳＡＵｒでは、トランジスタＴ０がオン状態であり、かつトランジスタＴ５がオフ状態である。

図１２に示すように、シーケンサ１６は、時刻ｔｒ１～ｔｒ４の期間において読み出し電圧ＶCGRVを用いた読み出し動作を実行する。以下に、読み出し動作の詳細について説明する。

時刻ｔｒ１より前の状態において、セレクトゲート線ＳＧＤ及びＳＧＳ、選択ワード線ＷＬsel、非選択ワード線ＷＬusel、制御信号ＢＬＸ、ＢＬＣ、ＨＨＬ、ＸＸＬ、ＳＴＢ、ビット線ＢＬ、並び不図示のソース線ＳＬのそれぞれの電圧は、例えば接地電圧ＶSSに設定される。

時刻ｔｒ１において、ロウデコーダ１８は、読み出し対象のセルユニットＣＵを含むストリングユニットＳＵのセレクトゲート線（以下、選択されたセレクトゲート線）ＳＧＤ、及びセレクトゲート線ＳＧＳに電圧ＶSGを印加する。さらに、ロウデコーダ１８は、読み出し対象のセルユニットＣＵを含まないストリングユニットＳＵのセレクトゲート線（以下、非選択のセレクトゲート線）ＳＧＤに電圧ＶSSを印加する。電圧ＶSGは、選択されたストリングユニットＳＵに対応するセレクトトランジスタＳＴ１及びＳＴ２をオン状態にする電圧である。

また、時刻ｔｒ１において、ロウデコーダ１８は、選択ワード線ＷＬselに読み出し電圧ＶCGRVを印加する。さらに、ロウデコーダ１８は、非選択ワード線ＷＬuselに電圧ＶREADを印加する。電圧ＶREADは、メモリセルＭＣａあるいはＭＣｂが記憶するデータに関わらず、メモリセルＭＣａあるいはＭＣｂをオン状態にする電圧である。

また、時刻ｔｒ１において、シーケンサ１６は、例えば、制御信号ＢＬＸの電圧を電圧ＶSSから電圧ＶBLXに上昇させる。また、シーケンサ１６は、選択メモリセルＭＣａにビット線ＢＬａを介して接続されたトランジスタＴ４の制御信号ＢＬＣの電圧を、電圧ＶSSから電圧ＶBLCaに上昇させる。さらに、シーケンサ１６は、選択メモリセルＭＣｂにビット線ＢＬｂを介して接続されたトランジスタＴ４の制御信号ＢＬＣの電圧を、電圧ＶSSから電圧ＶBLCbに上昇させる。電圧ＶBLCaは、電圧ＶBLCbより低い電圧である。

具体的には、シーケンサ１６は、センスアンプ２１内のセンスアンプユニットＳＡＵｒのトランジスタＴ４毎に異なる制御信号ＢＬＣを送信できる。シーケンサ１６は、例えば、ビット線ＢＬａに接続されたトランジスタＴ４のゲートに、ビット線ＢＬａの電圧をＶBLaにクランプするような制御信号ＢＬＣ（即ち、電圧ＶBLCa）を送信する。他方で、シーケンサ１６は、ビット線ＢＬｂに接続されたトランジスタＴ４のゲートに、ビット線ＢＬｂの電圧を電圧ＶBLbにクランプするような制御信号ＢＬＣ（即ち、電圧ＶBLCb）を送信する。これにより、センスアンプ２１内のセンスアンプユニットＳＡＵは、選択メモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶBLaを印加し、選択メモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶBLbをそれぞれ印加する。

また、時刻ｔｒ１において、シーケンサ１６は、制御信号ＨＨＬの電圧を電圧ＶSSから電圧ＶHHLに上昇させる。シーケンサ１６は、また電圧ＶDDSAのノードに、電圧生成回路１７によって生成された電圧ＶDDSAを供給する。制御信号ＨＨＬの電圧が電圧ＶHHLに上昇すると、トランジスタＴ２がオン状態になり、センスノードＳＥＮが電圧ＶDDSAに充電される。センスノードＳＥＮの充電が完了すると、シーケンサ１６は、制御信号ＨＨＬの電圧を電圧ＶSSに下降させる。

次に、時刻ｔｒ２において、シーケンサ１６は、制御信号ＸＸＬの電圧を電圧ＶSSから電圧ＶXXLに上昇させる。制御信号ＸＸＬの電圧が電圧ＶXXLに上昇すると、トランジスタＴ３がオン状態になり、センスノードＳＥＮの電圧が選択メモリセルＭＣａあるいはＭＣｂの閾値電圧に応じて変化する。具体的には、選択メモリセルＭＣａあるいはＭＣｂがオン状態である場合、ビット線ＢＬａ及びＢＬｂにそれぞれ接続されたセンスノードＳＥＮの電圧が電圧ＶDDoまで下降する。

ここで、上述したように、メモリセルＭＣａの閾値電圧は、メモリセルＭＣｂの閾値電圧より低い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣａはメモリセルＭＣｂよりも多くの電流を流そうとする。しかし、ビット線ＢＬａの電圧はビット線ＢＬｂより低い。すなわち、ビット線ＢＬａに接続されたトランジスタＴ４のゲートに印加される電圧ＶBLCaは、ビット線ＢＬｂに接続されたトランジスタＴ４のゲートに印加される電圧ＶBLCbより低い。したがって、これらによりビット線ＢＬａを流れる電流は、ビット線ＢＬｂより制限され、ビット線ＢＬｂを流れる電流とほぼ同じになる。つまり、メモリセルＭＣａはメモリセルＭＣｂよりも多くの電流を流そうとするが、ビット線ＢＬａに接続されたトランジスタＴ４は、ゲートに電圧ＶBLCaが印加されているため、ビット線ＢＬａに流れる電流をクランプする。一方で、メモリセルＭＣｂはメモリセルＭＣａよりも少ない電流を流そうとするが、ビット線ＢＬｂに接続されたトランジスタＴ４のゲートには電圧ＶBLCaより高い電圧ＶBLCbが印加されているため、ビット線ＢＬｂに接続されたトランジスタＴ４は、ビット線ＢＬａに接続されたトランジスタＴ４よりも多くの電流を流そうとする。これにより、時刻ｔｒ２－ｔｒ３において、ビット線ＢＬａに流れる電流とビット線ＢＬｂに流れる電流は、ほぼ同じ電流値になるように設定される。この結果、メモリセルＭＣａに接続されたセンスノードＳＥＮの電圧は、電圧ＶDDoまで下降する。同様に、メモリセルＭＣｂに接続されたセンスノードＳＥＮの電圧も、電圧ＶDDoまで下降する。

一方、選択メモリセルＭＣａがオフ状態である場合、ビット線ＢＬａに接続されたセンスノードＳＥＮの電圧は、電圧ＶDDoより高い電圧ＶDDfで維持される。同様に、選択メモリセルＭＣｂがオフ状態である場合、ビット線ＢＬｂに接続されたセンスノードＳＥＮの電圧は、電圧ＶDDoより高い電圧ＶDDfで維持される。

次に、時刻ｔｒ３において、ビット線ＢＬａ及びＢＬｂを流れる電流がセンスノードＳＥＮに反映された後に、シーケンサ１６は、制御信号ＸＸＬの電圧を電圧ＶXXLから電圧ＶSSに下降させる。制御信号ＸＸＬの電圧が電圧ＶSSに下降すると、トランジスタＴ３がオフ状態になり、センスノードＳＥＮの電圧が固定される。

その後、シーケンサ１６は、制御信号ＳＴＢをアサートして、選択メモリセルＭＣａ及びＭＣｂにそれぞれ記憶されたデータを判定する。具体的には、シーケンサ１６は、制御信号ＳＴＢの電圧を“Ｌ”レベルから“Ｈ”レベルに上昇させる。制御信号ＳＴＢの電圧が“Ｈ”レベルに上昇すると、トランジスタＴ７がオン状態になり、トランジスタＴ６のゲートに印加されるセンスノードＳＥＮの電圧ＶDDoあるいはＶDDfに応じて、センスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧が変化する。そして、シーケンサ１６は、ビット線ＢＬａに接続されたセンスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧に基づいて、選択メモリセルＭＣａに記憶されたデータを判定する。同様に、ビット線ＢＬｂに接続されたセンスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧に基づいて、選択メモリセルＭＣｂに記憶されたデータを判定する。

すなわち、ビット線ＢＬａに接続されたセンスアンプユニットＳＡＵｒは、選択メモリセルＭＣａの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。同様に、ビット線ＢＬｂに接続されたセンスアンプユニットＳＡＵｒは、選択メモリセルＭＣｂの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。シーケンサ１６は、センスアンプユニットＳＡＵｒのラッチ回路ＳＤＬにそれぞれ記憶されたセンス結果に基づいて、選択メモリセルＭＣａ及びＭＣｂにそれぞれ記憶されたデータを判定する。以上により、読み出し電圧ＶCGRVを用いた読み出し動作の第１例が終了する。

上述したように、読み出し動作の第１例では、選択メモリセルＭＣａとＭＣｂの閾値電圧が同じステートの閾値電圧分布内で異なる場合でも、すなわち、同じステートの閾値電圧分布内で選択メモリセルＭＣａの閾値電圧が選択メモリセルＭＣｂの閾値電圧より低い場合でも、選択メモリセルＭＣａ及びＭＣｂがそれぞれオンセルである場合に判定に用いる電圧ＶDDoをほぼ同じ電圧レベルに設定できる。これにより、書き込み動作において、スリットＳＬＴ近傍のメモリセルＭＣａの閾値電圧が、メモリセルＭＣｂの閾値電圧より低く設定されることによって生じる不具合を低減できる。

また、上述では、メモリセルがスリットＳＬＴ近傍のメモリセルＭＣａであるか、あるいはそれ以外のメモリセルＭＣｂであるかによって、読み出し動作時にビット線ＢＬに供給する電圧を変更したが、さらに、スリットＳＬＴ近傍のメモリピラーＭＰａに含まれるメモリセルＭＣａの中で、メモリセルＭＣａがメモリピラーＭＰａの上部あるいは下部のいずれに配置されているかに応じて、読み出し動作時にビット線ＢＬａに供給する電圧を変更してもよい。例えば、読み出し動作時に、図８に示したメモリピラーＭＰａの上部に配置されたメモリセルＭＣａに対しては、ビット線ＢＬａの電圧をＶBLauに設定し、メモリピラーＭＰａの下部に配置されたメモリセルＭＣａに対してはビット線ＢＬａの電圧をＶBLalに設定する。電圧ＶBLauは、電圧ＶBLalより低い電圧である。これにより、メモリピラーＭＰａの上部あるいは下部に位置するメモリセルＭＣａに対しても、それらメモリセルの書き込み特性に応じた読み出し条件にて読み出し動作を実行できる。

１．２．２ 読み出し動作（第２例）
次に、第１実施形態の読み出し動作の第２例について説明する。読み出し動作の第２例では、読み出し対象のメモリセルがスリットＳＬＴ近傍に配置されているか否かに応じて、すなわち読み出し対象がメモリセルＭＣａあるいはＭＣｂのいずれであるかに応じて、メモリセルＭＣａ及びＭＣｂにそれぞれ記憶されたデータをセンスするセンス時間を変更する。この第２例において、センス時間とは、制御信号ＸＸＬをアサート状態（例えば、“Ｈ”レベル）に維持する期間である。

図１３は、第１実施形態の読み出し動作の第２例におけるセレクトゲート線、ワード線、ビット線、及び制御信号の電圧のタイミングチャートである。なお以下では、スリットＳＬＴ近傍のメモリセルＭＣａにビット線ＢＬａを介して接続されたトランジスタＴ３のゲートに印加される制御信号をＸＸＬａと称し、スリットＳＬＴの近傍に配置されていないメモリセルＭＣｂにビット線ＢＬｂを介して接続されたトランジスタＴ３のゲートに印加される制御信号をＸＸＬｂと称する。

図１３に示すように、シーケンサ１６は、時刻ｔｒ１～ｔｒ４の期間において読み出し電圧ＶCGRVを用いた読み出し動作を実行する。以下に、読み出し動作の詳細について説明する。

時刻ｔｒ１において、ロウデコーダ１８は、選択されたセレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳに電圧ＶSGを印加する。さらに、ロウデコーダ１８は、非選択のセレクトゲート線ＳＧＤに電圧ＶSSを印加する。

また、時刻ｔｒ１において、ロウデコーダ１８は、選択ワード線ＷＬselに読み出し電圧ＶCGRVを印加する。さらに、ロウデコーダ１８は、非選択ワード線ＷＬuselに電圧ＶREADを印加する。

また、時刻ｔｒ１において、シーケンサ１６は、例えば、制御信号ＢＬＸの電圧を電圧ＶSSから電圧ＶBLXに上昇させる。また、シーケンサ１６は、選択メモリセルＭＣａにビット線ＢＬａを介して接続されたトランジスタＴ４の制御信号ＢＬＣの電圧を、電圧ＶSSから電圧ＶBLCに上昇させる。同様に、シーケンサ１６は、選択メモリセルＭＣｂにビット線ＢＬｂを介して接続されたトランジスタＴ４の制御信号ＢＬＣの電圧を、電圧ＶSSから電圧ＶBLCに上昇させる。

具体的には、シーケンサ１６は、例えば、ビット線ＢＬａに接続されたトランジスタＴ４のゲートに、ビット線ＢＬａの電圧を電圧ＶBLにクランプするような制御信号ＢＬＣ（即ち、電圧ＶBLC）を送信する。同様に、シーケンサ１６は、例えば、ビット線ＢＬｂに接続されたトランジスタＴ４のゲートに、ビット線ＢＬｂの電圧を電圧ＶBLにクランプするような制御信号ＢＬＣを送信する。これにより、センスアンプ２１は、選択メモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶBLを印加する。同様に、センスアンプ２１は、選択メモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶBLを印加する。

また、時刻ｔｒ１において、シーケンサ１６は、制御信号ＨＨＬの電圧を電圧ＶSSから電圧ＶHHLに上昇させる。制御信号ＨＨＬの電圧が電圧ＶHHLに上昇すると、トランジスタＴ２がオン状態になり、センスノードＳＥＮが電圧ＶDDSAに充電される。センスノードＳＥＮの充電が完了すると、シーケンサ１６は、制御信号ＨＨＬの電圧を電圧ＶSSに下降させる。

次に、時刻ｔｒ２において、シーケンサ１６は、制御信号ＸＸＬａの電圧を電圧ＶSSから電圧ＶXXLに上昇させる。同様に、シーケンサ１６は、制御信号ＸＸＬｂの電圧を電圧ＶSSから電圧ＶXXLに上昇させる。その後、時刻ｔｒ３ａにおいて、シーケンサ１６は、制御信号ＸＸＬａの電圧を電圧ＶXXLから電圧ＶSSに下降させる。さらに、時刻ｔｒ３ｂにおいて、シーケンサ１６は、制御信号ＸＸＬｂの電圧を電圧ＶXXLから電圧ＶSSに下降させる。

制御信号ＸＸＬａの電圧が電圧ＶXXLに上昇すると、ビット線ＢＬａに接続されたトランジスタＴ３がオン状態になり、センスノードＳＥＮの電圧が選択メモリセルＭＣａの閾値電圧に応じて変化する。具体的には、選択メモリセルＭＣａがオン状態である場合、ビット線ＢＬａに接続されたセンスノードＳＥＮの電圧が電圧ＶDDaoまで下降する。ここで、上述したように、メモリセルＭＣａの閾値電圧は、メモリセルＭＣｂの閾値電圧より低い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣａに接続されたビット線ＢＬａには、ビット線ＢＬｂよりも多くの電流が流れる。そこで、制御信号ＸＸＬａを“Ｈ”レベルに維持する期間を、制御信号ＸＸＬｂを“Ｈ”レベルに維持する期間より短く設定する。これにより、ビット線ＢＬａに接続されたセンスノードＳＥＮの電圧を電圧ＶDDaoに設定する。以降、制御信号ＸＸＬａを“Ｈ”レベルに維持する期間をセンス時間ＳＥａと称し、制御信号ＸＸＬｂを“Ｈ”レベルに維持する期間をセンス時間ＳＥｂと称する。

一方、制御信号ＸＸＬｂの電圧が電圧ＶXXLに上昇すると、ビット線ＢＬｂに接続されたトランジスタＴ３がオン状態になり、センスノードＳＥＮの電圧が選択メモリセルＭＣｂの閾値電圧に応じて変化する。具体的には、選択メモリセルＭＣｂがオン状態である場合、ビット線ＢＬｂに接続されたセンスノードＳＥＮの電圧が電圧ＶDDboまで下降する。上述したように、メモリセルＭＣｂの閾値電圧は、メモリセルＭＣａの閾値電圧より高い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣｂに接続されたビット線ＢＬｂには、ビット線ＢＬａよりも少ない電流が流れる。そこで、制御信号ＸＸＬｂを“Ｈ”レベルに維持するセンス時間ＳＥｂを、センス時間ＳＥａより長く設定する。これにより、ビット線ＢＬｂに接続されたセンスノードＳＥＮの電圧を電圧ＶDDboに設定する。この結果、メモリセルＭＣａ及びＭＣｂにそれぞれ接続されたセンスノードＳＥＮの電圧ＶDDao及びＶDDboは、ほぼ同じ電圧レベルに固定される。

その後、シーケンサ１６は、制御信号ＳＴＢをアサートして、選択メモリセルＭＣａ及びＭＣｂにそれぞれ記憶されたデータを判定する。具体的には、シーケンサ１６は、制御信号ＳＴＢの電圧を“Ｌ”レベルから“Ｈ”レベルに上昇させる。制御信号ＳＴＢの電圧が“Ｈ”レベルに上昇すると、トランジスタＴ７がオン状態になり、トランジスタＴ６のゲートに印加されるセンスノードＳＥＮの電圧ＶDDao及びＶDDbo、あるいはＶDDfに応じて、センスアンプ２１内のセンスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧が変化する。そして、シーケンサ１６は、ビット線ＢＬａに接続されたセンスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧に基づいて、選択メモリセルＭＣａに記憶されたデータを判定する。同様に、ビット線ＢＬｂに接続されたセンスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧に基づいて、選択メモリセルＭＣｂに記憶されたデータを判定する。

すなわち、ビット線ＢＬａに接続されたセンスアンプユニットＳＡＵｒは、選択メモリセルＭＣａの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。同様に、ビット線ＢＬｂに接続されたセンスアンプユニットＳＡＵｒは、選択メモリセルＭＣｂの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。シーケンサ１６は、センスアンプユニットＳＡＵｒのラッチ回路ＳＤＬにそれぞれ記憶されたセンス結果に基づいて、選択メモリセルＭＣａ及びＭＣｂにそれぞれ記憶されたデータを判定する。以上により、読み出し電圧ＶCGRVを用いた読み出し動作の第２例が終了する。

上述したように、読み出し動作の第２例では、選択メモリセルＭＣａとＭＣｂの閾値電圧が同じステートの閾値電圧分布内で異なる場合でも、すなわち、同じステートの閾値電圧分布内で選択メモリセルＭＣａの閾値電圧が選択メモリセルＭＣｂの閾値電圧より低い場合でも、選択メモリセルＭＣａがオンセルである場合の判定電圧ＶDDaoと、選択メモリセルＭＣｂがオンセルである場合の判定電圧ＶDDboとをほぼ同じ電圧レベルに設定できる。これにより、書き込み動作において、スリットＳＬＴ近傍のメモリセルＭＣａの閾値電圧が、メモリセルＭＣｂの閾値電圧より低く設定されることによって生じる不具合を低減できる。

なお、前述したように、スリットＳＬＴ近傍のメモリピラーＭＰａに含まれるメモリセルＭＣａの中で、メモリセルＭＣａがメモリピラーＭＰａの上部あるいは下部のいずれに配置されているかに応じて、読み出し動作時のセンス時間を変更してもよい。例えば、図８に示したメモリピラーＭＰａの上部に配置されたメモリセルＭＣａに対しては、読み出し動作時のセンス時間をＳＥauに設定し、メモリピラーＭＰａの下部に配置されたメモリセルＭＣａに対しては、読み出し動作時のセンス時間をＳＥalに設定する。センス時間ＳＥauは、センス時間ＳＥalより短い時間である。これにより、メモリピラーＭＰａの上部あるいは下部に位置するメモリセルＭＣａに対しても、それらメモリセルの書き込み特性に応じた読み出し条件にて読み出し動作を実行することができる。

１．２．３ 読み出し動作（第３例）
次に、第１実施形態の読み出し動作の第３例について説明する。読み出し動作の第３例では、第２例と同様に、読み出し対象のメモリセルがスリットＳＬＴ近傍に配置されているか否かに応じて、メモリセルＭＣａ及びＭＣｂにそれぞれ記憶されたデータをセンスするセンス時間を変更する。この第３例において、センス時間とは、制御信号ＸＸＬをアサートしてから制御信号ＢＬＣを電圧ＶSSに低下させるまでの期間であり、あるいは制御信号ＢＬＣを電圧ＶBLCに維持し、かつ制御信号ＸＸＬをアサート状態（例えば、“Ｈ”レベル）に維持する期間である。

図１４は、第１実施形態の読み出し動作の第３例におけるセレクトゲート線、ワード線、ビット線、及び制御信号の電圧のタイミングチャートである。なお以下では、スリットＳＬＴ近傍のメモリセルＭＣａにビット線ＢＬａを介して接続されたトランジスタＴ４のゲートに印加される制御信号をＢＬＣａと称し、スリットＳＬＴの近傍に配置されていないメモリセルＭＣｂにビット線ＢＬｂを介して接続されたトランジスタＴ４のゲートに印加される制御信号をＢＬＣｂと称する。

図１４に示すように、シーケンサ１６は、時刻ｔｒ１～ｔｒ４の期間において読み出し電圧ＶCGRVを用いた読み出し動作を実行する。以下に、読み出し動作の詳細について説明する。

時刻ｔｒ１において、ロウデコーダ１８は、選択されたセレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳに電圧ＶSGを印加する。さらに、ロウデコーダ１８は、非選択のセレクトゲート線ＳＧＤに電圧ＶSSを印加する。

また、時刻ｔｒ１において、ロウデコーダ１８は、選択ワード線ＷＬselに読み出し電圧ＶCGRVを印加する。さらに、ロウデコーダ１８は、非選択ワード線ＷＬuselに電圧ＶREADを印加する。

また、時刻ｔｒ１において、シーケンサ１６は、例えば、制御信号ＢＬＸの電圧を電圧ＶSSから電圧ＶBLXに上昇させる。また、シーケンサ１６は、選択メモリセルＭＣａにビット線ＢＬａを介して接続されたトランジスタＴ４の制御信号ＢＬＣａの電圧を、電圧ＶSSから電圧ＶBLCに上昇させる。同様に、シーケンサ１６は、選択メモリセルＭＣｂにビット線ＢＬｂを介して接続されたトランジスタＴ４の制御信号ＢＬＣｂの電圧を、電圧ＶSSから電圧ＶBLCに上昇させる。

具体的には、シーケンサ１６は、例えば、ビット線ＢＬａに接続されたトランジスタＴ４のゲートに、ビット線ＢＬａの電圧を電圧ＶBLにクランプするような制御信号ＢＬＣａ（即ち、電圧ＶBLC）を送信する。同様に、シーケンサ１６は、例えば、ビット線ＢＬｂに接続されたトランジスタＴ４のゲートに、ビット線ＢＬｂの電圧を電圧ＶBLにクランプするような制御信号ＢＬＣｂを送信する。これにより、センスアンプ２１は、選択メモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶBLを印加する。同様に、センスアンプ２１は、選択メモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶBLを印加する。

また、時刻ｔｒ１において、シーケンサ１６は、制御信号ＨＨＬの電圧を電圧ＶSSから電圧ＶHHLに上昇させる。制御信号ＨＨＬの電圧が電圧ＶHHLに上昇すると、トランジスタＴ２がオン状態になり、センスノードＳＥＮが電圧ＶDDSAに充電される。センスノードＳＥＮの充電が完了すると、シーケンサ１６は、制御信号ＨＨＬの電圧を電圧ＶSSに下降させる。

次に、時刻ｔｒ２において、シーケンサ１６は、制御信号ＸＸＬの電圧を電圧ＶSSから電圧ＶXXLに上昇させる。

その後、時刻ｔｒ３ａにおいて、シーケンサ１６は、制御信号ＢＬＣａの電圧を電圧ＶBLCから電圧ＶSSに下降させる。さらに、時刻ｔｒ３ｂにおいて、シーケンサ１６は、制御信号ＸＸＬの電圧を電圧ＶXXLから電圧ＶSSに下降させる。

ここで、時刻ｔｒ２にて、制御信号ＸＸＬの電圧が電圧ＶXXLに上昇すると、ビット線ＢＬａに接続されたトランジスタＴ３がオン状態になり、センスノードＳＥＮの電圧が選択メモリセルＭＣａの閾値電圧に応じて変化する。具体的には、選択メモリセルＭＣａがオン状態である場合、ビット線ＢＬａに接続されたセンスノードＳＥＮの電圧が電圧ＶDDaoまで下降する。上述したように、メモリセルＭＣａの閾値電圧は、メモリセルＭＣｂの閾値電圧より低い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣａに接続されたビット線ＢＬａには、ビット線ＢＬｂよりも多くの電流が流れる。そこで、制御信号ＸＸＬをアサートしてから制御信号ＢＬＣａを電圧ＶSSに降下させるまでの期間を、制御信号ＸＸＬを“Ｈ”レベルに維持する期間より短く設定する。これにより、ビット線ＢＬａに接続されたセンスノードＳＥＮの電圧を電圧ＶDDaoに設定する。以降、制御信号ＸＸＬをアサートしてから制御信号ＢＬＣａを電圧ＶSSに降下させるまでの期間をセンス時間ＳＥaaと称し、制御信号ＸＸＬを“Ｈ”レベルに維持する期間をセンス時間ＳＥbbと称する。

一方、制御信号ＸＸＬの電圧が電圧ＶXXLに上昇すると、ビット線ＢＬｂに接続されたトランジスタＴ３がオン状態になり、センスノードＳＥＮの電圧が選択メモリセルＭＣｂの閾値電圧に応じて変化する。具体的には、選択メモリセルＭＣｂがオン状態である場合、ビット線ＢＬｂに接続されたセンスノードＳＥＮの電圧が電圧ＶDDboまで下降する。上述したように、メモリセルＭＣｂの閾値電圧は、メモリセルＭＣａの閾値電圧より高い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣｂに接続されたビット線ＢＬｂには、ビット線ＢＬａよりも少ない電流が流れる。そこで、制御信号ＢＬＣを電圧ＶBLCに維持し、かつ制御信号ＸＸＬを“Ｈ”レベルに維持するセンス時間ＳＥbbを、センス時間ＳＥaaより長く設定する。これにより、ビット線ＢＬｂに接続されたセンスノードＳＥＮの電圧を電圧ＶDDboに設定する。この結果、メモリセルＭＣａ及びＭＣｂにそれぞれ接続されたセンスノードＳＥＮの電圧ＶDDao及びＶDDboは、ほぼ同じ電圧レベルに固定される。

その後、シーケンサ１６は、制御信号ＳＴＢをアサートして、選択メモリセルＭＣａ及びＭＣｂにそれぞれ記憶されたデータを判定する。すなわち、センスアンプユニットＳＡＵｒは、選択メモリセルＭＣａの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。同様に、センスアンプユニットＳＡＵｒは、選択メモリセルＭＣｂの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。シーケンサ１６は、センスアンプユニットＳＡＵｒのラッチ回路ＳＤＬにそれぞれ記憶されたセンス結果に基づいて、選択メモリセルＭＣａ及びＭＣｂにそれぞれ記憶されたデータを判定する。以上により、読み出し電圧ＶCGRVを用いた読み出し動作の第３例が終了する。

上述したように、読み出し動作の第３例では、第２例と同様に、同じステートの閾値電圧分布内で選択メモリセルＭＣａの閾値電圧が選択メモリセルＭＣｂの閾値電圧より低い場合でも、選択メモリセルＭＣａがオンセルである場合の判定電圧ＶDDaoと、選択メモリセルＭＣｂがオンセルである場合の判定電圧ＶDDboとをほぼ同じ電圧レベルに設定できる。これにより、書き込み動作において、スリットＳＬＴ近傍のメモリセルＭＣａの閾値電圧が、メモリセルＭＣｂの閾値電圧より低く設定されることによって生じる不具合を低減できる。

１．２．４ 書き込み動作（第１例）
書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。プログラム動作は、メモリセルトランジスタＭＴのゲート電極に書き込み電圧ＶPGMを印加することにより、メモリセルトランジスタＭＴの絶縁層（即ち、電荷蓄積層）７２に電荷を注入し、メモリセルトランジスタの閾値電圧を上昇させる動作である。プログラムベリファイ動作は、書き込み電圧の印加によって生じたメモリセルトランジスタＭＴの閾値電圧が目標電圧に達したか否かを検証する読み出し動作である。

書き込み動作では、プログラム動作とプログラムベリファイ動作を１つの書き込みループとし、プログラムベリファイ動作によるベリファイにパスするまで、書き込みループが繰り返される。詳しくは、プログラム動作後のプログラムベリファイ動作によるベリファイにおいて、メモリセルトランジスタの閾値電圧が所定の閾値電圧に達していない、すなわちベリファイにフェイルした場合、書き込み電圧ＶPGMが電圧ΔＶ増加されてプログラム動作が再び実行され、さらにプログラムベリファイ動作が実行される。そして、ベリファイにパスするまで、書き込みループが繰り返される。

本実施形態の書き込み動作の第１例あるいは第２例が実行される場合、前述した読み出し動作の第１乃至第３例は実行されず、通常の読み出し動作が実行される。この場合、書き込み動作の第１例あるいは第２例によってメモリセルＭＣａの書き込み速度は、メモリセルＭＣｂの書き込み速度とほぼ同様に調整される。このため、同じ電圧レベルの書き込み電圧を用いて、メモリセルＭＣａとメモリセルＭＣｂに対して書き込み動作を実行した場合、メモリセルＭＣａとメモリセルＭＣｂの閾値電圧は、ほぼ同じ電圧レベルに設定される。

以下に、第１実施形態の書き込み動作の第１例について説明する。書き込み動作の第１例では、書き込み対象のメモリセルがスリットＳＬＴ近傍に配置されているか否かに応じて、すなわち書き込み対象がメモリセルＭＣａあるいはＭＣｂのいずれであるかに応じて、メモリセルＭＣａ及びＭＣｂにそれぞれ接続されたビット線ＢＬａ及びＢＬｂに印加する電圧を変更する。

図１５は、第１実施形態の書き込み動作の第１例におけるセレクトゲート線、ワード線、及びビット線に印加される電圧のタイミングチャートである。

まず、プログラム動作ＰＲ１が実行される。

時刻ｔｗ１において、ロウデコーダ１８は、選択されたセレクトゲート線ＳＧＤに電圧ＶSGDを印加し、また非選択のセレクトゲート線ＳＧＤに電圧ＶSSを供給する。電圧ＶSGDは、電圧ＶSSよりも高い電圧である。

また、時刻ｔｗ１において、センスアンプ２１は、非書き込み対象（あるいは、書き込み禁止、非選択）のメモリセルに接続されたビット線ＢＬに電圧ＶDDSAを印加する。電圧ＶDDSAは、選択されたセレクトゲート線ＳＧＤに電圧ＶSGDが印加されたとき、セレクトトランジスタＳＴ１がオフ状態となる電圧である。また、センスアンプ２１は、書き込み対象（あるいは、選択）で、かつスリットＳＬＴ近傍のメモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶMCaを印加する。電圧ＶMCaは、電圧ＶSS（例えば、０Ｖ）である。センスアンプ２１は、書き込み対象で、かつスリットＳＬＴの近傍に配置されていないメモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶMCbを印加する。電圧ＶMCbは、電圧ＶMCaより高く、電圧ＶDDSAより低い。電圧ＶMCbは、例えば０．５Ｖである。

次に、時刻ｔｗ２において、ロウデコーダ１８は、選択ワード線ＷＬsel及び非選択ワード線ＷＬuselに電圧ＶPASSを印加する。

続いて、時刻ｔｗ３において、ロウデコーダ１８は、選択ワード線ＷＬselに書き込み電圧ＶPGM（例えば、１４～２０Ｖ）を印加する。書き込み電圧ＶPGMの印加により、選択ワード線ＷＬselに接続された書き込み対象のメモリセルの電荷蓄積層に電子が注入されて、書き込みが行われる。また、選択ワード線ＷＬselに接続された非書き込み対象のメモリセルでは、メモリセルのチャネル電位がブーストされて、すなわちチャネル電位が上昇して、電荷蓄積層に電荷がほとんど注入されない。書き込み電圧ＶPGMは、電圧ＶPASSより高い。

次に、時刻ｔｗ４において、ロウデコーダ１８は、選択ワード線ＷＬselに印加する電圧を、書き込み電圧ＶPGMから電圧ＶPASSに低下させる。

その後、時刻ｔｗ５において、選択ワード線ＷＬsel、非選択ワード線ＷＬusel、セレクトゲート線ＳＧＤ、ＳＧＳ、及びビット線ＢＬに電圧ＶSSが供給される。以上により、プログラム動作が終了する。

上述したように、メモリピラーＭＰａが含むメモリセルＭＣａに接続されたビット線ＢＬａの電圧ＶMCaは、電圧ＶSS（例えば、０Ｖ）に設定される。さらに、メモリピラーＭＰｂが含むメモリセルＭＣｂに接続されたビット線ＢＬｂの電圧ＶMCbは、電圧ＶMCaより高く、電圧ＶDDSAより低い電圧に設定される。このため、プログラム動作時に、メモリセルＭＣａのチャネルの電位は電圧ＶSSに設定され、選択ワード線ＷＬselの電圧は書き込み電圧ＶPGMに設定される。一方、メモリセルＭＣｂのチャネルの電位は電圧ＶMCbに設定され、選択ワード線ＷＬselの電圧は書き込み電圧ＶPGMに設定される。これにより、メモリセルＭＣｂにおけるワード線電圧とチャネル電位との電圧差が、メモリセルＭＣａにおけるワード線電圧とチャネル電位との電圧差より小さくなり、メモリセルＭＣｂの書き込み速度がメモリセルＭＣａの書き込み速度より遅くなる。すなわち、メモリセルＭＣｂに書き込まれる閾値電圧が、メモリセルＭＣａに書き込まれる閾値電圧より低くなる。この結果、メモリセルＭＣａとメモリセルＭＣｂにおける書き込み速度の差が調整され、メモリセルＭＣａとメモリセルＭＣｂに書き込まれる閾値電圧は、ほぼ同じ電圧レベルに設定される。

次に、プログラムベリファイ動作ＰＶ１が実行される。

時刻ｔｗ６において、ロウデコーダ１８は、選択されたセレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳに電圧ＶSGを印加する。ロウデコーダ１８は、非選択のセレクトゲート線ＳＧＤに電圧ＶＳＳを印加する。電圧ＶSGは、選択されたストリングユニットＳＵに対応するセレクトトランジスタＳＴ１及びＳＴ２をオン状態にする電圧である。これにより、選択されたストリングユニットＳＵのセレクトトランジスタＳＴ１及びＳＴ２がオン状態になり、非選択のストリングユニットＳＵのセレクトトランジスタＳＴ１がオフ状態になる。

また、時刻ｔｗ６において、ロウデコーダ１８は、選択ワード線ＷＬselにベリファイ電圧ＶPVを印加し、非選択ワード線ＷＬuselに電圧ＶREADを印加する。ベリファイ電圧ＶPVは、書き込みデータに応じて設定される読み出し電圧である。電圧ＶREADは、前述したように、メモリセルの閾値電圧に関わらず、メモリセルをオン状態にする電圧であり、ＶREAD＞ＶPVである。例えば、書き込み対象のメモリセルの閾値電圧が電圧ＶPVより高い場合、メモリセルはオフ状態になり、閾値電圧が電圧ＶPV以下の場合、メモリセルはオン状態になる。

次に、時刻ｔｗ７において、センスアンプ２１は、書き込み対象のメモリセルＭＣａ及びＭＣｂにそれぞれ接続されたビット線ＢＬａ及びＢＬｂに電圧ＶBLを印加する。電圧ＶBLは、例えば電圧ＶPVよりも低い電圧である（ＶBL＜ＶPV）。さらに、センスアンプ２１は、非書き込み対象のメモリセルに接続されたビット線に電圧ＶSSを印加する。

その後、時刻ｔｗ８において、ロウデコーダ１８は、選択ワード線ＷＬsel、非選択ワード線ＷＬusel、セレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳに電圧ＶSSを印加する。また、センスアンプ２１は、ビット線ＢＬａ及びＢＬｂに電圧ＶSSを印加する。

以上の動作により、選択ワード線ＷＬselに接続されたメモリセルＭＣａ及びＭＣｂからデータが読み出される。読み出されたデータがベリファイにパスした場合、書き込み動作が終了する。一方、読み出されたデータがベリファイにフェイルした場合、書き込み電圧ＶPGMが電圧ΔＶ増加されつつ、プログラム動作とプログラムベリファイ動作を含む書き込みループが、ベリファイにパスするまで繰り返される。以上により、書き込み動作が終了する。

また、上述では、メモリセルがスリットＳＬＴ近傍のメモリセルＭＣａであるか、あるいはそれ以外のメモリセルＭＣｂであるかによって、書き込み動作時にビット線ＢＬに供給する電圧を変更したが、さらに、スリットＳＬＴ近傍のメモリピラーＭＰａに含まれるメモリセルＭＣａの中で、メモリセルＭＣａがメモリピラーＭＰａの上部あるいは下部のいずれに配置されているかに応じて、書き込み動作時にビット線ＢＬａに供給する電圧を変更してもよい。例えば、書き込み動作時に、図８に示したメモリピラーＭＰａの上部に配置されたメモリセルＭＣａに対しては、ビット線ＢＬａの電圧をＶMCauに設定し、メモリピラーＭＰａの下部に配置されたメモリセルＭＣａに対してはビット線ＢＬａの電圧をＶMCalに設定する。電圧ＶMCauは、電圧ＶMCalより低い電圧である。これにより、メモリピラーＭＰａの上部あるいは下部に位置するメモリセルＭＣａに対しても、それらメモリセルの書き込み特性に応じた書き込み条件にて書き込み動作を実行できる。

１．２．５ 書き込み動作（第２例）
次に、第１実施形態の書き込み動作の第２例について説明する。書き込み動作の第２例では、例えば、メモリセルにステートＡ、Ｂ、…、Ｇの書き込みが行われるものとする。これらステートＡ～Ｇの各々の書き込みでは、各ステートに属するメモリセルの閾値電圧分布を狭くするための動作が実行される。閾値電圧分布を狭くする動作をステートＡ～Ｇに実行すると、書き込み動作に要する時間が長くなる。ここで、ステートＧの閾値電圧分布は、ステートＡ～Ｇの閾値電圧分布の中で最も電圧が高い側に位置するため、閾値電圧の分布を狭くしなくてもよい。そこで、第１実施形態では、メモリセルＭＣａ及びＭＣｂへのステートＧの書き込みに、メモリセルＭＣａとＭＣｂとでビット線電圧を変更する書き込みを適用する。すなわち、ステートＧの書き込みにおいて、メモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶMCaを印加し、メモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶMCbを印加する。

図１６は、第１実施形態の書き込み動作の第２例におけるセレクトゲート線、ワード線、及びビット線に印加される電圧のタイミングチャートである。ここでは、プログラムベリファイ動作の記載は省略する。

ステートＡ～Ｆの書き込みでは、時刻ｔｘ０～ｔｘ１１において、メモリセルＭＣａ及びＭＣｂに対して閾値電圧分布を狭くするための動作が実行される。具体的には、図１６に示すように、センスアンプ２１は、閾値電圧分布を狭くするための弱い書き込みの対象であるメモリセルＭＣａ及びＭＣｂにそれぞれ接続されたビット線ＢＬａ及びＢＬｂに電圧ＶQPW（例えば、０．３Ｖ）を印加し、それ以外の書き込み対象のメモリセルに接続されたビット線に電圧ＶSS（例えば、０Ｖ）を印加する。さらに、センスアンプ２１は、非書き込み対象のメモリセルＭＣａ及びＭＣｂにそれぞれ接続されたビット線ＢＬａ及びＢＬｂに電圧ＶDDSAを印加する。そして、時刻ｔｘ０～ｔｘ１１において、メモリセルＭＣａ及びＭＣｂに対して閾値電圧分布を狭くするための動作が実行される。弱い書き込みとは、それ以外の書き込み対象のメモリセルに対して書き込む閾値電圧より小さい閾値電圧を書き込む動作である。

また、ステートＧの書き込みでは、時刻ｔｘ１１～ｔｘ２２において、本実施形態に係るメモリセルＭＣａ及びＭＣｂに対してビット線電圧を変更する動作が実行される。

具体的には、時刻ｔｘ１２において、ロウデコーダ１８は、選択されたセレクトゲート線ＳＧＤに電圧ＶSGDを印加し、また非選択のセレクトゲート線ＳＧＤに電圧ＶSSを供給する。

また、時刻ｔｘ１２において、センスアンプ２１は、非書き込み対象のメモリセルに接続されたビット線ＢＬに電圧ＶDDSAを印加する。また、センスアンプ２１は、書き込み対象で、かつスリットＳＬＴ近傍のメモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶMCaを印加する。電圧ＶMCaは、電圧ＶSSである。センスアンプ２１は、書き込み対象で、かつスリットＳＬＴの近傍に配置されていないメモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶMCbを印加する。電圧ＶMCbは、電圧ＶMCaより高く、電圧ＶDDSAより低い。電圧ＶMCbは、例えば０．５Ｖである。

次に、時刻ｔｘ１３において、ロウデコーダ１８は、選択ワード線ＷＬsel及び非選択ワード線ＷＬuselに電圧ＶPASSを印加する。

続いて、時刻ｔｘ１４において、ロウデコーダ１８は、選択ワード線ＷＬselに書き込み電圧ＶPGM（例えば、１４～２０Ｖ）を印加する。書き込み電圧ＶPGMの印加により、選択ワード線ＷＬselに接続された書き込み対象のメモリセルの電荷蓄積層に電子が注入されて、書き込みが行われる。

次に、時刻ｔｘ１５において、ロウデコーダ１８は、選択ワード線ＷＬselに印加する電圧を、書き込み電圧ＶPGMから電圧ＶPASSに低下させる。

次に、時刻ｔｘ１６において、選択ワード線ＷＬsel、非選択ワード線ＷＬusel、セレクトゲート線ＳＧＤ、ＳＧＳ、及びビット線ＢＬに電圧ＶSSが供給される。

その後、書き込み対象のメモリセルに対して、図示しないプログラムベリファイ動作が実行される。プログラムベリファイ動作によるベリファイにフェイルした場合、時刻ｔｘ１７～ｔｘ２２において、書き込み電圧ＶPGMが電圧ΔＶ増加されてプログラム動作が再び実行される。

具体的には、時刻ｔｘ１７において、ロウデコーダ１８は、選択されたセレクトゲート線ＳＧＤに電圧ＶSGDを印加し、また非選択のセレクトゲート線ＳＧＤに電圧ＶSSを供給する。

また、時刻ｔｘ１７において、センスアンプ２１は、非書き込み対象のメモリセルに接続されたビット線ＢＬに電圧ＶDDSAを印加する。また、センスアンプ２１は、書き込み対象のメモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶMCaを印加する。電圧ＶMCaは電圧ＶSSである。センスアンプ２１は、書き込み対象のメモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶMCbを印加する。

次に、時刻ｔｘ１８において、ロウデコーダ１８は、選択ワード線ＷＬsel及び非選択ワード線ＷＬuselに電圧ＶPASSを印加する。

続いて、時刻ｔｘ１９において、ロウデコーダ１８は、選択ワード線ＷＬselに書き込み電圧ＶPGMにΔＶを加えた電圧を印加する。この書き込み電圧の印加により、選択ワード線ＷＬselに接続された書き込み対象のメモリセルの電荷蓄積層に電子が注入されて、書き込みが行われる。

次に、時刻ｔｘ２０において、ロウデコーダ１８は、選択ワード線ＷＬselに印加する電圧を、書き込み電圧ＶPGMから電圧ＶPASSに低下させる。

次に、時刻ｔｘ２１において、選択ワード線ＷＬsel、非選択ワード線ＷＬusel、セレクトゲート線ＳＧＤ、ＳＧＳ、及びビット線ＢＬａ、ＢＬｂに電圧ＶSSが供給される。

その後、書き込み対象のメモリセルに対して、図示しないプログラムベリファイ動作が再度実行される。そして、プログラムベリファイ動作によるベリファイにパスするまで、書き込みループが繰り返される。以上により、書き込み動作が終了する。

なお、図１５及び図１６は、本実施形態の書き込み動作におけるタイミングチャートの一例である。ワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、及びビット線ＢＬａ、ＢＬｂの各々に印加される電圧やタイミングは、必ずしも図１５及び図１６に示されたものと一致しなくてもよい。

１．３ 第１実施形態の効果
第１実施形態によれば、読み出し動作あるいは書き込み動作の性能を向上させることができる半導体記憶装置を提供できる。

以下に、第１実施形態の効果について詳述する。

半導体記憶装置においては、複数のワード線ＷＬが積層され、積層されたワード線がスリットＳＬＴと呼ばれる絶縁層により分離される。そして、２つのスリットＳＬＴの間に、複数のメモリピラーＭＰが配置される。半導体基板５０の主面上方から見て、スリットＳＬＴ近傍にメモリピラーＭＰａが配置され、スリットＳＬＴ近傍以外の領域にメモリピラーＭＰｂが配置される。

このような構造では、メモリピラーＭＰａに形成されたメモリセルＭＣａ、及びメモリピラーＭＰｂに形成されたメモリセルＭＣｂに書き込み動作を行った場合、メモリセルＭＣａとメモリセルＭＣｂの書き込み特性が異なる場合がある。

これに対して、本実施形態の構成によれば、メモリセルＭＣａ及びＭＣｂに対して読み出し動作を行う場合、メモリセルＭＣａに接続されたビット線ＢＬａの電圧ＶBLaを、メモリセルＭＣｂに接続されたビット線ＢＬｂの電圧ＶBLbより低く設定する。これにより、ビット線ＢＬａに流れる電流とビット線ＢＬｂに流れる電流は、ほぼ同じ電流値になるように設定される。これによって、メモリセルＭＣａ及びＭＣｂにそれぞれ接続されたセンスノードＳＥＮの電圧は、ほぼ同じ電圧ＶDDoに固定される。この結果、選択メモリセルＭＣａ及びＭＣｂにそれぞれ記憶されたデータを正確に判定することが可能となり、読み出し動作の性能を向上させることができる。

また、本実施形態の構成によれば、メモリセルＭＣａ及びＭＣｂに対して読み出し動作を行う場合、メモリセルＭＣａに記憶されたデータをセンスするセンス時間ＳＥａ（あるいはＳＥaa）を、メモリセルＭＣｂに記憶されたデータをセンスするセンス時間ＳＥｂ（あるいはＳＥbb）より短く設定する。これにより、ビット線ＢＬａに流れる電流量とビット線ＢＬｂに流れる電流量は、ほぼ同じ電流量になるように設定される。これによって、メモリセルＭＣａ及びＭＣｂにそれぞれ接続されたセンスノードＳＥＮの電圧ＶDDao及びＶDDboは、ほぼ同じ電圧レベルに固定される。この結果、選択メモリセルＭＣａ及びＭＣｂにそれぞれ記憶されたデータを正確に判定することが可能となり、読み出し動作の性能を向上させることができる。

また、本実施形態の構成によれば、メモリセルＭＣａ及びＭＣｂに対して書き込み動作を行う場合、ビット線ＢＬａの電圧ＶMCaをビット線ＢＬｂの電圧ＶMCbより低く設定する。これにより、メモリセルＭＣａとメモリセルＭＣｂにおける書き込み速度の差が調整され、メモリセルＭＣａとメモリセルＭＣｂに書き込まれる閾値電圧は、ほぼ同じ電圧レベルに設定される。これによって、書き込み動作の性能を向上させることができる。

また、本実施形態の構成によれば、例えば、メモリセルＭＣａ及びＭＣｂにステートＡ、Ｂ、…、Ｇの書き込みを行う場合、ステートＡ～Ｆの書き込みには、本実施形態の書き込み動作を適用せず、例えば、ステートＡ～Ｆの各々の閾値電圧分布を狭くする動作を実行し、ステートＧの書き込みのみに本実施形態の書き込み動作を適用する。詳しくは、ステートＧの書き込み時に、ビット線ＢＬａの電圧ＶMCaをビット線ＢＬｂの電圧ＶMCbより低く設定する。これにより、メモリセルＭＣａとメモリセルＭＣｂにおける書き込み速度の差が調整され、メモリセルＭＣａとメモリセルＭＣｂに書き込まれる閾値電圧は、ほぼ同じ電圧レベルに設定される。この結果、ステートＧの書き込みにおける書き込みループの回数を低減できるため、書き込み動作に要する時間を短縮することができ、書き込み動作の性能を向上させることができる。

第１実施形態のその他の効果は、読み出し動作及び書き込み動作の項に記載した通りである。

２．第２実施形態
第２実施形態の半導体記憶装置について説明する。第１実施形態の半導体記憶装置では、平面レイアウトにおいて、スリットＳＨＥと重なる領域にダミーメモリピラーＤＭＰあるいはメモリピラーＭＰが設けられたが、第２実施形態の半導体記憶装置では、スリットＳＨＥと重なる領域にダミーメモリピラーＤＭＰあるいはメモリピラーＭＰが設けられず、空き領域となっている。以下に、第２実施形態の半導体記憶装置の構造及び動作について説明する。第２実施形態では、主に第１実施形態と異なる点について説明する。

２．１ メモリセルアレイ１１の構造
第２実施形態の半導体記憶装置１０内のメモリセルアレイ１１の構造の一例について説明する。以下に、メモリセルアレイ１１のセル領域ＣＡにおける詳細な平面レイアウトについて説明する。

図１７は、半導体記憶装置１０内のメモリセルアレイ１１のセル領域ＣＡにおける詳細な平面レイアウトの一例を示す図である。図１７は、スリットＳＬＴとスリットＳＨＥ間のストリングユニットＳＵと、これに隣接するストリングユニットＳＵに対応する領域の一部を抽出して示す。セル領域ＣＡは、例えば、複数のメモリピラーＭＰａ、ＭＰｂ、及びＭＰｃ、複数のビット線ＢＬａ、ＢＬｂ、及びＢＬｃ、並びに複数のコンタクトＣＶを含む。なお以降、ビット線ＢＬと記した場合、ビット線ＢＬａ、ＢＬｂ、ＢＬｃの各々を示すものとする。また、メモリピラーＭＰと記した場合、メモリピラーＭＰａ、ＭＰｂ、ＭＰｃの各々を示すものとする。

平面レイアウトにおいて、メモリピラーＭＰａは、スリットＳＬＴに隣接する、あるいはスリットＳＬＴ近傍に配置されたメモリピラーである。メモリピラーＭＰｃは、スリットＳＨＥと重なる空き領域に隣接する、あるいは空き領域（または、スリットＳＨＥ）の近傍に配置されたメモリピラーである。メモリピラーＭＰｂは、メモリピラーＭＰａ及びＭＰｃ以外のメモリピラーである。すなわち、メモリピラーＭＰｂは、スリットＳＬＴ近傍及び空き領域近傍のいずれの近傍にも配置されていないメモリピラーである。

メモリピラーＭＰａ、ＭＰｂ、及びＭＰｃの各々は、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰａ、ＭＰｂ、及びＭＰｃは、例えば、隣り合うスリットＳＬＴとスリットＳＨＥ間、及び２つのスリットＳＨＥ間の領域において、４列の千鳥状に配列される。なお、これに限定されず、隣り合うスリットＳＬＴとスリットＳＨＥ間、及び２つのスリットＳＨＥ間におけるメモリピラーＭＰａ、ＭＰｂ、及びＭＰｃの個数及び配置は、適宜変更してもよい。

複数のビット線ＢＬａ、ＢＬｂ、及びＢＬｃは、Ｙ方向に沿って延伸し、Ｘ方向に配列されている。ビット線ＢＬａ、ＢＬｂ、及びＢＬｃの各々は、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰａ、ＭＰｂ、及びＭＰｃには、２本のビット線が重なるように配置されている。

メモリピラーＭＰａ、ＭＰｂ、及びＭＰｃの各々は、それぞれコンタクトＣＶを介して対応するビット線ＢＬａ、ＢＬｂあるいはＢＬｃと電気的に接続される。

図１８は、図１７のXVIII-XVIII線に沿った断面図であり、半導体記憶装置１０内のメモリセルアレイ１１のセル領域ＣＡにおける断面構造を示す。

図８あるいは図１１に示した断面構造では、スリットＳＨＥの下（即ち、Ｚ方向）、あるいは近傍にダミーメモリピラーＤＭＰあるいはメモリピラーＭＰｂが設けられていたが、本例では、Ｚ方向においてスリットＳＨＥと重なる領域にメモリピラーＭＰが設けられていない。言い換えると、スリットＳＨＥの下には、メモリピラーＭＰが配置されていない空き領域が設けられる。

スリットＳＨＥは、例えばＸＺ面に沿った形状に形成され、導電層６５及び絶縁層６７を分断している。スリットＳＨＥの上端は、最上層の導電層６５と導電層６６との間に位置している。スリットＳＨＥの下端は、最上層の導電層６４に接触している。

前述の通り、導電層６６には、スリットＳＬＴとスリットＳＨＥによって区切られた空間、及び２つのスリットＳＨＥによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが接続される。すなわち、導電層６６の各々には、隣り合う２つのスリット間において１つのメモリピラーＭＰａ、ＭＰｂ、あるいはＭＰｃが電気的に接続される。

図１７及び図１８に示すその他の構造は、第１実施形態にて示した構造と同様である。

２．２ 半導体記憶装置の動作
第２実施形態の半導体記憶装置１０における読み出し動作及び書き込み動作について説明する。なお以下では、図１７に示したスリットＳＬＴ近傍のメモリピラーＭＰａに含まれるメモリセルトランジスタをメモリセルＭＣａと称し、スリットＳＨＥと重なる空き領域近傍のメモリピラーＭＰｃに含まれるメモリセルトランジスタをメモリセルＭＣｃと称する。さらに、それら以外のメモリピラーＭＰｂに含まれるメモリセルトランジスタをメモリセルＭＣｂと称する。また、メモリセルＭＣと記した場合、メモリセルＭＣａ、ＭＣｂ、ＭＣｃの各々を示すものとする。

例えば、本実施形態を適用せずに、メモリセルアレイ１１に設けられたメモリセルＭＣａ、ＭＣｂ、ＭＣｃに対して、同一の書き込み電圧ＶPGMを用いて書き込み動作を実行した場合、メモリセルＭＣａ、ＭＣｂ、ＭＣｃに対する書き込み速度が異なるという現象が発生する場合がある。

本例では、メモリセルＭＣａの書き込み速度は、メモリセルＭＣｂ及びＭＣｃの書き込み速度より遅く、メモリセルＭＣｃに対する書き込み速度は、メモリセルＭＣａより速く、ＭＣｂより遅い。すなわち、書き込み速度は、ＭＣａ＜ＭＣｃ＜ＭＣｂが成り立つ。言い換えると、メモリセルＭＣａ、ＭＣｂ、ＭＣｃの閾値電圧をそれぞれＶtha、Ｖthb、Ｖthcとすると、Ｖtha＜Ｖthc＜Ｖthbが成り立つ。

第２実施形態の読み出し動作の第１例、第２例、及び第３例が実行される場合、書き込み動作の第１例及び第２例は実行されず、通常の書き込み動作が実行されたものとする。この場合、メモリセルＭＣａ、ＭＣｃ、ＭＣｂの閾値電圧は、Ｖtha＜Ｖthc＜Ｖthbに設定される。

２．２．１ 読み出し動作（第１例）
次に、第２実施形態の読み出し動作の第１例について説明する。読み出し動作の第１例では、読み出し対象がメモリセルＭＣａ、ＭＣｂ、ＭＣｃのいずれのメモリセルであるかに応じて、メモリセルＭＣａ、ＭＣｂ、ＭＣｃにそれぞれ接続されたビット線ＢＬａ、ＢＬｂ、ＢＬｃに印加する電圧を変更する。

図１９は、第２実施形態の読み出し動作の第１例におけるセレクトゲート線、ワード線、ビット線、及び制御信号の電圧波形のタイミングチャートである。

ビット線ＢＬには、トランジスタＴ１及びＴ４によってクランプされた電圧が印加される。例えば、読み出し動作時において、スリットＳＬＴ近傍の選択メモリセルＭＣａに接続されたビット線ＢＬａには、電圧ＶBLaが印加される。スリットＳＨＥと重なる空き領域近傍の選択メモリセルＭＣｃに接続されたビット線ＢＬｃには、電圧ＶBLcが印加される。スリットＳＬＴ及び空き領域のいずれの近傍にも配置されていない選択メモリセルＭＣｂに接続されたビット線ＢＬｂには、電圧ＶBLbが印加される。電圧ＶBLaは、電圧ＶBLb及び電圧ＶBLcより低い電圧である。電圧ＶBLcは、電圧ＶBLbより低い電圧である。すなわち、ＶBLa＜ＶBLc＜ＶBLbが成り立つ。

読み出しデータが確定していないセンスアンプユニットＳＡＵｒ内のラッチ回路ＳＤＬのノードＩＮＶの電圧は、“Ｌ”レベルに設定されているものと仮定する。つまり、読み出しデータが確定していないセンスアンプユニットＳＡＵｒ内では、トランジスタＴ０がオン状態であり、かつトランジスタＴ５がオフ状態である。

図１９に示すように、シーケンサ１６は、時刻ｔｒ１～ｔｒ４の期間において読み出し電圧ＶCGRVを用いた読み出し動作を実行する。以下に、読み出し動作の詳細について説明する。

時刻ｔｒ１において、ロウデコーダ１８は、読み出し対象のセルユニットＣＵを含むストリングユニットＳＵの選択セレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳに電圧ＶSGを印加する。さらに、ロウデコーダ１８は、読み出し対象のセルユニットＣＵを含まないストリングユニットＳＵの非選択セレクトゲート線ＳＧＤに電圧ＶSSを印加する。

また、時刻ｔｒ１において、ロウデコーダ１８は、選択ワード線ＷＬselに読み出し電圧ＶCGRVを印加する。さらに、ロウデコーダ１８は、非選択ワード線ＷＬuselに電圧ＶREADを印加する。電圧ＶREADは、メモリセルＭＣａ、ＭＣｂ、あるいはＭＣｃが記憶するデータに関わらず、メモリセルＭＣａ、ＭＣｂ、あるいはＭＣｃをオン状態にする電圧である。

また、時刻ｔｒ１において、シーケンサ１６は、例えば、制御信号ＢＬＸの電圧を電圧ＶSSから電圧ＶBLXに上昇させる。また、シーケンサ１６は、選択メモリセルＭＣａにビット線ＢＬａを介して接続されたトランジスタＴ４の制御信号ＢＬＣの電圧を、電圧ＶSSから電圧ＶBLCaに上昇させる。シーケンサ１６は、選択メモリセルＭＣｂにビット線ＢＬｂを介して接続されたトランジスタＴ４の制御信号ＢＬＣの電圧を、電圧ＶSSから電圧ＶBLCbに上昇させる。さらに、シーケンサ１６は、選択メモリセルＭＣｃにビット線ＢＬｃを介して接続されたトランジスタＴ４の制御信号ＢＬＣの電圧を、電圧ＶSSから電圧ＶBLCcに上昇させる。電圧ＶBLCaは、電圧ＶBLCb及び電圧ＶBLCcより低い電圧である。電圧ＶBLCcは、電圧ＶBLCbより低い電圧である。すなわち、ＶBLCa＜ＶBLCc＜ＶBLCbが成り立つ。

具体的には、シーケンサ１６は、センスアンプ２１内のセンスアンプユニットＳＡＵｒのトランジスタＴ４毎に異なる制御信号ＢＬＣを送信できる。シーケンサ１６は、例えば、ビット線ＢＬａに接続されたトランジスタＴ４のゲートに、ビット線ＢＬａの電圧をＶBLaにクランプするような制御信号ＢＬＣ（即ち、電圧ＶBLCa）を送信する。シーケンサ１６は、ビット線ＢＬｂに接続されたトランジスタＴ４のゲートに、ビット線ＢＬｂの電圧を電圧ＶBLbにクランプするような制御信号ＢＬＣ（即ち、電圧ＶBLCb）を送信する。さらに、シーケンサ１６は、ビット線ＢＬｃに接続されたトランジスタＴ４のゲートに、ビット線ＢＬｃの電圧を電圧ＶBLcにクランプするような制御信号ＢＬＣ（即ち、電圧ＶBLCc）を送信する。これにより、センスアンプ２１は、選択メモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶBLaを印加し、選択メモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶBLbを印加し、選択メモリセルＭＣｃに接続されたビット線ＢＬｃに電圧ＶBLcを印加する。

また、時刻ｔｒ１において、シーケンサ１６は、制御信号ＨＨＬの電圧を電圧ＶSSから電圧ＶHHLに上昇させる。制御信号ＨＨＬの電圧が電圧ＶHHLに上昇すると、トランジスタＴ２がオン状態になり、センスノードＳＥＮが電圧ＶDDSAに充電される。センスノードＳＥＮの充電が完了すると、シーケンサ１６は、制御信号ＨＨＬの電圧を電圧ＶSSに下降させる。

次に、時刻ｔｒ２において、シーケンサ１６は、制御信号ＸＸＬの電圧を電圧ＶSSから電圧ＶXXLに上昇させる。制御信号ＸＸＬの電圧が電圧ＶXXLに上昇すると、トランジスタＴ３がオン状態になり、センスノードＳＥＮの電圧が選択メモリセルＭＣａ、ＭＣｂ、あるいはＭＣｃの閾値電圧に応じて変化する。具体的には、選択メモリセルＭＣａ、ＭＣｂ、あるいはＭＣｃがオン状態である場合、ビット線ＢＬａ、ＢＬｂ、及びＢＬｃにそれぞれ接続されたセンスノードＳＥＮの電圧が電圧ＶDDoまで下降する。

ここで、上述したように、メモリセルＭＣａの閾値電圧は、メモリセルＭＣｂの閾値電圧より低い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣａはメモリセルＭＣｂよりも多くの電流を流そうとする。しかし、ビット線ＢＬａの電圧はビット線ＢＬｂより低い。すなわち、ビット線ＢＬａに接続されたトランジスタＴ４のゲートに印加される電圧ＶBLCaは、ビット線ＢＬｂに接続されたトランジスタＴ４のゲートに印加される電圧ＶBLCbより低い。したがって、これらによりビット線ＢＬａを流れる電流は、ビット線ＢＬｂより制限され、ビット線ＢＬｂを流れる電流とほぼ同じになる。つまり、メモリセルＭＣａはメモリセルＭＣｂよりも多くの電流を流そうとするが、ビット線ＢＬａに接続されたトランジスタＴ４は、ゲートに電圧ＶBLCaが印加されているため、ビット線ＢＬａに流れる電流をクランプする。

メモリセルＭＣｃの閾値電圧は、メモリセルＭＣｂの閾値電圧より低く、メモリセルＭＣａの閾値電圧より高い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣｃはメモリセルＭＣｂよりも多く、メモリセルＭＣａより少ない電流を流そうとする。しかし、ビット線ＢＬｃの電圧は、ビット線ＢＬｂより低く、ビット線ＢＬａより高い。すなわち、ビット線ＢＬｃに接続されたトランジスタＴ４のゲートに印加される電圧ＶBLCcは、ビット線ＢＬｂに接続されたトランジスタＴ４のゲートに印加される電圧ＶBLCbより低く、ビット線ＢＬａに接続されたトランジスタＴ４のゲートに印加される電圧ＶBLCaより高い。したがって、これらによりビット線ＢＬｃを流れる電流は、ビット線ＢＬｂあるいはＢＬａより制限され、ビット線ＢＬｂを流れる電流とほぼ同じになる。つまり、メモリセルＭＣｃはメモリセルＭＣｂあるいはＭＣａよりも多くの電流を流そうとするが、ビット線ＢＬｃに接続されたトランジスタＴ４は、ゲートに電圧ＶBLCcが印加されているため、ビット線ＢＬｃに流れる電流をクランプする。

一方で、メモリセルＭＣｂはメモリセルＭＣａあるいはＭＣｃよりも少ない電流を流そうとするが、ビット線ＢＬｂに接続されたトランジスタＴ４のゲートには電圧ＶBLCaあるいはＶBLCcより高い電圧ＶBLCbが印加されているため、ビット線ＢＬｂに接続されたトランジスタＴ４は、ビット線ＢＬａあるいはＢＬｃに接続されたトランジスタＴ４よりも多くの電流を流そうとする。これにより、時刻ｔｒ２－ｔｒ３において、ビット線ＢＬａあるいはＢＬｃに流れる電流が、ビット線ＢＬｂに流れる電流とほぼ同じ電流値になるように設定される。この結果、メモリセルＭＣａ及びＭＣｃにそれぞれ接続されたセンスノードＳＥＮの電圧は、電圧ＶDDoまで下降する。同様に、メモリセルＭＣｂに接続されたセンスノードＳＥＮの電圧も、電圧ＶDDoまで下降する。

一方、選択メモリセルＭＣａがオフ状態である場合、ビット線ＢＬａに接続されたセンスノードＳＥＮの電圧は、電圧ＶDDoより高い電圧ＶDDfで維持される。同様に、選択メモリセルＭＣｃがオフ状態である場合、ビット線ＢＬｃに接続されたセンスノードＳＥＮの電圧は、電圧ＶDDoより高い電圧ＶDDfで維持される。選択メモリセルＭＣｂがオフ状態である場合、ビット線ＢＬｂに接続されたセンスノードＳＥＮの電圧は、電圧ＶDDoより高い電圧ＶDDfで維持される。

次に、時刻ｔｒ３において、ビット線ＢＬａ、ＢＬｂ、及びＢＬｃにそれぞれ流れる電流がセンスノードＳＥＮに反映された後に、シーケンサ１６は、制御信号ＸＸＬの電圧を電圧ＶXXLから電圧ＶSSに下降させる。制御信号ＸＸＬの電圧が電圧ＶSSに下降すると、トランジスタＴ３がオフ状態になり、センスノードＳＥＮの電圧が固定される。

その後、シーケンサ１６は、制御信号ＳＴＢをアサートして、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ記憶されたデータを判定する。具体的には、シーケンサ１６は、制御信号ＳＴＢの電圧を“Ｌ”レベルから“Ｈ”レベルに上昇させる。制御信号ＳＴＢの電圧が“Ｈ”レベルに上昇すると、トランジスタＴ７がオン状態になり、トランジスタＴ６のゲートに印加されるセンスノードＳＥＮの電圧ＶDDoあるいはＶDDfに応じて、センスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧が変化する。そして、シーケンサ１６は、ビット線ＢＬａに接続されたセンスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧に基づいて、選択メモリセルＭＣａに記憶されたデータを判定する。同様に、ビット線ＢＬｂに接続されたセンスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧に基づいて、選択メモリセルＭＣｂに記憶されたデータを判定する。ビット線ＢＬｃに接続されたセンスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧に基づいて、選択メモリセルＭＣｃに記憶されたデータを判定する。

すなわち、ビット線ＢＬａに接続されたセンスアンプユニットＳＡＵｒは、選択メモリセルＭＣａの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。同様に、ビット線ＢＬｂに接続されたセンスアンプユニットＳＡＵｒは、選択メモリセルＭＣｂの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。ビット線ＢＬｃに接続されたセンスアンプユニットＳＡＵｒは、選択メモリセルＭＣｃの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。シーケンサ１６は、センスアンプユニットＳＡＵｒのラッチ回路ＳＤＬにそれぞれ記憶されたセンス結果に基づいて、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ記憶されたデータを判定する。以上により、読み出し電圧ＶCGRVを用いた読み出し動作の第１例が終了する。

上述したように、読み出し動作の第１例では、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃの閾値電圧が同じステートの閾値電圧分布内で異なる場合でも、すなわち、同じステートの閾値電圧分布内で選択メモリセルＭＣａ及びＭＣｃの閾値電圧が選択メモリセルＭＣｂの閾値電圧より低い場合でも、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃがそれぞれオンセルである場合に判定に用いる電圧ＶDDoをほぼ同じ電圧レベルに設定できる。これにより、書き込み動作において、スリットＳＬＴ近傍のメモリセルＭＣａの閾値電圧、及び空き領域近傍のメモリセルＭＣｃの閾値電圧が、メモリセルＭＣｂの閾値電圧より低く設定されることによって生じる不具合を低減できる。

また、上述では、メモリセルがスリットＳＬＴ近傍のメモリセルＭＣａであるか、あるいはスリットＳＨＥと重なる空き領域近傍のメモリセルＭＣｃであるいか、あるいはそれ以外のメモリセルＭＣｂであるかによって、読み出し動作時にビット線ＢＬに供給する電圧を変更したが、さらに、スリットＳＬＴ近傍のメモリピラーＭＰａに含まれるメモリセルＭＣａの中で、メモリセルＭＣａがメモリピラーＭＰａの上部あるいは下部のいずれに配置されているかに応じて、読み出し動作時にビット線ＢＬａに供給する電圧を変更してもよい。これにより、メモリピラーＭＰａの上部あるいは下部に位置するメモリセルＭＣａに対しても、それらメモリセルの書き込み特性に応じた読み出し条件にて読み出し動作を実行できる。

２．２．２ 読み出し動作（第２例）
次に、第２実施形態の読み出し動作の第２例について説明する。読み出し動作の第２例では、読み出し対象のメモリセルがスリットＳＬＴ近傍に配置されているか、あるいはスリットＳＨＥと重なる空き領域近傍に配置されているか否かに応じて、すなわち読み出し対象がメモリセルＭＣａ、ＭＣｂ、あるいはＭＣｃのいずれであるかに応じて、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ記憶されたデータをセンスするセンス時間を変更する。この第２例において、センス時間とは、制御信号ＸＸＬをアサート状態に維持する期間である。

図２０は、第２実施形態の読み出し動作の第２例におけるセレクトゲート線、ワード線、ビット線、及び制御信号の電圧のタイミングチャートである。なお以下では、スリットＳＬＴ近傍のメモリセルＭＣａにビット線ＢＬａを介して接続されたトランジスタＴ３のゲートに印加される制御信号をＸＸＬａと称し、スリットＳＨＥと重なる空き領域近傍のメモリセルＭＣｃにビット線ＢＬｃを介して接続されたトランジスタＴ３のゲートに印加される制御信号をＸＸＬｃと称し、スリットＳＬＴ及び空き領域のいずれの近傍にも配置されていないメモリセルＭＣｂにビット線ＢＬｂを介して接続されたトランジスタＴ３のゲートに印加される制御信号をＸＸＬｂと称する。

図２０に示すように、シーケンサ１６は、時刻ｔｒ１～ｔｒ４の期間において読み出し電圧ＶCGRVを用いた読み出し動作を実行する。以下に、読み出し動作の詳細について説明する。

時刻ｔｒ１において、ロウデコーダ１８は、選択セレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳに電圧ＶSGを印加する。さらに、ロウデコーダ１８は、非選択セレクトゲート線ＳＧＤに電圧ＶSSを印加する。

また、時刻ｔｒ１において、ロウデコーダ１８は、選択ワード線ＷＬselに読み出し電圧ＶCGRVを印加する。さらに、ロウデコーダ１８は、非選択ワード線ＷＬuselに電圧ＶREADを印加する。

また、時刻ｔｒ１において、シーケンサ１６は、例えば、制御信号ＢＬＸの電圧を電圧ＶSSから電圧ＶBLXに上昇させる。また、シーケンサ１６は、選択メモリセルＭＣａにビット線ＢＬａを介して接続されたトランジスタＴ４の制御信号ＢＬＣの電圧を、電圧ＶSSから電圧ＶBLCに上昇させる。同様に、シーケンサ１６は、選択メモリセルＭＣｃにビット線ＢＬｃを介して接続されたトランジスタＴ４の制御信号ＢＬＣの電圧を、電圧ＶSSから電圧ＶBLCに上昇させる。さらに、シーケンサ１６は、選択メモリセルＭＣｂにビット線ＢＬｂを介して接続されたトランジスタＴ４の制御信号ＢＬＣの電圧を、電圧ＶSSから電圧ＶBLCに上昇させる。

具体的には、シーケンサ１６は、例えば、ビット線ＢＬａに接続されたトランジスタＴ４のゲートに、ビット線ＢＬａの電圧を電圧ＶBLにクランプするような制御信号ＢＬＣ（即ち、電圧ＶBLC）を送信する。同様に、シーケンサ１６は、例えば、ビット線ＢＬｃに接続されたトランジスタＴ４のゲートに、ビット線ＢＬｃの電圧を電圧ＶBLにクランプするような制御信号ＢＬＣを送信する。さらに、シーケンサ１６は、例えば、ビット線ＢＬｂに接続されたトランジスタＴ４のゲートに、ビット線ＢＬｂの電圧を電圧ＶBLにクランプするような制御信号ＢＬＣを送信する。これにより、センスアンプ２１は、選択メモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶBLを印加する。同様に、センスアンプ２１は、選択メモリセルＭＣｃに接続されたビット線ＢＬｃに電圧ＶBLを印加する。さらに、センスアンプ２１は、選択メモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶBLを印加する。

また、時刻ｔｒ１において、シーケンサ１６は、制御信号ＨＨＬの電圧を電圧ＶSSから電圧ＶHHLに上昇させる。制御信号ＨＨＬの電圧が電圧ＶHHLに上昇すると、トランジスタＴ２がオン状態になり、センスノードＳＥＮが電圧ＶDDSAに充電される。センスノードＳＥＮの充電が完了すると、シーケンサ１６は、制御信号ＨＨＬの電圧を電圧ＶSSに下降させる。

次に、時刻ｔｒ２において、シーケンサ１６は、制御信号ＸＸＬａの電圧を電圧ＶSSから電圧ＶXXLに上昇させる。同様に、シーケンサ１６は、制御信号ＸＸＬｃの電圧を電圧ＶSSから電圧ＶXXLに上昇させる。さらに、シーケンサ１６は、制御信号ＸＸＬｂの電圧を電圧ＶSSから電圧ＶXXLに上昇させる。その後、時刻ｔｒ３ａにおいて、シーケンサ１６は、制御信号ＸＸＬａの電圧を電圧ＶXXLから電圧ＶSSに下降させる。時刻ｔｒ３ｃにおいて、シーケンサ１６は、制御信号ＸＸＬｃの電圧を電圧ＶXXLから電圧ＶSSに下降させる。さらに、時刻ｔｒ３ｂにおいて、シーケンサ１６は、制御信号ＸＸＬｂの電圧を電圧ＶXXLから電圧ＶSSに下降させる。

制御信号ＸＸＬａの電圧が電圧ＶXXLに上昇すると、ビット線ＢＬａに接続されたトランジスタＴ３がオン状態になり、センスノードＳＥＮの電圧が選択メモリセルＭＣａの閾値電圧に応じて変化する。具体的には、選択メモリセルＭＣａがオン状態である場合、ビット線ＢＬａに接続されたセンスノードＳＥＮの電圧が電圧ＶDDaoまで下降する。ここで、上述したように、メモリセルＭＣａの閾値電圧は、メモリセルＭＣｂあるいはＭＣｃの閾値電圧より低い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣａに接続されたビット線ＢＬａには、ビット線ＢＬｂあるいはＢＬｃよりも多くの電流が流れる。そこで、制御信号ＸＸＬａを“Ｈ”レベルに維持する期間を、制御信号ＸＸＬｂあるいはＸＸＬｃを“Ｈ”レベルに維持する期間より短く設定する。これにより、ビット線ＢＬａに接続されたセンスノードＳＥＮの電圧を電圧ＶDDaoに設定する。以降、制御信号ＸＸＬａを“Ｈ”レベルに維持する期間をセンス時間ＳＥａと称し、制御信号ＸＸＬｃを“Ｈ”レベルに維持する期間をセンス時間ＳＥｃと称する。さらに、制御信号ＸＸＬｂを“Ｈ”レベルに維持する期間をセンス時間ＳＥｂと称する。

また、制御信号ＸＸＬｃの電圧が電圧ＶXXLに上昇すると、ビット線ＢＬｃに接続されたトランジスタＴ３がオン状態になり、センスノードＳＥＮの電圧が選択メモリセルＭＣｃの閾値電圧に応じて変化する。具体的には、選択メモリセルＭＣｃがオン状態である場合、ビット線ＢＬｃに接続されたセンスノードＳＥＮの電圧が電圧ＶDDcoまで下降する。ここで、上述したように、メモリセルＭＣｃの閾値電圧は、メモリセルＭＣｂの閾値電圧より低く、メモリセルＭＣａの閾値電圧より高い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣｃに接続されたビット線ＢＬｃには、ビット線ＢＬｂより多く、ビット線ＢＬａより少ない電流が流れる。そこで、制御信号ＸＸＬｃを“Ｈ”レベルに維持する期間を、制御信号ＸＸＬｂを“Ｈ”レベルに維持する期間より短く、制御信号ＸＸＬａを“Ｈ”レベルに維持する期間より長く設定する。これにより、ビット線ＢＬｃに接続されたセンスノードＳＥＮの電圧を電圧ＶDDcoに設定する。

一方、制御信号ＸＸＬｂの電圧が電圧ＶXXLに上昇すると、ビット線ＢＬｂに接続されたトランジスタＴ３がオン状態になり、センスノードＳＥＮの電圧が選択メモリセルＭＣｂの閾値電圧に応じて変化する。具体的には、選択メモリセルＭＣｂがオン状態である場合、ビット線ＢＬｂに接続されたセンスノードＳＥＮの電圧が電圧ＶDDboまで下降する。上述したように、メモリセルＭＣｂの閾値電圧は、メモリセルＭＣａあるいはＭＣｃの閾値電圧より高い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣｂに接続されたビット線ＢＬｂには、ビット線ＢＬａあるいはＢＬｃよりも少ない電流が流れる。そこで、制御信号ＸＸＬｂを“Ｈ”レベルに維持するセンス時間ＳＥｂを、センス時間ＳＥａ及びＳＥｃより長く設定する。これにより、ビット線ＢＬｂに接続されたセンスノードＳＥＮの電圧を電圧ＶDDboに設定する。この結果、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ接続されたセンスノードＳＥＮの電圧ＶDDao、ＶDDbo、及びＶDDcoは、ほぼ同じ電圧レベルに固定される。

その後、シーケンサ１６は、制御信号ＳＴＢをアサートして、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ記憶されたデータを判定する。具体的には、シーケンサ１６は、制御信号ＳＴＢの電圧を“Ｌ”レベルから“Ｈ”レベルに上昇させる。制御信号ＳＴＢの電圧が“Ｈ”レベルに上昇すると、トランジスタＴ７がオン状態になり、トランジスタＴ６のゲートに印加されるセンスノードＳＥＮの電圧ＶDDao、ＶDDbo、ＶDDco、あるいはＶDDfに応じて、センスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧が変化する。そして、シーケンサ１６は、ビット線ＢＬａに接続されたセンスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧に基づいて、選択メモリセルＭＣａに記憶されたデータを判定する。同様に、ビット線ＢＬｃに接続されたセンスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧に基づいて、選択メモリセルＭＣｃに記憶されたデータを判定する。さらに、ビット線ＢＬｂに接続されたセンスアンプユニットＳＡＵｒのラッチ回路ＳＤＬの電圧に基づいて、選択メモリセルＭＣｂに記憶されたデータを判定する。

すなわち、ビット線ＢＬａに接続されたセンスアンプユニットＳＡＵは、選択メモリセルＭＣａの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。同様に、ビット線ＢＬｃに接続されたセンスアンプユニットＳＡＵｒは、選択メモリセルＭＣｃの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。さらに、ビット線ＢＬｂに接続されたセンスアンプユニットＳＡＵｒは、選択メモリセルＭＣｂの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。

シーケンサ１６は、センスアンプユニットＳＡＵｒのラッチ回路ＳＤＬにそれぞれ記憶されたセンス結果に基づいて、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ記憶されたデータを判定する。以上により、読み出し電圧ＶCGRVを用いた読み出し動作の第２例が終了する。

上述したように、読み出し動作の第２例では、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃの閾値電圧が同じステートの閾値電圧分布内で異なる場合でも、すなわち、同じステートの閾値電圧分布内で選択メモリセルＭＣａ及びＭＣｃの閾値電圧が選択メモリセルＭＣｂの閾値電圧より低い場合でも、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃがそれぞれオンセルである場合に判定に用いる電圧ＶDDao、ＶDDbo、及びＶDDcoをほぼ同じ電圧レベルに設定できる。これにより、書き込み動作において、スリットＳＬＴ近傍のメモリセルＭＣａの閾値電圧、及び空き領域近傍のメモリセルＭＣｃの閾値電圧が、メモリセルＭＣｂの閾値電圧より低く設定されることによって生じる不具合を低減できる。

なお、前述したように、スリットＳＬＴ近傍のメモリピラーＭＰａに含まれるメモリセルＭＣａの中で、メモリセルＭＣａがメモリピラーＭＰａの上部あるいは下部のいずれに配置されているかに応じて、読み出し動作時のセンス時間を変更してもよい。例えば、図１８に示したメモリピラーＭＰａの上部に配置されたメモリセルＭＣａに対しては、読み出し動作時のセンス時間をＳＥauに設定し、メモリピラーＭＰａの下部に配置されたメモリセルＭＣａに対しては、読み出し動作時のセンス時間をＳＥalに設定する。センス時間ＳＥauは、センス時間ＳＥalより短い時間である。これにより、メモリピラーＭＰａの上部あるいは下部に位置するメモリセルＭＣａに対しても、それらメモリセルの書き込み特性に応じた読み出し条件にて読み出し動作を実行することができる。

２．２．３ 読み出し動作（第３例）
次に、第２実施形態の読み出し動作の第３例について説明する。読み出し動作の第３例では、第２例と同様に、読み出し対象がメモリセルＭＣａ、ＭＣｂ、あるいはＭＣｃのいずれであるかに応じて、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ記憶されたデータをセンスするセンス時間を変更する。この第３例において、センス時間とは、制御信号ＸＸＬをアサートしてから制御信号ＢＬＣを電圧ＶSSに低下させるまでの期間であり、あるいは制御信号ＢＬＣを電圧ＶBLCに維持し、かつ制御信号ＸＸＬをアサート状態（例えば、“Ｈ”レベル）に維持する期間である。

図２１は、第２実施形態の読み出し動作の第３例におけるセレクトゲート線、ワード線、ビット線、及び制御信号の電圧のタイミングチャートである。なお以下では、スリットＳＬＴ近傍のメモリセルＭＣａにビット線ＢＬａを介して接続されたトランジスタＴ４のゲートに印加される制御信号をＢＬＣａと称し、スリットＳＨＥと重なる空き領域近傍のメモリセルＭＣｃにビット線ＢＬｃを介して接続されたトランジスタＴ４のゲートに印加される制御信号をＢＬＣｃと称し、スリットＳＬＴ及び空き領域のいずれの近傍にも配置されていないメモリセルＭＣｂにビット線ＢＬｂを介して接続されたトランジスタＴ４のゲートに印加される制御信号をＢＬＣｂと称する。

図２１に示すように、シーケンサ１６は、時刻ｔｒ１～ｔｒ４の期間において読み出し電圧ＶCGRVを用いた読み出し動作を実行する。以下に、読み出し動作の詳細について説明する。

時刻ｔｒ１において、ロウデコーダ１８は、選択セレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳに電圧ＶSGを印加する。さらに、ロウデコーダ１８は、非選択セレクトゲート線ＳＧＤに電圧ＶSSを印加する。

また、時刻ｔｒ１において、ロウデコーダ１８は、選択ワード線ＷＬselに読み出し電圧ＶCGRVを印加する。さらに、ロウデコーダ１８は、非選択ワード線ＷＬuselに電圧ＶREADを印加する。

また、時刻ｔｒ１において、シーケンサ１６は、例えば、制御信号ＢＬＸの電圧を電圧ＶSSから電圧ＶBLXに上昇させる。また、シーケンサ１６は、選択メモリセルＭＣａにビット線ＢＬａを介して接続されたトランジスタＴ４の制御信号ＢＬＣａの電圧を、電圧ＶSSから電圧ＶBLCに上昇させる。同様に、シーケンサ１６は、選択メモリセルＭＣｃにビット線ＢＬｃを介して接続されたトランジスタＴ４の制御信号ＢＬＣｃの電圧を、電圧ＶSSから電圧ＶBLCに上昇させる。さらに、シーケンサ１６は、選択メモリセルＭＣｂにビット線ＢＬｂを介して接続されたトランジスタＴ４の制御信号ＢＬＣｂの電圧を、電圧ＶSSから電圧ＶBLCに上昇させる。

具体的には、シーケンサ１６は、例えば、ビット線ＢＬａに接続されたトランジスタＴ４のゲートに、ビット線ＢＬａの電圧を電圧ＶBLにクランプするような制御信号ＢＬＣａ（即ち、電圧ＶBLC）を送信する。同様に、シーケンサ１６は、例えば、ビット線ＢＬｃに接続されたトランジスタＴ４のゲートに、ビット線ＢＬｃの電圧を電圧ＶBLにクランプするような制御信号ＢＬＣｃを送信する。さらに、シーケンサ１６は、ビット線ＢＬｂに接続されたトランジスタＴ４のゲートに、ビット線ＢＬｂの電圧を電圧ＶBLにクランプするような制御信号ＢＬＣｂを送信する。これにより、センスアンプ２１は、選択メモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶBLを印加する。同様に、センスアンプ２１は、選択メモリセルＭＣｃに接続されたビット線ＢＬｃに電圧ＶBLを印加する。さらに、センスアンプ２１は、選択メモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶBLを印加する。

また、時刻ｔｒ１において、シーケンサ１６は、制御信号ＨＨＬの電圧を電圧ＶSSから電圧ＶHHLに上昇させる。制御信号ＨＨＬの電圧が電圧ＶHHLに上昇すると、トランジスタＴ２がオン状態になり、センスノードＳＥＮが電圧ＶDDSAに充電される。センスノードＳＥＮの充電が完了すると、シーケンサ１６は、制御信号ＨＨＬの電圧を電圧ＶSSに下降させる。

次に、時刻ｔｒ２において、シーケンサ１６は、制御信号ＸＸＬの電圧を電圧ＶSSから電圧ＶXXLに上昇させる。

その後、時刻ｔｒ３ａにおいて、シーケンサ１６は、制御信号ＢＬＣａの電圧を電圧ＶBLCから電圧ＶSSに下降させる。時刻ｔｒ３ｃにおいて、シーケンサ１６は、制御信号ＢＬＣｃの電圧を電圧ＶBLCから電圧ＶSSに下降させる。さらに、時刻ｔｒ３ｂにおいて、シーケンサ１６は、制御信号ＸＸＬの電圧を電圧ＶXXLから電圧ＶSSに下降させる。

ここで、時刻ｔｒ２にて、制御信号ＸＸＬの電圧が電圧ＶXXLに上昇すると、ビット線ＢＬａに接続されたトランジスタＴ３がオン状態になり、センスノードＳＥＮの電圧が選択メモリセルＭＣａの閾値電圧に応じて変化する。具体的には、選択メモリセルＭＣａがオン状態である場合、ビット線ＢＬａに接続されたセンスノードＳＥＮの電圧が電圧ＶDDaoまで下降する。上述したように、メモリセルＭＣａの閾値電圧は、メモリセルＭＣｂあるいはＭＣｃの閾値電圧より低い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣａに接続されたビット線ＢＬａには、ビット線ＢＬｂあるいはＢＬｃよりも多くの電流が流れる。そこで、制御信号ＸＸＬをアサートしてから制御信号ＢＬＣａを電圧ＶSSに降下させるまでの期間を、制御信号ＸＸＬを“Ｈ”レベルに維持する期間より短く設定する。これにより、ビット線ＢＬａに接続されたセンスノードＳＥＮの電圧を電圧ＶDDaoに設定する。以降、制御信号ＸＸＬをアサートしてから制御信号ＢＬＣａを電圧ＶSSに降下させるまでの期間をセンス時間ＳＥaaと称し、制御信号ＸＸＬをアサートしてから制御信号ＢＬＣｃを電圧ＶSSに降下させるまでの期間をセンス時間ＳＥccと称し、制御信号ＸＸＬを“Ｈ”レベルに維持する期間をセンス時間ＳＥbbと称する。

また、制御信号ＸＸＬの電圧が電圧ＶXXLに上昇すると、ビット線ＢＬｃに接続されたトランジスタＴ３がオン状態になり、センスノードＳＥＮの電圧が選択メモリセルＭＣｃの閾値電圧に応じて変化する。具体的には、選択メモリセルＭＣｃがオン状態である場合、ビット線ＢＬｃに接続されたセンスノードＳＥＮの電圧が電圧ＶDDcoまで下降する。上述したように、メモリセルＭＣｃの閾値電圧は、メモリセルＭＣｂの閾値電圧より低く、メモリセルＭＣａの閾値電圧より高い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣｃに接続されたビット線ＢＬｃには、ビット線ＢＬｂより多く、ビット線ＢＬａより少ない電流が流れる。そこで、制御信号ＸＸＬをアサートしてから制御信号ＢＬＣｃを電圧ＶSSに降下させるまでの期間（即ち、センス時間ＳＥcc）を、センス時間ＳＥaaより長く、センス時間ＳＥbbより短く設定する。これにより、ビット線ＢＬｃに接続されたセンスノードＳＥＮの電圧を電圧ＶDDcoに設定する。

また、制御信号ＸＸＬの電圧が電圧ＶXXLに上昇すると、ビット線ＢＬｂに接続されたトランジスタＴ３がオン状態になり、センスノードＳＥＮの電圧が選択メモリセルＭＣｂの閾値電圧に応じて変化する。具体的には、選択メモリセルＭＣｂがオン状態である場合、ビット線ＢＬｂに接続されたセンスノードＳＥＮの電圧が電圧ＶDDboまで下降する。上述したように、メモリセルＭＣｂの閾値電圧は、メモリセルＭＣａあるいはＭＣｃの閾値電圧より高い。このため、選択ワード線ＷＬselに読み出し電圧ＶCGRVが印加されると、メモリセルＭＣｂに接続されたビット線ＢＬｂには、ビット線ＢＬａあるいはＢＬｃよりも少ない電流が流れる。そこで、制御信号ＢＬＣを電圧ＶBLCに維持し、かつ制御信号ＸＸＬを“Ｈ”レベルに維持する期間（即ち、センス時間ＳＥbb）を、センス時間ＳＥaa及びＳＥccより長く設定する。これにより、ビット線ＢＬｂに接続されたセンスノードＳＥＮの電圧を電圧ＶDDboに設定する。この結果、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ接続されたセンスノードＳＥＮの電圧ＶDDao、ＶDDbo、及びＶDDcoは、ほぼ同じ電圧レベルに固定される。

その後、シーケンサ１６は、制御信号ＳＴＢをアサートして、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ記憶されたデータを判定する。すなわち、センスアンプユニットＳＡＵｒは、選択メモリセルＭＣａの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。同様に、センスアンプユニットＳＡＵｒは、選択メモリセルＭＣｃの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。さらに、センスアンプユニットＳＡＵｒは、選択メモリセルＭＣｂの閾値電圧が読み出し電圧ＶCGRVより高いか否かをセンスし、センス結果をラッチ回路ＳＤＬに記憶する。シーケンサ１６は、センスアンプユニットＳＡＵｒのラッチ回路ＳＤＬにそれぞれ記憶されたセンス結果に基づいて、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ記憶されたデータを判定する。以上により、読み出し電圧ＶCGRVを用いた読み出し動作の第３例が終了する。

上述したように、読み出し動作の第３例では、第２例と同様に、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃの閾値電圧が同じステートの閾値電圧分布内で異なる場合でも、すなわち、同じステートの閾値電圧分布内で選択メモリセルＭＣａ及びＭＣｃの閾値電圧が選択メモリセルＭＣｂの閾値電圧より低い場合でも、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃがそれぞれオンセルである場合に判定に用いる電圧ＶDDao、ＶDDbo、及びＶDDcoをほぼ同じ電圧レベルに設定できる。これにより、書き込み動作において、スリットＳＬＴ近傍のメモリセルＭＣａの閾値電圧、及び空き領域近傍のメモリセルＭＣｃの閾値電圧が、メモリセルＭＣｂの閾値電圧より低く設定されることによって生じる不具合を低減できる。

２．２．４ 書き込み動作（第１例）
本実施形態の書き込み動作の第１例あるいは第２例が実行される場合、前述した読み出し動作の第１乃至第３例は実行されず、通常の読み出し動作が実行される。この場合、書き込み動作の第１例あるいは第２例によってメモリセルＭＣａ及びＭＣｃの書き込み速度は、メモリセルＭＣｂの書き込み速度とほぼ同様に調整される。このため、同じ電圧レベルの書き込み電圧を用いて、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃに対して書き込み動作を実行した場合、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃの閾値電圧は、ほぼ同じ電圧レベルに設定される。

以下に、第２実施形態の書き込み動作の第１例について説明する。書き込み動作の第１例では、読み出し対象がメモリセルＭＣａ、ＭＣｂ、あるいはＭＣｃのいずれであるかに応じて、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ接続されたビット線ＢＬａ、ＢＬｂ、及びＢＬｃに印加する電圧を変更する。

図２２は、第２実施形態の書き込み動作の第１例におけるセレクトゲート線、ワード線、及びビット線に印加される電圧のタイミングチャートである。

まず、プログラム動作ＰＲ１が実行される。

時刻ｔｗ１において、ロウデコーダ１８は、選択されたセレクトゲート線ＳＧＤに電圧ＶSGDを印加し、また非選択のセレクトゲート線ＳＧＤに電圧ＶSSを供給する。電圧ＶSGDは、電圧ＶSSよりも高い電圧である。

また、時刻ｔｗ１において、センスアンプ２１は、書き込み対象で、かつスリットＳＬＴ近傍のメモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶMCaを印加する。電圧ＶMCaは、電圧ＶSSである。センスアンプ２１は、書き込み対象で、かつスリットＳＨＥと重なる空き領域近傍のメモリセルＭＣｃに接続されたビット線ＢＬｃに電圧ＶMCcを印加する。電圧ＶMCcは、電圧ＶMCaより高く、電圧ＶMCbより低い。電圧ＶMCcは、例えば０．２Ｖである。さらに、センスアンプ２１は、書き込み対象で、かつスリットＳＬＴ及び空き領域のいずれの近傍にも配置されていないメモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶMCbを印加する。電圧ＶMCbは、電圧ＶMCaより高く、電圧ＶDDSAより低い。電圧ＶMCbは、例えば０．５Ｖである。

また、時刻ｔｗ１において、センスアンプ２１は、非書き込み対象のメモリセルに接続されたビット線ＢＬに電圧ＶDDSAを印加する。電圧ＶDDSAは、選択されたセレクトゲート線ＳＧＤに電圧ＶSGDが印加されたとき、セレクトトランジスタＳＴ１がオフ状態となる電圧である。

次に、時刻ｔｗ２において、ロウデコーダ１８は、選択ワード線ＷＬsel及び非選択ワード線ＷＬuselに電圧ＶPASSを印加する。

続いて、時刻ｔｗ３において、ロウデコーダ１８は、選択ワード線ＷＬselに書き込み電圧ＶPGM1（例えば、１４～２０Ｖ）を印加する。書き込み電圧ＶPGM1の印加により、選択ワード線ＷＬselに接続された書き込み対象のメモリセルの電荷蓄積層に電子が注入されて、書き込みが行われる。また、選択ワード線ＷＬselに接続された非書き込み対象のメモリセルでは、メモリセルのチャネル電位がブーストされて、すなわちチャネル電位が上昇して、電荷蓄積層に電荷がほとんど注入されない。書き込み電圧ＶPGM1は、電圧ＶPASSより高い。

次に、時刻ｔｗ４において、ロウデコーダ１８は、選択ワード線ＷＬselに印加する電圧を、書き込み電圧ＶPGM1から電圧ＶPASSに低下させる。

その後、時刻ｔｗ５において、選択ワード線ＷＬsel、非選択ワード線ＷＬusel、セレクトゲート線ＳＧＤ、ＳＧＳ、及びビット線ＢＬａ、ＢＬｂ、及びＢＬｃに電圧ＶSSが供給される。以上により、プログラム動作が終了する。

上述したように、メモリピラーＭＰａが含むメモリセルＭＣａに接続されたビット線ＢＬａの電圧ＶMCaは、電圧ＶSSに設定される。メモリピラーＭＰｃが含むメモリセルＭＣｃに接続されたビット線ＢＬｃの電圧ＶMCcは、電圧ＶMCaより高く、電圧ＶMCbより低い電圧に設定される。さらに、メモリピラーＭＰｂが含むメモリセルＭＣｂに接続されたビット線ＢＬｂの電圧ＶMCbは、電圧ＶMCcより高く、電圧ＶDDSAより低い電圧に設定される。このため、プログラム動作時に、メモリセルＭＣａのチャネルの電位は電圧ＶSSに設定され、選択ワード線ＷＬselの電圧は書き込み電圧ＶPGM1に設定される。メモリセルＭＣｃのチャネルの電位は電圧ＶMCcに設定され、選択ワード線ＷＬselの電圧は書き込み電圧ＶPGM1に設定される。さらに、メモリセルＭＣｂのチャネルの電位は電圧ＶMCbに設定され、選択ワード線ＷＬselの電圧は書き込み電圧ＶPGM1に設定される。

これにより、メモリセルＭＣｂにおけるワード線電圧とチャネル電位との電圧差は、メモリセルＭＣａにおけるワード線電圧とチャネル電位との電圧差より小さくなり、メモリセルＭＣｂの書き込み速度がメモリセルＭＣａの書き込み速度より遅くなる。すなわち、書き込み電圧ＶPGM1を用いたプログラム動作によって、メモリセルＭＣｂに書き込まれる閾値電圧は、メモリセルＭＣａに書き込まれる閾値電圧より低くなる。さらに、メモリセルＭＣｃにおけるワード線電圧とチャネル電位との電圧差は、メモリセルＭＣａにおけるワード線電圧とチャネル電位との電圧差より小さく、メモリセルＭＣｂにおけるワード線電圧とチャネル電位との電圧差より大きくなる。このため、メモリセルＭＣｃの書き込み速度は、メモリセルＭＣａの書き込み速度より遅く、メモリセルＭＣｂの書き込み速度より速くなる。すなわち、書き込み電圧ＶPGM1を用いたプログラム動作によって、メモリセルＭＣｃに書き込まれる閾値電圧は、メモリセルＭＣａに書き込まれる閾値電圧より低く、メモリセルＭＣｂに書き込まれる閾値電圧より高くなる。この結果、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにおける書き込み速度の差が調整され、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃに書き込まれる閾値電圧は、ほぼ同じ電圧レベルに設定される。

次に、プログラムベリファイ動作ＰＶ１が実行される。

時刻ｔｗ６において、ロウデコーダ１８は、選択されたセレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳに電圧ＶSGを印加する。ロウデコーダ１８は、非選択のセレクトゲート線ＳＧＤに電圧ＶSSを印加する。電圧ＶSGは、選択されたストリングユニットＳＵに対応するセレクトトランジスタＳＴ１及びＳＴ２をオン状態にする電圧である。これにより、選択されたストリングユニットＳＵのセレクトトランジスタＳＴ１及びＳＴ２がオン状態になり、非選択のストリングユニットＳＵのセレクトトランジスタＳＴ１がオフ状態になる。

また、時刻ｔｗ６において、ロウデコーダ１８は、選択ワード線ＷＬselにベリファイ電圧ＶPVを印加し、非選択ワード線ＷＬuselに電圧ＶREADを印加する。ベリファイ電圧ＶPVは、書き込みデータに応じて設定される読み出し電圧である。電圧ＶREADは、前述したように、メモリセルの閾値電圧に関わらず、メモリセルをオン状態にする電圧であり、ＶREAD＞ＶPVである。

次に、時刻ｔｗ７において、センスアンプ２１は、書き込み対象のメモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ接続されたビット線ＢＬａ、ＢＬｂ、及びＢＬｃに電圧ＶBLを印加する。さらに、センスアンプ２１は、非書き込み対象のメモリセルに接続されたビット線に電圧ＶSSを印加する。

その後、時刻ｔｗ８において、ロウデコーダ１８は、選択ワード線ＷＬsel、非選択ワード線ＷＬusel、セレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳに電圧ＶSSを印加する。また、センスアンプ２１は、ビット線ＢＬａ、ＢＬｂ、及びＢＬｃに電圧ＶSSを印加する。

以上の動作により、選択ワード線ＷＬselに接続されたメモリセルＭＣａ、ＭＣｂ、及びＭＣｃからデータが読み出される。読み出されたデータがベリファイにパスした場合、書き込み動作が終了する。一方、読み出されたデータがベリファイにフェイルした場合、書き込み電圧ＶPGM1が電圧ΔＶ増加されつつ、プログラム動作ＰＲ２とプログラムベリファイ動作ＰＶ２を含む書き込みループが、ベリファイにパスするまで繰り返される。以上により、書き込み動作が終了する。

また、上述では、メモリセルがスリットＳＬＴ近傍のメモリセルＭＣａであるか、あるいはスリットＳＨＥと重なる空き領域近傍のメモリセルＭＣｃであるいか、あるいはそれ以外のメモリセルＭＣｂであるかによって、書き込み動作時にビット線ＢＬに供給する電圧を変更したが、さらに、スリットＳＬＴ近傍のメモリピラーＭＰａに含まれるメモリセルＭＣａの中で、メモリセルＭＣａがメモリピラーＭＰａの上部あるいは下部のいずれに配置されているかに応じて、書き込み動作時にビット線ＢＬａに供給する電圧を変更してもよい。これにより、メモリピラーＭＰａの上部あるいは下部に位置するメモリセルＭＣａに対しても、それらメモリセルの書き込み特性に応じた書き込み条件にて書き込み動作を実行できる。

２．２．５ 書き込み動作（第２例）
次に、第２実施形態の書き込み動作の第２例について説明する。書き込み動作の第２例では、例えば、メモリセルにステートＡ、Ｂ、…、Ｇの書き込みが行われるものとする。書き込み動作時において、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃへのステートＧの書き込みに、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ接続されたビット線ＢＬａ、ＢＬｂ、及びＢＬｃの電圧を変更する書き込みを適用する。すなわち、ステートＧの書き込みにおいて、メモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶMCaを印加し、メモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶMCbを印加し、さらにメモリセルＭＣｃに接続されたビット線ＢＬｃに電圧ＶMCcを印加する。

図２３は、第２実施形態の書き込み動作の第２例におけるセレクトゲート線、ワード線、及びビット線に印加される電圧のタイミングチャートである。ここでは、プログラムベリファイ動作の記載は省略する。

ステートＡ～Ｆの書き込みでは、時刻ｔｘ０～ｔｘ１１において、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃに対して閾値電圧分布を狭くするための動作が実行される。具体的には、図２３に示すように、センスアンプ２１は、閾値電圧分布を狭くするための弱い書き込みの対象であるメモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ接続されたビット線ＢＬａ、ＢＬｂ、及びＢＬｃに電圧ＶQPW（例えば、０．３Ｖ）を印加し、それ以外の書き込み対象のメモリセルに接続されたビット線に電圧ＶSS（例えば、０Ｖ）を印加する。さらに、センスアンプ２１は、非書き込み対象のメモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ接続されたビット線ＢＬａ、ＢＬｂ、及びＢＬｃに電圧ＶDDSAを印加する。そして、時刻ｔｘ０～ｔｘ１１において、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃに対して閾値電圧分布を狭くするための動作が実行される。

また、ステートＧの書き込みでは、時刻ｔｘ１１～ｔｘ２２において、本実施形態に係るメモリセルＭＣａ、ＭＣｂ、及びＭＣｃに対してビット線電圧を変更する動作が実行される。

具体的には、時刻ｔｘ１２において、ロウデコーダ１８は、選択されたセレクトゲート線ＳＧＤに電圧ＶSGDを印加し、また非選択のセレクトゲート線ＳＧＤに電圧ＶSSを供給する。

また、時刻ｔｘ１２において、センスアンプ２１は、書き込み対象で、かつスリットＳＬＴ近傍のメモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶMCaを印加する。電圧ＶMCaは、電圧ＶSSである。センスアンプ２１は、書き込み対象で、かつスリットＳＨＥと重なる空き領域近傍のメモリセルＭＣｃに接続されたビット線ＢＬｃに電圧ＶMCcを印加する。電圧ＶMCcは、電圧ＶMCaより高く、電圧ＶMCbより低い。電圧ＶMCcは、例えば０．２Ｖである。さらに、センスアンプ２１は、書き込み対象で、かつスリットＳＬＴ及び空き領域のいずれの近傍にも配置されていないメモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶMCbを印加する。電圧ＶMCbは、電圧ＶMCaより高く、電圧ＶDDSAより低い。電圧ＶMCbは、例えば０．５Ｖである。

また、時刻ｔｘ１２において、センスアンプ２１は、非書き込み対象のメモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ接続されたビット線ＢＬａ、ＢＬｂ、及びＢＬｃに電圧ＶDDSAを印加する。

次に、時刻ｔｘ１３において、ロウデコーダ１８は、選択ワード線ＷＬsel及び非選択ワード線ＷＬuselに電圧ＶPASSを印加する。

続いて、時刻ｔｘ１４において、ロウデコーダ１８は、選択ワード線ＷＬselに書き込み電圧ＶPGM2（例えば、１４～２０Ｖ）を印加する。書き込み電圧ＶPGM2の印加により、選択ワード線ＷＬselに接続された書き込み対象のメモリセルの電荷蓄積層に電子が注入されて、書き込みが行われる。

次に、時刻ｔｘ１５において、ロウデコーダ１８は、選択ワード線ＷＬselに印加する電圧を、書き込み電圧ＶPGM2から電圧ＶPASSに低下させる。

次に、時刻ｔｘ１６において、選択ワード線ＷＬsel、非選択ワード線ＷＬusel、セレクトゲート線ＳＧＤ、ＳＧＳ、及びビット線ＢＬａ、ＢＬｂ、及びＢＬｃに電圧ＶSSが供給される。以上により、プログラム動作が終了する。

上述したように、メモリセルＭＣａに接続されたビット線ＢＬａの電圧ＶMCaは、電圧ＶSSに設定される。メモリセルＭＣｃに接続されたビット線ＢＬｃの電圧ＶMCcは、電圧ＶMCaより高く、電圧ＶMCbより低い電圧に設定される。さらに、メモリセルＭＣｂに接続されたビット線ＢＬｂの電圧ＶMCbは、電圧ＶMCcより高く、電圧ＶDDSAより低い電圧に設定される。このため、プログラム動作時に、メモリセルＭＣａのチャネルの電位は電圧ＶSSに設定され、選択ワード線ＷＬselの電圧は書き込み電圧ＶPGM2に設定される。メモリセルＭＣｃのチャネルの電位は電圧ＶMCcに設定され、選択ワード線ＷＬselの電圧は書き込み電圧ＶPGM2に設定される。さらに、メモリセルＭＣｂのチャネルの電位は電圧ＶMCbに設定され、選択ワード線ＷＬselの電圧は書き込み電圧ＶPGM2に設定される。

これにより、メモリセルＭＣｂにおけるワード線電圧とチャネル電位との電圧差は、メモリセルＭＣａにおけるワード線電圧とチャネル電位との電圧差より小さくなり、メモリセルＭＣｂの書き込み速度がメモリセルＭＣａの書き込み速度より遅くなる。すなわち、書き込み電圧ＶPGM2を用いたプログラム動作によって、メモリセルＭＣｂに書き込まれる閾値電圧は、メモリセルＭＣａに書き込まれる閾値電圧より低くなる。さらに、メモリセルＭＣｃにおけるワード線電圧とチャネル電位との電圧差は、メモリセルＭＣａにおけるワード線電圧とチャネル電位との電圧差より小さく、メモリセルＭＣｂにおけるワード線電圧とチャネル電位との電圧差より大きくなる。このため、メモリセルＭＣｃの書き込み速度は、メモリセルＭＣａの書き込み速度より遅く、メモリセルＭＣｂの書き込み速度より速くなる。すなわち、書き込み電圧ＶPGM2を用いたプログラム動作によって、メモリセルＭＣｃに書き込まれる閾値電圧は、メモリセルＭＣａに書き込まれる閾値電圧より低く、メモリセルＭＣｂに書き込まれる閾値電圧より高くなる。この結果、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにおける書き込み速度の差が調整され、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃに書き込まれる閾値電圧は、ほぼ同じ電圧レベルに設定される。

その後、書き込み対象のメモリセルに対して、図示しないプログラムベリファイ動作が実行される。プログラムベリファイ動作によるベリファイにフェイルした場合、時刻ｔｘ１７～ｔｘ２２において、書き込み電圧ＶPGM2が電圧ΔＶ増加されてプログラム動作が再び実行される。

具体的には、時刻ｔｘ１７において、ロウデコーダ１８は、選択されたセレクトゲート線ＳＧＤに電圧ＶSGDを印加し、また非選択のセレクトゲート線ＳＧＤに電圧ＶSSを供給する。

また、時刻ｔｘ１７において、センスアンプ２１は、書き込み対象のメモリセルＭＣａに接続されたビット線ＢＬａに電圧ＶMCaを印加する。センスアンプ２１は、書き込み対象のメモリセルＭＣｃに接続されたビット線ＢＬｃに電圧ＶMCcを印加する。さらに、センスアンプ２１は、書き込み対象のメモリセルＭＣｂに接続されたビット線ＢＬｂに電圧ＶMCbを印加する。

また、時刻ｔｘ１７において、センスアンプ２１は、非書き込み対象のメモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ接続されたビット線ＢＬａ、ＢＬｂ、及びＢＬｃに電圧ＶDDSAを印加する。

次に、時刻ｔｘ１８において、ロウデコーダ１８は、選択ワード線ＷＬsel及び非選択ワード線ＷＬuselに電圧ＶPASSを印加する。

続いて、時刻ｔｘ１９において、ロウデコーダ１８は、選択ワード線ＷＬselに書き込み電圧ＶPGM2にΔＶを加えた電圧を印加する。この書き込み電圧の印加により、選択ワード線ＷＬselに接続された書き込み対象のメモリセルの電荷蓄積層に電子が注入されて、書き込みが行われる。

次に、時刻ｔｘ２０において、ロウデコーダ１８は、選択ワード線ＷＬselに印加する電圧を、書き込み電圧から電圧ＶPASSに低下させる。

次に、時刻ｔｘ２１において、選択ワード線ＷＬsel、非選択ワード線ＷＬusel、セレクトゲート線ＳＧＤ、ＳＧＳ、及びビット線ＢＬａ、ＢＬｂ、及びＢＬｃに電圧ＶSSが供給される。

その後、書き込み対象のメモリセルに対して、図示しないプログラムベリファイ動作が再度実行される。そして、プログラムベリファイ動作によるベリファイにパスするまで、書き込みループが繰り返される。以上により、書き込み動作が終了する。

なお、図２２及び図２３は、本実施形態の書き込み動作におけるタイミングチャートの一例である。ワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、及びビット線ＢＬａ、ＢＬｂ、ＢＬｃの各々に印加される電圧やタイミングは、必ずしも図２２及び図２３に示されたものと一致しなくてもよい。

２．３ 第２実施形態の効果
第２実施形態によれば、読み出し動作あるいは書き込み動作の性能を向上させることができる半導体記憶装置を提供できる。

以下に、第２実施形態の効果について詳述する。

半導体記憶装置においては、複数のワード線ＷＬ、及び複数のセレクトゲート線ＳＧＤが積層され、積層されたワード線ＷＬがスリットＳＬＴと呼ばれる絶縁層により分離され、さらに、積層されたセレクトゲート線ＳＧＤがスリットＳＨＥと呼ばれる絶縁層により分離される。そして、複数のスリットＳＬＴ及び複数のスリットＳＨＥ間に、複数のメモリピラーＭＰが配置される。半導体基板５０の主面上方から見て、スリットＳＨＥと重なる領域には、メモリピラーＭＰが配置されず、空き領域が設けられる。スリットＳＬＴ近傍にメモリピラーＭＰａが配置され、スリットＳＨＥと重なる空き領域近傍にメモリピラーＭＰｃが配置され、さらに、これら以外の領域にメモリピラーＭＰｂが配置される。

このような構造では、メモリピラーＭＰａに形成されたメモリセルＭＣａ、メモリピラーＭＰｂに形成されたメモリセルＭＣｂ、及びメモリピラーＭＰｃに形成されたメモリセルＭＣｃに書き込み動作を行った場合、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃのそれぞれの書き込み特性が異なる場合がある。

これに対して、本実施形態の構成によれば、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃに対して読み出し動作を行う場合、ビット線ＢＬａの電圧ＶBLaを、ビット線ＢＬｂの電圧ＶBLb、及びビット線ＢＬｃの電圧ＶBLcより低く設定し、ビット線ＢＬｃの電圧ＶBLcを、ビット線ＢＬｂの電圧ＶBLbより低く設定する。これにより、ビット線ＢＬａに流れる電流、ビット線ＢＬｂに流れる電流、及びビット線ＢＬｃに流れる電流は、共にほぼ同じ電流値になるように設定される。これによって、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ接続されたセンスノードＳＥＮの電圧は、ほぼ同じ電圧ＶDDoに固定される。この結果、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ記憶されたデータを正確に判定することが可能となり、読み出し動作の性能を向上させることができる。

また、本実施形態の構成によれば、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃに対して読み出し動作を行う場合、メモリセルＭＣａのデータをセンスするセンス時間ＳＥａ（あるいはＳＥaa）を、メモリセルＭＣｂのデータをセンスするセンス時間ＳＥｂ（あるいはＳＥbb）、及びメモリセルＭＣｃのデータをセンスするセンス時間ＳＥｃ（あるいはＳＥcc）より短く設定し、センス時間ＳＥｃをセンス時間ＳＥｂより短く設定する。これにより、ビット線ＢＬａ、ＢＬｂ、及びＢＬｃにそれぞれ流れる電流量は、ほぼ同じ電流量になるように設定される。これによって、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ接続されたセンスノードＳＥＮの電圧ＶDDao、ＶDDbo、及びＶDDcoは、ほぼ同じ電圧レベルに固定される。この結果、選択メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ記憶されたデータを正確に判定することが可能となり、読み出し動作の性能を向上させることができる。

また、本実施形態の構成によれば、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃに対して書き込み動作を行う場合、ビット線ＢＬａの電圧ＶMCaを、ビット線ＢＬｂの電圧ＶMCb、及びビット線ＢＬｃの電圧ＶMCcより低く設定し、ビット線ＢＬｃの電圧ＶMCcを、ビット線ＢＬｂの電圧ＶMCbより低く設定する。これにより、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにおける書き込み速度の差が調整され、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ書き込まれる閾値電圧は、ほぼ同じ電圧レベルに設定される。これによって、書き込み動作の性能を向上させることができる。

また、本実施形態の構成によれば、例えば、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにステートＡ、Ｂ、…、Ｇの書き込みを行う場合、ステートＡ～Ｆの書き込みには、本実施形態の書き込み動作を適用せず、例えば、ステートＡ～Ｆの各々の閾値電圧分布を狭くする動作を実行し、ステートＧの書き込みのみに本実施形態の書き込み動作を適用する。詳しくは、ステートＧの書き込み時に、ビット線ＢＬａの電圧ＶMCaを、ビット線ＢＬｂの電圧ＶMCb、及びビット線ＢＬｃの電圧ＶMCcより低く設定し、ビット線ＢＬｃの電圧ＶMCcを、ビット線ＢＬｂの電圧ＶMCbより低く設定する。これにより、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにおける書き込み速度の差が調整され、メモリセルＭＣａ、ＭＣｂ、及びＭＣｃにそれぞれ書き込まれる閾値電圧は、ほぼ同じ電圧レベルに設定される。この結果、ステートＧの書き込みにおける書き込みループの回数を低減できるため、書き込み動作に要する時間を短縮することができ、書き込み動作の性能を向上させることができる。

第２実施形態のその他の効果は、読み出し動作及び書き込み動作の項に記載した通りである。

３．その他変形例等
上述の実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０…半導体記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４…レディ／ビジー回路、１５…レジスタ群、１５Ａ…ステータスレジスタ、１５Ｂ…アドレスレジスタ、１５Ｃ…コマンドレジスタ、１６…シーケンサ、１７…電圧生成回路、１８…ロウデコーダ、１９…カラムデコーダ、２０…データレジスタ、２１…センスアンプ、５０…半導体基板、６０…ｐ型ウェル領域、６２…絶縁層、６３～６６…導電層、６７…絶縁層、６８…絶縁層、７０…半導体層、７１…トンネル絶縁層、７２…絶縁層、７３…ブロック絶縁層、ＢＬ０～ＢＬｒ…ビット線、ＢＬＫ０～ＢＬＫｍ…ブロック、ＭＴ０～ＭＴ７…メモリセルトランジスタ、ＮＤ１…ノード、ＮＤ２…ノード、ＳＡＵ０～ＳＡＵｒ…センスアンプユニット、ＳＧＤ０～ＳＧＤ３…セレクトゲート線、ＳＴ１…セレクトトランジスタ、ＳＴ２…セレクトトランジスタ、ＳＵ０～ＳＵ３…ストリングユニット、Ｔ０１～Ｔ７…トランジスタ。

Claims (20)

1. 第１方向に延びる第１ワード線と、
   前記第１ワード線に対し、前記第１方向と交差する第２方向に隣接して設けられ、前記第１方向に延び、第１絶縁層を含む構造体と、
   前記第１ワード線に接続された第１メモリセルと、
   前記第１ワード線に接続され、前記第２方向において、前記第１メモリセルより前記第１絶縁層から離れた第２メモリセルと、
   前記第１メモリセルに接続された第１ビット線と、
   前記第２メモリセルに接続された第２ビット線と、
   を備え、
   前記第１メモリセルの読み出し動作において、前記第１ビット線に第１電圧を印加して、前記第１メモリセルのデータを読み出し、
   前記第２メモリセルの読み出し動作において、前記第２ビット線に前記第１電圧より高い第２電圧を印加して、前記第２メモリセルのデータを読み出す
   半導体記憶装置。
2. 前記第１方向に延びる第２ワード線をさらに具備し、
   前記第１ワード線は、第１方向と、前記第２方向とに延びた板状の第１導電層を含み、
   前記第２ワード線は、前記第１方向と、前記第２方向とに延びた板状の第２導電層を含み、
   前記構造体は、前記第１方向と、前記第１方向及び前記第２方向と交差する第３方向とに延びた板状を有し、
   前記構造体は、前記第１導電層と前記第２導電層との間に配置されている請求項１に記載の半導体記憶装置。
3. 前記第１ワード線は、第１方向と、前記第２方向とに延びた板状の第１導電層を含み、
   前記構造体は、前記第１方向と、前記第１方向及び前記第２方向と交差する第３方向とに延びた板状を有し、
   前記第１ワード線の前記第２方向の端部は、前記構造体に接触している請求項１に記載の半導体記憶装置。
4. 前記第１ワード線に接続された複数のメモリセルをさらに有し、
   前記複数のメモリセルは、前記第１メモリセル及び前記第２メモリセルを含み、
   前記第１メモリセルは、前記複数のメモリセルの中で最も前記構造体に近い請求項１に記載の半導体記憶装置。
5. 前記第１導電層を前記第３方向に貫き、前記第１メモリセルを含む第１ピラーと、
   前記第１導電層を前記第３方向に貫き、前記第１ピラーより前記第１絶縁層から離れ、前記第２メモリセルを含む第２ピラーと、
   をさらに具備する請求項２に記載に半導体記憶装置。
6. 前記第１ピラーと前記第１導電層との交差部分が前記第１メモリセルに対応し、
   前記第２ピラーと前記第１導電層との交差部分が前記第２メモリセルに対応する請求項５に記載の半導体記憶装置。
7. 前記第１ワード線上に設けられた第１セレクトゲート線と、
   前記第１セレクトゲート線に隣接して設けられた第２絶縁層と、
   前記第１ワード線に接続され、前記第１メモリセル及び前記第２メモリセルより前記第２絶縁層に近い第３メモリセルと、
   前記第３メモリセルに接続された第３ビット線と、
   をさらに具備し、
   前記読み出し動作において、前記第３ビット線に前記第１電圧より高く、前記第２電圧より低い第３電圧を印加して、前記第３メモリセルのデータを読み出す請求項１に記載の半導体記憶装置。
8. 第２セレクトゲート線をさらに具備し、
   前記第１セレクトゲート線は、前記第１方向と、前記第２方向とに延びた板状の第３導電層を有し、
   前記第２セレクトゲート線は、前記第１方向と、前記第２方向とに延びた板状の第４導電層を有し、
   前記第２絶縁層は、前記第３導電層と前記第４導電層との間に配置されている請求項７に記載の半導体記憶装置。
9. 前記第１ワード線に接続された複数のメモリセルをさらに有し、
   前記複数のメモリセルは、前記第１メモリセル、前記第２メモリセル、及び前記第３メモリセルを含み、
   前記第３メモリセルは、前記複数のメモリセルの中で最も前記第２絶縁層に近い請求項７に記載の半導体記憶装置。
10. 前記第１ワード線は、前記第１方向と、前記第２方向とに延びた板状の第１導電層を含み、
    前記第１導電層及び前記第３導電層を前記第１方向及び前記第２方向と交差する第３方向に貫き、前記第１メモリセルを含む第１ピラーと、
    前記第１導電層及び前記第３導電層を前記第３方向に貫き、前記第１ピラーより前記第１絶縁層から離れ、前記第２メモリセルを含む第２ピラーと、
    前記第１導電層及び前記第３導電層を前記第３方向に貫き、前記第１ピラー及び前記第２ピラーより前記第２絶縁層に近く、前記第３メモリセルを含む第３ピラーと、
    をさらに具備する請求項８に記載に半導体記憶装置。
11. 前記第１ピラーと前記第１導電層との交差部分が前記第１メモリセルに対応し、
    前記第２ピラーと前記第１導電層との交差部分が前記第２メモリセルに対応し、
    前記第３ピラーと前記第１導電層との交差部分が前記第３メモリセルに対応する請求項１０に記載の半導体記憶装置。
12. 第１方向に延びる第１ワード線と、
    前記第１ワード線に対し、前記第１方向と交差する第２方向に隣接して設けられ、前記第１方向に延び、第１絶縁層を含む構造体と、
    前記第１ワード線に接続された第１メモリセルと、
    前記第１ワード線に接続され、前記第２方向において、前記第１メモリセルより前記第１絶縁層から離れた第２メモリセルと、
    前記第１メモリセルに接続された第１ビット線と、
    前記第２メモリセルに接続された第２ビット線と、
    前記第１メモリセルの読み出し動作において、前記第１ビット線に電気的に接続される第１センスアンプと、
    前記第２メモリセルの読み出し動作において、前記第２ビット線に電気的に接続される第２センスアンプと、
    を具備し、
    前記第１メモリセルの読み出し動作における前記第１センスアンプのセンス時間は、前記第２メモリセルの読み出し動作における前記第２センスアンプのセンス時間より短い半導体記憶装置。
13. 第１方向に延びる第１ワード線と、
    前記第１ワード線に対し、前記第１方向と交差する第２方向に隣接して設けられ、前記第１方向に延び、第１絶縁層を含む構造体と、
    前記第１ワード線に接続された第１メモリセルと、
    前記第１ワード線に接続され、前記第２方向において、前記第１メモリセルより前記第１絶縁層から離れた第２メモリセルと、
    前記第１メモリセルに接続された第１ビット線と、
    前記第２メモリセルに接続された第２ビット線と、
    を備え、
    前記第１メモリセルの書き込み動作において、前記第１ビット線に第１電圧を印加して、前記第１メモリセルへのデータの書き込みを行い、
    前記第２メモリセルの書き込み動作において、前記第２ビット線に前記第１電圧より高い第２電圧を印加して、前記第２メモリセルへのデータの書き込みを行う半導体記憶装置。
14. 前記第１ワード線に接続された複数のメモリセルをさらに有し、
    前記複数のメモリセルは、前記第１メモリセル及び前記第２メモリセルを含み、
    前記複数のメモリセルが持つ閾値電圧は、電圧レベルの異なる複数の閾値電圧分布を形成し、
    前記書き込み動作によって前記第１メモリセルに書き込まれる閾値電圧は、前記複数の閾値電圧分布の中で最も高い分布に含まれる請求項１３に記載の半導体記憶装置。
15. 前記第１ワード線に接続された複数のメモリセルをさらに有し、
    前記複数のメモリセルは、前記第１メモリセル及び前記第２メモリセルを含み、
    前記複数のメモリセルに対して複数の書き込み動作が実行され、
    前記第１メモリセルの前記書き込み動作において、前記第１ワード線に印加される書き込み電圧は、前記複数の書き込み動作において、前記第１ワード線に印加される書き込み電圧の中で最も高い請求項１３に記載の半導体記憶装置。
16. 前記第１方向に延びる第２ワード線をさらに具備し、
    前記第１ワード線は、第１方向と、前記第２方向とに延びた板状の第１導電層を含み、
    前記第２ワード線は、前記第１方向と、前記第２方向とに延びた板状の第２導電層を含み、
    前記構造体は、前記第１方向と、前記第１方向及び前記第２方向と交差する第３方向とに延びた板状を有し、
    前記構造体は、前記第１導電層と前記第２導電層との間に配置されている請求項１３に記載の半導体記憶装置。
17. 前記第１ワード線は、第１方向と、前記第２方向とに延びた板状の第１導電層を含み、
    前記構造体は、前記第１方向と、前記第１方向及び前記第２方向と交差する第３方向とに延びた板状を有し、
    前記第１ワード線の前記第２方向の端部は、前記構造体に接触している請求項１３に記載の半導体記憶装置。
18. 前記第１導電層を前記第３方向に貫き、前記第１メモリセルを含む第１ピラーと、
    前記第１導電層を前記第３方向に貫き、前記第１ピラーより前記第１絶縁層から離れ、前記第２メモリセルを含む第２ピラーと、
    をさらに具備する請求項１６に記載に半導体記憶装置。
19. 前記第１ワード線上に設けられた第１セレクトゲート線と、
    前記第１セレクトゲート線に隣接して設けられた第２絶縁層と、
    前記第１ワード線に接続され、前記第１メモリセル及び前記第２メモリセルより前記第２絶縁層に近い第３メモリセルと、
    前記第３メモリセルに接続された第３ビット線と、
    をさらに具備し、
    前記第３メモリセルの書き込み動作において、前記第３ビット線に前記第１電圧より高く、前記第２電圧より低い第３電圧を印加して、前記第３メモリセルへのデータの書き込みを行う請求項１３に記載の半導体記憶装置。
20. 第２セレクトゲート線をさらに具備し、
    前記第１セレクトゲート線は、前記第１方向と、前記第２方向とに延びた板状の第３導電層を有し、
    前記第２セレクトゲート線は、前記第１方向と、前記第２方向とに延びた板状の第４導電層を有し、
    前記第２絶縁層は、前記第３導電層と前記第４導電層との間に配置されている請求項１９に記載の半導体記憶装置。