TWI713037B

TWI713037B - 半導體記憶裝置

Info

Publication number: TWI713037B
Application number: TW108122599A
Authority: TW
Inventors: 安彦尚文; 吉原正浩
Original assignee: 日商東芝記憶體股份有限公司
Priority date: 2019-03-08
Filing date: 2019-06-27
Publication date: 2020-12-11
Also published as: CN111668229A; JP2020144966A; CN111668229B; US20200286532A1; US10825490B2; TW202034336A

Abstract

實施形態提供一種高品質之半導體記憶裝置。實施形態之半導體記憶裝置1包括：記憶胞MT_n及記憶胞MT_m，其等連接於字元線WL_sel；第1位元線BL，其連接於記憶胞MT_n；第2位元線BL，其連接於記憶胞MT_m；及控制電路；上述控制電路包括：第1電晶體Tr5，其設置於第1位元線BL與節點SEN_n之間，包括電性連接於節點SEN_n之一端；第2電晶體Tr5，其設置於第2位元線BL與節點SEN_m之間，包括電性連接於節點SEN_m之一端；第2電晶體Tr5以與第1電晶體Tr5相鄰之方式設置；上述控制電路構成為：一面將第1電晶體Tr5與第2電晶體Tr5之一者設為斷開狀態，一面將另一者設為接通狀態。

Description

半導體記憶裝置

實施形態係關於一種半導體記憶裝置。

作為半導體記憶裝置，已知有NAND(Not AND，反及)型快閃記憶體。

實施形態提供一種高品質之半導體記憶裝置。

實施形態之半導體記憶裝置包括：第1記憶胞及第2記憶胞，其等連接於第1字元線；第1位元線，其連接於上述第1記憶胞；第2位元線，其連接於上述第2記憶胞；及控制電路；上述控制電路包括：第1節點及第2節點；第1電晶體，其設置於上述第1位元線與上述第1節點之間，包括電性連接於上述第1節點之一端；及第2電晶體，其設置於上述第2位元線與上述第2節點之間，包括電性連接於上述第2節點之一端；上述第2電晶體以與上述第1電晶體相鄰之方式設置；上述控制電路構成為：一面將上述第2電晶體設為斷開狀態，一面將上述第1電晶體設為接通狀態，而將上述第1節點電性連接於上述第1位元線，感測電性連接於上述第1位元線後之上述第1節點；一面將上述第1電晶體設為斷開狀態，一面將上述第2電晶體設為接通狀態，而將上述第2節點電性連接於上述第2位元線，感測電性連接於上述第2位元線後之上述第2節點。

以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對於具有相同功能及構成之構成要素，標附共通之參照符號。又，於要區分具有共通之參照符號之複數個構成要素之情形時，對該共通之參照符號標附下標來進行區分。再者，於不需要對複數個構成要素進行特別區分之情形時，對該複數個構成要素僅標附共通之參照符號，不附下標。

＜第1實施形態＞以下，對第1實施形態之半導體記憶裝置1進行說明。

[構成例] (1)記憶體系統圖1係表示包括第1實施形態之半導體記憶裝置1之記憶體系統3之構成之一例的方塊圖。

如圖1所示，記憶體系統3包括半導體記憶裝置1及記憶體控制器2，由主機裝置4控制。記憶體系統3例如為SSD(solid state drive，固態驅動器)或SD ^TM卡等。

半導體記憶裝置1由記憶體控制器2控制。記憶體控制器2從主機裝置4接收命令，基於上述接收之命令控制半導體記憶裝置1。

記憶體控制器2包括：主機介面單元21、CPU(central processing unit，中央處理單元)22、RAM(random access memory，隨機存取記憶體)23、ROM(read only memory，唯讀記憶體)24、及記憶體介面單元25。記憶體控制器2例如構成為SoC(System-on-a-chip，晶片上系統)。

ROM24記憶韌體(程式)。RAM23能夠保持該韌體，用作CPU22之作業區域。RAM23進而暫時保持資料，作為緩衝器及快取記憶體發揮功能。記憶於ROM24中並載入至RAM23上之韌體由CPU22執行。藉此，記憶體控制器2執行包括寫入動作及下述讀出動作等之各種動作、以及主機介面單元21及記憶體介面單元25之功能之一部分。

主機介面單元21經由匯流排連接於主機裝置4，掌管記憶體控制器2與主機裝置4之間之通信。記憶體介面單元25經由記憶體匯流排連接於半導體記憶裝置1，掌管記憶體控制器2與半導體記憶裝置1之間之通信。記憶體匯流排例如傳輸晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、寫入保護信號WPn、就緒/忙碌信號R/Bn、及信號DQ。

(2)半導體記憶裝置圖2係表示第1實施形態之半導體記憶裝置1之構成之一例之方塊圖。第1實施形態之半導體記憶裝置1例如為能夠非揮發地記憶資料之NAND型快閃記憶體。

如圖2所示，半導體記憶裝置1包括：記憶胞陣列11、感測放大器模組12、列解碼器模組13、輸入輸出電路14、暫存器15、邏輯控制電路16、定序器17、就緒/忙碌控制電路18、及電壓生成電路19。於半導體記憶裝置1中，執行使寫入資料DAT記憶至記憶胞陣列11之寫入動作、將讀出資料DAT從記憶胞陣列11中讀出之讀出動作等各種動作。

記憶胞陣列11包括區塊BLK0～BLKn(n為1以上之整數)。區塊BLK包括與位元線及字元線相關聯之複數個非揮發性記憶胞，例如成為資料之刪除單位。半導體記憶裝置1中，例如能夠應用SLC(Single-Level Cell，單級胞)方式或MLC(Multi-Level Cell，多級胞)方式。SLC方式中，於各記憶胞中保持1位元資料，MLC方式中，於各記憶胞中保持2位元資料。

輸入輸出電路14控制與記憶體控制器2之信號DQ之輸入輸出。信號DQ包括指令CMD、資料DAT、位址資訊ADD及狀態資訊STS等。指令CMD例如包括用以執行來自主機裝置4之命令的命令。資料DAT包括寫入資料DAT或讀出資料DAT。位址資訊ADD例如包括行位址及列位址。狀態資訊STS例如包括關於與寫入動作及讀出動作相關之半導體記憶裝置1之狀態之資訊。

更具體而言，輸入輸出電路14具備輸入電路及輸出電路，輸入電路及輸出電路進行以下所述之處理。輸入電路從記憶體控制器2接收寫入資料DAT、位址資訊ADD、及指令CMD。輸入電路將所接收之寫入資料DAT傳送至感測放大器模組12，將所接收之位址資訊ADD及指令CMD傳送至暫存器15。輸出電路從暫存器15接收狀態資訊STS，從感測放大器模組12接收讀出資料DAT。輸出電路將所接收之狀態資訊STS及讀出資料DAT發送至記憶體控制器2。此處，輸入輸出電路14與感測放大器模組12經由資料匯流排連接。資料匯流排例如包括與信號DQ0～DQ7對應之8條資料線IO0～IO7。再者，資料線IO之條數並不限定於8條，例如亦可為16條或32條，能夠任意設定。

暫存器15包括狀態暫存器151、位址暫存器152、及指令暫存器153。

狀態暫存器151保持狀態資訊STS，基於定序器17之指示將該狀態資訊STS傳送至輸入輸出電路14。

位址暫存器152保持從輸入輸出電路14傳送之位址資訊ADD。位址暫存器152將位址資訊ADD中之行位址傳送至感測放大器模組12，將位址資訊ADD中之列位址傳送至列解碼器模組13。

指令暫存器153保持從輸入輸出電路14傳送之指令CMD，將指令CMD傳送至定序器17。

邏輯控制電路16從記憶體控制器2接收例如晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、及寫入保護信號WPn。邏輯控制電路16基於接收之信號，控制輸入輸出電路14及定序器17。

晶片賦能信號CEn係用於啟動半導體記憶裝置1之信號。指令鎖存賦能信號CLE係用於向輸入輸出電路14通知輸入至半導體記憶裝置1之信號DQ為指令CMD之信號。位址鎖存賦能信號ALE係用於向輸入輸出電路14通知輸入至半導體記憶裝置1之信號DQ為位址資訊ADD之信號。寫入賦能信號WEn及讀出賦能信號REn分別係用於例如命令輸入輸出電路14輸入及輸出信號DQ之信號。寫入保護信號WPn係用於指示半導體記憶裝置1禁止資料之寫入及刪除之信號。

定序器17基於保持於指令暫存器153之指令CMD，控制半導體記憶裝置1整體之動作。例如，定序器17控制感測放大器模組12、列解碼器模組13、及電壓生成電路19等，執行寫入動作及讀出動作等各種動作。

就緒/忙碌控制電路18按照定序器17之控制生成就緒/忙碌信號R/Bn，並將生成之就緒/忙碌信號R/Bn發送至記憶體控制器2。就緒/忙碌信號R/Bn係用於通知半導體記憶裝置1處於受理來自記憶體控制器2之命令之就緒狀態或處於不受理命令之忙碌狀態之信號。

電壓生成電路19基於定序器17之控制生成各種電壓，並向記憶胞陣列11、感測放大器模組12、及列解碼器模組13等供給該生成之電壓。例如，電壓生成電路19生成於讀出及寫入等動作中要施加給下述字元線及源極線之各種電壓。電壓生成電路19向列解碼器模組13供給所生成之要施加給字元線之各種電壓，向記憶胞陣列11中之源極線供給所生成之要施加給源極線之電壓。

感測放大器模組12從位址暫存器152接收行位址，並將所接收之行位址解碼。感測放大器模組12基於該解碼之結果，如下所述地執行記憶體控制器2與記憶胞陣列11之間之資料DAT之傳送動作。即，感測放大器模組12感測記憶胞陣列11內之記憶胞電晶體之閾值電壓，生成讀出資料DAT，經由輸入輸出電路14將生成之讀出資料DAT輸出至記憶體控制器2。又，感測放大器模組12從記憶體控制器2經由輸入輸出電路14接收寫入資料DAT，並將所接收之寫入資料DAT傳送至記憶胞陣列11。

列解碼器模組13從位址暫存器152接收列位址，並將所接收之列位址解碼。列解碼器模組13基於該解碼之結果，選擇執行讀出動作及寫入動作等各種動作之對象之區塊BLK。列解碼器模組13能夠將從電壓生成電路19供給之電壓傳送至該所選擇之區塊BLK。

(3)記憶胞陣列圖3係表示第1實施形態之半導體記憶裝置1中之記憶胞陣列11之電路構成之一例的圖。作為記憶胞陣列11之電路構成之一例，表示記憶胞陣列11中包含之複數個區塊BLK中之1個區塊BLK之電路構成之一例。例如，記憶胞陣列11中包含之複數個區塊BLK之各者具有圖3所示之電路構成。

如圖3所示，區塊BLK例如包括4個串單元SU0～SU3。各串單元SU包括複數個NAND串NS。各NAND串NS與位元線BL0～BLm(m為1以上之整數)中對應之位元線BL建立對應，例如包括記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2。各記憶胞電晶體MT包括控制閘極及電荷儲存層，非揮發地記憶資料。選擇電晶體ST1及ST2之各者用於各種動作時選擇包括該選擇電晶體ST1及ST2之NAND串NS。

各NAND串NS之選擇電晶體ST1之汲極連接於上述對應之位元線BL。於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間，串聯連接有記憶胞電晶體MT0～MT7。選擇電晶體ST2之源極連接於源極線SL。

同一區塊BLK中包含之複數個NAND串NS之記憶胞電晶體MTk之控制閘極共通連接於字元線WLk。此處，圖3之例中，k係0至7之整數中之任一個。同一串單元SUj中包含之複數個NAND串NS之選擇電晶體ST1之閘極(控制閘極)共通連接於選擇閘極線SGDj。此處，j係0至3之整數中之任一個。同一區塊BLK中包含之複數個NAND串NS之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。

各位元線BL共通連接於各串單元SU中包含之對應之NAND串NS之選擇電晶體ST1之汲極。源極線SL於複數個串單元SU之間被共用。

1個串單元SU中之共通連接於某字元線WL之複數個記憶胞電晶體MT之集合被稱為胞單元CU。例如，將胞單元CU內之記憶胞電晶體MT之各者所保持之同位位元之集合稱為「1頁」。

以上對記憶胞陣列11之電路構成進行了說明，但記憶胞陣列11之電路構成並不限定於以上所述之電路構成。例如，可將各區塊BLK所包含之串單元SU之個數設計成任意個數。又，亦可將各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之各者設計成任意個數。基於NAND串NS中之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數，對字元線WL以及選擇閘極線SGD及SGS之條數之各者進行變更。

圖4係表示第1實施形態之半導體記憶裝置1中之記憶胞陣列11之剖面結構之一部分之一例的剖視圖。再者，圖4之例中，省略層間絕緣體。

記憶胞陣列11之結構之一部分由導電體41、42及49、記憶柱43、以及接觸插塞48構成。

半導體記憶裝置1包括半導體基板40。此處，將與半導體基板40之面平行之例如相互正交之2個方向定義為第1方向D1及第2方向D2。又，將例如與半導體基板40之面正交之方向、且以半導體基板40為基準形成記憶胞陣列11之方向定義為第3方向D3。又，以下說明中，雖然將第3方向D3之方向設為上方，將與第3方向D3相反之方向設為下方進行說明，但該記法只是為了方便，與例如重力之方向無關。

於半導體基板40之上方介隔絕緣體設置有導電體41。導電體41作為源極線SL發揮功能。於導電體41之上方，多層導電體42於與相鄰之導電體之間介隔絕緣體而依序積層。圖4中，例如積層10層導電體42，該10層導電體42從下方朝上方分別作為選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD發揮功能。

於多層導電體42中設置有記憶柱43。記憶柱43例如於D3方向上延伸。於記憶柱43內，於柱狀半導體44之側面依序設置了隧道絕緣層45、電荷儲存層46、及阻擋絕緣層47。半導體44於下端到達導電體41。記憶柱43中與1個導電體42相交之部分作為1個記憶胞電晶體MT、1個選擇電晶體ST1、或1個選擇電晶體ST2發揮功能。半導體44成為如下區域：作為NAND串NS之電流路徑發揮功能，供形成各記憶胞電晶體MT之通道。半導體44之上端經由接觸插塞48連接於導電體49。導電體49例如於第1方向D1上延伸，作為位元線BL發揮功能。又，於導電體41上設置導電體LI。導電體LI例如於第2方向D2上延伸，作為源極線接點發揮功能。導電體LI沿著第2方向D2例如具有線形狀。於2個導電體LI之間，例如配置1個串單元SU。

(4)記憶胞電晶體之閾值電壓分佈圖5係表示於圖1所示之記憶胞陣列11中之各記憶胞電晶體MT保持2位元資料之情形時之閾值電壓分佈、資料之分配、讀出電壓、及驗證電壓之一例之圖。

記憶胞電晶體MT基於能夠將該記憶胞電晶體MT從斷開狀態切換至接通狀態之閘極、源極間之電位差(以下稱為閾值電壓)，保持上述2位元資料。上述寫入動作中，進行記憶胞電晶體MT之該閾值電壓之控制。圖5表示作為於使記憶胞電晶體MT保持2位元資料之情形時之上述閾值電壓之控制之結果而形成之4個閾值電壓分佈。圖5所示之閾值電壓分佈中，縱軸對應記憶胞電晶體MT之個數，橫軸對應記憶胞電晶體MT之閾值電壓Vth。橫軸中，作為一例，示出於對記憶胞電晶體MT之源極施加電壓VSS之情形時能夠將該記憶胞電晶體MT從斷開狀態切換至接通狀態之施加給該記憶胞電晶體MT之閘極之電壓。

例如，根據記憶胞電晶體MT之閾值電壓包含於該4個閾值電壓分佈之哪一個中，該記憶胞電晶體MT被區分為屬於“Er”狀態、“A”狀態、“B”狀態、及“C”狀態中之任一個。按照記憶胞電晶體MT所屬之狀態成為“Er”狀態、“A”狀態、“B”狀態、“C”狀態之順序，該記憶胞電晶體MT之閾值電壓變高。例如，對“Er”狀態分配“11”(“上位位元/下位位元”)資料，對“A”狀態分配“01”資料，對“B”狀態分配“00”資料，對“C”狀態分配“10”資料。對記憶胞電晶體MT所屬之狀態分配之資料係上述記憶胞電晶體MT中記憶之資料。

於相鄰之閾值電壓分佈之間，分別設定寫入動作中使用之驗證電壓。具體而言，對應“A”狀態設定驗證電壓AV，對應“B”狀態設定驗證電壓BV，對應“C”狀態設定驗證電壓CV。驗證電壓係於確認記憶胞電晶體MT之閾值電壓是否超過特定電壓之驗證動作中使用之電壓。例如，於施加了驗證電壓AV之情形時，可知成為接通狀態之記憶胞電晶體MT屬於“Er”狀態，成為斷開狀態之記憶胞電晶體MT屬於“A”狀態以上之任一狀態。藉此，例如“01”資料之寫入動作之結果，能夠確認寫入對象之記憶胞電晶體MT之閾值電壓是否包含於“A”狀態以上之閾值電壓分佈中。其他驗證電壓BV及CV亦同。

又，於相鄰之閾值電壓分佈之間，分別設定讀出動作中使用之讀出電壓。具體而言，對應“A”狀態設定讀出電壓AR，對應“B”狀態設定讀出電壓BR，對應“C”狀態設定讀出電壓CR。讀出電壓係於確認記憶胞電晶體MT屬於哪個狀態之讀出動作中使用之電壓。

例如，於施加了讀出電壓AR之情形時，可知成為接通狀態之記憶胞電晶體MT屬於“Er”狀態，成為斷開狀態之記憶胞電晶體MT屬於“A”狀態以上之任一狀態。藉此，能夠判定記憶胞電晶體MT屬於“Er”狀態或屬於“A”狀態以上。其他讀出電壓BR及CR亦同。

再者，上述驗證電壓與讀出電壓之間具有以下之大小關係。即，驗證電壓AV高於讀出電壓AR，驗證電壓BV高於讀出電壓BR，驗證電壓CV高於讀出電壓CR。

進而，讀出路徑電壓VREAD被設定為始終高於屬於最高之“C”狀態之記憶胞電晶體MT之閾值電壓。閘極被施加了讀出路徑電壓VREAD之記憶胞電晶體MT不管所記憶之資料如何，均處於接通狀態。

再者，以上說明之1個記憶胞電晶體MT中記憶之資料之位元數與對上述閾值電壓分佈之資料分配僅為一例，並不限定於此。例如，亦可將1位元或3位元以上之資料保持於各記憶胞電晶體MT中。

(5)感測放大器模組圖6係表示第1實施形態之半導體記憶裝置1中之感測放大器模組12之構成之一例的方塊圖。

如圖6所示，感測放大器模組12包括複數個感測放大器單元SAU及複數個鎖存電路XDL。

感測放大器單元SAU例如設置於每個位元線BL上。各感測放大器單元SAU感測連接於對應之位元線BL之記憶胞電晶體MT之閾值電壓，又，將寫入資料傳送至對應之位元線BL。

例如，於每個16個位元線BL之組合中，設置16個感測放大器單元SAU＜0＞～SAU＜15＞之組SAUG，設置複數個該組SAUG。例如，1個組SAUG之感測放大器單元SAU＜0＞～SAU＜15＞共通連接於1個匯流排DBUS。

於每個感測放大器單元SAU設置鎖存電路XDL。例如，於每個上述16個感測放大器單元SAU＜0＞～SAU＜15＞之組SAUG設置16個鎖存電路XDL＜0＞～XDL＜15＞之組。再者，圖6中，16個鎖存電路XDL＜0＞～XDL＜15＞表示成鎖存電路XDL＜15：0＞。1個組之鎖存電路XDL＜15：0＞共通連接於上述匯流排DBUS。各鎖存電路XDL經由對應之感測放大器單元SAU與1個位元線BL建立對應，暫時保持與該位元線BL相關聯之資料。又，鎖存電路XDL＜0＞～XDL＜15＞之各者連接於上述複數個資料線IO中對應之資料線IO。

鎖存電路XDL能夠經由匯流排DBUS與資料線IO，收發對應之感測放大器單元SAU與輸入輸出電路14之間之資料。即，例如從記憶體控制器2等接收之資料首先經由資料線IO保持至鎖存電路XDL，其後，經由匯流排DBUS傳送至感測放大器單元SAU。反之亦相同，感測放大器單元SAU中之資料經由匯流排DBUS傳送至鎖存電路XDL並被保持，經由資料線IO傳送至輸入輸出電路14後，向半導體記憶裝置1之外部輸出。

圖7係表示第1實施形態之半導體記憶裝置1中之感測放大器模組12之電路構成之一部分之一例的圖。以下，對感測放大器模組12中之某感測放大器單元SAU之電路構成詳細地進行說明。以下說明中，將寫入對象或讀出對象之記憶胞電晶體MT稱為選擇記憶胞電晶體MT。再者，以下詳細地進行說明之感測放大器模組12之構成僅為一例，作為感測放大器模組12能夠應用各種構成。

1個感測放大器單元SAU包括感測放大器電路121及鎖存電路122。於各記憶胞電晶體MT保持2位元以上之資料時等，基於該資料之位元數設置2個以上之鎖存電路。

感測放大器電路121包括高耐壓n通道MOS電晶體Tr1、n通道MOS電晶體Tr2、Tr3、……、及Tr8、以及p通道MOS電晶體Tr9。

電晶體Tr1之第1端子連接於上述對應之位元線BL，電晶體Tr1之第2端子連接於電晶體Tr2之第1端子。對電晶體Tr1之閘極施加控制信號BLS。電晶體Tr2之第2端子連接於節點N1，對電晶體Tr2之閘極施加控制信號BLC。藉由電晶體Tr2，能夠將上述對應之位元線BL鉗位為與控制信號BLC對應之電位。

電晶體Tr3之第1端子連接於節點N1，電晶體Tr3之第2端子連接於節點N2。對電晶體Tr3之閘極施加控制信號BLX。電晶體Tr4之第1端子連接於節點N2，對電晶體Tr4之第2端子施加電壓SRC。電壓SRC例如為施加至源極線SL之電壓，例如為電壓VSS。電晶體Tr4之閘極連接於節點INV。電晶體Tr9之第1端子連接於節點N2，對電晶體Tr9之第2端子施加電壓VDD。電壓VDD例如為電源電壓。電晶體Tr9之閘極連接於節點INV。

電晶體Tr5之第1端子連接於節點N1，電晶體Tr5之第2端子連接於節點SEN。對電晶體Tr5之閘極施加控制信號XXL。電晶體Tr6之第1端子連接於節點SEN，對電晶體Tr6之第2端子施加電壓VDD。對電晶體Tr6之閘極施加控制信號SPC。

電晶體Tr9及電晶體Tr3能夠對位元線BL進行預充電。電晶體Tr6能夠對節點SEN進行預充電。電晶體Tr5能夠於資料感測中對節點SEN進行放電。電晶體Tr4及電晶體Tr3能夠將位元線BL固定為固定電位。

對電晶體Tr7之第1端子施加電壓VSS，電晶體Tr7之第2端子連接於電晶體Tr8之第1端子。電壓VSS例如為基準電壓。電晶體Tr7之閘極連接於節點SEN。電晶體Tr8之第2端子連接於節點LBUS，對電晶體Tr8之閘極施加控制信號STB。節點LBUS係連接感測放大器電路121與鎖存電路122之信號路徑。

電晶體Tr7基於節點SEN之電位，能夠感測讀出資料為“0”或為“1”。電晶體Tr8能夠確定資料之感測時點、及將讀出資料記憶至鎖存電路122。

節點INV係鎖存電路122內之節點，可取得與鎖存電路122所記憶之資料對應之邏輯位準。例如，於讀出資料時，當選擇記憶胞電晶體MT成為接通狀態，節點SEN之電位充分下降時，節點INV成為高(H)位準。另一方面，當選擇記憶胞電晶體MT為斷開狀態且節點SEN之電位未充分下降時，節點INV為低(L)位準。

於以上構成中，於上述控制信號STB經生效(assert)之時點，基於節點SEN之電位之讀出資料藉由電晶體Tr8傳送至鎖存電路122。控制信號STB、BLS、BLC、BLX、XXL、及SPC例如由定序器17供給。

圖8係表示向第1實施形態之半導體記憶裝置1中之各感測放大器單元SAU供給之控制信號之分配之一例之方塊圖。半導體記憶裝置1中，作為參照圖7進行說明之控制信號XXL，使用能夠相互獨立地控制之控制信號XXL_n及XXL_m。

對1個組SAUG之感測放大器單元SAU＜0＞～SAU＜15＞共通地供給控制信號XXL_n及XXL_m中之任一個。

將上述複數個組SAUG中被供給控制信號XXL_n之感測放大器單元SAU＜0＞～SAU＜15＞之組SAUG稱為組SAUG_n(SAUG_n1、SAUG_n2、……)。

將上述複數個組SAUG中被供給控制信號XXL_m之感測放大器單元SAU＜0＞～SAU＜15＞之組SAUG稱為組SAUG_m(SAUG_m1、SAUG_m2、……)。

上述複數個組SAUG設置成以組SAUG_n與組SAUG_m交替之方式於半導體基板40上沿著某方向依序相鄰。例如，上述複數個組SAUG以沿著上述某方向按照組SAUG_n1、組SAUG_m1、組SAUG_n2、組SAUG_m2、……之順序相鄰之方式設置。

控制信號XXL_n及XXL_m對各感測放大器單元SAU之供給例如亦可藉由如下之構成來實現。

例如，組SAUG_n之感測放大器單元SAU＜i＞共通連接於配線ML_n＜i＞。此處，i係0至15之整數中之任一個。對配線ML_n＜0＞～ML_n＜15＞供給控制信號XXL_n。

例如，組SAUG_m之感測放大器單元SAU＜i＞共通連接於配線ML_m＜i＞。對配線ML_m＜0＞～ML_m＜15＞供給控制信號XXL_m。

同樣地，半導體記憶裝置1中，作為參照圖7進行說明之控制信號SPC，使用能夠相互獨立地控制之控制信號SPC_n及SPC_m，進而，作為參照圖7進行說明之控制信號STB，使用能夠相互獨立地控制之控制信號STB_n及STB_m。

與以上對控制信號XXL_n進行說明同樣地，對組SAUG_n之感測放大器單元SAU＜0＞～SAU＜15＞共通地供給控制信號SPC_n及STB_n。與以上對控制信號XXL_m進行說明同樣地，對組SAUG_m之感測放大器單元SAU＜0＞～SAU＜15＞共通地供給控制信號SPC_m及STB_m。

圖9係表示第1實施形態之半導體記憶裝置1中之感測放大器單元SAU及感測放大器單元SAU中之電晶體Tr之佈局之一例的圖。於圖9之例中，與記憶胞陣列11對應之結構和與感測放大器模組12對應之結構以沿著第1方向D1排列之方式設置。

各組SAUG之感測放大器單元SAU＜0＞～SAU＜15＞以沿著第1方向D1按照感測放大器單元SAU＜0＞、感測放大器單元SAU＜1＞、……、感測放大器單元SAU＜15＞之順序依序相鄰之方式設置。又，上述複數個組SAUG設置成以組SAUG_n與組SAUG_m交替之方式沿著第2方向D2依序相鄰。更具體而言，上述複數個組SAUG之感測放大器單元SAU＜i＞設置成以組SAUG_n之感測放大器單元SAU＜i＞與組SAUG_m之感測放大器單元SAU＜i＞交替之方式沿著第2方向D2依序相鄰。

圖9中，圖示出4個感測放大器單元SAU＜0＞，該4個感測放大器單元SAU＜0＞以沿著第2方向D2按照組SAUG_n1之感測放大器單元SAU＜0＞、組SAUG_m1之感測放大器單元SAU＜0＞、組SAUG_n2之感測放大器單元SAU＜0＞、組SAUG_m2之感測放大器單元SAU＜0＞之順序依序相鄰之方式設置。以下，列舉感測放大器單元SAU＜0＞為例詳細地進行說明，但感測放大器單元SAU＜1＞～SAU＜15＞亦同。

各感測放大器單元SAU＜0＞中，電晶體Tr以沿著第1方向D1具有間隔並依序相鄰之方式設置。各電晶體Tr例如與圖7所示之電晶體Tr1～Tr9中之任意電晶體對應。各電晶體Tr包括1對源極區域及汲極區域(未圖示)和閘極電極(未圖示)。1對源極區域及汲極區域例如沿著第1方向D1具有間隔地設置於半導體基板40之主動區域AA之表面上。閘極電極於源極區域及汲極區域之間介隔閘極絕緣體(未圖示)設置於主動區域AA之上表面上。於各電晶體Tr之閘極電極上設置接觸插塞GC，於各電晶體Tr之源極區域或汲極區域上設置接觸插塞CS。此處，於圖9圖示之例中，在夾於以沿著第1方向D1相鄰之方式設置之2個電晶體Tr之閘極電極中之一電晶體Tr之源極區域或汲極區域上、以及另一電晶體Tr之源極區域或汲極區域上設置1個接觸插塞CS。因此，於各感測放大器單元SAU＜0＞中，接觸插塞CS與接觸插塞GC交替地以沿著第1方向D1具有間隔並依序相鄰之方式設置。例如，於參照圖7進行說明之電晶體Tr之連接中，利用此種接觸插塞GC及CS。

以沿著第2方向D2相鄰之方式設置之感測放大器單元SAU＜0＞之一者中包含之主動區域AA與另一者中包含之主動區域AA相互具有間隔地設置。該間隔係用以使設置於以具有該間隔之方式設置之2個主動區域AA中之一者之表面上之電晶體Tr與設置於另一者之表面上之電晶體Tr能夠相互獨立地動作之間隔。

於以沿著第2方向D2依序相鄰之方式設置之感測放大器單元SAU＜0＞中，相互對應之各感測放大器單元SAU＜0＞之電晶體Tr以沿著第2方向D2具有間隔並依序相鄰之方式設置。此處，相互對應之電晶體Tr係指例如各感測放大器單元SAU＜0＞中包含之、圖7所示之同一電晶體Tr。

進而，以沿著第2方向D2依序相鄰之方式設置之感測放大器單元SAU＜0＞中，相互對應之各感測放大器單元SAU＜0＞之接觸插塞CS以沿著第2方向D2具有間隔並依序相鄰之方式設置。同樣地，相互對應之各感測放大器單元SAU＜0＞之接觸插塞GC以沿著第2方向D2具有間隔並依序相鄰之方式設置。此處，相互對應之接觸插塞CS或GC係指上述同一電晶體Tr之同一源極、汲極、或閘極之接觸插塞CS或GC。

例如，各感測放大器單元SAU＜0＞中之上述節點SEN之接觸插塞CS以沿著第2方向D2具有間隔並依序相鄰之方式設置。即，節點SEN之接觸插塞CS以組SAUG_n之感測放大器單元SAU＜0＞中之節點SEN之接觸插塞CS與組SAUG_m之感測放大器單元SAU＜0＞中之節點SEN之接觸插塞CS交替之方式，設置成沿著第2方向D2依序相鄰。

圖10係表示第1實施形態之半導體記憶裝置1之剖面結構之一部分之一例的圖。再者，圖10之例中亦省略了層間絕緣體。

圖10之(a)中，圖示出將半導體記憶裝置1以與第2方向D2垂直之面切割之情形時之剖面結構之一部分的一例。

於半導體基板40之上方設置與如參照圖4進行說明之記憶胞陣列11對應之結構。於半導體基板40之上表面上的與對應於記憶胞陣列11之結構位於上方之區域不同之區域中設置電晶體Tr。電晶體Tr與參照圖9進行說明之電晶體Tr對應。

更具體而言，於半導體基板40中與對應於記憶胞陣列11之結構位於上方之區域不同之區域中設置主動區域AA。主動區域AA到達至半導體基板40之上表面。如參照圖9所說明般，電晶體Tr包括：設置於主動區域AA之表面上之1對源極區域S及汲極區域D、以及於該源極區域S及汲極區域D之間介隔閘極絕緣體設置於主動區域AA之上表面上之閘極電極G。

於電晶體Tr之閘極電極G上設置接觸插塞GC，於電晶體Tr之源極區域S及汲極區域D上設置接觸插塞CS。以下說明中，將接觸插塞GC及CS統稱為接觸插塞CP0進行說明。各接觸插塞CP0之上表面連接於金屬配線層L0中之配線。金屬配線層L0中之某配線例如作為匯流排DBUS發揮功能。

於金屬配線層L0中之配線之上表面上設置接觸插塞CP1。接觸插塞CP1之上表面連接於金屬配線層L1中之配線。金屬配線層L1中之某配線例如作為位元線BL發揮功能。於金屬配線層L1中之配線之上表面上設置接觸插塞CP2。接觸插塞CP2之上表面連接於金屬配線層L2中之配線。

圖10之(b)中，表示將半導體記憶裝置1以與第1方向D1垂直之面切割之情形時之剖面結構之一部分的一例。圖10之(b)之例中，圖示出圖10之(a)中圖示之電晶體Tr、及參照圖9進行說明之以沿著第2方向D2相鄰之方式設置於該電晶體Tr之電晶體Tr。

如參照圖9所說明般，供設置2個電晶體Tr之一者之主動區域AA與供設置另一電晶體Tr之主動區域AA於半導體基板40中具有間隔地設置。

相對於2個電晶體Tr之接觸插塞CP0間之距離，各接觸插塞CP0沿著第3方向D3之長度如於上述接觸插塞CP0間產生寄生電容那般長。該2個接觸插塞CP0可為一電晶體Tr之接觸插塞GC及2個接觸插塞CS與另一電晶體Tr之接觸插塞GC及2個接觸插塞CS之任意組合。因如此產生之寄生電容之原因，產生該寄生電容之2個接觸插塞CP0之一者之電位有時會受到另一者之電位之變化之影響。

例如，於參照圖9進行說明之以相鄰之方式設置之節點SEN之接觸插塞CS之間產生寄生電容。

[動作例] 圖11係表示於第1實施形態之半導體記憶裝置1中之讀出動作中利用的對感測放大器單元SAU之各種電路構成要素施加之電壓之時間變化之一例的時序圖。圖11中，表示執行使用讀出電壓VWL之讀出動作之情形時之例。讀出電壓VWL例如係參照圖5進行說明之讀出電壓AR、BR、及CR中之任一個。再者，圖11所示之時序圖中，為了容易參照圖式，省略施加至源極線SL之電壓。又，以下詳細進行說明之讀出動作僅為一例，本實施形態之讀出動作並不限定於此。以下，對讀出動作進行說明，但驗證動作亦能夠執行相同之動作。

以下說明中，將連接於選擇記憶胞電晶體MT之字元線稱為選擇字元線WL_sel，將未連接於選擇記憶胞電晶體MT之字元線稱為非選擇字元線WL_usel。又，將選擇閘極線SGD中選擇之串單元SU之選擇閘極線SGD稱為選擇選擇閘極線SGD_sel，將非選擇之串單元SU之選擇閘極線稱為非選擇選擇閘極線SGD_usel。進而，將上述組SAUG_n之任意之感測放大器單元SAU中之節點SEN稱為節點SEN_n，將上述組SAUG_m之任意之感測放大器單元SAU中之節點SEN稱為節點SEN_m。例如，如參照圖9及圖10所說明般，於組SAUG_n之某感測放大器單元SAU中之節點SEN_n之接觸插塞CS與組SAUG_m之某感測放大器單元SAU中之節點SEN_m之接觸插塞CS之間產生寄生電容。

對字元線WL_sel及WL_usel、以及選擇閘極線SGD_sel、SGD_usel、及SGS之電壓之施加係藉由利用定序器17控制電壓生成電路19與列解碼器模組13來執行。對源極線SL之電壓之施加係藉由利用定序器17控制電壓生成電路19來執行。對位元線BL之電壓之施加係藉由利用定序器17控制電壓生成電路19與感測放大器模組12來執行。進而，控制信號XXL_n及XXL_m、控制信號SPC_n及SPC_m、以及控制信號STB_n及STB_m由定序器17供給。

圖11之例中，於開始讀出動作時，對字元線WL_sel及WL_usel、選擇閘極線SGD_sel、SGD_usel、及SGS、位元線BL、以及源極線SL施加之電壓各自均為電壓VSS。又，控制信號XXL_n及XXL_m、控制信號SPC_n及SPC_m、以及控制信號STB_n及STB_m之電壓各自均為L位準。此時，節點SEN_n及SEN_m之電壓例如為電壓VSS。

於時刻t0，對選擇字元線WL_sel施加讀出電壓VWL，對非選擇字元線WL_usel施加電壓VREAD。此時，對選擇閘極線SGD_sel及SGS施加電壓VSG，對選擇閘極線SGD_usel繼續施加電壓VSS。又，對源極線SL施加電壓VSS。其後，於時刻t1，開始位元線BL之充電。於該充電中，對位元線BL施加電壓VBL。電壓VBL例如係於選擇記憶胞電晶體MT為接通狀態時能夠使讀出電流流通於對應之位元線BL之電壓。

首先，利用組SAUG_n之感測放大器單元SAU執行使用讀出電壓VWL之讀出動作。

於時刻t2，控制信號SPC_n及SPC_m設為H位準。藉此，對節點SEN_n及SEN_m施加電壓VDD，節點SEN_n及SEN_m之電位上升。節點SEN_n及SEN_m之電位穩定後，控制信號SPC_n及SPC_m設為L位準。

繼而，於時刻t3，控制信號SPC_m設為H位準。藉此，對節點SEN_m繼續施加電壓VDD，維持節點SEN_m之電位。另一方面，此時，控制信號XXL_n設為H位準。藉此，節點SEN_n電性連接於位元線BL，節點SEN_n之電位開始下降。根據讀出電壓VWL，該下降程度在連接於節點SEN_n之選擇記憶胞電晶體MT_n成為接通狀態之情形時較於選擇記憶胞電晶體MT_n為斷開狀態之情形時大。

其後，於時刻t4，控制信號XXL_n設為L位準。於選擇記憶胞電晶體MT_n成為接通狀態之情形時，此時之節點SEN_n之電位例如下降至與位元線BL同等之電位。將時刻t4之選擇記憶胞電晶體MT_n為接通狀態之情形時之節點SEN_n之電位與選擇記憶胞電晶體MT_n為斷開狀態之情形時之節點SEN_n之電位之間之電位差設為ΔV。於時刻t4，控制信號STB_n設為H位準並經生效。藉此，向參照圖7進行說明之鎖存電路傳送基於讀出電壓VWL之讀出資料。

繼利用組SAUG_n之感測放大器單元SAU所進行之讀出動作之後，利用組SAUG_m之感測放大器單元SAU執行使用讀出電壓VWL之讀出動作。

設為H位準之控制信號SPC_m於時刻t5仍維持於H位準。藉此，於時刻t5，仍對節點SEN_m繼續施加電壓VDD，維持節點SEN_m之電位。另一方面，此時，控制信號SPC_n設為H位準。藉此，對節點SEN_n施加電壓VDD，節點SEN_n之電位上升。其後，節點SEN_n之電位穩定。

設為H位準之控制信號SPC_n於時刻t6仍維持於H位準。藉此，於時刻t6，仍對節點SEN_n繼續施加電壓VDD，維持節點SEN_n之電位。另一方面，此時，維持於H位準之控制信號SPC_m設為L位準，控制信號XXL_m設為H位準。藉此，節點SEN_m電性連接於位元線BL，節點SEN_m之電位開始下降。根據讀出電壓VWL，該下降程度在連接於節點SEN_m之選擇記憶胞電晶體MT_m成為接通狀態之情形時較於選擇記憶胞電晶體MT_m為斷開狀態之情形時大。

其後，於時刻t7，控制信號XXL_m設為L位準。於選擇記憶胞電晶體MT_m成為接通狀態之情形下，此時，節點SEN_m之電位例如下降至與位元線BL同等之電位。於時刻t7之選擇記憶胞電晶體MT_m為接通狀態之情形時之節點SEN_m之電位與選擇記憶胞電晶體MT_m為斷開狀態之情形時之節點SEN_m之電位之間之電位差為ΔV。於時刻t7，控制信號STB_m設為H位準並經生效。藉此，對參照圖7進行說明之鎖存電路傳送基於讀出電壓VWL之讀出資料。

設為H位準之控制信號SPC_n於時刻t8仍維持於H位準。藉此，於時刻t8，仍對節點SEN_n繼續施加電壓VDD，維持節點SEN_n之電位。另一方面，此時，控制信號SPC_m設為H位準。藉此，對節點SEN_m施加電壓VDD，節點SEN_m之電位上升。其後，節點SEN_m之電位穩定。

其後，於時刻t9，對字元線WL_sel及WL_usel、選擇閘極線SGD_sel及SGS、以及位元線BL施加之電壓各自設為電壓VSS。

再者，以上詳細說明之時序圖僅為一例。例如，對如時刻t3至t4及時刻t6至t7般節點SEN_n及SEN_m之一者電性連接於對應位元線BL時進行說明。於該情形時，例如，使電性連接於位元線BL之節點SEN之即將該連接之前之電位與該連接期間之另一節點SEN之電位之條件於節點SEN_n電性連接於位元線BL之情形時與於節點SEN_m電性連接於位元線BL之情形時一致即可。即，時刻t3至時刻t4之節點SEN_m之電位與時刻t6至時刻t7之節點SEN_n之電位一致即可，不一定需要為電壓VDD。

[效果] 圖12係表示於比較例之半導體記憶裝置中之讀出動作中利用的對某感測放大器單元SAU_a相關之各種電路構成要素施加之電壓之時間變化之一例的時序圖。該比較例之半導體記憶裝置例如除了具有對各感測放大器單元SAU供給共通之控制信號XXL、SPC、及STB之構成之方面以外，具有與對第1實施形態之半導體記憶裝置1說明之構成相同之構成。於圖12中，為了容易參照，僅表示了關於感測放大器單元SAU_a之節點SEN_a及控制信號XXL之時序圖。關於控制信號SPC及STB，下文將進行敍述。關於對其他配線施加之電壓之時序圖與圖11所示者相同。

於時刻t10，藉由將控制信號SPC設為H位準，對節點SEN_a施加電壓VDD。節點SEN_a之電位穩定後，控制信號SPC設為L位準，其後，於時刻t11，控制信號XXL設為H位準。藉此，節點SEN_a電性連接於位元線BL，節點SEN_a之電位開始下降。該下降之程度於連接於節點SEN_a之選擇記憶胞電晶體MT_a成為接通狀態之情形時較於選擇記憶胞電晶體MT_a為斷開狀態之情形時大。

其後，於時刻t12，控制信號XXL設為L位準。於選擇記憶胞電晶體MT_a成為接通狀態之情形時，此時之節點SEN_a之電位例如下降至與位元線BL同等之電位。該電位例如係由電壓VBL穩定之電位。關於此點，比較例之半導體記憶裝置之動作與第1實施形態之半導體記憶裝置1之動作同等。

另一方面，選擇記憶胞電晶體MT_a為斷開狀態之情形時之節點SEN_a之電位之下降程度如下。

與參照圖9及圖10進行說明同樣地，於節點SEN_a之接觸插塞CS與以沿著第2方向相鄰之方式設置於感測放大器單元SAU_a之感測放大器單元SAU_b之節點SEN_b之接觸插塞CS之間產生寄生電容。藉由該寄生電容，節點SEN_a之電位與節點SEN_b之電位耦合，根據節點SEN_b之電位之變化，節點SEN_a之電位有可能意外地發生變化。因此，節點SEN_b之電位較理想為於節點SEN_a之感測期間中保持固定。

然而，由於對感測放大器單元SAU_b亦供給了上述控制信號XXL、SPC，故節點SEN_b之電位亦於時刻t11開始下降。具體而言，節點SEN_b之電位於連接於節點SEN_b之選擇記憶胞電晶體MT_b為斷開狀態之情形時幾乎不會下降，但於選擇記憶胞電晶體MT_b為接通狀態之情形時會大幅下降。

因此，由於上述耦合之影響，節點SEN_a之電位可能根據節點SEN_b之電位之下降而下降。與選擇記憶胞電晶體MT_b為斷開狀態之情形時相比，於選擇記憶胞電晶體MT_b為接通狀態且節點SEN_b之電位大幅下降之情形時，該節點SEN_a之電位之下降程度較大。與之相應地，選擇記憶胞電晶體MT_a為接通狀態時與為斷開狀態時之節點SEN_a之電位差ΔV減少。圖12中，表示該情形時之節點SEN_a之電位。

相對於此，第1實施形態之半導體記憶裝置1中，如參照圖8及圖9所說明般，複數個組SAUG以被供給控制信號XXL_n、SPC_n、及STB_n之感測放大器單元SAU＜0＞～SAU＜15＞之組SAUG_n、與被供給控制信號XXL_m、SPC_m、及STB_m之感測放大器單元SAU＜0＞～SAU＜15＞之組SAUG_m交替之方式沿著第2方向D2依序設置。藉由利用此種控制信號，如參照圖11所說明般，於組SAUG_n之感測放大器單元SAU與組SAUG_m之感測放大器單元SAU中，於不同之時點執行讀出動作。此處，於組SAUG_n之某感測放大器單元SAU中之節點SEN_n之接觸插塞CS與組SAUG_m之某感測放大器單元SAU中之節點SEN_m之接觸插塞CS之間，與上述比較例之情形同樣地產生寄生電容。

於此種讀出動作之時序控制中，例如於節點SEN_n之電位下降時，能夠維持節點SEN_m之電位。若節點SEN_m之電位得以維持，則不管選擇記憶胞電晶體MT_m為接通狀態或斷開狀態，均能夠保持節點SEN_n從節點SEN_m受到之耦合之影響固定。又，由於維持了節點SEN_m之電位，故抑制了耦合之影響引起之節點SEN_n之電位之下降。於節點SEN_m之電位下降之情形時亦能夠進行同樣之控制。

進而，能夠使節點SEN_n之感測中之節點SEN_m之電位與節點SEN_m之感測中之節點SEN_n之電位始終處於相同之條件(圖11中為電壓VDD)。於該相同之條件下，選擇記憶胞電晶體MT_n為斷開狀態之情形時之節點SEN_n之電位之下降程度與選擇記憶胞電晶體MT_m為斷開狀態之情形時之節點SEN_m之電位之下降程度固定。

因此，能夠使選擇記憶胞電晶體MT_n為接通狀態之情形時與為斷開狀態之情形時之節點SEN_n之電位差ΔV、以及選擇記憶胞電晶體MT_m為接通狀態之情形時與為斷開狀態之情形時之節點SEN_m之電位差ΔV和上述比較例之情形相比增大，又，於任一讀出動作中均能保持ΔV大致固定。

藉此，於第1實施形態之半導體記憶裝置1中，能夠抑制與電位差ΔV對應之感測範圍之減少，又，不管讀出資料如何，均能夠使感測範圍大致固定。藉此，根據半導體記憶裝置1，例如能夠更準確地進行資料感測。又，若抑制了感測範圍之減少，則即便縮短了伴隨讀出動作之位元線之充電時間，亦能夠確保足以進行資料感測之感測範圍。一般而言，越縮短位元線之充電時間，讀出動作之速度越快。因此，根據半導體記憶裝置1，藉由如此縮短位元線之充電時間，亦能夠使讀出動作高速化。

＜其他實施形態＞於上述第1實施形態中，說明了對以沿著第1方向依序相鄰之方式設置之感測放大器單元SAU＜0＞～SAU＜15＞供給共通之控制信號XXL、SPC、及STB之情形之例。然而，不一定需要對感測放大器單元SAU＜0＞～SAU＜15＞供給共通之控制信號XXL、SPC、及STB。

於上述第1實施形態中，當使用同一、一致、及固定之記法時，亦可包括包含了設計範圍內之誤差之情形。又，於使用維持這一記法之情形時，亦可包括包含了設計範圍內之誤差之情形。

又，於表述為施加或供給某電壓之情形時，亦包括進行如施加或供給該電壓之控制、以及實際上施加或供給該電壓中之任一種情形。進而，施加或供給某電壓可包括施加或供給例如0 V之電壓。

本說明書中，“連接”表示電性連接，不排除例如於其間經由另一元件。

上文中說明了若干實施形態，但該等實施形態係作為例提出，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，能夠於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

[相關申請案] 本申請案享有以日本專利申請案2019-42716號(申請日：2019年3月8日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1 半導體記憶裝置 2 記憶體控制器 3 記憶體系統 4 主機裝置 11 記憶胞陣列 12 感測放大器模組 13 列解碼器模組 14 輸入輸出電路 15 暫存器 16 邏輯控制電路 17 定序器 18 就緒/忙碌控制電路 19 電壓生成電路 21 主機介面單元 22 CPU 23 RAM 24 ROM 25 記憶體介面單元 40 半導體基板 41 導電體 42 導電體 43 記憶柱 44 半導體 45 隧道絕緣層 46 電荷儲存層 47 阻擋絕緣層 48 接觸插塞 49 導電體 121 感測放大器電路 122 鎖存電路 151 狀態暫存器 152 位址暫存器 153 指令暫存器 AA 主動區域 ADD 位址資訊 ALE 位址鎖存賦能信號 AR 讀出電壓 AV 驗證電壓 BL 位元線 BL0～BLm 位元線 BLC 控制信號 BLK 區塊 BLK0～BLKn 區塊 BLS 控制信號 BLX 控制信號 BR 讀出電壓 BV 驗證電壓 CEn 晶片賦能信號 CLE 指令鎖存賦能信號 CMD 指令 CP 接觸插塞 CP0 接觸插塞 CP1 接觸插塞 CP2 接觸插塞 CR 讀出電壓 CS 接觸插塞 CU 胞單元 CV 驗證電壓 D 汲極區域 D1 第1方向 D2 第2方向 D3 第3方向 DAT 資料(寫入資料、讀出資料) DBUS 匯流排 DQ 信號 DQ0～DQ7 信號 G 閘極電極 GC 接觸插塞 INV 節點 L 金屬配線層 L0 金屬配線層 L1 金屬配線層 L2 金屬配線層 LBUS 節點 LI 導電體 ML 配線 ML_m＜0＞～ML_m＜15＞配線 ML_n＜0＞～ML_n＜15＞配線 MT 記憶胞電晶體 MT0～MT7 記憶胞電晶體 MT_m 選擇記憶胞電晶體 MT_n 選擇記憶胞電晶體 N 節點 N1 節點 N2 節點 NS NAND串 LBUS 節點 R/Bn 就緒/忙碌信號 REn 讀出賦能信號 S 源極區域 SAU 感測放大器單元 SAU＜0＞～SAU＜15＞感測放大器單元 SAUG 感測放大器單元之組 SAUG_m1 感測放大器單元之組 SAUG_m2 感測放大器單元之組 SAUG_n1 感測放大器單元之組 SAUG_n2 感測放大器單元之組 SEN 節點 SEN_a 節點 SEN_m 節點 SEN_n 節點 SGD 選擇閘極線 SGD0～SGD3 選擇閘極線 SGD_sel 選擇選擇閘極線 SGD_usel 非選擇選擇閘極線 SGS 選擇閘極線 SL 源極線 SPC 控制信號 SPC_m 控制信號 SPC_n 控制信號 SRC 電壓 ST 選擇電晶體 ST1、ST2 選擇電晶體 STB 控制信號 STB_m 控制信號 STB_n 控制信號 STS 狀態資訊 SU 串單元 SU0～SU3 串單元 Tr 電晶體 Tr1～Tr9 電晶體 t0 時刻 t1 時刻 t2 時刻 t3 時刻 t4 時刻 t5 時刻 t6 時刻 t7 時刻 t8 時刻 t9 時刻 VBL 電壓 VDD 電壓 VREAD 讀出路徑電壓 VSG 電壓 VSS 電壓 Vth 閾值電壓 VWL 讀出電壓 WEn 寫入賦能信號 WL 字元線 WL0～WL7 字元線 WL_sel 選擇字元線 WL_usel 非選擇字元線 WPn 寫入保護信號 XDL 鎖存電路 XXL 控制信號 XXL_m 控制信號 XXL_n 控制信號 ΔV 電位差

圖1係表示包括第1實施形態之半導體記憶裝置之記憶體系統之構成之一例的方塊圖。圖2係表示第1實施形態之半導體記憶裝置之構成之一例之方塊圖。圖3係表示第1實施形態之半導體記憶裝置中之記憶胞陣列之電路構成之一例的圖。圖4係表示第1實施形態之半導體記憶裝置中之記憶胞陣列之剖面結構之一部分之一例的圖。圖5係表示由第1實施形態之半導體記憶裝置之記憶胞電晶體形成之閾值電壓分佈之一例的圖。圖6係表示第1實施形態之半導體記憶裝置中之感測放大器模組之構成之一例的方塊圖。圖7係表示第1實施形態之半導體記憶裝置中之感測放大器模組之電路構成之一部分之一例的圖。圖8係表示向第1實施形態之半導體記憶裝置中之各感測放大器單元供給之控制信號之分配之一例的方塊圖。圖9係表示第1實施形態之半導體記憶裝置中之感測放大器單元及感測放大器單元中之電晶體之佈局之一例的圖。圖10(a)、(b)係表示第1實施形態之半導體記憶裝置之剖面結構之一部分之一例的圖。圖11係表示於第1實施形態之半導體記憶裝置中之讀出動作中利用之對感測放大器單元之各種電路構成要素施加之電壓之時間變化之一例的時序圖。圖12係表示於比較例之半導體記憶裝置中之讀出動作中利用之對某感測放大器單元之各種電路構成要素施加之電壓之時間變化之一例的時序圖。

BL 位元線 MT_m 選擇記憶胞電晶體 MT_n 選擇記憶胞電晶體 SEN_m 節點 SEN_n 節點 SGD_sel 選擇選擇閘極線 SGD_usel 非選擇選擇閘極線 SGS 選擇閘極線 SPC_m 控制信號 SPC_n 控制信號 STB_m 控制信號 STB_n 控制信號 t0 時刻 t1 時刻 t2 時刻 t3 時刻 t4 時刻 t5 時刻 t6 時刻 t7 時刻 t8 時刻 t9 時刻 VBL 電壓 VDD 電壓 VREAD 讀出路徑電壓 VSG 電壓 VSS 電壓 VWL 讀出電壓 WL_sel 選擇字元線 WL_usel 非選擇字元線 XXL_m 控制信號 XXL_n 控制信號 ΔV 電位差

Claims

一種半導體記憶裝置，其具備：第1記憶胞及第2記憶胞，其等連接於第1字元線；第1位元線，其連接於上述第1記憶胞；第2位元線，其連接於上述第2記憶胞；及控制電路，其具備第1節點及第2節點、第1電晶體及第2電晶體，該第1電晶體設置於上述第1位元線與上述第1節點之間，包括電性連接於上述第1節點之一端，該第2電晶體設置於上述第2位元線與上述第2節點之間，包括電性連接於上述第2節點之一端；上述第2電晶體以與上述第1電晶體相鄰之方式設置；上述控制電路構成為：一面將上述第2電晶體設為斷開狀態，一面將上述第1電晶體設為接通狀態，而將上述第1節點電性連接於上述第1位元線，感測電性連接於上述第1位元線後之上述第1節點；一面將上述第1電晶體設為斷開狀態，一面將上述第2電晶體設為接通狀態，而將上述第2節點電性連接於上述第2位元線，感測電性連接於上述第2位元線後之上述第2節點。
如請求項1之半導體記憶裝置，其中上述控制電路構成為：一面維持上述第2節點之電位，一面將上述第1電晶體設為接通狀態；一面維持上述第1節點之電位，一面將上述第2電晶體設為接通狀態。
如請求項1之半導體記憶裝置，其中上述控制電路構成為：一面向上述第2節點供給第1電壓，一面將上述第1電晶體設為接通狀態；一面向上述第1節點供給上述第1電壓，一面將上述第2電晶體設為接通狀態。
如請求項3之半導體記憶裝置，其中上述控制電路構成為：於利用上述第1電壓對上述第1節點進行充電後，將上述第1電晶體設為接通狀態，於利用上述第1電壓對上述第2節點進行充電後，將上述第2電晶體設為接通狀態。
如請求項1之半導體記憶裝置，其中上述控制電路具備：第3電晶體，其包括電性連接於上述第1節點之第1端、及被供給第1電壓之第2端；及第4電晶體，其包括電性連接於上述第2節點之第1端、及被供給上述第1電壓之第2端；且構成為：一面將上述第3電晶體設為斷開狀態並且將上述第4電晶體設為接通狀態，一面將上述第1電晶體設為接通狀態；一面將上述第4電晶體設為斷開狀態並且將上述第3電晶體設為接通狀態，一面將上述第2電晶體設為接通狀態。
如請求項1之半導體記憶裝置，其中上述控制電路構成為於不同之時點感測上述第1節點與上述第2節點。
如請求項1之半導體記憶裝置，其中供設置上述第1電晶體之主動區域與供設置上述第2電晶體之主動區域具有間隔地設置。
如請求項1之半導體記憶裝置，其進而具備：第3記憶胞，其連接於上述第1字元線；及第3位元線，其連接於上述第3記憶胞；上述控制電路進而具備第3節點及第5電晶體，該第5電晶體設置於上述第3位元線與上述第3節點之間，包括電性連接於上述第3節點之一端；上述第5電晶體以與上述第1電晶體相鄰之方式設置；上述控制電路構成為：一面將上述第1電晶體設為斷開狀態，一面將上述第5電晶體設為接通狀態，而將上述第3節點電性連接於上述第3位元線，感測電性連接於上述第3位元線後之上述第3節點。
如請求項8之半導體記憶裝置，其中上述第5電晶體、上述第1電晶體、及上述第2電晶體係以沿著第1方向以上述第5電晶體、上述第1電晶體、上述第2電晶體之順序依序相鄰之方式設置。
一種半導體記憶裝置，其具備：第1記憶胞及第2記憶胞，其等連接於第1字元線；第1位元線，其連接於上述第1記憶胞；第2位元線，其連接於上述第2記憶胞；第1感測放大器，其連接於上述第1位元線且包括第1節點，且構成為於上述第1節點電性連接於上述第1位元線後感測上述第1節點；第2感測放大器，其連接於上述第2位元線且包括第2節點，且構成為於上述第2節點電性連接於上述第2位元線後感測上述第2節點；及控制電路，其構成為於利用第1電壓對上述第1節點進行充電後，一面利用第2電壓維持上述第2節點之電位，一面將上述第1節點電性連接於上述第1位元線，於利用上述第1電壓對上述第2節點進行充電後，一面利用上述第2電壓維持上述第1節點之電位，一面將上述第2節點電性連接於上述第2位元線。
如請求項10之半導體記憶裝置，其中上述第1電壓之大小與上述第2電壓之大小相等。