TW201826269A - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施形態提供一種可提高寫入之資料之可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置包含：第1及第2記憶胞；第1及第2選擇電晶體，其等之一端分別連接於第1及第2記憶胞；第1及第2位元線，其等分別連接於第1及第2選擇電晶體之另一端；及選擇線，其連接於第1及第2選擇電晶體。寫入動作包含第1及第2程式迴圈。於對字元線施加編程脈衝之期間，對第1位元線施加第1電壓，對第2位元線施加第2電壓，對選擇線施加第3電壓。於對字元線施加編程脈衝之前，對第2位元線施加第2電壓，對選擇線施加第4電壓。對選擇線施加第4電壓之長度，第2程式迴圈者較第1程式迴圈者長。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置眾所周知有NAND型快閃記憶體。
本發明之實施形態提供一種可提高資料之可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置包含：第1及第2記憶胞；第1及第2選擇電晶體，其等一端分別連接於第1及第2記憶胞之一端；第1及第2位元線，其等分別連接於第1及第2選擇電晶體之另一端；字元線，其連接於第1及第2記憶胞之閘極；及第1選擇閘極線，其連接於第1及第2選擇電晶體之閘極。寫入動作包含第1程式迴圈及繼第1程式迴圈之後之第2程式迴圈。第1及第2程式迴圈包含對第1字元線施加編程脈衝之編程動作及驗證動作。於編程動作中，於對字元線施加編程脈衝之期間，對第1位元線施加第1電壓，對第2位元線施加較第1電壓高之第2電壓，對第1選擇閘極線施加較第2電壓高之第3電壓，於對字元線施加編程脈衝之前，對第2位元線施加第2電壓，對第1選擇閘極線施加較第3電壓高之第4電壓。對第1選擇閘極線施加第4電壓之長度，第2程式迴圈者較第1程式迴圈者長。
以下，參照圖式對實施形態進行說明。圖式係模式性之圖。各實施形態係例示用以使實施形態之技術性思想具體化之裝置或方法之實施形態。 再者，於以下之說明中，對於具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之文字之後之數字藉由包含相同之文字之參照符號來參照，且用以區別具有相同之構成之要素彼此而使用。於無須相互區別以包含相同之文字之參照符號所示之要素之情形時，該等要素藉由僅包含文字之參照符號來參照。 ［1］第1實施形態 以下，對第1實施形態之半導體記憶裝置進行說明。 ［1-1］構成 ［1-1-1］半導體記憶裝置10之構成 首先，使用圖1對半導體記憶裝置10之構成進行說明。圖1表示半導體記憶裝置10之方塊圖。半導體記憶裝置10為非揮發性地記憶資料之NAND型快閃記憶體。如圖1所示，半導體記憶裝置10具備記憶胞陣列11、感測放大器模組12、列解碼器13、輸入輸出電路14、暫存器15、邏輯控制電路16、定序器17、就緒/忙碌控制電路18、及電壓產生電路19。 記憶胞陣列11具備區塊BLK0～BLKn(n為1以上之自然數)。區塊BLK為與位元線及字元線建立關聯之複數個非揮發性記憶胞之集合，例如成為資料之刪除單位。半導體記憶裝置10可於各記憶胞中應用記憶2位元以上之資料之MLC(Multi-Level Cell，多層單元)方式保持資料。本實施形態以使記憶胞記憶2位元之資料之情況為例進行說明。 感測放大器模組12將自記憶胞陣列11讀出之資料DAT經由輸入輸出電路14而輸出至外部之控制器。又，感測放大器模組12將自外部之控制器經由輸入輸出電路14而接收之寫入資料DAT傳送至記憶胞陣列11。 列解碼器13選擇與進行讀出動作及寫入動作之對象之記憶胞對應之字元線。而且，列解碼器13對所選擇之字元線與非選擇之字元線分別施加所期望之電壓。 輸入輸出電路14於與外部之控制器之間發送及接收例如8位元寬之輸入輸出信號I/O(I/O1～I/O8)。例如，輸入輸出電路14將自外部之控制器接收之輸入輸出信號I/O中所包含之寫入資料DAT傳送至感測放大器模組12。又，輸入輸出電路14將自感測放大器模組12傳送之讀出資料DAT作為輸入輸出信號I/O而發送至外部之控制器。 暫存器15包含狀態暫存器15A、地址暫存器15B、及指令暫存器15C。狀態暫存器15A保持狀態資訊STS。狀態資訊STS例如包含表示定序器17之動作狀態之資訊。地址暫存器15B自輸入輸出電路14接收地址資訊ADD，並保持該地址資訊ADD。而且，地址暫存器15B將地址資訊ADD中包含之行地址信號CA及列地址信號RA分別傳送至感測放大器模組12及列解碼器13。指令暫存器15C自輸入輸出電路14接收指令CMD，並保持該指令CMD。而且，基於保持於指令暫存器15C之指令CMD而定序器17執行各種動作。 邏輯控制電路16自外部之控制器接收各種控制信號，對輸入輸出電路14及定序器17進行控制。作為該控制信號，例如使用晶片賦能信號/CE、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號/WE、讀出賦能信號/RE、及寫入保護信號/WP。信號/CE為用以將半導體記憶裝置10賦能之信號。信號CLE為將與斷定之信號CLE並行地輸入至半導體記憶裝置10之信號為指令CMD之情況通知給輸入輸出電路14之信號。信號ALE為將與斷定之信號ALE並行地輸入至半導體記憶裝置10之信號為地址資訊ADD之情況通知給輸入輸出電路14之信號。信號/WE及/RE分別為對輸入輸出電路14指示例如輸入輸出信號I/O1～I/O8之輸入及輸出之信號。信號/WP為例如用以於電源之接通斷開時使半導體記憶裝置10為保護狀態之信號。 定序器17對半導體記憶裝置10整體之動作進行控制。具體而言，定序器17基於自指令暫存器15C傳送之指令CMD而對感測放大器模組12、列解碼器13、電壓產生電路19等進行控制，執行資料之寫入動作、讀出動作等。又，定序器17具備未圖示之計數器。該計數器於寫入動作時使用，計數下述之程式迴圈重複之次數。 就緒/忙碌控制電路18基於定序器17之動作狀態而產生就緒/忙碌信號RBn，並將該信號RBn發送至外部之控制器。信號RBn為將半導體記憶裝置10受理來自外部之控制器之命令之就緒狀態或不受理命令之忙碌狀態通知給外部之控制器之信號。 電壓產生電路19基於定序器17之指示而產生所期望之電壓。而且，電壓產生電路19將所產生之電壓供給至記憶胞陣列11、感測放大器模組12、及列解碼器13。 ［1-1-2］記憶胞陣列11之構成 其次，使用圖2對記憶胞陣列11之構成進行說明。圖2係記憶胞陣列11之電路圖，表示關於記憶胞陣列11內之1個區塊BLK之詳細之電路構成。如圖2所示，區塊BLK例如具備串單元SU0～SU3。 串單元SU之各者包含複數個NAND串NS。各NAND串NS與位元線BL0～BL(L－1)((L－1)為1以上之自然數)對應而設置。NAND串NS例如包含8個記憶胞電晶體MT(MT0～MT7)、以及選擇電晶體ST1及ST2。再者，1個NAND串NS所包含之記憶胞電晶體MT之數量並不限定於此，可設為任意之數量。 記憶胞電晶體MT具備控制閘極及電荷儲存層，且非揮發性地保持資料。記憶胞電晶體MT0～MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。相同區塊內之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。 串單元SU0～SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。於相同區塊BLK內處於相同行之選擇電晶體ST1之汲極共通連接於所對應之位元線BL。進而，位於相同行之選擇電晶體ST1之汲極於複數個區塊BLK間共通連接。相同區塊內之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。相同區塊內之選擇電晶體ST2之源極共通連接於源極線SL。進而，選擇電晶體ST2之源極於複數個區塊BLK間共通連接。 於以上之構成中，將連接於共通之字元線WL之複數個記憶胞電晶體MT所保持之1位資料之集合稱為“頁”。因此，於使1個記憶胞電晶體MT記憶2位元資料之情形時，於與1根字元線WL連接之複數個記憶胞之集合中記憶2頁量之資料。 再者，以上所說明之記憶胞電晶體MT之閾值分佈例如為圖3所示者。圖3表示保持2位元資料之記憶胞電晶體MT之閾值分佈、及驗證時所使用之電壓。圖3之縱軸及橫軸分別對應於記憶胞電晶體MT之數量及閾值電壓Vth。 於記憶胞電晶體MT保持2位元之資料之情形時，其閾值電壓之分佈如圖3所示分為4個。將該4個閾值分佈自閾值電壓較低者起依次稱為“ER”位準、“A”位準、“B”位準、及“C”位準。而且，對“ER”位準、“A”位準、“B”位準、及“C”位準之閾值分佈分別分配例如“11”資料、“01”資料、“00”資料、及“10”資料。再者，相對於閾值分佈之資料之分配並不限定於此，可進行各種變更。 圖3所示之驗證電壓AV、BV、及CV分別用於寫入動作時之“A”位準、“B”位準、及“C”位準之驗證。讀出電壓Vread為閘極被施加有讀出電壓Vread之記憶胞電晶體MT不依照所保持之資料而皆為接通之電壓。該等電壓值之關係為AV＜BV＜CV＜Vread。 保持“11”資料之記憶胞電晶體MT之閾值電壓未達電壓AV，相當於資料之刪除狀態。保持“01”資料之記憶胞電晶體MT之閾值電壓為電壓AV以上且未達BV。保持“00”資料之記憶胞電晶體MT之閾值電壓為電壓BV以上且未達CV。保持“10”資料之記憶胞電晶體MT之閾值電壓為電壓CV以上。 再者，資料之寫入及讀出既可針對每一頁而進行，亦可針對每一字元線WL而進行。於讀出動作時，判定讀出對象之記憶胞電晶體MT之閾值電壓含於哪個位準。為了該判定而規定有各種讀出電壓。將用以判定某記憶胞電晶體MT具有“ER”位準之閾值電壓或具有“A”位準以上之閾值電壓之電壓，設定在“ER”位準較高者之底部與“A”位準較低者之底部之間。將用以判定某記憶胞電晶體MT具有“A”位準以下之閾值電壓或具有“B”位準以上之閾值電壓之電壓，設定在“A”位準較高者之底部與“B”位準較低者之底部之間。將用以判定某記憶胞電晶體MT具有“B”位準以下之閾值電壓或具有“C”位準之閾值電壓之電壓，設定在“B”位準較高者之底部與“C”位準較低者之底部之間。 其次，使用圖4對記憶胞陣列11之剖面構造進行說明。圖4表示記憶胞陣列11之剖視圖及分別相互交叉之X軸、Y軸、及Z軸。再者，於圖4中將層間絕緣膜省略表示。如圖4所示，半導體記憶裝置10具備P型井區域20、配線層21～26、複數個半導體柱MH、及複數個接觸插塞Ll。 P型井區域20形成於半導體基板之表面內。於P型井區域20之上方依次積層有配線層21～23。該配線層21～23分別作為選擇閘極線SGS、字元線WL、及選擇閘極線SGD而發揮功能。即，配線層21～23之層數分別與選擇閘極線SGS、字元線WL、及選擇閘極線SGD之根數對應。 再者，與選擇閘極線SGS及SGD分別對應之配線層21及23如圖4所示亦可設置複數個。又，配線層21～23設置為沿著X方向與Y方向擴展之板狀。 複數個半導體柱MH以自配線層23之上表面到達P型井區域20之上表面之方式形成。即，半導體柱MH以沿著Z方向通過配線層21～23之方式設置。於該等半導體柱MH之側面，依次形成有區塊絕緣膜27、絕緣膜(電荷儲存層)28、及隧道氧化膜29。又，於半導體柱MH中，於較隧道氧化膜29靠內側，埋入有包含導電性之材料之半導體材料30。再者，半導體柱MH之較隧道氧化膜29靠內側亦可由複數種材料構成。 於配線層23及半導體柱MH之上方，形成有與位元線BL對應之配線層24。位元線BL與所對應之半導體柱MH連接。再者，於位元線BL與所對應之半導體柱MH之間，亦可形成包含導電性之材料之接觸插塞。 於配線層23及24之間，形成有與源極線SL及井線CPWELL分別對應之配線層25及26。配線層25經由接觸插塞Ll而連接於形成於井區域20之表面內之n＋ 雜質擴散區域31。配線層26經由接觸插塞Ll而連接於形成於井區域20之表面內之p＋ 雜質擴散區域32。再者，接觸插塞LI設置為沿著X方向與Z方向擴展之板狀。 於以上之構成中，1個半導體柱MH與1個NAND串NS對應。具體而言，選擇閘極線SGD及SGS與半導體柱MH之交點分別對應於選擇電晶體ST1及ST2。同樣地，字元線WL與半導體柱MH之交點對應於記憶胞電晶體MT。 又，以上之構成於X方向排列複數個。例如，1個串單元SU由於X方向排列之複數個NAND串NS之集合而構成。於相同之區塊BLK內設置複數個串單元SU之情形時，與選擇閘極線SGD對應之配線層23於串單元SU間分離。 再者，最下層之配線層21及隧道氧化膜29設置至n＋ 型雜質擴散區域31之附近為止。藉此，若選擇電晶體ST2成為接通狀態，則於NAND串NS與n＋ 型雜質擴散區域31間形成電流路徑。 又，關於記憶胞陣列11之構成，亦可為其他構成。關於記憶胞陣列11之構成，例如記載於“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號中。又，記載於“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號、“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號、“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號中。該等專利申請案之整體於本申請案說明書中藉由參照而引用。 ［1-1-3］感測放大器模組12之構成 其次，對感測放大器模組12之構成進行說明。感測放大器模組12具備針對每一位元線BL而設置之複數個感測放大器單元SAU。圖5表示該感測放大器單元SAU之電路構成。如圖5所示，感測放大器單元SAU具備感測放大器部SA、以及鎖存電路SDL、LDL、UDL、及XDL。感測放大器部SA、以及鎖存電路SDL、LDL、UDL、及XDL以可相互發送接收資料之方式藉由總線LBUS而連接。 感測放大器部SA於讀出動作時感測讀出至所對應之位元線BL之資料，且判斷所讀出之資料為“0”或為“1”。又，於寫入動作時，基於寫入資料而對位元線BL施加電壓。如圖5所示，感測放大器部SA具備p通道MOS電晶體40、n通道MOS電晶體41～47、及電容器48。 電晶體40之一端連接於電源端子，閘極連接於節點INV。電晶體41之一端連接於電晶體40之另一端，另一端連接於節點COM，對閘極輸入控制信號BLX。電晶體42之一端連接於節點COM，另一端連接於所對應之位元線BL，對閘極輸入控制信號BLC。電晶體43之一端連接於節點COM，另一端連接於節點SRC，閘極連接於節點INV。電晶體44之一端連接於電晶體40之另一端，另一端連接於節點SEN，對閘極輸入控制信號HLL。電晶體45之一端連接於節點SEN，另一端連接於節點COM，對閘極輸入控制信號XXL。電晶體46之一端連接於接地端子，閘極連接於節點SEN。電晶體47之一端連接於電晶體46之另一端，另一端連接於總線LBUS，對閘極輸入控制信號STB。電容器48之一端連接於節點SEN，對另一端輸入時脈CLK。再者，對連接於電晶體40之一端之電源端子施加例如半導體記憶裝置10之電源電壓即電壓Vdd。又，對節點SRC施加例如半導體記憶裝置10之接地電壓即電壓Vss。 鎖存電路SDL、LDL、及UDL暫時保持讀出資料及寫入資料。於讀出動作時感測放大器部SA所確定之讀出資料、及於寫入時傳送至鎖存電路XDL之寫入資料例如被傳送至鎖存電路SDL、LDL、及UDL之任一者。如圖5所示，鎖存電路SDL具備反相器50及51、以及n通道MOS電晶體52及53。 反相器50之輸入端子連接於節點LAT，輸出端子連接於節點INV。反相器51之輸入端子連接於節點INV，輸出端子連接於節點LAT。電晶體52之一端連接於節點INV，另一端連接於總線LBUS，對閘極輸入控制信號STI。電晶體53之一端連接於節點LAT，另一端連接於總線LBUS，對閘極輸入控制信號STL。再者，鎖存電路LDL及UDL之電路構成由於與以上所說明之鎖存電路SDL之電路構成相同，故而省略說明。 鎖存電路XDL用於感測放大器單元SAU與輸入輸出電路14之間之資料之輸入輸出。即，自輸入輸出電路14接收之資料經由鎖存電路XDL而傳送至鎖存電路SDL、LDL、或UDL、或感測放大器部SA。又，鎖存電路SDL、LDL、或UDL、或感測放大器部SA之資料經由鎖存電路XDL而傳送至輸入輸出電路14。 於以上所說明之感測放大器單元SAU之構成中，各種控制信號例如由定序器17而產生。於讀出動作中，確定感測放大器部SA讀出之資料之時序係基於斷定信號STB之時序。又，於各種動作中，電晶體42基於信號BLC而對位元線BL之電壓進行箝位。 再者，感測放大器模組12之構成並不限定於此，可進行各種變更。例如，感測放大器單元SAU所具備之鎖存電路之個數並不限定於此，可基於1個記憶胞電晶體MT所保持之資料之位元數而設計。 ［1-2］半導體記憶裝置10之寫入動作 其次，對半導體記憶裝置10之寫入動作之概要進行說明。於寫入動作中，定序器17將編程電壓Vpgm遞增而重複執行編程動作與驗證動作之組合即程式迴圈。 編程動作係對所選擇之字元線WL施加編程電壓Vpgm而使寫入對象即記憶胞之閾值電壓上升之動作。又，於編程動作中，於施加編程電壓之前執行預充電動作。所謂預充電動作係指對與寫入禁止之記憶胞對應之位元線BL進行充電，使所對應之NAND串NS之通道電位上升之動作。寫入禁止之記憶胞藉由該預充電動作與編程電壓施加時之自升壓技術而抑制閾值電壓之變動。 驗證動作係判定記憶胞之閾值電壓是否到達所期望之閾值電壓之讀出動作。再者，定序器17對通過驗證之記憶胞，於以後之驗證動作中不實施驗證讀出。 而且，本實施形態之半導體記憶裝置10於寫入動作中，若因程式迴圈重複故而編程電壓Vpgm超過特定之參照電壓Vref，則將以後之編程動作中之預充電動作之時間增長。 使用圖6～圖8，對以上說明之寫入動作之詳細情況進行說明。圖6表示寫入動作之流程圖，圖7及圖8表示與編程動作時所選擇之區塊BLK對應之選擇閘極線SGD、字元線WL、及位元線BL之波形之具體例。再者，於以下之說明中，將選擇及非選擇之選擇閘極線SGD分別稱為選擇閘極線SGD_se1及SGD_usel，將選擇及非選擇之字元線WL分別稱為字元線WL_sel及WL_usel，將與寫入對象及寫入禁止之記憶胞對應之位元線BL分別稱為位元線BL_prog及BL_inh。 如圖6所示，首先，定序器17執行第1編程動作(步驟S10)。與第1編程動作對應之波形之具體例對應於圖7。此處，使用圖7對第1編程動作之詳細情況進行說明。 如圖7所示，於時刻t0以前之初始狀態中，列解碼器13對選擇閘極線SGD及字元線WL施加電壓Vss，感測放大器模組12對位元線BL施加電壓Vss。 於時刻t0中，列解碼器13對選擇閘極線SGD_sel及SGD_usel施加電壓Vsgdh，感測放大器模組12對位元線BL_inh施加電壓Vdd。電壓Vsgdh為較選擇電晶體ST1之閾值電壓高之電壓。若對選擇閘極線SGD_sel及SGD_usel施加電壓Vsgdh，則所對應之選擇電晶體ST1成為接通狀態，於各位元線BL與所對應之NAND串NS之間形成電流路徑。而且，藉由對位元線BL_inh施加電壓Vdd，而與位元線BL_inh對應之NAND串NS之通道電位上升。 於時刻t1中，列解碼器13對選擇閘極線SGD_sel及SGD_usel施加電壓Vss。若對選擇閘極線SGD_sel及SGD_usel施加電壓Vss，則選擇電晶體ST1成為斷開狀態，所對應之NAND串NS之通道成為浮動狀態。成為浮動狀態之NAND串之通道電位藉由於時刻t0與t1間施加之電壓而保持上升之狀態。即，與位元線BL_inh對應之NAND串NS之通道電位變得高於與位元線BL_prog對應之NAND串NS之通道電位。 於時刻t2中，列解碼器13對選擇閘極線SGD_sel施加電壓Vsgd，對字元線WL_sel及WL_usel施加電壓Vpass。電壓Vsgd為高於選擇電晶體ST1之閾值電壓且低於電壓Vsgdh之電壓。電壓Vpass為使閘極被施加電壓Vpass之記憶胞電晶體MT不依賴於所保持之資料而接通之電壓。若對選擇閘極線SGD_sel施加電壓Vsgd，且對位元線BL_inh施加電壓Vdd，則選擇電晶體ST1成為斷開狀態，所對應之NAND串NS之通道成為浮動狀態。而且，若對字元線WL_sel及WL_usel施加電壓Vpass，則成為浮動狀態之NAND串NS之通道電位藉由與字元線WL之耦合而上升(自升壓技術)。另一方面，與位元線BL_prog對應之NAND串之通道電位維持藉由感測放大器模組12而施加之電壓Vss。 於時刻t3中，列解碼器13對字元線WL_sel施加電壓Vpgm。若對字元線WL_sel施加電壓Vpgm，則藉由字元線WL_sel與和位元線BL_prog對應之NAND串NS之通道之電位差，而對寫入對象之記憶胞之電荷儲存層注入電子，記憶胞之閾值電壓上升。另一方面，由於字元線WL_sel與和位元線BL_inh對應之NAND串NS之通道之電位差藉由自升壓而變小，故而寫入禁止之記憶胞之閾值電壓之變動被抑制。 於時刻t4中，列解碼器13使施加至字元線WL_sel之電壓下降至電壓Vpass為止。 於時刻t5中，列解碼器13使施加至字元線WL_sel及WL_usel之電壓下降至電壓Vss為止，感測放大器模組12使施加至位元線BLinh之電壓下降至電壓Vss為止。於是，成為浮動狀態之NAND串NS之通道電位隨著字元線WL之電壓之下降而下降。 於時刻t6中，列解碼器13使施加至選擇閘極線SGD_sel之電壓下降至電壓Vss為止。於是，與選擇閘極線SGD_sel對應之選擇電晶體ST1成為斷開狀態，返回至初始狀態。而且，定序器17結束第1編程動作而轉換至下一動作。 以上所說明之時刻t0與時刻t1間之動作與預充電動作對應。此處，將於第1編程動作中執行預充電動作之時刻t0與時刻t1間之期間定義為期間T1。再者，於以下之說明中，將於預充電動作中對選擇閘極線SGD施加電壓Vsgdh，且對位元線BL施加電壓Vdd之時間稱為預充電時間。 返回至圖6，其次，定序器17執行驗證動作(步驟S11)。具體而言，對字元線WL施加驗證電壓，確認記憶胞之閾值電壓是否超過所期望之驗證電壓。接著，定序器17使編程電壓Vpgm遞增△Vpgm(步驟S12)。然後，定序器17確認編程電壓Vpgm是否超過參照電壓Vref(步驟S13)。再者，△Vpgm及參照電壓Vref可設定為任意之值。 於編程電壓Vpgm為參照電壓Vref以下之情形時(步驟S13，否)，定序器17返回至步驟S10，重複包含第1編程動作之程式迴圈。另一方面，於編程電壓Vpgm超過參照電壓Vref之情形時(步驟S13，是)，定序器17執行第2編程動作(步驟S14)。 與第2編程動作對應之波形之具體例與圖8對應。此處，使用圖8對第2編程動作之詳細情況進行說明。 如圖8所示，第2編程動作相對於使用圖7所說明之第1編程動作，預充電動作之長度及編程電壓Vpgm之大小不同。具體而言，若將於第2編程動作中執行預充電動作之時刻t0與時刻t1間之期間設為期間T2，則期間T2設定為較期間T1長。即，預充電時間為第2寫入動作較第1寫入動作長。又，由於第2編程動作包含於較第1編程動作靠後之程式迴圈中，故而第2編程動作中之編程電壓Vpgm變得高於第1編程動作中之編程電壓Vpgm。其他之第2編程動作之詳細動作由於與第1編程動作相同，故而省略說明。 返回至圖6，其次，定序器17執行驗證動作(步驟S15)，接著，確認所有寫入對象之記憶胞是否通過驗證(步驟S16)。於存在驗證失敗之記憶胞之情形時(步驟S16，否)，定序器17使編程電壓Vpgm遞增△Vpgm(步驟S17)，返回至步驟S14，重複包含第2編程動作之程式迴圈。於所有寫入對象之記憶胞通過驗證之情形時(步驟S16，是)，定序器17結束寫入動作。 ［1-3］第1實施形態之效果 根據本實施形態之半導體記憶裝置10，可提高寫入之資料之可靠性。以下，對本效果之詳細情況進行說明。 於半導體記憶裝置之寫入動作中，存在如下情況：於利用自升壓使與寫入禁止之記憶胞對應之NAND串之通道電位上升之前，執行預充電動作。於預充電動作中，藉由感測放大器模組對寫入禁止之位元線施加電壓，而使與該位元線對應之NAND串之通道電位上升。藉此，可使藉由自升壓而到達之通道電位變高，從而可抑制寫入禁止之記憶胞之閾值電壓之上升。再者，由預充電動作所致之NAND串之通道電位之上升量依賴於預充電時間，即依賴於感測放大器模組對寫入禁止之位元線施加電壓之時間。 又，於寫入動作中編程電壓隨著程式迴圈之重複而上升。於後半之程式迴圈中，由於編程電壓變高，故而寫入禁止之記憶胞之編程干擾之影響變大。因此，於寫入動作中為了抑制編程干擾之影響，較佳為越為後半之程式迴圈，使藉由自升壓而到達之通道電位越更高。即，隨著程式迴圈之進展，而最佳之預充電時間不同。 因此，本實施形態之半導體記憶裝置10中，自寫入動作之中途使編程動作中之預充電時間變長。具體而言，使編程電壓Vpgm變高之後半之程式迴圈中之編程動作之預充電時間較編程電壓Vpgm較低之前半之程式迴圈中之編程動作之預充電時間長。 藉此，與寫入禁止之記憶胞對應之NAND串NS中之通道電位之上升量為後半之程式迴圈較前半之程式迴圈變高。即，於後半之程式迴圈中藉由自升壓而到達之通道電位，較於前半之程式迴圈中藉由自升壓而到達之通道電位變高。其結果，後半之程式迴圈可提高藉由預充電動作及自升壓而抑制寫入禁止之記憶胞中之閾值電壓之上升之效果。 如以上所述，本實施形態之半導體記憶裝置10中，使編程干擾之影響變大之後半之程式迴圈中之預充電時間變長。因此，本實施形態之半導體記憶裝置10可抑制後半之程式迴圈中之編程干擾之影響，從而可提高寫入之資料之可靠性。 再者，於以上之說明中，變更預充電時間之時序藉由定序器17控制。例如，定序器17基於編程電壓Vpgm超過特定之參照電壓Vref，而變更編程動作之預充電時間。 又，本實施形態之半導體記憶裝置10中，藉由於寫入動作之中途將預充電時間之長度變更為適當之時間，而與於寫入動作整體應用相同之預充電時間之情況相比可縮短寫入時間。具體而言，於利用預充電動作抑制編程干擾之效果較小之前半之程式迴圈中，將編程動作之預充電時間設定得較短，藉此，可不損及寫入之資料之可靠性而縮短寫入動作之時間。 ［2］第2實施形態 其次，對第2實施形態之半導體記憶裝置10進行說明。本實施形態之半導體記憶裝置10係於寫入動作中將前半之程式迴圈中之預充電動作省略，自後半之程式迴圈***預充電動作之裝置。 ［2-1］半導體記憶裝置10之寫入動作 以下，使用圖9及圖10對半導體記憶裝置10之寫入動作進行說明。圖9表示本實施形態中之寫入動作之流程圖，圖10表示與編程動作時所選擇之區塊BLK對應之選擇閘極線SGD、字元線WL、及位元線BL之波形之具體例。 圖9所示之步驟S20～S27之動作分別與於第1實施形態中使用圖6所說明之步驟S10～S17之動作對應。而且，於圖9所示之動作與圖6所示之動作中，所執行之編程動作不同。 具體而言，本實施形態之寫入動作與將圖6所示之第1編程動作替換為第3編程動作，且將第2編程動作替換為第1編程動作之寫入動作相同。與第3編程動作對應之波形之具體例與圖10對應。此處，使用圖10對第3編程動作之詳細情況進行說明。 如圖10所示，於時刻t0以前之初始狀態中，列解碼器13對選擇閘極線SGD及字元線WL施加電壓Vss，感測放大器模組12對位元線BL施加電壓Vss。即，選擇電晶體ST1為斷開狀態，所對應之NAND串NS之通道成為浮動狀態。 於時刻t0中，感測放大器模組12對位元線BL_prog施加電壓Vdd。而且，若位元線BL_inh之電壓上升至Vdd為止，則定序器17轉換至下一動作。後續之時刻t1～t5之動作分別與於第1實施形態中使用圖7所說明之時刻t2～t6之動作相同。即，第3編程動作與自於第1實施形態中所說明之第1編程動作省略預充電動作之動作對應。其他動作由於與於第1實施形態中所說明之寫入動作相同，故而省略說明。 ［2-2］第2實施形態之效果 如以上所述，本實施形態之半導體記憶裝置10中，於寫入動作中，於前半之程式迴圈中執行不包含預充電動作之第3編程動作，於編程電壓Vpgm超過參照電壓Vref之後之程式迴圈中執行包含預充電動作之第1編程動作。 即，本實施形態之半導體記憶裝置10中，於編程干擾之影響較小之前半之程式迴圈中省略預充電動作，自編程干擾之影響變大之後半之程式迴圈執行預充電動作。 藉此，本實施形態之半導體記憶裝置10與第1實施形態相同可提高寫入之資料之可靠性，進而與第1實施形態中所說明之寫入動作相比可提高寫入速度。 ［3］第3實施形態 其次，對第3實施形態之半導體記憶裝置10進行說明。本實施形態之半導體記憶裝置10執行將第1實施形態中所說明之寫入動作與第2實施形態中所說明之寫入動作組合之寫入動作。 ［3-1］半導體記憶裝置10之寫入動作 以下，使用圖11對半導體記憶裝置10之寫入動作進行說明。圖11表示本實施形態中之寫入動作之流程圖。 圖11所示之步驟S30～S33之動作分別與第2實施形態中使用圖9所說明之步驟S20～S23之動作對應，步驟S34～S41之動作分別與第1實施形態中使用圖6所說明之步驟S10～S17之動作對應。而且，於圖11所示之動作與圖6及圖9所示之動作中，於重複之程式迴圈中所執行之編程動作轉換之條件不同。 具體而言，於本實施形態之寫入動作中，作為自第3編程動作轉換至第1編程動作之條件，確認編程電壓Vpgm是否超過第1參照電壓Vref1，作為自第1編程動作轉換至第2編程動作之條件，確認編程電壓Vpgm是否超過第2參照電壓Vref2。參照電壓Vref1及Vref2可設定為任意之值，第2參照電壓Vref2設定得較第1參照電壓Vref1大。其他動作由於與第1及第2實施形態中所說明之寫入動作相同，故而省略說明。 ［3-2］第3實施形態之效果 如以上所述，本實施形態之半導體記憶裝置10中，於寫入動作中，於開始之程式迴圈中執行不包含預充電動作之第3編程動作，於編程電壓Vpgm超過第1參照電壓之後之程式迴圈中執行包含預充電動作之第1編程動作，於編程電壓Vpgm超過第2參照電壓之後之程式迴圈中執行將預充電動作設定得更長之第2編程動作。 即，本實施形態之半導體記憶裝置10中，於寫入動作中，隨著程式迴圈之進展，而切換預充電動作之有無與預充電時間之長度。即，半導體記憶裝置10可根據編程干擾之影響度而選擇最佳之編程動作並執行。 藉此，本實施形態之半導體記憶裝置10與第1及第2實施形態相同可提高寫入之資料之可靠性，進而與第1實施形態中所說明之寫入動作相比可提高寫入速度。 ［4］第4實施形態 其次，對第4實施形態之半導體記憶裝置10進行說明。本實施形態之半導體記憶裝置10係於第1實施形態中所說明之寫入動作中，基於程式迴圈之執行次數而使預充電時間變長。 ［4-1］半導體記憶裝置10之寫入動作 以下，使用圖12對半導體記憶裝置10之寫入動作進行說明。圖12表示本實施形態中之寫入動作之流程圖。 圖12所示之步驟S51～S54及S56～S59之動作分別與第1實施形態中使用圖6所說明之步驟S10～S17之動作對應。而且，於圖12所示之動作中***計數程式迴圈數之步驟，相對於圖6及圖9所示之動作，變更各編程動作中之預充電時間之條件不同。 具體而言，如圖12所示，首先，定序器17重設內部之計數器之數值(步驟S50)。然後，定序器17執行第1編程動作(步驟S51)及驗證動作(步驟S52)，接著，使編程電壓Vpgm遞增(步驟S53)。此處，定序器17確認計數器之數值是否與k一致(步驟S54)。再者，數值k可設定為任意之值。 於計數器之數值與k不一致之情形時(步驟S54，否)，定序器17使計數器之數值遞增。然後，定序器17返回至步驟S51，重複包含第1編程動作之程式迴圈。另一方面，於計數器之數值與k一致之情形時(步驟S54，是)，定序器17執行第2編程動作(步驟S56)。以後之動作由於與第1實施形態中使用圖6所說明之步驟S14～S17之動作相同，故而省略說明。 ［4-2］第4實施形態之效果 如以上所述，本實施形態之半導體記憶裝置10與第1實施形態相同，自寫入動作之中途使編程動作中之預充電時間變長。而且，於本實施形態中，基於程式迴圈數執行特定之次數，而定序器17變更編程動作之預充電時間。 藉此，本實施形態之半導體記憶裝置10與第1實施形態相同，可提高寫入之資料之可靠性。 ［5］第5實施形態 其次，對第5實施形態之半導體記憶裝置10進行說明。本實施形態之半導體記憶裝置10係於第1實施形態中所說明之寫入動作中，基於特定之位準之驗證通過而切換變更預充電時間之條件。 ［5-1］半導體記憶裝置10之寫入動作 以下，使用圖13對半導體記憶裝置10之寫入動作進行說明。圖13表示本實施形態中之寫入動作之流程圖。 圖13所示之步驟S60～S67及S56～S59之動作分別與第1實施形態中使用圖6所說明之步驟S10～S17之動作對應。而且，於圖13所示之動作與圖6所示之動作中，於重複之程式迴圈中執行之編程動作轉換之條件不同。 具體而言，於本實施形態之寫入動作中，於寫入對象之頁中，基於通過特定之位準之驗證，自第1編程動作轉換至第2編程動作。其他動作由於與第1實施形態中使用圖6～圖8所說明之動作相同，故而省略說明。 ［5-2］第5實施形態之效果 如以上所述，本實施形態之半導體記憶裝置10與第1實施形態相同，自寫入動作之中途使編程動作中之預充電時間變長。而且，於本實施形態中，基於通過驗證之時序，定序器17變更編程動作之預充電時間。 藉此，本實施形態之半導體記憶裝置10與第1實施形態相同，可提高寫入之資料之可靠性。 ［6］第6實施形態 其次，對第6實施形態之半導體記憶裝置10進行說明。本實施形態為第1實施形態中所說明之第1編程動作之變化例，且於預充電動作時使對選擇位元線BL_prog施加電壓之時間變長。 ［6-1］半導體記憶裝置10之寫入動作 以下，使用圖13對第1編程動作之變化例進行說明。圖13表示與所選擇之區塊BLK對應之選擇閘極線SGD、字元線WL、及位元線BL之波形之具體例。 如圖13所示，第1編程動作之變化例相對於第1實施形態中使用圖7所說明之第1編程動作，時刻t0及t1中之動作不同，進而追加時刻t1與t2間之時刻t1d中之動作。 具體而言，於時刻t0中，於圖7所示之第1編程動作中，感測放大器模組12將位元線BL_prog之電壓維持為Vss，相對於此，於圖13所示之第1編程動作之變化例中，感測放大器模組12對位元線BL_prog施加電壓Vdd。藉此，與位元線BL_prog對應之NAND串NS之通道電位上升。 於時刻t1中，列解碼器13對選擇閘極線SGD_sel及SGD_usel施加電壓Vss。若對選擇閘極線SGD_sel及SGD_usel施加電壓Vss，則選擇電晶體ST1成為斷開狀態，所對應之NAND串NS之通道成為浮動狀態。即，於本實施形態中，與位元線BL_prog對應之NAND串NS之通道電位藉由時刻t0與t1間施加之電壓而保持上升之狀態。而且，於時刻t1d中，感測放大器模組12使位元線BL_prog之電壓下降至Vss。 於時刻t2中，若對選擇閘極線SGD_sel施加電壓Vsgd，則所對應之選擇電晶體ST1成為接通狀態。此時，由於位元線BL_prog之電壓為Vss，故而所選擇之串單元SU且所選擇之NAND串NS之通道電位下降。藉此，成為與第1實施形態中所說明之第1編程動作相同之狀態。另一方面，非選擇之串單元SU中之NAND串NS藉由預充電動作而維持通道電位上升之狀態。即，於第1編程動作之變化例中，自非選擇之串單元SU且與寫入對象之位元線BL_prog對應之NAND串之通道電位上升之狀態，藉由與字元線WL之耦合而電位上升。其他動作由於與第1實施形態中所說明之第1編程動作相同，故而省略說明。 ［6-2］第6實施形態之效果 如以上所述，本實施形態之半導體記憶裝置10中，由於自非選擇之串單元SU且與寫入對象之位元線BL_prog對應之NAND串之通道電位上升之狀態藉由與字元線WL之耦合而通道電位上升，故而可使藉由自升壓而到達之通道電位變高。即，半導體記憶裝置10中，即便於非選擇之串單元SU且與寫入對象之位元線BL_prog對應之NAND串NS中，亦可獲得與其他非寫入之位元線BL_inh所對應之NAND串NS相同程度之抑制閾值電壓之上升之效果。 藉此，本實施形態之半導體記憶裝置10與第1實施形態相比，可提高非選擇之串單元SU且與寫入對象之位元線BL_prog對應之NAND串NS中之寫入之資料之可靠性。 ［6］變化例等 根據上述實施形態之半導體記憶裝置10包含：第1及第2記憶胞＜MT，圖2＞；第1及第2選擇電晶體＜ST1，圖2＞，其等一端分別連接於第1及第2記憶胞之一端；第1及第2位元線＜BL，圖2＞，其等分別連接於第1及第2選擇電晶體之另一端；第1字元線＜WL，圖2＞，其連接於第1及第2記憶胞之閘極；以及第1選擇閘極線＜SGD，圖2＞，其連接於第1及第2選擇電晶體之閘極。寫入動作包含第1程式迴圈及繼第1程式迴圈之後之第2程式迴圈。第1及第2程式迴圈包含對第1字元線施加編程脈衝之編程動作及驗證動作。於編程動作中，於對第1字元線施加編程脈衝之期間，對第1位元線＜BL_prog，圖7＞施加第1電壓＜Vss，圖7＞，對第2位元線＜BL_inh，圖7＞施加較第1電壓高之第2電壓＜Vdd，圖7＞，對第1選擇閘極線＜SGD_sel，圖7＞施加較第2電壓高之第3電壓＜Vsgd，圖7＞，於對第1字元線施加編程脈衝之前，對第2位元線施加第2電壓，對第1選擇閘極線施加較第3電壓高之第4電壓＜Vsgdh，圖7＞。對第1選擇閘極線施加第4電壓之長度為第2程式迴圈＜T2，圖8＞較第1程式迴圈＜T1，圖7＞長。 藉此，可提供一種可提高寫入之資料之可靠性之半導體記憶裝置。 再者，於上述實施形態中，以於所有字元線WL應用相同之設定之情況為例進行了說明，但並不限定於此。例如，半導體記憶裝置10亦可設定針對每一字元線WL而變更預充電時間之條件。具體而言，例如，亦可將第1實施形態中使用圖6所說明之步驟13中之參照電壓Vref設定為針對每一字元線WL而不同之值。例如，亦可將第4實施形態中使用圖12所說明之步驟54中之值k設定為針對每一字元線WL而不同之值。例如，亦可將第5實施形態中使用圖13所說明之步驟63中之驗證位準設定為針對每一字元線WL而不同之驗證位準。 再者，第4及第5實施形態中所說明之寫入動作中之自第1編程動作轉換至第2編程動作之條件，可應用於第2及第3實施形態中所說明之寫入動作。又，變更預充電動作之有無及預充電時間之長度之條件可儘可能組合使用。 再者，第6實施形態中所說明之第1編程動作之變化例亦可同樣地應用於第2編程動作。 再者，於上述實施形態中所說明之寫入動作中，以使1個記憶胞記憶2位元之資料之情況為例進行了說明，但並不限定於此。例如，亦可使1個記憶胞記憶3位元以上之資料。即便於此種情形時，亦可藉由設定適當之條件，而實現上述實施形態中所說明之動作。例如，於對第5實施形態應用使1個記憶胞記憶3位元之資料之構成之情形時，作為變更預充電動作之有無及預充電時間之長度之條件，亦可設定“C”位準以後之驗證通過。 再者，於上述實施形態中，記憶胞陣列11亦可並非為記憶胞三維地積層於半導體基板之上方之構成。即，半導體記憶裝置10之記憶胞陣列11亦可為記憶胞二維地排列於半導體基板上之構成。 再者，於步驟S16、S26、S40、S58、及S66中，以所有寫入對象之記憶胞通過驗證之情況為例進行了說明，但並不限定於此。例如，定序器17於規定之次數之驗證失敗之情形時，亦可視為該頁之寫入動作失敗。於該情形時，對外部之控制器發送該頁之寫入動作失敗之旨意之資訊。 再者，於本說明書中所謂“連接”表示電性連接，例如不排除中間介置有其他元件之情況。 再者，於上述各實施形態中， (1)於讀出動作中，於“A”位準之讀出動作對所選擇之字元線施加之電壓例如為0～0.55 V之間。並不限定於此，亦可為0.1～0.24 V、0.21～0.31 V、0.31～0.4 V、0.4～0.5 V、0.5～0.55 V之任一者之間。 於“B”位準之讀出動作對所選擇之字元線施加之電壓例如為1.5～2.3 V之間。並不限定於此，亦可為1.65～1.8 V、1.8～1.95 V、1.95～2.1 V、2.1～2.3 V之任一者之間。 於“C”位準之讀出動作對所選擇之字元線施加之電壓例如為3.0 V～4.0 V之間。並不限定於此，亦可為3.0～3.2 V、3.2～3.4 V、3.4～3.5 V、3.5～3.6 V、3.6～4.0 V之任一者之間。 作為讀出動作之時間(tRead)，例如亦可為25～38 μs、38～70 μs、70～80 μs之間。 (2)寫入動作如上所述包含編程動作及驗證動作。於寫入動作中，於編程動作時對所選擇之字元線最初施加之電壓例如為13.7～14.3 V之間。並不限定於此，例如亦可為13.7～14.0 V、14.0～14.6 V之任一者之間。 亦可改變寫入第奇數個字元線時之對所選擇之字元線最初施加之電壓、及寫入第偶數個字元線時之對所選擇之字元線最初施加之電壓。 於將編程動作設為ISPP方式(Incremental Step Pulse Program，遞增階躍脈衝編程)時，作為階躍電壓，例如可列舉0.5 V左右。 作為施加至非選擇之字元線之電壓，例如亦可為6.0～7.3 V之間。並不限定於該情況，例如亦可為7.3～8.4 V之間，亦可為6.0 V以下。 亦可藉由非選擇之字元線為第奇數個字元線還是為第偶數個字元線來改變所施加之導通電壓。 作為寫入動作之時間(tProg)，例如亦可為1700～7800 μs、1800～1900 μs、1900～2000 μs之間。 (3)於刪除動作中，對形成於半導體基板上部且於上方配置有上述記憶胞之井最初施加之電壓例如為12.0～13.6 V之間。並不限定於該情況，例如亦可為13.6～14.8 V、14.8～19.0 V、19.0～19.8 V、19.8～21.0 V之間。 作為刪除動作之時間(tErase)，例如亦可為3000～4000 μs、4000～5000 μs、4000～9000 μs之間。 (4)記憶胞之構造具有於半導體基板(矽基板)上介隔膜厚為4～10 nm之隧道絕緣膜而配置之電荷儲存層。該電荷儲存層可設為膜厚為2～3 nm之SiN或SiON等絕緣膜與膜厚為3～8 nm之聚矽之積層構造。又，亦可對聚矽添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜例如具有隔於膜厚為3～10 nm之下層High-k膜與膜厚為3～10 nm之上層High-k膜之間之膜厚為4～10 nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可設為較High-k膜之膜厚更厚。於絕緣膜上介隔膜厚為3～10 nm之材料而形成有膜厚為30～70 nm之控制電極。此處，材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。 又，可於記憶胞間形成氣隙。 對本發明之幾個實施形態進行了說明，但該等實施形態係作為例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態可以其他各種方式實施，於不脫離發明之主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍中。 [相關申請案] 本申請案享有以日本專利申請案2017-1237號(申請日：2017年1月6日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
10‧‧‧半導體記憶裝置
11‧‧‧記憶胞陣列
12‧‧‧感測放大器模組
13‧‧‧列解碼器
14‧‧‧輸入輸出電路
15‧‧‧暫存器
15A‧‧‧狀態暫存器
15B‧‧‧地址暫存器
15C‧‧‧指令暫存器
16‧‧‧邏輯控制電路
17‧‧‧定序器
18‧‧‧就緒/忙碌控制電路
19‧‧‧電壓產生電路
20‧‧‧P型井區域
21～26‧‧‧配線層
27‧‧‧區塊絕緣膜
28‧‧‧絕緣膜(電荷儲存層)
29‧‧‧隧道氧化膜
30‧‧‧半導體材料
40‧‧‧p通道MOS電晶體
41～47‧‧‧n通道MOS電晶體
48‧‧‧電容器
50‧‧‧反相器
51‧‧‧反相器
52‧‧‧n通道MOS電晶體
53‧‧‧n通道MOS電晶體
ADD‧‧‧地址資訊
ALE‧‧‧地址鎖存賦能信號
AV、BV、CV‧‧‧驗證電壓
BL‧‧‧位元線
BL0～BL(L－1)‧‧‧位元線
BLC‧‧‧控制信號
BLK0～BLKn‧‧‧區塊
BL_prog‧‧‧位元線
BL_inh‧‧‧位元線
BLX‧‧‧控制信號
CA‧‧‧行地址信號
/CE‧‧‧晶片賦能信號
CLE‧‧‧指令鎖存賦能信號
CLK‧‧‧時脈
CMD‧‧‧指令
HLL‧‧‧控制信號
INV‧‧‧節點
I/O1～I/O8‧‧‧輸入輸出信號
LAT‧‧‧節點
LBUS‧‧‧總線
MT(MT0～MT7)‧‧‧記憶胞電晶體
NS‧‧‧NAND串
RA‧‧‧列地址信號
RBn‧‧‧就緒/忙碌信號
/RE‧‧‧讀出賦能信號
SA‧‧‧感測放大器部
SAU‧‧‧感測放大器單元
SDL、LDL、UDL、XDL‧‧‧鎖存電路
SEN‧‧‧節點
SL‧‧‧源極線
SGD‧‧‧選擇閘極線
SGD0～SGD3‧‧‧選擇閘極線
SGD_se1‧‧‧選擇閘極線
SGD_usel‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SU0～SU3‧‧‧串單元
ST‧‧‧選擇電晶體
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STB‧‧‧控制信號
STI‧‧‧控制信號
STL‧‧‧控制信號
STS‧‧‧狀態資訊
t0～t6‧‧‧時刻
T1‧‧‧期間
T2‧‧‧期間
Vdd‧‧‧電壓
Vpass‧‧‧電壓
Vpgm‧‧‧編程電壓
Vread‧‧‧讀出電壓
Vsgd‧‧‧電壓
Vsgdh‧‧‧電壓
Vss‧‧‧電壓
Vth‧‧‧閾值電壓
/WE‧‧‧寫入賦能信號
WL‧‧‧字元線
WL0～WL7‧‧‧字元線
WL_sel‧‧‧字元線
WL_usel‧‧‧字元線
/WP‧‧‧寫入保護信號
XXL‧‧‧控制信號
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶胞之閾值分佈。 圖4係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之剖視圖。 圖5係第1實施形態之半導體記憶裝置所具備之感測放大器模組之電路圖。 圖6係第1實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖7係第1實施形態之半導體記憶裝置中之寫入動作之波形圖。 圖8係第1實施形態之半導體記憶裝置中之寫入動作之波形圖。 圖9係第2實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖10係第2實施形態之半導體記憶裝置中之寫入動作之波形圖。 圖11係第3實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖12係第4實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖13係第5實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖14係第6實施形態之半導體記憶裝置中之寫入動作之波形圖。

Claims (9)

  1. 一種半導體記憶裝置，其包括： 第1及第2記憶胞電晶體，其等可非揮發性地保持資料； 第1選擇電晶體，其一端連接於上述第1記憶胞電晶體之一端； 第2選擇電晶體，其一端連接於上述第2記憶胞電晶體之一端； 第1位元線，其連接於上述第1選擇電晶體之另一端； 第2位元線，其連接於上述第2選擇電晶體之另一端； 第1字元線，其連接於上述第1及第2記憶胞電晶體之閘極；及 第1選擇閘極線，其連接於上述第1及第2選擇電晶體之閘極；且 寫入動作包含第1程式迴圈及繼上述第1程式迴圈之後之第2程式迴圈， 上述第1及第2程式迴圈包含對上述第1字元線施加編程脈衝之編程動作及驗證動作， 上述寫入動作於上述第1及第2程式迴圈之上述編程動作中， 於對上述第1字元線施加上述編程脈衝之期間，對上述第1位元線施加第1電壓，對上述第2位元線施加較上述第1電壓高之第2電壓，對上述第1選擇閘極線施加較上述第2電壓高之第3電壓， 於對上述第1字元線施加上述編程脈衝之前，對上述第2位元線施加上述第2電壓，對上述第1選擇閘極線施加較上述第3電壓高之第4電壓；對上述第1選擇閘極線施加上述第4電壓之長度，上述第2程式迴圈者較上述第1程式迴圈者長。
  2. 一種半導體記憶裝置，其包括： 第1及第2記憶胞電晶體，其等可非揮發性地保持資料； 第1選擇電晶體，其一端連接於上述第1記憶胞電晶體之一端； 第2選擇電晶體，其一端連接於上述第2記憶胞電晶體之一端； 第1位元線，其連接於上述第1選擇電晶體之另一端； 第2位元線，其連接於上述第2選擇電晶體之另一端； 第1字元線，其連接於上述第1及第2記憶胞電晶體之閘極；及 第1選擇閘極線，其連接於上述第1及第2選擇電晶體之閘極；且 寫入動作包含第1程式迴圈及繼上述第1程式迴圈之後之第2程式迴圈， 上述第1及第2程式迴圈包含對上述第1字元線施加編程脈衝之編程動作及驗證動作， 於上述第1及第2程式迴圈之上述編程動作中， 於對上述第1字元線施加上述編程脈衝之期間，對上述第1位元線施加第1電壓，對上述第2位元線施加較上述第1電壓高之第2電壓，對上述第1選擇閘極線施加較上述第2電壓高之第3電壓， 於上述第2程式迴圈之上述編程動作中， 於對上述第1字元線施加上述編程脈衝之前，對上述第2位元線施加上述第2電壓，對上述第1選擇閘極線施加較上述第3電壓高之第4電壓， 於上述第1程式迴圈之上述編程動作中，於對上述第1字元線施加上述編程脈衝之前，不對上述第1選擇閘極線施加上述第4電壓。
  3. 如請求項1或2之半導體記憶裝置，其進而具備執行上述寫入動作之控制器，且 上述控制器根據上述編程脈衝之電壓值，而自上述第1程式迴圈轉換至上述第2程式迴圈。
  4. 如請求項1或2之半導體記憶裝置，其進而具備執行上述寫入動作之控制器，且 於上述寫入動作中，上述控制器根據所執行之程式迴圈之次數，而自上述第1程式迴圈轉換至上述第2程式迴圈。
  5. 如請求項1或2之半導體記憶裝置，其進而具備執行上述寫入動作之控制器，且 於上述寫入動作中，上述控制器根據上述驗證動作通過，而自上述第1程式迴圈轉換至上述第2程式迴圈。
  6. 如請求項1或2之半導體記憶裝置，其進而具備： 第3記憶胞電晶體，其可非揮發性地保持資料； 第3選擇電晶體，其一端連接於上述第3記憶胞電晶體之一端，另一端連接於上述第1位元線；及 第2選擇閘極線，其連接於上述第3選擇電晶體之閘極；且 於上述編程動作中，於對上述第1字元線施加上述編程脈衝之前，對上述第1選擇閘極線施加上述第4電壓之情形時，於對上述第1選擇閘極線施加上述第4電壓之期間對上述第1位元線施加上述第2電壓，於上述第1選擇閘極線之電壓自上述第4電壓下降至上述第1電壓之後，上述第1位元線之電壓自上述第2電壓下降至上述第1電壓。
  7. 如請求項3之半導體記憶裝置，其進而具備： 第3記憶胞電晶體，其可非揮發性地保持資料； 第3選擇電晶體，其一端連接於上述第3記憶胞電晶體之一端，另一端連接於上述第1位元線；及 第2字元線，其連接於上述第3記憶胞電晶體之閘極；且 上述控制器可對選擇上述第1字元線之寫入動作及選擇上述第2字元線之寫入動作，將自上述第1程式迴圈轉換至上述第2程式迴圈之條件設定為不同。
  8. 如請求項4之半導體記憶裝置，其進而具備： 第3記憶胞電晶體，其可非揮發性地保持資料； 第3選擇電晶體，其一端連接於上述第3記憶胞電晶體之一端，另一端連接於上述第1位元線；及 第2字元線，其連接於上述第3記憶胞電晶體之閘極；且 上述控制器可對選擇上述第1字元線之寫入動作及選擇上述第2字元線之寫入動作，將自上述第1程式迴圈轉換至上述第2程式迴圈之條件設定為不同。
  9. 如請求項5之半導體記憶裝置，其進而具備： 第3記憶胞電晶體，其可非揮發性地保持資料； 第3選擇電晶體，其一端連接於上述第3記憶胞電晶體之一端，另一端連接於上述第1位元線；及 第2字元線，其連接於上述第3記憶胞電晶體之閘極；且 上述控制器可於選擇上述第1字元線之寫入動作及選擇上述第2字元線之寫入動作，將自上述第1程式迴圈轉換至上述第2程式迴圈之條件設定為不同。
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