JP2023076806A - 半導体装置内の信号干渉を減らすための装置及び方法 - Google Patents

Abstract

【課題】半導体装置内の信号干渉を減らすことができる装置及び方法を提供すること。【解決手段】本技術は、データを格納する不揮発性メモリセルと連結される複数のページバッファが予め設定された方向に隣接して配置されたメモリ構造物及び前記複数のページバッファのうち、隣り合った２つのページバッファのリセット区間を少なくとも１回のリセット区間以上の分だけ互いに離間させる制御装置を含むメモリ装置を提供する。【選択図】図１

Description

本発明は、半導体装置に関し、具体的に、半導体装置内の信号干渉を減らすための装置及び方法に関する。

近年、コンピュータ環境に対するパラダイム（ｐａｒａｄｉｇｍ）がいつ、どこでもコンピュータシステムを使用できるようにするユビキタスコンピューティング（ｕｂｉｑｕｉｔｏｕｓ ｃｏｍｐｕｔｉｎｇ）に切り換えられている。これにより、携帯電話、デジタルカメラ、ノートブックコンピュータなどのような携帯用電子装置の使用が急増している。このような携帯用電子装置は、一般に、メモリ装置を利用するメモリシステム、言い換えれば、データ格納装置を使用する。データ格納装置は、携帯用電子装置の主記憶装置または補助記憶装置として使用される。

磁気ディスクと機械的な駆動装置（例、ｍｅｃｈａｎｉｃａｌ ａｒｍ）を含むハードディスクと比較すると、不揮発性メモリ装置は、半導体工程技術の発達により、小さい面積に多くのデータを格納できるだけでなく、機械的な駆動装置を使用する必要がなく、データをアクセスする速度が速くかつ電力消費が少ないことができる。このような長所を有する不揮発性メモリ装置を含むメモリシステムの例として、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリ装置、様々なインターフェースを有するメモリカード、ソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などがある。

本発明の一実施形態は、半導体装置内の信号干渉を減らすことができる装置及び方法を提供できる。また、本発明の一実施形態は、メモリ装置の集積度を改善できる装置及び方法を提供できる。

本発明においてなそうとする技術的課題は、以上で言及した技術的課題に制限されず、言及していないさらに他の技術的課題は、下記の記載から本発明の属する技術分野における通常の知識を有する者に明確に理解され得るであろう。

本発明の実施形態は、半導体装置、メモリシステム、メモリシステムに含まれるコントローラ、あるいはメモリシステムを含むデータ処理装置を提供できる。

本発明の一実施形態に係るメモリ装置は、データを格納する不揮発性メモリセルと連結される複数のページバッファが予め設定された方向に隣接して配置されたメモリ構造物と、前記複数のページバッファのうち、隣り合った２つのページバッファのリセット区間を少なくとも１回のリセット区間以上の分だけ互いに離間させる制御装置とを含むことができる。

本発明の他の実施形態に係る半導体装置は、データを一時格納するラッチを備える複数のバッファが予め設定された方向に隣接して配置された構造物と、前記複数のバッファのうち、隣り合った２つのバッファのそれぞれの活性化区間を少なくとも１回の活性化区間以上の分だけ互いに離間させる制御装置とを含むことができる。

本発明の他の実施形態に係るメモリ装置は、複数の列を有するメモリセルアレイと、物理的に互いに隣接して配置され、対応する列に連結された第１及び第２のラッチを各々備える第１及び第２のページバッファと、前記第１及び第２のページバッファ内の第１のラッチに第１及び第２の信号を印加して前記第１のラッチをリセットするように構成された制御回路とを備え、前記第１のページバッファの前記第２のラッチは、前記第２のページバッファの前記第１のラッチに物理的に隣接して配置され、第１及び第２の信号は、任意の時間量により分離されたそれぞれの時間の間、イネーブル状態を維持できる。

前記本発明の態様は、本発明の望ましい実施形態のうち一部に過ぎず、本願発明の技術的特徴が反映された様々な実施形態が当該技術分野の通常的な知識を有する者により、以下に詳述する本発明の詳細な説明に基づいて導出され、理解されることができる。

本発明に係る装置についての効果について説明すれば、次のとおりである。

本発明の一実施形態に係る半導体装置は、集積度が高い回路で隣接した回路が動作するとき点が重ならないように信号を分離させて、隣接した回路により干渉が発生して信号あるいはデータが歪むことを防止できる。

また、本発明の一実施形態に係るメモリ装置は、複数の不揮発性メモリセルと連結され、データを入出力するために一時格納できるページバッファが密集された環境で隣接したページバッファの活性化信号を重ならないように活性化して干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）を減らすことができる。

本発明において得ることができる効果は、以上で言及した効果に制限されず、言及していないさらに他の効果は、下記の記載から本発明の属する分野における通常の知識を有する者に明確に理解され得るであろう。

本発明の一実施形態に係るデータ処理システムを説明する。 本発明の一実施形態に係るメモリ装置を説明する。 本発明の一実施形態に係るメモリ装置内のページバッファ及び制御信号の第１の例を説明する。 本発明の一実施形態に係るメモリ装置内のページバッファ領域の第１の構造を説明する。 本発明の一実施形態に係るメモリ装置内のページバッファ領域の第２の構造を説明する。 本発明の一実施形態に係るメモリ装置内のページバッファ及び制御信号の第２の例を説明する。 本発明の一実施形態に係るメモリ装置内のページバッファ及び制御信号の第３の例を説明する。 本発明の一実施形態に係るメモリ装置内のページバッファを説明する。 メモリ装置内のページバッファを制御する第１の動作方法を説明する。 第１の動作方法によりページバッファで発生する干渉を説明する。 第１の動作方法により発生した干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）によるデータ歪みを説明する。 本発明の一実施形態に係るメモリ装置内のページバッファを制御する第２の動作方法を説明する。 本発明の一実施形態に係る第２の動作方法によりページバッファで干渉が防止されることを説明する。 本発明の一実施形態に係る第２の動作方法により発生した干渉にもデータが歪まない過程を説明する。

以下、本発明に係る望ましい実施形態を添付した図面を参照して詳細に説明する。下記の説明では、本発明に係る動作を理解するのに必要な部分だけが説明され、それ以外の部分の説明は、本発明の要旨を濁さないように省略されるであろうということに留意すべきである。

以下、図面を参照して本発明の実施形態等についてより具体的に説明する。

図１は、本発明の他の実施形態に係るデータ処理システムを説明する。

図１に示すように、データ処理システム１００は、ホスト１０２及びメモリシステム１１０を備える。例えば、ホスト１０２とメモリシステム１１０とは、データバス（ｄａｔａ ｂｕｓ）、ホストケーブル（ｈｏｓｔ ｃａｂｌｅ）などのようなデータ伝達手段を介して連結されて、データを送受信することができる。

メモリシステム１１０は、メモリ装置１５０とコントローラ１３０とを備えることができる。メモリシステム１１０内のメモリ装置１５０とコントローラ１３０とは、物理的に区分される構成要素であることができる。メモリ装置１５０とコントローラ１３０とは、少なくとも１つのデータパス（ｄａｔａ ｐａｔｈ）で連結されることができる。例えば、データパスは、チャネル（ｃｈａｎｎｅｌ）及び／又はウェイ（ｗａｙ）などで構成されることができる。

実施形態によって、メモリ装置１５０とコントローラ１３０とは、機能的に区分される構成要素であることができる。また、実施形態によって、メモリ装置１５０とコントローラ１３０とは、１つの半導体装置チップ（ｃｈｉｐ）あるいは複数の半導体装置チップ（ｃｈｉｐ）を介して実現されることができる。実施形態によって、高い集積度が求められるメモリシステム１１０の場合、メモリ装置１５０とコントローラ１３０とは、１つの半導体装置チップ（ｃｈｉｐ）で構成されることもできる。

メモリ装置１５０は、複数のメモリブロック１５２、１５４、１５６を備えることができる。メモリブロック１５２、１５４、１５６は、削除動作を介して共にデータが除去される不揮発性メモリセル等のグループであると理解することができる。図示されてはいないが、メモリブロック１５２、１５４、１５６は、プログラム動作の際に共にデータが格納されるか、読み出し動作の際にデータを共に出力する不揮発性メモリセル等のグループであるページ（ｐａｇｅ）を含むことができる。例えば、１つのメモリブロック１５２、１５４、１５６には複数のページが含まれることができる。

図示されてはいないが、メモリ装置１５０は、複数のメモリプレイン（ｐｌａｎｅ）あるいは複数のメモリダイ（ｄｉｅ）を備えることができる。実施形態によって、メモリプレインは、少なくとも１つのメモリブロック１５２、１５４、１５６を備えることができ、複数の不揮発性メモリセルで構成されたアレイを制御できる駆動回路及び複数の不揮発性メモリセルに入力あるいは複数の不揮発性メモリセルから出力されるデータを一時格納できるバッファを備える論理的あるいは物理的なパーティション（ｐａｒｔｉｔｉｏｎ）であると理解することができる。

実施形態によって、メモリ装置１５０は、少なくとも１つのメモリブロック１５２、１５４、１５６、少なくとも１つのメモリプレイン、あるいは少なくとも１つのメモリダイを備えることができる。メモリブロック１５２、１５４、１５６は、ＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）タイプあるいはＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）タイプを含むことができる。図２において説明したメモリ装置１５０は、メモリシステム１１０の動作性能に対応して内部構成が変わることができる。本発明の一実施形態は、図２において説明した内部構成に限定されないことができる。

図１に示すように、メモリ装置１５０は、メモリブロック１５２、１５４、１５６に少なくとも１つの電圧を供給できる電圧供給回路１７０を備えることができる。電圧供給回路１７０は、読み出し電圧（Ｖｒｄ）、プログラム電圧（Ｖｐｒｏｇ）、パス電圧（Ｖｐａｓｓ）、あるいは削除電圧（Ｖｅｒｓ）をメモリブロック１５２、１５４、１５６に含まれた不揮発性メモリセルに供給することができる。例えば、メモリブロック１５２、１５４、１５６に含まれた不揮発性メモリセルに格納されたデータを読み出すための読み出し動作中、電圧供給回路１７０は、選択された不揮発性メモリセルに読み出し電圧（Ｖｒｄ）を供給できる。メモリブロック１５２、１５４、１５６に含まれた不揮発性メモリセルにデータを格納するためのプログラム動作中、電圧供給回路１７０は、選択された不揮発性メモリセルにプログラム電圧（Ｖｐｒｏｇ）を供給できる。また、選択された不揮発性メモリセルに読み出し動作あるいはプログラム動作中、電圧供給回路１７０は、選択されなかった不揮発性メモリセルにパス電圧（Ｖｐａｓｓ）を供給できる。メモリブロック１５２、１５４、１５６に含まれた不揮発性メモリセルに格納されたデータを削除するための削除動作中、電圧供給回路１７０は、メモリブロック１５２、１５４、１５６に削除電圧（Ｖｅｒｓ）を供給できる。

メモリ装置１５０は、メモリブロック１５２、１５４、１５６に供給する様々な電圧に関する情報を格納できる。例えば、メモリブロック１５２、１５４、１５６内の不揮発性メモリセルがマルチビットのデータを格納できる場合、マルチビットのデータを識別するための読み出し電圧（Ｖｒｄ）のレベルは様々であることができる。メモリ装置１５０は、マルチビットのデータに対応する複数の読み出し電圧（Ｖｒｄ）のレベルを含む電圧テーブルを備えることができる。

ホスト１０２は、電子装置、例えば、携帯電話、ＭＰ３プレーヤ、ラップトップコンピュータなどのような携帯用電子装置等、またはデスクトップコンピュータ、ゲーム機、ＴＶ、プロジェクタなどのような非携帯用電子装置等を含むことができる。例えば、ホスト１０２は、コンピューティング装置あるいは有無線電子装置等を含むことができる。

また、ホスト１０２は、少なくとも１つの運営システム（ＯＳ：ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ）を含み、運営システムは、ホスト１０２の機能及び動作を全般的に管理及び制御し、データ処理システム１００またはメモリシステム１１０を使用するユーザとホスト１０２との間に相互動作を提供する。ここで、運営システムは、ユーザの使用目的及び用途に相応した機能及び動作を支援し、例えば、ホスト１０２の移動性（ｍｏｂｉｌｉｔｙ）によって一般運営システムとモバイル運用システムとに区分することができる。また、運営システムにおける一般運営システムは、ユーザの使用環境によって個人用運営システムと企業用運営システムとに区分することができ、一例として、個人用運営システムは、一般ユーザのためのサービス提供機能を支援するように特性化されたシステムを含むことができ、企業用運営システムは、高性能を確保及び支援するように特性化されたシステムを含むことができる。一方、ホスト１０２は、複数の運営システムを含むことができ、また、ユーザ要請（ｕｓｅｒ ｒｅｑｕｅｓｔ）に相応したメモリシステム１１０との動作実行のために運営システムを行う。ホスト１０２は、ユーザ要請に該当する複数のコマンドをメモリシステム１１０に送信し、メモリシステム１１０では、複数のコマンドに該当する動作（すなわち、ユーザ要請に相応する動作）を行う。

メモリシステム１１０内のコントローラ１３０は、ホスト１０２からの要請に応答してメモリ装置１５０を制御できる。例えば、コントローラ１３０は、読み出し動作を行ってメモリ装置１５０から読み出されたデータをホスト１０２に提供することができ、書き込み動作（プログラム動作）を行ってホスト１０２から提供されたデータをメモリ装置１５０に格納することができる。このようなデータ入出力動作を行うために、コントローラ１３０は、読み出し、プログラム（ｐｒｏｇｒａｍ）、イレイス（ｅｒａｓｅ）などの動作を制御できる。電圧供給回路１７０は、コントローラ１３０がメモリ装置１５０に送信した命令あるいは要請に応じて対象電圧をメモリグループ３３０あるいはメモリブロック１５２、１５４、１５６に伝達することができる。

実施形態によって、コントローラ１３０は、ホストインターフェース１３２、プロセッサ１３４、エラー訂正部１３８、パワー管理ユニット（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ、ＰＭＵ）１４０、メモリインターフェース１４２、及びメモリ１４４を備えることができる。図２において説明したコントローラ１３０に含まれた構成要素は、メモリシステム１１０の実現形態、動作性能などによって変わることができる。例えば、メモリシステム１１０は、ソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ＭＭＣ、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＲＳ－ＭＭＣ（Ｒｅｄｕｃｅｄ Ｓｉｚｅ ＭＭＣ）、ｍｉｃｒｏ－ＭＭＣ形態のマルチメディアカード（ＭＭＣ：Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）、ＳＤ、ｍｉｎｉ－ＳＤ、ｍｉｃｒｏ－ＳＤ形態のセキュアデジタル（ＳＤ：Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｔｏｒａｇｅ Ｂｕｓ）格納装置、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）装置、ＣＦ（Ｃｏｍｐａｃｔ Ｆｌａｓｈ）カード、スマートメディア（Ｓｍａｒｔ Ｍｅｄｉａ（登録商標））カード、メモリスティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）などのような様々な種類の格納装置のうち、いずれか１つで実現されることができる。コントローラ１３０の内部に含まれる構成要素等は、メモリシステム１１０の実現形態によって追加されるか、除去されることができる。

ホスト１０２とメモリシステム１１０とは、約束された規格に対応して信号、データなどを送受信するためのコントローラあるいはインターフェースを備えることができる。例えば、メモリシステム１１０内のホストインターフェース１３２は、ホスト１０２に信号、データなどを送信するか、ホスト１０２から伝達される信号、データなどを受信できる装置を含むことができる。

コントローラ１３０に含まれたホストインターフェース１３２は、ホスト１０２から伝達される信号、コマンド（ｃｏｍｍａｎｄ）、またはデータを受信することができる。すなわち、ホスト１０２とメモリシステム１１０とは、互いに約束された規格を介してデータを送受信できる。データを送受信するための約束された規格の例として、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（Ｍｕｌｔｉ－Ｍｅｄｉａ Ｃａｒｄ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、ＰＣＩＥ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＳ（Ｓｅｒｉａｌ－ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）などのような様々なインターフェースプロトコルがある。実施形態によって、ホストインターフェース１３２は、ホスト１０２とデータをやりとりする領域であって、ホストインターフェース階層（ＨＩＬ：Ｈｏｓｔ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ、以下、「ＨＩＬ」と称する）と呼ばれるファームウェア（ｆｉｒｍｗａｒｅ）を介して実現されるか、駆動されることができる。

図１に示すように、コントローラ１３０内のエラー訂正部（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｉｒｃｕｉｔｒｙ、１３８）は、メモリ装置１５０で処理されるデータのエラービットを訂正できる。実施形態によって、エラー訂正部１３８は、ＥＣＣエンコーダとＥＣＣデコーダとを備えることができる。ここで、ＥＣＣエンコーダ（ＥＣＣ ｅｎｃｏｄｅｒ）は、メモリ装置１５０にプログラムされるデータをエラー訂正エンコーディング（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｅｎｃｏｄｉｎｇ）して、パリティ（ｐａｒｉｔｙ）ビットが付加されたデータを生成できる。パリティビットが付加されたデータは、メモリ装置１５０に格納されることができる。ＥＣＣデコーダ（ＥＣＣ ｄｅｃｏｄｅｒ）は、メモリ装置１５０に格納されたデータを読み出す場合、メモリ装置１５０から読み出されたデータに含まれるエラーを検出及び訂正する。ＥＣＣユニット１３８は、メモリ装置１５０から読み出されたデータをエラー訂正デコーディング（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｄｅｃｏｄｉｎｇ）した後、エラー訂正デコーディングの成功可否を判断し、判断結果に応じて指示信号、例えば、エラー訂正成功（ｓｕｃｃｅｓｓ）／失敗（ｆａｉｌ）信号を出力し、ＥＣＣエンコーディング過程で生成されたパリティ（ｐａｒｉｔｙ）ビットを使用して読み出されたデータのエラービットを訂正できる。ＥＣＣユニット１３８は、エラービット個数が訂正可能なエラービット閾値以上発生すれば、エラービットを訂正できず、エラービットを訂正できないことに相応するエラー訂正失敗信号を出力できる。

実施形態によって、エラー訂正部１３８は、ＬＤＰＣ（ｌｏｗ ｄｅｎｓｉｔｙ ｐａｒｉｔｙ ｃｈｅｃｋ）コード（ｃｏｄｅ）、ＢＣＨ（Ｂｏｓｅ、Ｃｈａｕｄｈｒｉ、Ｈｏｃｑｕｅｎｇｈｅｍ）コード、ターボコード（ｔｕｒｂｏ ｃｏｄｅ）、読み出し－ソロモンコード（Ｒｅｅｄ－Ｓｏｌｏｍｏｎ ｃｏｄｅ）、コンボリューションコード（ｃｏｎｖｏｌｕｔｉｏｎ ｃｏｄｅ）、ＲＳＣ（ｒｅｃｕｒｓｉｖｅ ｓｙｓｔｅｍａｔｉｃ ｃｏｄｅ）、ＴＣＭ（ｔｒｅｌｌｉｓ－ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）、ＢＣＭ（Ｂｌｏｃｋ ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）などのコーデッドモジュレーション（ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）を使用してエラー訂正を行うことができ、これに限定されるものではない。また、エラー訂正部１３８は、データに含まれたエラーを訂正するためのプログラム、回路、モジュール、システム、または装置を含むことができる。

ＰＭＵ１４０は、メモリシステム１１０に印加される電源（例、コントローラ１３０に供給される電圧）を監視し、コントローラ１３０に含まれた構成要素にパワーを提供できる。ＰＭＵ１４０は、電源のオン（Ｏｎ）あるいはオフ（Ｏｆｆ）を感知するだけでなく、供給される電圧レベルが不安定な場合、メモリシステム１１０が緊急に現在状態をバックアップできるようにトリガー信号を生成できる。実施形態によって、ＰＭＵ１４０は、緊急状況で使用されることができる電力を蓄積できる装置を含むことができる。

メモリインターフェース１４２は、コントローラ１３０がホスト１０２からの要請に応答してメモリ装置１５０を制御するために、コントローラ１３０とメモリ装置１５０との間の信号、データを送受信できる。メモリ装置１５０がフラッシュメモリ（例、ＮＡＮＤフラッシュメモリ）である場合、メモリインターフェース１４２は、ＮＡＮＤフラッシュコントローラ（ＮＡＮＤ Ｆｌａｓｈ Ｃｏｎｔｒｏｌｌｅｒ、ＮＦＣ）を含むことができる。プロセッサ１３４の制御によって、メモリインターフェース１４２は、メモリ装置１５０の動作を制御するための信号を生成でき、メモリ装置１５０から出力されたデータを受信するか、メモリ装置１５０に格納されるデータを送信できる。実施形態によって、メモリインターフェース１４２は、メモリ装置１５０間データ入出力を支援し、メモリ装置１５０とデータをやりとりする領域であって、フラッシュインターフェース階層（ＦＩＬ：Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ、以下、「ＦＩＬ」と称する）と呼ばれるファームウェア（ｆｉｒｍｗａｒｅ）を介して実現されるか、駆動されることができる。

実施形態によって、メモリインターフェース１４２は、メモリ装置１５０間データ入出力のために、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦｉ）、トグル（ｔｏｇｇｌｅ）モードなどを支援できる。例えば、ＯＮＦｉは、８－ビットあるいは１６－ビットの単位データに対する両方向（ｂｉｄｉｒｅｃｔｉｏｎａｌ）送受信を支援できる信号線を含むデータ経路（例、チャネル、ウェイ等）を使用できる。コントローラ１３０とメモリ装置１５０との間のデータ通信は、非同期式ＳＤＲ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）、同期式ＤＤＲ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）、及びトグルＤＤＲ（Ｔｏｇｇｌｅ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）のうち、少なくとも１つに対するインターフェース（ｉｎｔｅｒｆａｃｅ）を支援する装置を介して行われることができる。

メモリ１４４は、メモリシステム１１０及びコントローラ１３０の動作メモリ（ｗｏｒｋｉｎｇ ｍｅｍｏｒｙ）であって、メモリシステム１１０及びコントローラ１３０の駆動のために必要なデータあるいは駆動中に発生したデータを格納できる。例えば、メモリ１４４は、コントローラ１３０がホスト１０２からの要請に応答してメモリ装置１５０から提供された読み出しデータをホスト１０２に提供する前に一時格納することができる。また、コントローラ１３０は、ホスト１０２から提供された書き込みデータをメモリ装置１５０に格納する前、メモリ１４４に一時格納することができる。メモリ装置１５０の読み出し、書き込み、プログラム、イレイス（ｅｒａｓｅ）などの動作を制御する場合、メモリシステム１１０内のコントローラ１３０とメモリ装置１５０との間に伝達されるか、発生するデータは、メモリ１４４に格納されることができる。読み出しデータまたは書き込みデータだけでなく、メモリ１４４は、ホスト１０２とメモリ装置１５０との間のデータ書き込み及び読み出しなどの動作を行うために必要な情報（例、マップデータ、読み出し命令、プログラム命令等）を格納できる。メモリ１４４は、命令キュー（ｃｏｍｍａｎｄ ｑｕｅｕｅ）、プログラムメモリ、データメモリ、書き込みバッファ（ｂｕｆｆｅｒ）／キャッシュ（ｃａｃｈｅ）、読み出しバッファ／キャッシュ、データバッファ／キャッシュ、マップ（ｍａｐ）バッファ／キャッシュなどを含むことができる。

実施形態によって、メモリ１４４は、揮発性メモリで実現されることができ、例えば、静的ランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、または動的ランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などで実現されることができる。さらに、メモリ１４４は、図２において図示したように、コントローラ１３０の内部に存在するか、またはコントローラ１３０の外部に存在することができ、このとき、メモリインターフェースを介してコントローラ１３０からデータが入出力される外部揮発性メモリで実現されることができる。

プロセッサ１３４は、コントローラ１３０の動作を制御できる。ホスト１０２からの書き込み要請または読み出し要請に応答して、プロセッサ１３４は、メモリ装置１５０に対するプログラム動作または読み出し動作を行うことができる。プロセッサ１３４は、コントローラ１３０のデータ入出力動作を制御するために、フラッシュ変換階層（ＦＴＬ：Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ、以下、「ＦＴＬ」と称する）と呼ばれるファームウェア（ｆｉｒｍｗａｒｅ）を駆動できる。実施形態によって、プロセッサ１３４は、マイクロプロセッサまたは中央処理装置（ＣＰＵ）などで実現されることができる。

また、実施形態によって、プロセッサ１３４は、互いに区別される演算処理領域であるコア（ｃｏｒｅ）が２つ以上集積された回路であるマルチコア（ｍｕｌｔｉ－ｃｏｒｅ）プロセッサで実現されることもできる。例えば、マルチコアプロセッサ内の複数のコアは、複数のフラッシュ変換階層（ＦＴＬ）を各々駆動すれば、メモリシステム１１０のデータ入出力速度を向上させることができる。

コントローラ１３０内のプロセッサ１３４は、ホスト１０２から入力されたコマンドに対応する動作を行うことができ、ホスト１０２のような外部装置から入力されるコマンドと関係なく、メモリシステム１１０が独立的に動作を行うこともできる。通常、ホスト１０２から伝達されたコマンドに対応してコントローラ１３０が行う動作がフォアグラウンド（ｆｏｒｅｇｒｏｕｎｄ）動作と理解されることができ、ホスト１０２から伝達されたコマンドと関係なく、コントローラ１３０が独立的に行う動作がバックグラウンド（ｂａｃｋｇｒｏｕｎｄ）動作と理解されることができる。フォアグラウンド（ｆｏｒｅｇｒｏｕｎｄ）動作またはバックグラウンド（ｂａｃｋｇｒｏｕｎｄ）動作により、コントローラ１３０は、メモリ装置１５０に格納されたデータに対する読み出し（ｒｅａｄ）、書き込み（ｗｒｉｔｅ）、あるいはプログラム（ｐｒｏｇｒａｍ）、削除（ｅｒａｓｅ）などのための動作を行うこともできる。また、ホスト１０２から伝達されたセットコマンド（ｓｅｔ ｃｏｍｍａｎｄ）としてセットパラメータコマンド（ｓｅｔ ｐａｒａｍｅｔｅｒ ｃｏｍｍａｎｄ）またはセットフィーチャコマンド（ｓｅｔ ｆｅａｔｕｒｅ ｃｏｍｍａｎｄ）に該当するパラメータセット動作などもフォアグラウンド動作と理解されることができる。一方、ホスト１０２から伝達される命令なしにバックグラウンド動作として、メモリ装置１５０に含まれた複数のメモリブロック１５２、１５４、１５６と関連して、メモリシステム１１０は、ガーベジコレクション（Ｇａｒｂａｇｅ Ｃｏｌｌｅｃｔｉｏｎ、ＧＣ）、ウェアーレベリング（Ｗｅａｒ Ｌｅｖｅｌｉｎｇ、ＷＬ）、バッドブロックを確認して処理するバッドブロック管理（ｂａｄ ｂｌｏｃｋ ｍａｎａｇｅｍｅｎｔ）などのための動作を行うこともできる。

一方、フォアグラウンド（ｆｏｒｅｇｒｏｕｎｄ）動作またはバックグラウンド（ｂａｃｋｇｒｏｕｎｄ）動作として、実質的に類似した動作が行われることもできる。例えば、メモリシステム１１０がホスト１０２の命令に対応して手動ガーベジコレクション（Ｍａｎｕａｌ ＧＣ）を行うと、フォアグラウンド動作と理解されることができ、メモリシステム１１０が独立的に自動ガーベジコレクション（Ａｕｔｏ ＧＣ）を行うと、バックグラウンド動作と理解されることができる。

メモリ装置１５０が不揮発性メモリセルを含む複数のダイ（ｄｉｅｓ）あるいは複数のチップ（ｃｈｉｐｓ）で構成された場合、コントローラ１３０は、メモリシステム１１０の性能向上のために、ホスト１０２から伝達された要請あるいは命令をメモリ装置１５０内の複数のダイ（ｄｉｅｓ）あるいは複数のチップ（ｃｈｉｐｓ）に分けて同時に処理することができる。コントローラ１３０内のメモリインターフェース１４２は、メモリ装置１５０内の複数のダイ（ｄｉｅｓ）あるいは複数のチップ（ｃｈｉｐｓ）と少なくとも１つのチャネル（ｃｈａｎｎｅｌ）と少なくとも１つのウェイ（ｗａｙ）を介して連結されることができる。コントローラ１３０が不揮発性メモリセルで構成される複数のページに対応する要請あるいは命令を処理するために、データを各チャネルあるいは各ウェイを介して分散して格納する場合、当該要請あるいは命令に対する動作が同時にあるいは並列に行われることができる。このような処理方式あるいは方法をインターリビング（ｉｎｔｅｒｌｅａｖｉｎｇ）方式と理解することができる。メモリ装置１５０内の各ダイ（ｄｉｅ）あるいは各チップ（ｃｈｉｐ）のデータ入出力速度よりインターリビング方式で動作することができるメモリシステム１１０のデータ入出力速度は速いことができるので、メモリシステム１１０のデータ入出力性能を向上させることができる。

コントローラ１３０は、メモリ装置１５０に含まれた複数のメモリダイと連結された複数のチャネルまたはウェイの状態を確認できる。例えば、チャネルまたはウェイの状態は、ビジー（ｂｕｓｙ）状態、レディー（ｒｅａｄｙ）状態、アクティブ（ａｃｔｉｖｅ）状態、アイドル（ｉｄｌｅ）状態、正常（ｎｏｒｍａｌ）状態、非正常（ａｂｎｏｒｍａｌ）状態などに区分することができる。コントローラ１３０が命令、要請、及び／又はデータが伝達されるチャネルまたはウェイに対応して、格納されるデータの物理的住所が決定され得る。一方、コントローラ１３０は、メモリディバイス１５０から伝達されたディスクリプタ（ｄｅｓｃｒｉｐｔｏｒ）を参照できる。ディスクリプタは、予め決定されたフォーマットまたは構造を有するデータであって、メモリ装置１５０に関する何かを記述するパラメータのブロックまたはページを含むことができる。例えば、ディスクリプタは、装置ディスクリプタ、構成ディスクリプタ、ユニットディスクリプタなどを含むことができる。コントローラ１３０は、命令またはデータがあるチャネル（等）または方法（等）を介して交換されるかを決定するために、ディスクリプタを参照するか、使用する。

メモリシステム１１０内のメモリ装置１５０は、複数のメモリブロック１５２、１５４、１５６を備えることができる。複数のメモリブロック１５２、１５４、１５６の各々は、複数の不揮発性メモリセルを含む。図示されてはいないが、実施形態によって、複数のメモリブロック１５２、１５４、１５６の各々は、３次元（ｄｉｍｅｎｓｉｏｎ）立体スタック（ｓｔａｃｋ）構造を有することができる。

メモリ装置１５０に含まれた複数のメモリブロック１５２、１５４、１５６は、１つのメモリセルに格納または表現できるビットの数によって、単一レベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ、ＳＬＣ）メモリブロック及びマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ、ＭＬＣ）メモリブロックなどに区分されることができる。ＳＬＣメモリブロックは、１つのメモリセルに１ビットデータを格納する不揮発性メモリセルで実現された複数のページを含むことができる。ＭＬＣメモリブロックに比べて、ＳＬＣメモリブロックは、データ演算性能が速く、かつ耐久性が高いことができる。ＭＬＣメモリブロックは、１つのメモリセルにマルチビットデータ（例えば、２ビットまたはそれ以上のビット）を格納するメモリセルで実現された複数のページを含むことができる。ＳＬＣメモリブロックに比べて、ＭＬＣメモリブロックは、同じ面積、空間により多くのデータを格納できる。メモリ装置１５０に含まれたＭＬＣメモリブロックは、１つのメモリセルに２ビットデータを格納できるメモリセルにより実現された複数のページを含むダブルレベルセル（Ｄｏｕｂｌｅ Ｌｅｖｅｌ Ｃｅｌｌ、ＤＬＣ）、１つのメモリセルに３ビットデータを格納できるメモリセルにより実現された複数のページを含むトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ、ＴＬＣ）、１つのメモリセルに４ビットデータを格納できるメモリセルにより実現された複数のページを含むクアドラプルレベルセル（Ｑｕａｄｒｕｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ、ＱＬＣ）、または１つのメモリセルに５ビットまたはそれ以上のビットデータを格納できるメモリセルにより実現された複数のページを含む多重レベルセル（ｍｕｌｔｉｐｌｅ ｌｅｖｅｌ ｃｅｌｌ）などを含むことができる。

実施形態によって、コントローラ１３０は、メモリシステム１５０に含まれたマルチレベルセル（ＭＬＣ）メモリブロックを、１つのメモリセルに１ビットデータを格納するＳＬＣメモリブロックのように運用することができる。例えば、マルチレベルセル（ＭＬＣ）メモリブロックの一部で他のブロックに比べてより速いことができるデータ入出力速度を活用して、コントローラ１３０は、マルチレベルセル（ＭＬＣ）メモリブロックの一部をＳＬＣメモリブロックとして運用することにより、データを一時格納するためのバッファ（ｂｕｆｆｅｒ）として使用することもできる。

また、実施形態によって、コントローラ１３０は、メモリシステム１５０に含まれたマルチレベルセル（ＭＬＣ）メモリブロックに削除動作なしに複数回データをプログラムすることができる。一般に、不揮発性メモリセルは、上書き（ｏｖｅｒｗｒｉｔｅ）を支援しない特徴を有している。しかし、マルチレベルセル（ＭＬＣ）メモリブロックがマルチビットデータを格納できる特徴を利用して、コントローラ１３０は、不揮発性メモリセルに１ビットデータを複数回プログラムすることもできる。このために、コントローラ１３０は、不揮発性メモリセルにデータをプログラムした回数を別の動作情報として格納することができ、同じ不揮発性メモリセルに再度プログラムする前、不揮発性メモリセルの閾値電圧のレベルを均一にするための均一化（ｕｎｉｆｏｒｍｉｔｙ）動作を行うこともできる。

実施形態によって、メモリ装置１５０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＭＲＯＭ（Ｍａｓｋ ＲＯＭ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ＲＯＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｍａｇｎｅｔｉｃ ＲＯＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＮＡＮＤあるいはＮＯＲフラッシュメモリ（ｆｌａｓｈ ｍｅｍｏｒｙ）、相変換メモリ（ＰＣＲＡＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、抵抗メモリ（ＲＲＡＭ（ＲｅＲＡＭ）：Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体メモリ（ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、またはスピン注入磁気メモリ（ＳＴＴ－ＲＡＭ（ＳＴＴ－ＭＲＡＭ）：Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのようなメモリ装置で実現されることができる。

図２は、本発明の一実施形態に係るメモリ装置を説明する。具体的に、図２は、図１において説明したメモリ装置１５０に含まれたメモリダイあるいはメモリプレイン内のメモリセルアレイ回路を概略的に説明する。

図２に示すように、メモリ装置１５０は、複数の不揮発性メモリセルを含むメモリグループ３３０を備える。メモリグループ３３０には、複数の不揮発性メモリセルがビットライン（ＢＬ０ ｔｏ ＢＬｍ－１）に各々連結された複数のセルストリング３４０を備えることができる。各列（ｃｏｌｕｍｎ）に配置されたセルストリング３４０は、少なくとも１つのドレイン選択トランジスタ（ＤＳＴ）と、少なくとも１つのソース選択トランジスタ（ＳＳＴ）とを備えることができる。選択トランジスタ（ＤＳＴ、ＳＳＴ）間には、複数個のメモリセル、またはメモリセルトランジスタ（ＭＣ０ ｔｏ ＭＣｎ－１）が直列に連結されることができる。それぞれのメモリセル（ＭＣ０ ｔｏ ＭＣｎ－１）は、セル当たり複数のビットのデータ情報を格納するＭＬＣで構成されることができる。セルストリング３４０は、対応するビットライン（ＢＬ０ ｔｏ ＢＬｍ－１）に各々電気的に連結されることができる。

図２では、ナンド（ＮＡＮＤ）フラッシュメモリセルで構成されたメモリグループ３３０を一例として図示しているが、本発明の実施形態に係るメモリ装置１５０に含まれたメモリグループ３３０は、ナンドフラッシュメモリにのみ限定されるものではなく、ノアフラッシュメモリ（ＮＯＲ－ｔｙｐｅ Ｆｌａｓｈ ｍｅｍｏｒｙ）、少なくとも２種類以上のメモリセルが混合されたハイブリッドフラッシュメモリ、メモリチップ内にコントローラが内蔵されたＯｎｅ－ＮＡＮＤフラッシュメモリなどで実現されることもできる。さらに、本発明の実施形態に係るメモリグループ３３０は、電荷蓄積層が伝導性浮遊ゲートで構成されたフラッシュメモリ装置はもちろん、電荷蓄積層が絶縁膜で構成されたチャージトラップ型フラッシュ（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ、ＣＴＦ）メモリ装置などで実現されることもできる。

実施形態によって、図２において説明するメモリグループ３３０は、図１において説明するメモリ装置１５０内の少なくとも１つのメモリブロック１５２、１５４、１５６を備えることもできる。一方、メモリ装置１５０は、２次元または３次元の構造を有することができる。３次元構造のメモリ装置では、それぞれのメモリブロック１５２、１５４、１５６が３次元構造（または、垂直構造）で実現されることもできる。例えば、それぞれのメモリブロック１５２、１５４、１５６は、第１の方向ないし第３の方向、例えば、ｘ－軸方向、ｙ－軸方向、及びｚ－軸方向に沿って延びた構造物を含んで、３次元構造で実現されることができる。

メモリ装置１５０の複数のメモリブロック１５２、１５４、１５６を構成するメモリグループ３３０は、複数のビットライン（ＢＬ）、複数のストリング選択ライン（ＳＳＬ）、複数のドレイン選択ライン（ＤＳＬ）、複数のワードライン（ＷＬ）、複数のダミーワードライン（ＤＷＬ）、そして複数の共通ソースライン（ＣＳＬ）に連結されることができ、それにより、複数のナンドストリング（ＮＳ）を含むことができる。メモリグループ３３０では、１つのビットライン（ＢＬ）に複数のナンドストリング（ＮＳ）が連結されて、１つのナンドストリング（ＮＳ）に複数のトランジスタが実現され得る。さらに、各ナンドストリング（ＮＳ）のストリング選択トランジスタ（ＳＳＴ）は、共通ソースライン（ＣＳＬ）と連結されることができ、各ナンドストリング（ＮＳ）のドレイン選択トランジスタ（ＤＳＴ）は、対応するビットライン（ＢＬ）と連結されることができる。ここで、各ナンドストリング（ＮＳ）のストリング選択トランジスタ（ＳＳＴ）及びドレイン選択トランジスタ（ＤＳＴ）との間にメモリセル（ＭＣ）が含まれ得る。

メモリ装置１５０の電圧供給回路１７０は、動作モードによってそれぞれのワードラインに供給されるワードライン電圧（例えば、プログラム電圧、読み出し電圧、パス電圧などの対象電圧（ｓｕｂｊｅｃｔ ｖｏｌｔａｇｅ））と、メモリセルが形成されたバルク（例えば、ウェル領域）に供給される電圧を提供でき、このとき、電圧供給回路１７０の電圧発生動作は、制御回路（図示せず）の制御により行われることができる。また、電圧供給回路１７０は、複数の読み出しデータを生成するために、複数の可変読み出し電圧を生成でき、制御回路の制御に応答してメモリセルアレイのメモリブロック（または、セクター）のうち、１つを選択し、選択されたメモリブロックのワードラインのうち、１つを選択でき、ワードライン電圧を選択されたワードライン及び非選択されたワードラインに各々提供することができる。制御回路１８０は、電圧供給回路１７０がメモリグループ３３０に印加することができる様々な対象電圧を生成し、様々な対象電圧がメモリグループ３３０のワードラインに印加され得るようにする。

メモリ装置１５０は、制御回路１８０によって制御され、動作モードによって感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）として、または書き込みドライバー（ｗｒｉｔｅ ｄｒｉｖｅｒ）として動作できる読み出し／書き込み回路３２０を備えることができる。例えば、検証／正常読み出し動作の場合、読み出し／書き込み回路３２０は、メモリセルアレイからデータを読み出すための感知増幅器として動作することができる。また、プログラム動作の場合、読み出し／書き込み回路３２０は、メモリセルアレイに格納されるデータによってビットラインを駆動する書き込みドライバーとして動作することができる。読み出し／書き込み回路３２０は、プログラム動作の際、セルアレイに書き込まれるデータをバッファ（図示せず）から受信し、入力されたデータによってビットラインを駆動できる。このために、読み出し／書き込み回路３２０は、列（ｃｏｌｕｍｎ）（または、ビットライン）またはカラムペア（ｃｏｌｕｍｎ ｐａｉｒ）（または、ビットラインペア）に各々対応する複数のページバッファ（ＰＢ）３２２、３２４、３２６を備えることができ、それぞれのページバッファ（ｐａｇｅ ｂｕｆｆｅｒ）３２２、３２４、３２６には、複数のラッチ（図示せず）が備えられ得る。

図示されてはいないが、ページバッファ３２２、３２４、３２６は、複数のバス（ＢＵＳ）を介して入出力素子（例、直列化回路（ｓｅｒｉａｌｉｚａｔｉｏｎ ｃｉｒｃｕｉｔ））と連結されることができる。ページバッファ３２２、３２４、３２６の各々が互いに異なるバスを介して入出力素子と連結されれば、ページバッファ３２２、３２４、３２６でデータを出力するのに発生しうる遅延を減らすことができる。

実施形態によって、メモリ装置１５０は、書き込み命令、書き込みデータ、及び書き込みデータが格納される位置に関する情報（例、物理住所）を受信できる。制御回路１８０は、書き込み命令に対応して電圧供給回路１７０がプログラム動作の際に使用されるプログラムパルス、パス電圧などを生成させ、プログラム動作後に行われる検証動作の際に使用される様々な電圧を生成させる。

図３は、本発明の一実施形態に係るメモリ装置内のページバッファ及び制御信号の第１の例を説明する。具体的に、図３は、図２において説明したメモリ装置１５０内の読み出し／書き込み回路３２０に備えられた複数のページバッファ（ＰＢ）の例を説明する。

図３に示すように、読み出し／書き込み回路３２０内の複数のページバッファ（ＰＢ）は、行と列方向に隣接して配置されることができる。実施形態によって、複数のページバッファ（ＰＢ）は、３次元構造で配置されることもできる。ここで、ページバッファ（ＰＢ）は、図２において説明したページバッファ３２２、３２４、３２６に対応することができる。

図２及び図３に示すように、ページバッファ（ＰＢ）は、不揮発性メモリセルに格納されたデータをビットラインを介して受信して一時格納することができる。ページバッファ（ＰＢ）は、少なくとも１つのラッチ（ｌａｔｃｈ）を備え、データを一時格納した後には、新しいデータを格納するためにリセット（ｒｅｓｅｔ）されることができる。図２において説明した制御回路１８０は、ページバッファ（ＰＢ）をリセット（ｒｅｓｅｔ）するための制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞を送信でき、制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞に対応してページバッファ（ＰＢ）に含まれたラッチ（ｌａｔｃｈ）は初期化されることができる。図３において説明する制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞は、図８においてラッチに印加されるリセット信号ＭＲＳＴ、ＤＲＳＴ、ＳＲＳＴに対応することができる。

図３において説明した２つの隣り合った制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞は、隣り合ったページバッファ（ＰＢ）と連結されず、予め設定された距離の分だけ互いに離れて配置されたページバッファ（ＰＢ）と連結されることができる。これは、制御回路１８０が２つの隣り合った制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞を順次活性化させるか、２つの隣り合った制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞の活性化領域が少なくとも一部で重なる場合、隣り合ったページバッファ（ＰＢ）間干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）が発生することができるためである。２つの隣り合った制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞が予め設定された距離の分だけ互いに離れて配置されたページバッファ（ＰＢ）と連結されれば、２つの隣り合った制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞の活性化領域が少なくとも一部で重なってもページバッファ（ＰＢ）が互いに予め設定された距離の分だけ離間しているので、干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）からデータの歪み（ｄｉｓｔｏｒｔｉｏｎ）を避けることができる。

以下では、図４～図５を参照して、メモリ装置１５０がシールディドビットライン構造（Ｓｈｉｅｌｄｅｄ ＢＬ Ａｒｃｈｉｔｅｃｔｕｒｅ）を有する例を説明する。ページバッファ（ＰＢ）は、１つのセンシング及びラッチ装置と理解されることができる。図２に示すように、１つのビットライン（ＢＬ）に１つのページバッファ３２２が連結されているが、メモリ装置１５０のこのような構造をオールビットライン構造（Ａｌｌ ＢＬ Ａｒｃｈｉｔｅｃｔｕｒｅ）と呼ぶことができる。図４～図５に示すように、２つ以上のビットライン（ＢＬ）に１つのページバッファ（ＰＢ）が連結される構造であるシールディドビットライン構造（Ｓｈｉｅｌｄｅｄ ＢＬ Ａｒｃｈｉｔｅｃｔｕｒｅ）を説明する。

メモリ装置１５０内のメモリグループ３３０に含まれたセルの個数が１６ｋ Ｂｙｔｅと仮定すれば、読み出し／書き込み回路３２０には、１６ｋ Ｂｙｔｅに対応する数のセンシング及びラッチ装置を含む必要がある。しかし、メモリ装置１５０の集積度を向上させるために（例、同じ格納空間を有するメモリ装置１５０の大きさを減らすために）、メモリ装置１５０内の読み出し／書き込み回路３２０に含まれるページバッファ（ＰＢ）の段数を異なるようにすることができる。

例えば、ビットラインと平行な縦方向の段数が増加するほど、メモリ装置１５０の集積度は低くなることができる。図２に示すように、ビットラインと平行な縦方向にセンシング及びラッチ装置の段数が減るほど、より多くの読み出し／書き込み回路３２０内のページバッファ３２２、３２４、３２６は、ビットラインＢＬ０、ＢＬ１、ＢＬｍ－１と交差する方向に配置されることができ、ビットラインと平行な縦方向にセンシング及びラッチ装置の段数が増加するほど、より少ない読み出し／書き込み回路３２０内のページバッファ３２２、３２４、３２６は、ビットラインＢＬ０、ＢＬ１、ＢＬｍ－１と並んだ方向に配置されることができる。

図４は、本発明の一実施形態に係るメモリ装置内のページバッファ領域の第１の構造を説明する。図４に示すように、読み出し／書き込み回路３２０内の複数のページバッファ（ＰＢ）は、１６ｋ Ｂｙｔｅのセルに対応し、１３ｍｍの幅に１２段で配置されることができる。ページバッファ（ＰＢ）毎に５個のラインが配置され得る。

図５は、本発明の一実施形態に係るメモリ装置内のページバッファ領域の第２の構造を説明する。図５に示すように、読み出し／書き込み回路３２０内の複数のページバッファ（ＰＢ）は、１６ｋ Ｂｙｔｅのセルに対応し、１３ｍｍの幅に８段で配置されることができる。ページバッファ（ＰＢ）毎に３．５個のラインが配置され得る。

図４と図５に示すように、同じ大きさ（例、１３ｍｍの幅）に同じ数のセンシング及びラッチ装置を互いに異なる段数を基に配置させることができる。図４において説明した第１の構造では、ページバッファ（ＰＢ）上に５個のラインが配置されることに対し、図５において説明した第２の構造では、ページバッファ（ＰＢ）上に３．５個のラインが配置され得る。各ラインは、半導体装置の製造工程で電気回路の最小線間幅で実現されることができるので、第１の構造より第２の構造を有する読み出し／書き込み回路３２０の集積度をさらに高くすることができる。

図６は、本発明の一実施形態に係るメモリ装置内のページバッファ及び制御信号の第２の例を説明する。

図６に示すように、読み出し／書き込み回路３２０内の複数のページバッファ（ＰＢ）に対する制御信号ＸＲＳＴ＜０：７＞が印加される配線を横方向に配置することができる。複数のページバッファ（ＰＢ）に対する制御信号ＸＲＳＴ＜０：７＞は、ページバッファ（ＰＢ）の段別に分離されて印加される構造であって、ページバッファ（ＰＢ）の段別に制御信号により制御されることができる。８個の制御信号ＸＲＳＴ＜０：７＞を図５において説明した８段で配置されたページバッファ（ＰＢ）に印加することができる。

図７は、本発明の一実施形態に係るメモリ装置内のページバッファ及び制御信号の第３の例を説明する。

図７に示すように、読み出し／書き込み回路３２０内の複数のページバッファ（ＰＢ）に対する制御信号ＸＲＳＴ＜０：７＞が印加される配線を縦方向に配置することができる。複数のページバッファ（ＰＢ）に対する制御信号ＸＲＳＴ＜０：７＞は、ページバッファ（ＰＢ）のゾーン（ｚｏｎｅ）別に分離されて印加される構造であって、各ゾーン（ｚｏｎｅ）に配置されたページバッファ（ＰＢ）のゾーン別に印加される制御信号により制御されることができる。８個の制御信号ＸＲＳＴ＜０：７＞を図５において説明した８個のゾーンで配置されたページバッファ（ＰＢ）に印加することができる。

図６及び図７に示すように、複数のページバッファ（ＰＢ）に印加される複数の制御信号ＸＲＳＴ＜０：７＞は、横（行）方向（ビットラインと交差する方向）あるいは縦（列）方向（ビットラインと並んだ方向）に配置された配線に沿って印加されることができる。

図８は、本発明の一実施形態に係るメモリ装置内のページバッファを説明する。図８は、オールビットライン構造（Ａｌｌ ＢＬ Ａｒｃｈｉｔｅｃｔｕｒｅ）あるいはシールディドビットライン構造（Ｓｈｉｅｌｄｅｄ ＢＬ Ａｒｃｈｉｔｅｃｔｕｒｅ）で使用されるページバッファ（ＰＢ）の内部構成を説明する。

図２及び図８に示すように、ページバッファ３２２は、ビットラインＢＬ、ＢＬＣＭとスイッチング素子を介して連結されることができる。スイッチング素子は、ページバッファ制御信号ＰＢ＿ＳＥＮＳＥにより制御されることができる。ページバッファ制御信号ＰＢ＿ＳＥＮＳＥによりスイッチング素子が点くと、ビットラインＢＬ、ＢＬＣＭとページバッファ３２２とが連結されることができる。ページバッファ制御信号ＰＢ＿ＳＥＮＳＥによりスイッチング素子が消えると、ビットラインＢＬ、ＢＬＣＭとページバッファ３２２とは、電気的に遮断されることができる。

実施形態によって、ページバッファ３２２は、メインレジスタ４３０、第１のサブレジスタ４１０、及び第２のサブレジスタ４２０を備える。メインレジスタ４３０、第１のサブレジスタ４１０、及び第２のサブレジスタ４２０の各々は、インバータラッチ（ｌａｔｃｈ）を備え、制御信号ＴＲＡＮＭ、ＴＲＡＮＤ、ＴＲＡＮＳによりセンシングノード（ＳＯ）と連結されることができる。メインレジスタ４３０に含まれたインバータラッチは、互いに相反した値に対応する電位が維持される２つのノードＱＳ、ＱＳ＿Ｎを含み、第１のサブレジスタ４１０に含まれたインバータラッチは、互いに相反した値に対応する電位が維持される２つのノードＱＭ、ＱＭ＿Ｎを含み、第２のサブレジスタ４２０に含まれたインバータラッチは、互いに相反した値に対応する電位が維持される２つのノードＱＤ、ＱＤ＿Ｎを含むことができる。また、メインレジスタ４３０、第１のサブレジスタ４１０、及び第２のサブレジスタ４２０の各々に含まれたインバータラッチ（ｌａｔｃｈ）は、リセット信号ＭＲＳＴ、ＤＲＳＴ、ＳＲＳＴにより格納値が初期化され得る。

ビットラインＢＬＣＭと連結されたページバッファ３２２は、プログラム動作、検証動作、あるいは読み出し動作のために制御されることができる。例えば、第１のサブレジスタ４１０は、サブ検証電圧を基準にプログラム検証動作を行った後、メモリセルの閾値電圧がサブ検証電圧より大きい場合、第１のサブレジスタ４１０に格納されたデータによって第１のプログラム動作時にビットラインＢＬＣＭにプログラム禁止電圧より小さい第１の正電圧を印加するように構成される。第２のサブレジスタ４２０は、第１のサブレジスタ４１０から送信されたデータによって第１のプログラム動作後の第２のプログラム動作時にビットラインＢＬＣＭに第１の正電圧より大きい第２の正電圧を印加するように構成される。

メインレジスタ４３０は、メモリセルの閾値電圧が目標検証電圧より小さい場合、ビットラインに第１または第２の正電圧が印加される前に格納されたデータによってビットラインＢＬＣＭをディスチャージするように構成される。メインレジスタ４３０は、メモリセルの閾値電圧が目標検証電圧以上である場合、ビットラインに第１または第２の正電圧が印加される前に格納されたデータによってビットラインＢＬＣＭにプログラム禁止電圧を印加するように構成されることができる。

実施形態によって、第２のサブレジスタ４２０がビットラインＢＬＣＭに第２の正電圧を印加するとき、第１のサブレジスタもビットラインＢＬＣＭに第１の正電圧を印加することができる。これを介して駆動力（ｄｒｉｖａｂｉｌｉｔｙ）を増加させてビットラインＢＬＣＭをプリチャージするのにかかる時間を減少させることができる。

図８において説明したページバッファＰＢ、３２２は、サブレジスタ４１０、４２０が２個である場合を説明している。サブレジスタ４１０、４２０が２個である場合、ビットラインＢＬＣＭに互いに異なる２つの第１の正電圧と第２の正電圧を印加することができる。これを介してプログラム動作の際にステップ電圧を減少させたことと同じ効果を得ることができる。実施形態によって、ページバッファＰＢ、３２２が３個のサブレジスタを含む場合、互いに異なる３つの正電圧をビットラインＢＬＣＭに印加することができる。

図９は、メモリ装置内のページバッファを制御する第１の動作方法を説明する。

図２及び図９に示すように、制御回路１８０は、ページバッファリセット信号ＰＢ＿ｘＲＳＴを読み出し／書き込み回路３２０に出力することができ、読み出し／書き込み回路３２０は、ページバッファリセット信号ＰＢ＿ｘＲＳＴを複数の制御信号ＸＲＳＴ＜０：７＞に分配（ｓｐｌｉｔ）することができる。読み出し／書き込み回路３２０は、ページバッファリセット信号ＰＢ＿ｘＲＳＴを複数の制御信号ＸＲＳＴ＜０：７＞に分配することができる分配器（ｓｐｌｉｔｔｅｒ）をさらに備えることができる。

実施形態によって、制御回路１８０が分割された複数の制御信号ＸＲＳＴ＜０：７＞を読み出し／書き込み回路３２０に出力することもできる。

図９に示すように、複数のページバッファ（ＰＢ）に印加される複数の制御信号ＸＲＳＴ＜０：７＞が順次活性化され得る。図６及び図７に示すように、複数のページバッファ（ＰＢ）の段別あるいはゾーン別に複数の制御信号ＸＲＳＴ＜０：７＞が印加され得る。隣り合った段あるいは隣り合ったゾーンに印加される隣り合った制御信号（例、ｘＲＳＴ＜０＞、ｘＲＳＴ＜１＞）の活性化区間は、一部重なることができる。

図１０は、第１の動作方法によりページバッファで発生する干渉を説明する。図５に示すように、読み出し／書き込み回路３２０内の複数のページバッファ（ＰＢ）のように１つのページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１に３．５ラインが配置され得る。

図１０に示すように、第１及び第２の制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞が隣り合ったページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１に印加されれば、コンタクト（Ｃｏｎｔａｃｔ）を介して各ページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１内に含まれたラッチのノードＱＭ２、ＱＭ３に格納された値をリセットあるいは初期化することができる。ただし、第１の制御信号ＸＲＳＴ＜０＞は、隣り合ったページバッファＰＢ＿ｉ＋１の他のラッチのノードＱＭ＿Ｎ３とは電気的に連結されなかったので、当該ラッチＱＭ＿Ｎ３には影響を与えないことが望ましい。しかし、メモリ装置１５０の集積度は極めて高く、隣り合った２つのページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１に含まれた隣り合ったラッチあるいは隣り合ったラッチに含まれたノードＱＭ２、ＱＭ＿Ｎ３が互いに影響を及ぼすことができる。すなわち、第１の制御信号ＸＲＳＴ＜０＞により隣り合った２つのページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１に干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）が発生しうる。

第２の制御信号ＸＲＳＴ＜１＞により他のページバッファＰＢ＿ｉ＋１内に含まれたラッチに含まれたノードＱＭ３が初期化され得る。しかし、第１の制御信号ＸＲＳＴ＜０＞によりページバッファＰＢ＿ｉ＋１内のセンシングノードＳＯ３の電位に影響を及ぼすことができる。また、第１の制御信号ＸＲＳＴ＜０＞と第２の制御信号ＸＲＳＴ＜１＞との活性化区間が一部重なっている。第１の制御信号ＸＲＳＴ＜０＞により隣り合ったページバッファＰＢ＿ｉ＋１に干渉が発生しうるし、第２の制御信号ＸＲＳＴ＜１＞により隣り合ったページバッファＰＢ＿ｉに干渉が発生しうる。

図１１は、第１の動作方法によって発生した干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）によるデータ歪みを説明する。

図１０及び図１１に示すように、活性化区間が一部重なった第１及び第２の制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞が隣り合ったページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１に印加される場合に発生する干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）を説明する。

第１の制御信号ＸＲＳＴ＜０＞が活性化されれば、ページバッファＰＢ＿ｉに含まれたラッチのノードＱＭ２の電位が論理ローレベル（例、グラウンド）に低くなることができる。ページバッファＰＢ＿ｉに含まれたラッチのノードＱＭ２の電位が低くなりながら、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチのノードＱＭ３＿Ｎの電位が論理ローレベル（例、グラウンド）に低くなることができる。隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチのノードＱＭ３＿Ｎの電位が低くなりながら、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたセンシングノードＳＯ３の電位が論理ローレベル（例、グラウンド）に低くなることができる。

図１１に示すように、第２の制御信号ＸＲＳＴ＜１＞が活性化されれば、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチのノードＱＭ３＿Ｎの電位は、論理ハイレバル（例、電源電圧、点線表示）に上昇しなければならない。しかし、前述したように、センシングノードＳＯ３の電位が論理ローレベル（例、グラウンド）に低くなりながら、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチのノードＱＭ３＿Ｎの電位が上昇することを妨害することができる。これにより、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチは、第２の制御信号ＸＲＳＴ＜１＞に対応して正常に初期化されないことがある。すなわち、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチのノードＱＭ３＿Ｎの電位は、論理ハイレバル（例、電源電圧、点線表示）に上昇できないことがある。図８に示すように、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチの他のノードＱＭ３の電位も変わることができ、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチが初期化あるいはリセットされないことがある。

図１２は、本発明の一実施形態に係るメモリ装置内のページバッファを制御する第２の動作方法を説明する。

図１２に示すように、複数のページバッファ（ＰＢ）に印加される複数の制御信号ＸＲＳＴ＜０：７＞は、隣接した制御信号の活性化区間が予め設定された時間の分だけ離間することができる。例えば、隣り合った絶縁パッドあるいは絶縁構造物（ＰＡＤ、図１０及び図１３参照）間に配置された２つのページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１に印加される隣り合った制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞の活性化区間は、制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞の活性化区間の分だけ互いに離間することができる。さらに他の隣り合った制御信号ｘＲＳＴ＜２＞、ｘＲＳＴ＜３＞の活性化区間も制御信号ｘＲＳＴ＜２＞、ｘＲＳＴ＜３＞の活性化区間の分だけ互いに離間することができる。さらに他の隣り合った制御信号ｘＲＳＴ＜４＞、ｘＲＳＴ＜５＞の活性化区間も制御信号ｘＲＳＴ＜４＞、ｘＲＳＴ＜５＞の活性化区間の分だけ互いに離間することができる。さらに他の隣り合った制御信号ｘＲＳＴ＜６＞、ｘＲＳＴ＜７＞の活性化区間も制御信号ｘＲＳＴ＜６＞、ｘＲＳＴ＜７＞の活性化区間の分だけ互いに離間することができる。

図９と図１２を比較すると、８個の制御信号ＸＲＳＴ＜０：７＞の活性化区間の全体は実質的に同一である。したがって、８個の制御信号ＸＲＳＴ＜０：７＞による複数のページバッファの動作マージンは、実質的に同一であることができ、メモリ装置１５０のデータ入出力速度を低下させないことができる。ただし、８個の制御信号ＸＲＳＴ＜０：７＞のうち、隣り合った絶縁パッド間に配置された２つのページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１に印加される隣り合った制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞の活性化区間は、重ならずに互いに離間することができる。

図１３は、本発明の一実施形態に係る第２の動作方法によりページバッファで干渉が防止されることを説明する。図５及び図１０に示すように、読み出し／書き込み回路３２０内の複数のページバッファ（ＰＢ）のように１つのページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１に３．５ラインが配置され得る。

図１３に示すように、第１及び第２の制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞が隣り合ったページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１に印加されれば、コンタクト（Ｃｏｎｔａｃｔ）を介して各ページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１内に含まれたラッチのノードＱＭ２、ＱＭ３に格納された値をリセットあるいは初期化することができる。ただし、第１の制御信号ＸＲＳＴ＜０＞は、隣り合ったページバッファＰＢ＿ｉ＋１の他のラッチのノードＱＭ＿Ｎ３とは電気的に連結されなかったので、当該ラッチＱＭ＿Ｎ３には影響を与えないことが望ましい。しかし、メモリ装置１５０の集積度は極めて高く、隣り合った２つのページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１に含まれた隣り合ったラッチあるいは隣り合ったラッチに含まれたノードＱＭ２、ＱＭ＿Ｎ３が互いに影響を及ぼすことができる。すなわち、第１の制御信号ＸＲＳＴ＜０＞により隣り合った２つのページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１に干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）が発生しうる。

図１０において説明した実施形態とは異なり、図１３において説明した実施形態では、第１の制御信号ＸＲＳＴ＜０＞が活性化される間、第２の制御信号ＸＲＳＴ＜１＞は活性化されない。第１の制御信号ＸＲＳＴ＜０＞により隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチに干渉による影響があっても、予め設定された時間が経った後、隣り合ったページバッファＰＢ＿ｉ＋１に印加される第２の制御信号ＸＲＳＴ＜１＞により他のページバッファＰＢ＿ｉ＋１内に含まれたラッチに含まれたノードＱＭ３が初期化され得る。第１の制御信号ＸＲＳＴ＜０＞によりページバッファＰＢ＿ｉ＋１内のセンシングノードＳＯ３の電位に干渉による影響があっても、予め設定された時間が経った後、第２の制御信号ＸＲＳＴ＜１＞が活性化されるので、第２の制御信号ＸＲＳＴ＜１＞による隣り合ったページバッファＰＢ＿ｉの初期化が正常になされることができる。

図１３では、８個の制御信号ＸＲＳＴ＜０：７＞の活性化区間が実質的に同一に説明されているが、実施形態によって８個の制御信号ＸＲＳＴ＜０：７＞の活性化区間は、互いに異なるか、一部は同一であり、一部は相違することもできる。

図１４は、本発明の一実施形態に係る第２の動作方法によって発生した干渉にもデータが歪まない過程を説明する。図１３及び図１４に示すように、活性化区間が予め設定された時間ＴＧ＿Ｃの分だけ互いに離間した第１及び第２の制御信号ＸＲＳＴ＜０＞、ＸＲＳＴ＜１＞が隣り合ったページバッファＰＢ＿ｉ、ＰＢ＿ｉ＋１に印加される場合、干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）が発生してもデータの歪みを防止するためにラッチが正常に初期化される過程を説明する。

第１の制御信号ＸＲＳＴ＜０＞が活性化されれば、ページバッファＰＢ＿ｉに含まれたラッチのノードＱＭ２の電位が論理ローレベル（例、グラウンド）に低くなることができる。ページバッファＰＢ＿ｉに含まれたラッチのノードＱＭ２の電位が低くなりながら、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチのノードＱＭ３＿Ｎの電位が論理ローレベル（例、グラウンド）に低くなることができる。隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチのノードＱＭ３＿Ｎの電位が低くなりながら、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたセンシングノードＳＯ３の電位が論理ローレベル（例、グラウンド）に低くなることができる。高集積のため、物理的にラッチが隣接して配置されて発生する干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）の生成を抑制し難いことがある。

しかし、第１の制御信号ＸＲＳＴ＜０＞が活性化される間、第２の制御信号ＸＲＳＴ＜１＞は活性化されない。図１３に示すように、第１の制御信号ＸＲＳＴ＜０＞の活性化区間と第２の制御信号ＸＲＳＴ＜１＞の活性化区間とは、第１の制御信号ＸＲＳＴ＜０＞の活性化区間あるいは第２の制御信号ＸＲＳＴ＜１＞の活性化区間の分だけ互いに離間することができる。

図１４に示すように、第１の制御信号ＸＲＳＴ＜０＞が活性化されたときに発生した干渉のため、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチのノードＱＭ３＿Ｎの電位に変化が発生しうるが、予め設定された時間ＴＧ＿Ｃが経った後、第２の制御信号ＸＲＳＴ＜１＞が活性化され得る。第２の制御信号ＸＲＳＴ＜１＞が活性化されれば、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチのノードＱＭ３＿Ｎの電位は、論理ハイレバル（例、電源電圧）に上昇することができる。干渉のため、電位に変化が発生したとしても、第２の制御信号ＸＲＳＴ＜１＞により隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチのノードＱＭ３＿Ｎの電位が上昇することが妨害されないことができる。これにより、隣り合ったページバッファＰＢ＿ｉ＋１に含まれたラッチは、第２の制御信号ＸＲＳＴ＜１＞に対応して正常に初期化されることができる。

一方、本発明の詳細な説明では、具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で種々の変形が可能であることはもちろんである。したがって、本発明の範囲は、説明された実施形態に局限して決められてはならず、後述する特許請求の範囲だけでなく、この特許請求の範囲と均等なものなどにより決められなければならない。

Claims (20)

1. データを格納する不揮発性メモリセルと連結される複数のページバッファが予め設定された方向に隣接して配置されたメモリ構造物と、
   前記複数のページバッファのうち、隣り合った２つのページバッファのリセット区間を少なくとも１回のリセット区間以上の分だけ互いに離間させる制御装置と、
   を含むメモリ装置。
2. 前記メモリ構造物は、
   前記不揮発性メモリセルと前記ページバッファとを連結するビットラインと、
   前記ビットラインと前記ページバッファとの連結を制御するスイッチング回路と、
   を備える請求項１に記載のメモリ装置。
3. 前記ページバッファは、
   前記スイッチング回路と連結されたセンシングノードと、
   前記センシングノードに連結された２つのラッチ（ｌａｔｃｈ）と、
   を備える請求項２に記載のメモリ装置。
4. 前記制御装置は、前記ページバッファ内の２つのラッチのうち、１つをリセットするための制御信号を送信する請求項３に記載のメモリ装置。
5. 前記制御装置は、
   前記隣り合った２つのページバッファに印加される第１の制御信号及び第２の制御信号を出力して前記リセット区間を離間させ、
   前記第１の制御信号の第１の活性化区間と前記第２の制御信号の第２の活性化区間とは、少なくとも前記第１の活性化区間あるいは前記第２の活性化区間の分だけ互いに離間する請求項１に記載のメモリ装置。
6. 前記第１の活性化区間及び前記第２の活性化区間の長さは、互いに同じである請求項５に記載のメモリ装置。
7. 前記隣り合った２つのページバッファは、隣り合った２つの絶縁パッド間にパッチされる請求項５に記載のメモリ装置。
8. 前記隣り合った２つの絶縁構造物間に位置したページバッファと前記隣り合った２つの絶縁構造物外側に位置したページバッファとの活性化区間は、一部重なる請求項７に記載のメモリ装置。
9. 前記ページバッファは、平面的に前記メモリ装置を構成する電気回路の線の３．５個あるいは５個に対応する面積を占める請求項１に記載のメモリ装置。
10. データを一時格納するラッチを備える複数のバッファが予め設定された方向に隣接して配置された構造物と、
    前記複数のバッファのうち、隣り合った２つのバッファのそれぞれの活性化区間を少なくとも１回の活性化区間以上の分だけ互いに離間させる制御装置と、
    を含む半導体装置。
11. 前記２つのバッファの各々は、
    前記データが入出力されるセンシングノードと、
    前記センシングノードに連結された２つのラッチ（ｌａｔｃｈ）と、
    を備える請求項１０に記載の半導体装置。
12. 前記制御装置は、前記２つのバッファ内の２つのラッチのうち、１つをリセットするための制御信号を送信する請求項１１に記載の半導体装置。
13. 前記制御装置は、
    前記２つのバッファに印加される第１の制御信号及び第２の制御信号を出力して前記活性化区間を離間させ、
    前記第１の制御信号の第１の活性化区間と前記第２の制御信号の第２の活性化区間とは、少なくとも前記第１の活性化区間あるいは前記第２の活性化区間の分だけ互いに離間する請求項１０に記載の半導体装置。
14. 前記第１の活性化区間及び前記第２の活性化区間の長さは、互いに同じである請求項１３に記載の半導体装置。
15. 前記２つのバッファは、隣り合った２つの絶縁構造物間にパッチされる請求項１３に記載の半導体装置。
16. 前記隣り合った２つの絶縁構造物間に位置したバッファと前記隣り合った２つの絶縁構造物外側に位置したバッファとの活性化区間は、一部重なる請求項１５に記載の半導体装置。
17. 前記２つのバッファの各々は、平面的に前記半導体装置を構成する電気回路の線の３．５個あるいは５個に対応する面積を占める請求項１０に記載の半導体装置。
18. 複数のページバッファのうち、互いに隣接して配置された２つのページバッファのうち、第１のページバッファに第１の活性化区間を有する第１の制御信号を提供するステップと、
    前記２つのページバッファのうち、第２のページバッファに第２の活性化区間を有する第２の制御信号を提供するステップと、
    を含み、
    前記第１の活性化区間と前記第２の活性化区間とは、前記第１の活性化区間あるいは前記第２の活性化区間の分だけ互いに離間するメモリ装置の制御方法。
19. 前記第１のページバッファと前記第２のページバッファとは、隣り合った２つの絶縁構造物間に配置される請求項１８に記載のメモリ装置の制御方法。
20. 前記第１の活性化区間及び前記第２の活性化区間の長さは、互いに同じである請求項１８に記載のメモリ装置の制御方法。

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