KR20230048753A - 비휘발성 메모리 장치에 데이터를 프로그램하는 장치 및 방법 - Google Patents

비휘발성 메모리 장치에 데이터를 프로그램하는 장치 및 방법 Download PDF

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Abstract

본 기술은 멀티 비트 데이터를 저장할 수 있는 복수의 비휘발성 메모리 셀을 포함하는 셀 그룹; 및 복수의 비휘발성 메모리 셀 중 소거 상태의 적어도 두개의 비휘발성 메모리 셀이 멀티 비트 데이터에 대응하는 복수의 프로그램 상태 중 가장 낮은 문턱 전압 레벨에 대응하는 제1 프로그램 상태까지 프로그램 펄스를 점진적으로 증가시켜 인가한 후 제1 프로그램 상태에 대응하는 제1 검증 동작의 결과에 따라, 적어도 두개의 비휘발성 메모리 셀 중 제1 비휘발성 메모리 셀이 제1 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제2 프로그램 상태가 되도록 제2 프로그램 상태와 제1 프로그램 상태의 제1 차이에 대응하는 하나의 제1 프로그램 펄스를 인가하고 적어도 두개의 비휘발성 메모리 셀 중 제2 비휘발성 메모리 셀이 제2 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제3 프로그램 상태가 되도록 제3 프로그램 상태와 제1 프로그램 상태의 제2 차이에 대응하는 하나의 제2 프로그램 펄스를 인가하는 제어 회로를 포함하는 메모리 장치를 제공한다.

Description

비휘발성 메모리 장치에 데이터를 프로그램하는 장치 및 방법{APPARATUS AND METHOD FOR PROGRAMMING DATA IN A NON-VOLATILE MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로서, 구체적으로 비휘발성 메모리 장치에 데이터를 프로그램하기 위한 장치 및 방법에 관한 것이다.
메모리 시스템(memory system) 혹은 데이터 저장 장치(data storage device)를 포함하는 데이터 처리 시스템(data processing system)은, 데이터 저장 장치에 보다 많은 데이터를 저장하고, 데이터 저장 장치에 데이터를 보다 빠르게 저장하며, 데이터 저장 장치에 저장된 데이터를 보다 빠르게 출력하도록 개발되고 있다. 데이터 저장 장치는 데이터를 저장하기 위한 비휘발성 메모리 셀 및/혹은 휘발성 메모리 셀을 포함할 수 있다.
본 발명의 일 실시예는 메모리 장치의 데이터 입출력 속도를 개선할 수 있는 장치 및 방법을 제공할 수 있다.
또한, 본 발명의 일 실시예는 메모리 장치에서 데이터를 프로그램하는 과정에서 한번의 프로그램 펄스를 인가하여 특정 프로그램 상태에서 다른 프로그램 상태로 문턱 전압을 상승시켜 전류 감지 회로(Current Sensing Circuit, CSC)를 이용하여 비휘발성 메모리 셀의 문턱 전압 분포를 확인하기 위한 검증 동작의 횟수 및 시간을 줄일 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 메모리 장치에서는 멀티 비트 데이터를 저장할 수 있는 비휘발성 메모리 셀의 문턱 전압을 소거 상태에서 복수의 프로그램 상태 중 가장 낮은 문턱 전압을 가지는 제1 프로그램 상태에 이르는 동안은 프로그램 펄스를 점진적으로 증가시키며 반복적으로 인가하는 ISPP(Incremental Step Pulse Programming) 동작을 수행하고, 복수의 프로그램 상태 간 문턱 전압의 차이에 대응하는 프로그램 펄스를 결정한 후, 비휘발성 메모리 셀에 한번의 프로그램 펄스를 인가하여 제1 프로그램 상태보다 문턱 전압의 레벨이 큰 다른 프로그램 상태에 이르도록 할 수 있다. 이를 통해, 메모리 장치는 프로그램 동작 중 검증 동작의 수를 줄일 수 있어, 검증 동작 중 발생하는 전류의 소모(internal current consumption, ICC)를 줄일 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 메모리 장치는 멀티 비트 데이터를 저장할 수 있는 복수의 비휘발성 메모리 셀을 포함하는 셀 그룹; 및 상기 복수의 비휘발성 메모리 셀 중 소거 상태의 적어도 두개의 비휘발성 메모리 셀이 상기 멀티 비트 데이터에 대응하는 복수의 프로그램 상태 중 가장 낮은 문턱 전압 레벨에 대응하는 제1 프로그램 상태까지 프로그램 펄스를 점진적으로 증가시켜 인가한 후 상기 제1 프로그램 상태에 대응하는 제1 검증 동작의 결과에 따라, 상기 적어도 두개의 비휘발성 메모리 셀 중 제1 비휘발성 메모리 셀이 상기 제1 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제2 프로그램 상태가 되도록 상기 제2 프로그램 상태와 상기 제1 프로그램 상태의 제1 차이에 대응하는 하나의 제1 프로그램 펄스를 인가하고 상기 적어도 두개의 비휘발성 메모리 셀 중 제2 비휘발성 메모리 셀이 상기 제2 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제3 프로그램 상태가 되도록 상기 제3 프로그램 상태와 상기 제1 프로그램 상태의 제2 차이에 대응하는 하나의 제2 프로그램 펄스를 인가 하는 제어 회로를 포함할 수 있다.
또한, 상기 적어도 두개의 비휘발성 메모리 셀은 상기 제1 프로그램 상태, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태에 대응하는 문턱 전압을 가지도록 프로그램될 메모리 셀을 포함할 수 있다. 상기 제1 검증 동작의 결과는 상기 메모리 셀의 전체 개수 중 기 설정된 비율의 개수에 해당하는 메모리 셀이 상기 제1 문턱 전압을 가지는 지에 따라 결정될 수 있다.
또한, 상기 제어 회로는 상기 제1 프로그램 펄스와 상기 제2 프로그램 펄스를 인가한 후, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태에 대응하는 제2 검증 동작을 연속하여 수행할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치의 동작 방법은 복수의 비휘발성 메모리 셀에 저장될 멀티 비트 데이터를 수신하는 단계; 상기 복수의 비휘발성 메모리 셀 중 소거 상태의 적어도 두개의 비휘발성 메모리 셀이 상기 멀티 비트 데이터에 대응하는 복수의 프로그램 상태 중 가장 낮은 문턱 전압 레벨에 대응하는 제1 프로그램 상태까지 프로그램 펄스를 점진적으로 증가시켜 인가하는 단계; 상기 제1 프로그램 상태에 대응하는 제1 검증 동작을 수행하는 단계; 및 상기 제1 검증 동작의 결과에 따라, 상기 적어도 두개의 비휘발성 메모리 셀 중 제1 비휘발성 메모리 셀이 상기 제1 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제2 프로그램 상태가 되도록 상기 제2 프로그램 상태와 상기 제1 프로그램 상태의 제1 차이에 대응하는 하나의 제1 프로그램 펄스를 인가하고 상기 적어도 두개의 비휘발성 메모리 셀 중 제2 비휘발성 메모리 셀이 상기 제2 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제3 프로그램 상태가 되도록 상기 제3 프로그램 상태와 상기 제1 프로그램 상태의 제2 차이에 대응하는 하나의 제2 프로그램 펄스를 인가하는 단계를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 시스템은 외부 장치로부터 데이터를 수신하고 저장될 위치를 결정하고, 상기 데이터를 상기 위치에 저장될 멀티 비트 데이터를 생성하는 컨트롤러; 및 상기 컨트롤러로부터 상기 위치에 대응하여 상기 멀티 비트 데이터를 수신하고, 상기 멀티 비트 데이터를 저장할 수 있는 복수의 비휘발성 메모리 셀 중 소거 상태의 적어도 두개의 비휘발성 메모리 셀이 소거 상태에서 상기 멀티 비트 데이터에 대응하는 복수의 프로그램 상태 중 가장 낮은 문턱 전압 레벨에 대응하는 제1 프로그램 상태까지 프로그램 펄스를 점진적으로 증가시켜 인가한 후 상기 제1 프로그램 상태에 대응하는 제1 검증 동작의 결과에 따라, 상기 적어도 두개의 비휘발성 메모리 셀 중 제1 비휘발성 메모리 셀이 상기 제1 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제2 프로그램 상태가 되도록 상기 제2 프로그램 상태와 상기 제1 프로그램 상태의 제1 차이에 대응하는 하나의 제1 프로그램 펄스를 인가하고 상기 적어도 두개의 비휘발성 메모리 셀 중 제2 비휘발성 메모리 셀이 상기 제2 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제3 프로그램 상태가 되도록 상기 제3 프로그램 상태와 상기 제1 프로그램 상태의 제2 차이에 대응하는 하나의 제2 프로그램 펄스를 인가하는 메모리 장치를 포함할 수 있다.
또한, 상기 메모리 장치는 상기 제2 검증 동작을 통해 상기 제1 비휘발성 메모리 셀의 문턱 전압이 상기 제2 프로그램 상태를 가지지 못한다고 판단되면, 상기 제1 비휘발성 메모리 셀에 상기 제1 프로그램 펄스에서부터 점진적으로 증가된 프로그램 펄스를 인가하고, 상기 제2 검증 동작을 통해 상기 제2 비휘발성 메모리 셀의 문턱 전압이 상기 제3 프로그램 상태를 가지지 못한다고 판단되면, 상기 제2 비휘발성 메모리 셀에 상기 제2 프로그램 펄스에서부터 점진적으로 증가된 프로그램 펄스를 인가할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 메모리 장치는 프로그램 동작 중 소모되는 전류의 양을 줄일 수 있고, 최대 전류 소모(peak current consumption)를 안정화시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 실시예에 따른 ISPP 동작의 제1예를 설명한다.
도 4는 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제1 방법을 설명한다.
도 5는 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제2 방법을 설명한다.
도 6은 ISPP 동작 중 프로그램 동작과 검증 동작을 설명한다.
도 7은 본 발명의 실시예에 따른 프로그램 동작을 설명한다.
도 8은 도 7에서 설명한 프로그램 동작에서 사용되는 프로그램 펄스를 설명한다.
도 9는 도 7에서 설명한 프로그램 동작에서 복수의 프로그램 값(program value)에 대해 검증하기 위한 전류 감지 회로(Current Sensing Circuit, CSC)의 예를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명한다. 구체적으로, 도 1은 본 발명의 실시 예에 따른 메모리 장치에 포함된 메모리 다이 혹은 메모리 플레인 내 메모리 셀 어레이 회로를 개략적으로 설명한다.
도 1을 참조하면, 메모리 장치(150)는 복수의 비휘발성 메모리 셀을 포함하는 메모리 그룹(330)을 포함한다. 메모리 그룹(330)에는 복수의 비휘발성 메모리 셀이 비트 라인(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링(340)을 포함할 수 있다. 각 열(column)에 배치된 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 1에서는 낸드(NAND) 플래시 메모리 셀로 구성된 메모리 그룹(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 메모리 그룹(330)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 그룹(330)은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, CTF) 메모리 장치 등으로도 구현될 수 있다.
실시예에 따라, 도 1에서 설명하는 메모리 그룹(330)은 도 2에서 설명하는 메모리 장치(150) 내 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수도 있다. 한편, 메모리 다이(200)는 2차원 또는 3차원의 구조를 가지는 메모리 장치를 포함할 수 있다. 3차원 구조의 메모리 장치에서는 각각의 메모리 블록(152,154,156)이 3차원 구조(또는 수직 구조)로 구현될 수도 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
메모리 장치(150)의 복수의 메모리 블록(152,154,156)을 구성하는 메모리 그룹(330)은 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링(NS)을 포함할 수 있다. 메모리 그룹(330)에서는, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 포함될 수 있다.
메모리 다이(200)의 전압 공급 회로(170)는 동작 모드에 따라서 각각의 워드 라인으로 공급될 워드 라인 전압(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등의 대상 전압(subject voltage))과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(170)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급 회로(170)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인 중 하나를 선택할 수 있으며, 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인으로 각각 제공할 수 있다. 제어 회로(180)는 전압 공급 회로(170)는 메모리 그룹(330)에 인가할 수 있는 다양한 대상 전압을 생성하고, 다양한 대상 전압이 메모리 그룹(330)의 워드 라인에 인가될 수 있도록 한다.
메모리 장치(150)는, 제어 회로(180)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있는 리드/라이트 회로(320)를 포함할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수의 페이지 버퍼(PB)(322,324,326)를 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치(도시하지 않음)가 포함될 수 있다.
도시되지 않았지만, 페이지 버퍼(322,324,326)는 복수의 버스(BUS)를 통해 입출력 소자(예, 직렬화 회로(serialization circuit))와 연결될 수 있다. 페이지 버퍼(322,324,326) 각각이 서로 다른 버스를 통해 입출력 소자와 연결되면, 페이지 버퍼(322,324,326)에서 데이터를 출력하는 데 발생할 수 있는 지연을 줄일 수 있다.
실시예에 따라, 메모리 장치(150)는 쓰기 명령, 쓰기 데이터 및 쓰기 데이터가 저장될 위치에 대한 정보(예, 물리 주소)를 수신할 수 있다. 제어 회로(180)는 쓰기 명령에 대응하여 전압 공급 회로(170)가 프로그램 동작 시 사용되는 프로그램 펄스, 패스 전압 등을 생성하게 하고, 프로그램 동작 후 수행되는 검증 동작 시 사용되는 다양한 전압을 생성하도록 한다.
메모리 그룹(330)에 포함된 비휘발성 메모리 셀에 여러 비트의 정보를 저장하는 경우, 한 비트의 데이터를 저장하는 경우보다 에러율이 높아질 수 있다. 예를 들면, 셀 간 간섭(Cell-to-Cell Interference, CCI) 등으로 인해 셀에서 에러가 유발될 수 있다. 비휘발성 메모리 셀에서 에러를 줄이기 위해서는 셀에 저장되는 데이터에 대응하는 문턱 전압 분포의 폭(편차)을 줄여야 한다. 이를 위해서, 메모리 장치(150)는 ISPP(Incremental Step Pulse Programming)라는 프로그램 기법을 사용하여 효과적으로 좁은 문턱 전압 분포를 가지도록 할 수 있다. 또한, ISPP 프로그램 방법을 통해, 메모리 장치(150)는 정해진 셀의 순서에 따라 LSB(Least Significant Bit)와 MSB(Most significant Bit)로 나누어 프로그램을 수행할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 반도체 장치 칩(chip) 혹은 복수의 반도체 장치 칩(chip)을 통해 구현될 수 있다. 실시예에 따라, 높은 집적도가 요구되는 메모리 시스템(110)의 경우, 메모리 장치(150)와 컨트롤러(130)는 하나의 반도체 장치 칩(chip)으로 구성될 수도 있다.
메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 메모리 블록(152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152, 154, 156)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(200, 도1 참조)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(200)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(152, 154, 156), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 메모리 블록(152, 154, 156)은 SLC (Single Level Cell) 타입 혹은 MLC (Multi Level Cell) 타입을 포함할 수 있다. 도 2에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 2에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 2를 참조하면, 메모리 장치(150)는 메모리 블록(152, 154, 156)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(170)를 포함할 수 있다. 전압 공급 회로(170)는 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 읽기 전압(Vrd)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(170)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(170)는 메모리 블록(152, 154, 156)에 삭제 전압(Vers)을 공급할 수 있다.
메모리 장치(150)는 메모리 블록(152, 154, 156)에 공급하는 다양한 전압에 대한 정보를 저장할 수 있다. 예를 들어, 메모리 블록(152, 154, 156) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장할 수 있는 경우, 멀티 비트의 데이터를 식별하기 위한 읽기 전압(Vrd)의 레벨은 다양할 수 있다. 메모리 장치(150)는 멀티 비트의 데이터에 대응하는 복수의 읽기 전압(Vrd)의 레벨을 포함하는 전압 테이블을 포함할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 읽기 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다. 전압 공급 회로(170)는 컨트롤러(130)가 메모리 장치(150)에 전송한 명령 혹은 요청에 따라 대상 전압을 메모리 그룹(330) 혹은 메모리 블록(152, 154, 156)에 전달할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 읽기 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 읽기 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 읽기 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 읽기 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령 큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 읽기 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력 되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 읽기 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리적 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 ISPP(Incremental Step Pulse Programming) 동작을 설명한다.
도 3을 참조하면, 비휘발성 메모리 셀은 데이터가 삭제된 상태(Erased State)에서 데이터가 프로그램될 수 있다. 프로그래밍 펄스(Programming Pulse)가 비휘발성 메모리 셀에 인가되면, 비휘발성 메모리 셀의 문턱 전압 분포는 삭제된 상태(Erased State)에서 오른쪽(문턱 전압이 커지는 방향)으로 이동할 수 있다. 비휘발성 메모리 셀에 프로그래밍 펄스가 계속 인가되면, 비휘발성 메모리 셀의 문턱 전압 분포는 오른쪽으로 이동할 수 있다. 복수의 비휘발성 메모리 셀의 문턱전압 분포에서 대부분의 셀들이 목표 전압(VTARG)보다 높은 문턱 전압을 가질 때까지 프로그래밍 펄스(Programming Pulse)가 인가될 수 있다.
구체적으로 살펴보면, 프로그램 동작이 시작되면(212), 메모리 장치(150)는 프로그래밍 펄스(Programming Pulse)를 해당하는 복수의 비휘발성 메모리 셀에 인가된다(214). 프로그래밍 펄스(Programming Pulse)가 인가된 후, 복수의 비휘발성 메모리 셀의 대부분이 목표 전압(VTARG)보다 높은 문턱 전압(VTH)을 가지는 지를 검증한다(216). 검증 결과에 따라 복수의 비휘발성 메모리 셀의 대부분이 목표 전압(VTARG)보다 높은 문턱 전압(VTH)을 가지지 못한다고 판단된 경우(FAIL), 메모리 장치(150)는 해당하는 비휘발성 메모리 셀에 프로그래밍 펄스(Programming Pulse)를 인가할 수 있다(214). 검증 결과에 따라 복수의 비휘발성 메모리 셀의 대부분이 목표 전압(VTARG)보다 높은 문턱 전압(VTH)을 가진다고 판단된 경우(PASS), 메모리 장치(150)는 프로그램 동작을 종료할 수 있다(218).
복수의 비휘발성 메모리 셀의 문턱 전압 분포를 좁게 하기 위해서는 한번의 프로그래밍 펄스(Programming Pulse)가 인가되었을 때, 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 오른쪽으로 크게 이동하기 보다는 조금씩 이동시키는 것이 유리하다. 반면, 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 오른쪽으로 조금씩 이동하는 경우, 프로그래밍 펄스(Programming Pulse)를 인가하는 횟수가 증가할 수 있다. 실시예에 따라, 비휘발성 메모리 셀에 저장될 수 있는 데이터의 비트 수보다 세 배 이상일 수 있다. 예를 들어, 비휘발성 메모리 셀에 2비트의 데이터가 저장될 수 있다고 가정한다. 비휘발성 메모리 셀이 가질 수 있는 프로그램된 상태는 2비트의 데이터에 대응하는 4가지(예, '00', '01', '10', 11')일 수 있다. 보다 타이트(tight)한(즉, 분포의 폭이 좁은) 문턱 전압 분포를 형성하기 위해, 한번의 프로그래밍 펄스를 통해 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 오른쪽으로 이동하는 정도는 두 인접한 프로그램된 상태의 차이보다 작을 수 있다. 예를 들면, 두 번 이상의 프로그래밍 펄스를 인가하면 두 인접한 프로그램된 상태의 차이만큼 이동하도록 설계할 수 있다. 이 경우, 프로그래밍 펄스(Programming Pulse)를 인가하는 횟수는 4번보다 많은 8번 이상일 수 있다.
본 발명의 실시예에서는 한번의 프로그래밍 펄스를 인가할 때, 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 이동하는 정도를 목표 레벨로 이해할 수 있다. 도 6을 참조하여, 목표 레벨에 대해서는 더 구체적으로 설명한다.
도 4는 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제1 방법을 설명한다. 도 4는 비휘발성 메모리 셀에 3비트의 데이터를 저장할 수 있는 메모리 장치(150)의 프로그램을 예로 들어 설명한다.
비휘발성 메모리 셀에 저장된 데이터는 해당 메모리 셀의 문턱 전압(VTH) 레벨로 표시될 수 있고, 메모리 셀의 문턱 전압(VTH)은 해당 메모리 셀의 플로팅 게이트(floating gate)에 주입된 전자의 수에 따라 달라질 수 있다. 단일 레벨 셀(SLC)은 문턱 전압(VTH) 레벨이 2개로 구분될 수 있어, "0" 또는 "1"의 1 비트 데이터를 저장할 수 있다. 반면, 트리플 레벨 셀(TLC)을 포함하는 메모리 장치(150)는 문턱 전압(VTH) 레벨이 8개로 구분될 수 있다.
도 4를 참조하면, ISPP(Incremental Step Pulse Programming) 동작에서 프로그래밍 펄스를 인가하는 수를 줄이기 위해, 트리플 레벨 셀(TLC)에 저장되는 데이터의 비트에 대응하여 트리플 레벨 셀(TLC)에 인가되는 프로그래밍 펄스가 인가되는 것을 다르게 제어할 수 있다. 트리플 레벨 셀(TLC)에 저장되는 데이터는 LSB, CSB, MSB로 구분될 수 있다. LSB를 프로그램하는 과정에서 프로그래밍 펄스를 인가하는 횟수는 가장 작을 수 있고, CSB를 프로그래밍하는 과정은 LSB를 프로그래밍하는 과정보다 프로그래밍 펄스를 인가하는 횟수가 많을 수 있다. MSB를 프로그래밍하는 과정에서 프로그래밍 펄스를 인가하는 횟수는 가장 많을 수 있다.
트리플 레벨 셀(TLC)을 포함하는 메모리 장치에서 각 물리적 페이지를 LSB 페이지, CSB 페이지 및 MSB 페이지인 3 개의 논리적 페이지로 분할할 수 있고, 각 페이지마다 인가되는 프로그래밍 펄스를 다르게 할 수 있다. 즉, LSB, CSB 및 MSB를 프로그래밍하는 과정에서 서로 다른 양의 문턱 전압(VTH) 분포의 이동을 유도할 수 있다. 예를 들면, LSB 페이지를 프로그래밍하는 과정에서는 복수의 비휘발성 메모리 셀의 문턱 전압(VTH)이 가장 많이 이동하고, MSB 페이지를 프로그래밍하는 과정에서 복수의 비휘발성 메모리 셀의 문턱 전압(VTH)은 가장 적게 이동할 수 있다. 한편, LSB 페이지를 프로그래밍하는 과정에서 프로그래밍 펄스를 인가하는 횟수가 작아, 지연 시간이 가장 짧고 전력 소비량도 가장 작을 수 있다. 반면, MSB 페이지를 프로그래밍하는 과정에서 프로그래밍 펄스를 인가하는 횟수가 많아 지연 시간이 길어지고 전력 소비량이 증가할 수 있다.
도 5는 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제2 방법을 설명한다. 도 5는 비휘발성 메모리 셀에 3비트의 데이터를 저장할 수 있는 메모리 장치(150)의 프로그램을 예로 들어 설명한다.
도 5를 참조하면, 메모리 장치(150)는 비휘발성 메모리 셀에 3비트의 데이터를 저장하는 동작을 LSB, CSB, MSB로 구분하여 순차적으로 나누어 수행하지 않을 수 있다. 비휘발성 메모리 셀에 3비트의 데이터를 구분하지 않고 저장하기 위해, 8개의 프로그램 상태에 대응하는 LSB, CSB, MSB의 코드 값은 도 4와 달라질 수 있다. 8개의 프로그램 상태에 대응하는 3비트의 데이터는 그레이 코드(Gray code)로 정해질 수 있고, LSB, CSB, MSB의 코드 값은 그에 대응하여 달라질 수 있다. 여기서, 그레이 코드는 데이터가 변할 때 인접한 데이터 사이에 한 비트(1bit)의 값만 변하게 만들어진 코드이다. 예를 들어, 소거 상태의 데이터는 '111'이고, 가장 낮은 프로그램 상태의 데이터는 '011'로 이해할 수 있다. 가장 낮은 프로그램 상태의 데이터 '011'에 이웃한 두번째로 낮은 프로그램 상태의 데이터는 '001'일 수 있다.
도 4 및 도 5를 참조하면, 비휘발성 메모리 셀에 멀티 비트의 데이터를 저장하는 방식에 따라, LSB, CSB, MSB의 코드 값은 달라질 수 있다. 도 4를 참조하면 MSB의 코드 값은 '10101010'인데 반하여, 도 5를 참조하면 MSB의 코드 값은 '11100001'일 수 있다. 실시예에 따라, 도 4와 도 5에서 설명하는 LSB, MSB의 코드 값은 서로 바뀔 수 있다.
도 6은 ISPP 동작 중 프로그램 동작과 검증 동작을 설명한다.
도 6을 참조하면, 메모리 장치(150)는 ISPP 동작 중 프로그램 동작(Pgm)이 수행된 후, 프로그램 동작(Pgm)에 대응하는 검증 동작(Ver)을 수행한다. 각 프로그램 동작(Pgm)은 비휘발성 메모리 셀의 문턱 전압(VTH)을 증가시킬 수 있다. 예를 들면, 각 프로그램 동작(Pgm)은 비휘발성 메모리 셀의 문턱 전압(VTH)을 제1 전위차(ΔV)만큼 증가시킨다고 가정한다. 프로그램 동작(Pgm) 이 수행된 후, 검증 동작에서는 비휘발성 메모리 셀의 문턱 전압(VTH)을 목표 전압(Verification Voltage)과 비교할 수 있다. 비휘발성 메모리 셀의 문턱 전압(VTH)을 목표 전압(Verification Voltage)보다 낮으면, 다음 프로그램 동작(Pgm)을 다시 수행하여 더 많은 전자를 메모리 셀의 플로팅 게이트에 추가할 수 있다. 이후, 해당 프로그램 동작(Pgm)에 대응하여 검증 동작(Ver)을 수행한다. 반복되는 프로그램 동작(Pgm)은 비휘발성 메모리 셀의 문턱 전압(VTH)이 목표 전압(Verification Voltage)에 도달할 때까지 수행될 수 있다.
실시예에 따라, 프로그램 동작(Pgm) 및 검증 동작(Ver)의 반복 횟수는 대기 시간 혹은 지연 시간, 소비 전력 및 정확도 등에 따라 달라질 수 있다. 프로그램 동작(Pgm)을 통해 비휘발성 메모리 셀의 문턱 전압(VTH)을 세밀하게 상승시키는 경우, 프로그램 동작의 정확성을 높일 수 있지만, 더 많은 횟수의 프로그램 동작을 수행할 수 있어 지연 시간과 전력 소비가 길어질 수 있다. 반면, 각 프로그램 동작(Pgm)을 통해 비휘발성 메모리 셀의 문턱 전압(VTH)을 크게 상승시키는 경우, 프로그램 동작(Pgm)의 소비 전력 및 동작 시간이 커질 수 있다. 프로그램 동작(Pgm) 및 검증 동작(Ver)의 동작 시간(Δt)은 각각의 프로그램 동작(Pgm)의 목표에 따라 달라질 수 있다.
도 4 및 도 5를 참조하면, 트리플 레벨 셀(TLC)을 포함하는 메모리 장치에서 메모리 셀의 최하위 비트(LSB), 중앙위 비트(CSB) 및 최상위 비트(MSB)에 데이터를 프로그램하는 목적과 절차에 대응하여, 프로그램 동작(Pgm) 및 검증 동작(Ver)은 달라질 수 있다. 도 4에서는 트리플 레벨 셀(TLC)을 포함하는 메모리 장치를 예로 들어 설명하였으나, 전술한 프로그램 동작은 4비트 데이터를 저장하는 쿼드러플 레벨 셀(QLC)을 포함하는 메모리 장치 혹은 5비트 혹은 그 이상의 데이터를 저장할 수 있는 메모리 셀을 포함하는 메모리 장치에도 적용될 수 있다.
실시예에 따라, ISPP 동작 중 각 프로그램 루프마다 프로그램 동작(Pgm)에서 비휘발성 메모리 셀에 인가되는 프로그램 펄스의 크기(ΔV)만큼 점진적으로 증가할 수 있다. 하지만, 프로그램 동작(Pgm)에 대응하는 검증 동작(Ver)에서 비휘발성 메모리 셀에 인가되는 검증 펄스의 크기는 실질적으로 동일할 수 있다. 각 프로그램 루프마다 검증 동작(Ver)에서는 실질적으로 동일한 검증 펄스를 비휘발성 메모리 셀에 인가하지만, 검증 펄스를 인가하는 시간(Δt)이 달라질 수 있다. 한편, 메모리 장치(150)의 동작 특성에 따라 발생하는 노이즈를 반영하여 검증 동작을 수행하는 경우, 메모리 장치(150)는 검증 펄스의 크기를 변경할 수도 있다.
도 7은 본 발명의 실시예에 따른 프로그램 동작을 설명한다. 도 7에서는 비휘발성 메모리 셀에 2비트의 데이터를 저장하는 경우를 예로 들어 설명한다. 2비트의 데이터에 대응하는 비휘발성 메모리 셀의 문턱 전압 레벨은 소거 상태(Erased State, P0) 및 제1 내지 제3 프로그램 상태(Programmed States, P1 to P3)에 대응하는 분포에 속할 수 있다.
도 7을 참조하면, 멀티 비트의 데이터를 비휘발성 메모리 셀에 저장하기 위한 프로그램 동작은 크게 두 개의 구분되는 동작을 포함할 수 있다. 먼저, 메모리 장치(150)는 소거 상태(P0)에서 제1 프로그램 상태(P1)로 문턱 전압을 이동시키기 위해, 메모리 장치(150)는 ISPP 동작을 수행할 수 있다(530). ISPP 동작을 통해 비휘발성 메모리 셀의 문턱 전압이 제1 프로그램 상태(P1)에 이르렀다고 판단되면, 메모리 장치(150)는 비휘발성 메모리 셀에 제1 프로그램 상태(P1)에 대응하는 문턱 전압 레벨에서 제2 프로그램 상태(P2) 혹은 제3 프로그램 상태(P3)에 대응하는 문턱 전압 레벨로 이동시키기 위한 하나의 프로그램 펄스를 인가할 수 있다(540, 550). 이때, 비휘발성 메모리 셀에 인가되는 하나의 프로그램 펄스는 제1 프로그램 상태(P1)에 대응하는 문턱 전압 레벨에서 제2 프로그램 상태(P2) 혹은 제3 프로그램 상태(P3)에 대응하는 문턱 전압 레벨의 차이에 대응하여 결정될 수 있다(도 8 참조).
비휘발성 메모리 셀에 프로그램되는 2비트의 데이터는 '11,' '10,' '00,' '01'의 4가지로 구분할 수 있다. 실시예에 따라, 2비트 데이터 '11'은 소거 상태(Erase State, P0)에 대응할 수 있다. 2비트 데이터 '10'은 제1 프로그램 상태(P1)에 대응할 수 있고, 2비트 데이터 '00'은 제2 프로그램 상태(P2)에 대응할 수 있으며, 2비트 데이터 '01'은 제3 프로그램 상태(P3)에 대응할 수 있다. 복수의 비휘발성 메모리 셀 중 2비트 데이터 '11'이 저장될 비휘발성 메모리 셀은 소거 상태(P0)로 유지될 수 있고, 해당 비휘발성 메모리 셀에 프로그램 펄스가 인가되더라도 메모리 장치(150)는 비트 라인 전위를 높여 해당 비휘발성 메모리 셀의 문턱 전압이 상승하는 것을 억제할 수 있다. 한편, 복수의 비휘발성 메모리 셀 중 2비트 데이터 '10,' '00,' '01'가 저장될 비휘발성 메모리 셀은 소거 상태(P0)로부터 제1 프로그램 상태(P1) 내지 제3 프로그램 상태(P3) 중 하나에 대응되는 문턱 전압을 가지도록 프로그램 펄스가 인가될 수 있다.
메모리 장치(150)는 제1 프로그램 상태(P1) 내지 제3 프로그램 상태(P3) 중 하나에 대응되는 문턱 전압을 가지도록 프로그램되는 비휘발성 메모리 셀에 ISPP 동작을 수행할 수 있다(530). 도 6을 참조하면, ISPP 동작(530)은 비휘발성 메모리 셀에 점진적으로 레벨이 높아지는 프로그램 펄스를 반복적으로 인가할 수 있다. 비휘발성 메모리 셀의 문턱 전압은 반복적으로 인가되는 프로그램 펄스에 대응하여 문턱 전압의 레벨이 소거 상태(P0)에서 제1 프로그램 상태(P1)로 서서히 이동할 수 있다.
문턱 전압이 제1 프로그램 상태(P1)가 된 비휘발성 메모리 셀 중 적어도 일부의 메모리 셀은 제2 프로그램 상태(P2) 혹은 제3 프로그램 상태(P3)에 대응하는 문턱 전압 레벨을 가지도록 프로그램 펄스가 더 인가될 수 있다. 이 과정에서, 메모리 장치(150)는 점진적으로 증가하는 프로그램 펄스를 인가하는 ISPP 동작을 수행하지 않고, 하나의 프로그램 펄스를 인가하여 문턱 전압 레벨을 상승시킬 수 있다. 이때, 제2 프로그램 상태(P2)로 프로그램될 비휘발성 메모리 셀에는 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)의 차이에 대응하는 프로그램 펄스를 인가할 수 있다(540). 한편, 제3 프로그램 상태(P3)로 프로그램될 비휘발성 메모리 셀에는 제1 프로그램 상태(P1)와 제3 프로그램 상태(P3)의 차이에 대응하는 프로그램 펄스를 인가할 수 있다(550).
전술한 바와 같이, 한 번의 프로그램 펄스를 비휘발성 메모리 셀에 인가하여, 문턱 전압이 제1 프로그램 상태(P1)에서 제2 프로그램 상태(P2) 혹은 제3 프로그램 상태(P3)로 변경되는 과정에서 검증 동작을 수행하지 않는다. ISPP 동작을 통해 문턱 전압의 레벨을 조금씩 상승시키는 경우, 복수의 프로그램 루프에서 제3 프로그램 상태(P3)로 프로그램될 비휘발성 메모리 셀에 대한 검증 동작의 결과는 실패(fail)로 출력된다. 즉, 비휘발성 메모리 셀에 제3 프로그램 상태(P3)로 프로그램되기 전까지 비휘발성 메모리 셀의 문턱 전압을 제3 프로그램 상태(P3)에 대응하는 제3 검증 목표 레벨(PV3)과 비교하면 실패(fail)로 출력되는 데, 이 과정에서 검증 결과를 출력하는 전류 감지 회로(current sensing circuit, CSC)의 측면에서는 해당 비휘발성 메모리 셀이 소거 상태(Erased State, P0)에 있는 것과 제2 프로그램 상태(P2)에 있는 것에 큰 차이가 없다. 반복되는 프로그램 루프에서 실패(fail)를 출력하는 전류 감지 회로(CSC)에서의 전류 소모가 커질 수 있다. 이 경우, 내부 전류 소비(internal current consumption, ICC)가 급격하게 증가될 수 있으며, 최대 전류 소비(peak current consumption)에 악영향이 발생할 수 있다.
실시예에 따라, 제1 프로그램 상태(P1)에 대응하는 제1 검증 목표 레벨(PV1), 제2 프로그램 상태(P2)에 대응하는 제2 검증 목표 레벨(PV2), 제3 프로그램 상태(P3)에 대응하는 제3 검증 목표 레벨(PV3)은 제1 내지 제3 프로그램 상태(P1~P3)의 중간값보다 조금 낮은 레벨일 수 있다. 한편, 도 6을 참조하면, 제1 내지 제3 검증 목표 레벨(PV1~PV3)은 비휘발성 메모리 셀에 인가되는 검증 전압의 크기는 실질적으로 동일하지만 시간의 차이가 있을 수 있다.
실시예에 따라, 비휘발성 메모리 셀의 문턱 전압이 제1 프로그램 상태(P1)에서 제2 프로그램 상태(P2) 혹은 제3 프로그램 상태(P3)로 변경되는 과정에서, 복수의 비휘발성 메모리 셀의 문턱 전압 분포의 편차가 커질 수 있다. 따라서, 비휘발성 메모리 셀의 문턱 전압이 제1 내지 제3 검증 목표 레벨(PV1~PV3)에 대한 검증을 패스(Pass)하면, ISPP 동작을 추가로 수행할 수 있다(532, 542, 552). 추가로 수행되는 ISPP 동작(532, 542, 552)을 통해, 복수의 비휘발성 메모리 셀의 문턱 전압 분포를 오른쪽으로 크게 이동시키지 않으면서 제1 내지 제3 프로그램 상태(P1~P3)에 대응하도록 편차를 줄일 수 있다(즉, 분포의 폭이 좁아질 수 있다).
도 8은 도 7에서 설명한 프로그램 동작에서 사용되는 프로그램 펄스를 설명한다.
도 8을 참조하면, 복수의 비휘발성 메모리 셀에 멀티 비트 데이터를 프로그램하는 동작은 제1 ISPP 동작 구간(530), 하나의 프로그램 펄스를 인가하는 동작 구간(560), 및 제2 ISPP 동작 구간(570)을 포함할 수 있다.
도 7 및 도 8을 참조하면, 제1 ISPP 동작 구간(530) 동안 비휘발성 메모리 셀의 문턱 전압을 소거 상태(P0)에서 제1 프로그램 상태(P1)로 이동시킬 수 있다. 제1 내지 제3 프로그램 상태(P1~P3)에 대응하는 문턱 전압을 가지도록 프로그램될 비휘발성 메모리 셀을 대상으로 제1 검증 목표 레벨(PV1)로 검증 동작을 수행할 수 있고, 검증 결과를 통해 비휘발성 메모리 셀의 문턱 전압 분포의 오른쪽 이 제1 검증 목표 레벨(PV1)에 도달했다고 판단되면(PV1 PASS), 제1 ISPP 동작 구간(530)이 종료될 수 있다.
제1 ISPP 동작 구간(530) 후 하나의 프로그램 펄스를 인가하는 동작 구간(560)에서, 메모리 장치(150)는 제1 프로그램 상태(P1)에서 제2 프로그램 상태(P2) 혹은 제3 프로그램 상태(P3)로 이동시키기 위해 프로그램 펄스를 인가할 수 있다. 제2 프로그램 상태(P2)로 프로그램될 비휘발성 메모리 셀에는 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)의 차이에 대응하는 프로그램 펄스를 인가할 수 있다(540). 이때, 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)의 차이에 대응하도록 제1 ISPP 동작 구간(530)에서 인가되었던 마지막 프로그램 펄스보다 기 설정된 레벨(A)만큼 상승한 프로그램 펄스가 인가될 수 있다. 또한, 제3 프로그램 상태(P3)로 프로그램될 비휘발성 메모리 셀에는 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)의 차이와 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)의 차이에 대응하도록 제1 ISPP 동작 구간(530)에서 인가되었던 마지막 프로그램 펄스보다 기 설정된 레벨(A+B)만큼 상승한 프로그램 펄스를 인가할 수 있다(550). 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)에 대응하는 문턱 전압 레벨이 되도록 프로그램 펄스를 인가(540, 550)한 후, 메모리 장치(150)는 제1 내지 제3 프로그램 상태(P1~P3)에 대응하는 제1 내지 제3 검증 목표 레벨(PV1~PV3)에 대한 검증 동작을 연속하여 수행할 수 있다.
제1 내지 제3 검증 목표 레벨(PV1~PV3)에 대한 검증 동작을 통해 비휘발성 메모리 셀의 문턱 전압 분포의 오른쪽 이 제1 검증 목표 레벨(PV1)에 도달했다고 판단되면(PASS), 메모리 장치(150)는 제2 ISPP 동작을 수행할 수 있다(570). 제2 ISPP 동작 구간(570)에서 인가되는 프로그램 펄스는 비휘발성 메모리 셀에 직전에 인가된 프로그램 펄스에서 ISPP 동작에서 설정된 레벨이 증가된 프로그램 펄스를 인가될 수 있다. 제1 ISPP 동작 구간(530)에서는 복수의 비휘발성 메모리 셀에 동일한 레벨의 프로그램 펄스가 인가되지만, 제2 ISPP 동작 구간(570)에서는 복수의 비휘발성 메모리 셀에 서로 다른 레벨의 프로그램 펄스가 인가될 수 있다. 예를 들면, 제1 ISPP 동작 구간(530)에서는 복수의 비휘발성 메모리 셀에 연결된 워드 라인에 하나의 프로그램 펄스가 인가된다. 반면, 제2 ISPP 동작 구간(570)에서는 복수의 비휘발성 메모리 셀에 연결된 워드 라인에 서로 다른 레벨의 복수의 프로그램 펄스가 순차적으로 인가(532, 542 552)될 수 있다. 워드 라인에 연결된 복수의 비휘발성 메모리 셀에 선택적으로 프로그램되도록 하기 위해, 비휘발성 메모리 셀에 연결된 비트 라인의 전위를 조정할 수 있다. 복수의 비휘발성 메모리 셀에 연결된 워드 라인에 서로 다른 레벨의 복수의 프로그램 펄스가 순차적으로 인가(532, 542 552)된 후, 메모리 장치(150)는 제1 내지 제3 프로그램 상태(P1~P3)에 대응하는 제1 내지 제3 검증 목표 레벨(PV1~PV3)에 대한 검증 동작을 연속하여 수행할 수 있다.
도 9는 도 7에서 설명한 프로그램 동작에서 복수의 프로그램 값(program value)에 대해 검증하기 위한 전류 감지 회로(Current Sensing Circuit, CSC)의 예를 설명한다.
도 9를 참조하면, 메모리 장치(150) 내 페이지 버퍼(322)에 검증 회로(420)과 연결될 수 있다. 페이지 버퍼(322)는 비휘발성 메모리 셀과 비트 라인(BL)을 통해 연결될 수 있다. 페이지 버퍼(322)는 복수의 래치(502, 504)를 포함할 수 있다. 비휘발성 메모리 셀에 멀티 비트 데이터가 저장되는 경우, 페이지 버퍼(322)에는 비트 라인(BL)을 통해 전달되는 멀티 비트 데이터를 저장하기 위한 복수의 래치(502, 504)가 포함될 수 있다. 예를 들면, 페이지 버퍼(322)는 LSB 데이터를 저장하기 위한 LSB 래치(502) 및 MSB 데이터를 저장하기 위한 MSB 래치(504)를 포함할 수 있다.
페이지 버퍼(322)와 연결된 검증 회로(420)는 복수의 검증 목표 레벨(PV1~PV3)에 대한 검증 동작을 수행하기 위한 복수의 전류 감지 회로(422, 424, 426)를 포함할 수 있다. 도 8을 참조하면, 메모리 장치(150)는 제1 내지 제3 검증 목표 레벨(PV1~PV3)에 대한 검증 동작을 연속하여 수행할 수 있다. 검증 회로(420)가 검증 동작을 수행할 복수의 검증 목표 레벨에 대응하는 제1 내지 제3 전류 감지 회로(422, 424, 426)를 포함하는 경우, 검증 회로(420)는 제1 내지 제3 전류 감지 회로(422, 424, 426)에서 출력된 결과를 합하여 검증 결과를 출력하기 위한 논리곱 게이트(428)를 더 포함할 수 있다. 논리곱 게이트(428)는 제1 내지 제3 전류 감지 회로(422, 424, 426)가 모두 패스(Pass)를 출력할 때, 검증 결과(CSC P/F)를 패스(Pass)로 출력할 수 있다. 한편, 제1 내지 제3 전류 감지 회로(422, 424, 426)중 하나라도 페일(Fail)을 출력하면, 논리곱 게이트(428)는 검증 결과(CSC P/F)를 페일(Fail)로 출력할 수 있다.
실시예에 따라, 검증 회로(420)는 하나의 전류 감지 회로를 포함할 수 있고, 하나의 전류 감지 회로를 통해 복수의 검증 목표 레벨(PV1~PV3)에 대한 검증 동작을 순차적으로 수행할 수 있다. 하나의 전류 감지 회로에서 순차적으로 수행된 검증 동작의 결과가 임시 저장한 후, 복수의 검증 동작의 결과를 출력할 수 있다. 이 경우, 복수의 검증 동작 중 패스(Pass)가 아닌 페일(Fail)에 대응하는 검증 목표 레벨에 대해서만 프로그램 동작이 추가로 수행될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 멀티 비트 데이터를 저장할 수 있는 복수의 비휘발성 메모리 셀을 포함하는 셀 그룹; 및
    상기 복수의 비휘발성 메모리 셀 중 문턱 전압이 소거 상태의 적어도 두개의 비휘발성 메모리 셀에 상기 멀티 비트 데이터에 대응하는 복수의 프로그램 상태 중 가장 낮은 문턱 전압 레벨에 대응하는 제1 프로그램 상태까지 프로그램 펄스를 점진적으로 증가시켜 인가한 후, 상기 제1 프로그램 상태에 대응하는 제1 검증 동작의 결과에 따라, 상기 적어도 두개의 비휘발성 메모리 셀 중 제1 비휘발성 메모리 셀이 상기 제1 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제2 프로그램 상태가 되도록 상기 제2 프로그램 상태와 상기 제1 프로그램 상태의 제1 차이에 대응하는 하나의 제1 프로그램 펄스를 인가하고, 상기 적어도 두개의 비휘발성 메모리 셀 중 제2 비휘발성 메모리 셀이 상기 제2 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제3 프로그램 상태가 되도록 상기 제3 프로그램 상태와 상기 제1 프로그램 상태의 제2 차이에 대응하는 하나의 제2 프로그램 펄스를 인가하는 제어 회로
    를 포함하는, 메모리 장치.
  2. 제1항에 있어서,
    상기 적어도 두개의 비휘발성 메모리 셀은 상기 제1 프로그램 상태, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태에 대응하는 문턱 전압을 가지도록 프로그램될 메모리 셀을 포함하고,
    상기 제1 검증 동작의 결과는 상기 메모리 셀의 전체 개수 중 기 설정된 비율의 개수에 해당하는 메모리 셀이 상기 제1 문턱 전압을 가지는 지에 따라 결정되는,
    메모리 장치.
  3. 제1항에 있어서,
    상기 제어 회로는
    상기 제1 프로그램 펄스와 상기 제2 프로그램 펄스를 인가한 후, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태에 대응하는 제2 검증 동작을 연속하여 수행하는,
    메모리 장치.
  4. 제3항에 있어서,
    상기 제어 회로는
    상기 제2 검증 동작을 통해 상기 제1 비휘발성 메모리 셀의 문턱 전압이 상기 제2 프로그램 상태를 가지지 못한다고 판단되면, 상기 제1 비휘발성 메모리 셀에 상기 제1 프로그램 펄스에서부터 점진적으로 증가된 프로그램 펄스를 인가하는,
    메모리 장치.
  5. 제3항에 있어서,
    상기 제어 회로는
    상기 제2 검증 동작을 통해 상기 제2 비휘발성 메모리 셀의 문턱 전압이 상기 제3 프로그램 상태를 가지지 못한다고 판단되면, 상기 제2 비휘발성 메모리 셀에 상기 제2 프로그램 펄스에서부터 점진적으로 증가된 프로그램 펄스를 인가하는,
    메모리 장치.
  6. 제3항에 있어서,
    상기 제어 회로는
    상기 제1 프로그램 펄스와 상기 제2 프로그램 펄스를 인가한 후, 상기 제2 검증 동작 중 상기 제1 프로그램 상태에 대응하는 검증을 더 수행하고,
    상기 제2 검증 동작을 통해 상기 적어도 두개의 비휘발성 메모리 셀의 문턱 전압이 상기 제1 프로그램 상태를 가지지 못한다고 판단되면, 상기 적어도 두개의 비휘발성 메모리 셀에 인가되었던 프로그램 펄스로부터 점진적으로 증가된 프로그램 펄스를 인가하는,
    메모리 장치.
  7. 제1항에 있어서,
    상기 복수의 비휘발성 메모리 셀에서 상기 멀티 비트 데이터를 전달받아 임시 저장하는 페이지 버퍼를 더 포함하고,
    상기 페이지 버퍼는 상기 멀티 비트 데이터의 비트 수와 동일하거나 많은 수의 래치를 포함하는,
    메모리 장치.
  8. 제7항에 있어서,
    상기 페이지 버퍼와 연결되어, 상기 복수의 비휘발성 메모리 셀에 상기 멀티 비트 데이터의 저장 여부를 검증하기 위한 검증 회로
    를 더 포함하는, 메모리 장치.
  9. 제8항에 있어서,
    상기 검증 회로는
    상기 제1 프로그램 상태, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태에 대한 검증 동작을 수행하여 패스(pass) 혹은 페일(fail)을 출력하기 위한 복수의 전류 감지 회로(current sensing circuit); 및
    상기 복수의 전류 감지 회로로부터 출력되는 결과가 모두 패스(pass)인 경우 프로그램 성공을 출력하는 제1 구성요소
    를 포함하는, 메모리 장치.
  10. 복수의 비휘발성 메모리 셀에 저장될 멀티 비트 데이터를 수신하는 단계;
    상기 복수의 비휘발성 메모리 셀 중 소거 상태의 적어도 두개의 비휘발성 메모리 셀의 문턱 전압이 상기 멀티 비트 데이터에 대응하는 복수의 프로그램 상태 중 가장 낮은 문턱 전압 레벨에 대응하는 제1 프로그램 상태까지 프로그램 펄스를 점진적으로 증가시켜 인가하는 단계;
    상기 제1 프로그램 상태에 대응하는 제1 검증 동작을 수행하는 단계; 및
    상기 제1 검증 동작의 결과에 따라, 상기 적어도 두개의 비휘발성 메모리 셀 중 제1 비휘발성 메모리 셀이 상기 제1 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제2 프로그램 상태에 대응하는 문턱 전압을 가지도록 상기 제2 프로그램 상태와 상기 제1 프로그램 상태의 제1 차이에 대응하는 하나의 제1 프로그램 펄스를 인가하고, 상기 적어도 두개의 비휘발성 메모리 셀 중 제2 비휘발성 메모리 셀이 상기 제2 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제3 프로그램 상태에 대응하는 문턱 전압을 가지도록 상기 제3 프로그램 상태와 상기 제1 프로그램 상태의 제2 차이에 대응하는 하나의 제2 프로그램 펄스를 인가하는 단계
    를 포함하는, 메모리 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 적어도 두개의 비휘발성 메모리 셀은 상기 제1 프로그램 상태, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태에 대응하는 문턱 전압을 가지도록 프로그램될 메모리 셀을 포함하고,
    상기 제1 검증 동작의 결과는 상기 메모리 셀의 전체 개수 중 기 설정된 비율의 개수에 해당하는 메모리 셀이 상기 제1 문턱 전압을 가지는 지에 따라 결정되는,
    메모리 장치.
  12. 제10항에 있어서,
    상기 제1 프로그램 펄스와 상기 제2 프로그램 펄스를 인가한 후, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태에 대응하는 제2 검증 동작을 연속하여 수행하는 단계
    를 더 포함하는, 메모리 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 제2 검증 동작을 통해 상기 제1 비휘발성 메모리 셀의 문턱 전압이 상기 제2 프로그램 상태를 가지지 못한다고 판단되면, 상기 제1 비휘발성 메모리 셀에 상기 제1 프로그램 펄스에서부터 점진적으로 증가된 프로그램 펄스를 인가하는 단계
    를 더 포함하는, 메모리 장치의 동작 방법.
  14. 제12항에 있어서,
    상기 제2 검증 동작을 통해 상기 제2 비휘발성 메모리 셀의 문턱 전압이 상기 제3 프로그램 상태를 가지지 못한다고 판단되면, 상기 제2 비휘발성 메모리 셀에 상기 제2 프로그램 펄스에서부터 점진적으로 증가된 프로그램 펄스를 인가하는 단계
    를 더 포함하는, 메모리 장치의 동작 방법.
  15. 제12항에 있어서,
    상기 제2 검증 동작 중 상기 제1 프로그램 상태에 대응하는 검증을 더 수행하는 단계; 및
    상기 제2 검증 동작을 통해 상기 적어도 두개의 비휘발성 메모리 셀의 문턱 전압이 상기 제1 프로그램 상태를 가지지 못한다고 판단되면, 상기 적어도 두개의 비휘발성 메모리 셀에 인가되었던 프로그램 펄스로부터 점진적으로 증가된 프로그램 펄스를 인가하는 단계
    를 더 포함하는, 메모리 장치의 동작 방법.
  16. 외부 장치로부터 데이터를 수신하고 저장될 위치를 결정하고, 상기 데이터를 상기 위치에 저장될 멀티 비트 데이터를 생성하는 컨트롤러; 및
    상기 컨트롤러로부터 상기 위치에 대응하여 상기 멀티 비트 데이터를 수신하고, 상기 멀티 비트 데이터를 저장할 수 있는 복수의 비휘발성 메모리 셀 중 소거 상태의 적어도 두개의 비휘발성 메모리 셀이 상기 멀티 비트 데이터에 대응하는 복수의 프로그램 상태 중 가장 낮은 문턱 전압 레벨에 대응하는 제1 프로그램 상태까지 프로그램 펄스를 점진적으로 증가시켜 인가한 후 상기 제1 프로그램 상태에 대응하는 제1 검증 동작의 결과에 따라, 상기 적어도 두개의 비휘발성 메모리 셀 중 제1 비휘발성 메모리 셀이 상기 제1 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제2 프로그램 상태가 되도록 상기 제2 프로그램 상태와 상기 제1 프로그램 상태의 제1 차이에 대응하는 하나의 제1 프로그램 펄스를 인가하고 상기 적어도 두개의 비휘발성 메모리 셀 중 제2 비휘발성 메모리 셀이 상기 제2 프로그램 상태보다 높은 문턱 전압 레벨에 대응하는 제3 프로그램 상태가 되도록 상기 제3 프로그램 상태와 상기 제1 프로그램 상태의 제2 차이에 대응하는 하나의 제2 프로그램 펄스를 인가하는 메모리 장치
    를 포함하는, 메모리 시스템.
  17. 제16항에 있어서,
    상기 메모리 장치는
    상기 멀티 비트 데이터에 대한 프로그램 동작이 완료되면 상기 컨트롤러에 통지하는,
    메모리 시스템.
  18. 제16항에 있어서,
    상기 적어도 두개의 비휘발성 메모리 셀은 상기 제1 프로그램 상태, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태에 대응하는 문턱 전압을 가지도록 프로그램될 메모리 셀을 포함하고,
    상기 제1 검증 동작의 결과는 상기 메모리 셀의 전체 개수 중 기 설정된 비율의 개수에 해당하는 메모리 셀이 상기 제1 문턱 전압을 가지는 지에 따라 결정되는,
    메모리 시스템.
  19. 제16항에 있어서,
    상기 메모리 장치는
    상기 제1 프로그램 펄스와 상기 제2 프로그램 펄스를 인가한 후, 상기 제2 프로그램 상태 및 상기 제3 프로그램 상태에 대응하는 제2 검증 동작을 연속하여 수행하는,
    메모리 시스템.
  20. 제19항에 있어서,
    상기 메모리 장치는
    상기 제2 검증 동작을 통해 상기 제1 비휘발성 메모리 셀의 문턱 전압이 상기 제2 프로그램 상태를 가지지 못한다고 판단되면, 상기 제1 비휘발성 메모리 셀에 상기 제1 프로그램 펄스에서부터 점진적으로 증가된 프로그램 펄스를 인가하고,
    상기 제2 검증 동작을 통해 상기 제2 비휘발성 메모리 셀의 문턱 전압이 상기 제3 프로그램 상태를 가지지 못한다고 판단되면, 상기 제2 비휘발성 메모리 셀에 상기 제2 프로그램 펄스에서부터 점진적으로 증가된 프로그램 펄스를 인가하는,
    메모리 시스템.
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