KR20240012787A - 비휘발성 메모리 장치에 데이터를 프로그램하는 장치 및 방법 - Google Patents
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Abstract
본 발명은 삭제 상태와 복수의 프로그램 상태에 대응하는 멀티 비트 데이터를 저장하는 복수의 메모리 셀 및 상기 멀티 비트 데이터를 저장하기 위해 수행하는 복수의 프로그램 루프를 복수의 그룹으로 구분하여, 상기 복수의 프로그램 상태 중 각 그룹마다 서로 다른 프로그램 상태에 대응하는 프로그램 펄스가 상기 복수의 메모리 셀에 인가되도록 제어하는 제어 회로를 포함하는 메모리 장치를 제공한다.
Description
본 발명은 메모리 장치에 관한 것으로서, 구체적으로 비휘발성 메모리 장치에 데이터를 프로그램하기 위한 장치 및 방법에 관한 것이다.
메모리 시스템(memory system) 혹은 데이터 저장 장치(data storage device)를 포함하는 데이터 처리 시스템(data processing system)은, 데이터 저장 장치에 보다 많은 데이터를 저장하고, 데이터 저장 장치에 데이터를 보다 빠르게 저장하며, 데이터 저장 장치에 저장된 데이터를 보다 빠르게 출력하도록 개발되고 있다. 데이터 저장 장치는 데이터를 저장하기 위한 비휘발성 메모리 셀 및/혹은 휘발성 메모리 셀을 포함할 수 있다.
본 발명의 일 실시예가 해결하고자 하는 기술적 과제는 메모리 장치 내 프로그램 디스터브(Program Disturb) 또는 에러를 줄이거나 피할 수 있는 데이터 프로그램 동작을 수행하는 장치 및 방법을 제공하는 데 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 메모리 장치는 삭제 상태와 복수의 프로그램 상태에 대응하는 멀티 비트 데이터를 저장하는 복수의 메모리 셀; 및 상기 멀티 비트 데이터를 저장하기 위해 수행하는 복수의 프로그램 루프를 복수의 그룹으로 구분하여, 상기 복수의 프로그램 상태 중 각 그룹마다 서로 다른 프로그램 상태에 대응하는 프로그램 펄스가 상기 복수의 메모리 셀에 인가되도록 제어하는 제어 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템은 쓰기 데이터에 대한 물리 주소를 결정한 후, 상기 물리 주소에 대응하는 위치로 상기 쓰기 데이터를 전송하는 컨트롤러; 및 복수의 메모리 셀에 삭제 상태와 복수의 프로그램 상태에 대응하는 멀티 비트 데이터를 저장하기 위해 수행하는 복수의 프로그램 루프를 복수의 그룹으로 구분하여, 상기 복수의 프로그램 상태 중 각 그룹마다 서로 다른 프로그램 상태에 대응하는 프로그램 펄스가 상기 복수의 메모리 셀에 인가되도록 제어하는 메모리 장치를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 장치의 동작 방법은 삭제 상태와 복수의 프로그램 상태에 대응하는 멀티 비트 데이터가 저장될 복수의 메모리 셀을 삭제 상태를 유지하는 제1 메모리 셀과 상기 복수의 프로그램 상태로 프로그램될 제2 메모리 셀로 구분하는 단계; 상기 제2 메모리 셀에 공통 프로그램 펄스를 인가하는 단계; 상기 멀티 비트 데이터를 제2 메모리 셀에 저장하기 위해 수행하는 복수의 프로그램 루프를 복수의 그룹으로 구분하는 단계; 상기 복수의 프로그램 상태 중 각 그룹마다 서로 다른 프로그램 상태에 대응하는 프로그램 펄스를 상기 제2 메모리 셀에 인가하는 단계; 및 상기 복수의 그룹 모두에서 프로그램 펄스에 대한 검증이 성공하면 상기 멀티 비트 데이터에 대한 프로그램 동작을 종료하는 단계를 포함할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명의 실시예에 따른 메모리 시스템, 메모리 장치 및 그 동작 방법은 개선된 데이터 프로그램 성능을 구비할 수 있다.
또한, 메모리 장치 혹은 메모리 시스템은 프로그램 디스터브(Program Disturb)에 취약한 특정 데이터에 대한 프로그램 동작의 신뢰성을 향상시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 실시예에 따른 ISPP 동작의 제1예를 설명한다.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제1 방법을 설명한다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제2 방법을 설명한다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제3 방법을 설명한다.
도 7은 본 발명의 실시예에 따른 ISPP 동작 중 프로그램 동작과 검증 동작을 설명한다.
도 8은 본 발명의 실시예에 따른 ISPP 동작의 제2예를 설명한다.
도 9는 본 발명의 실시예에 따른 ISPP 동작의 제3예를 설명한다.
도 10은 본 발명의 실시예에 따른 프로그램 동작의 제1예를 설명한다.
도 11은 도 10에서 설명한 프로그램 동작에 따른 셀 문턱 전압 분포를 설명한다.
도 12는 본 발명의 실시예에 따른 프로그램 동작의 제2예를 설명한다.
도 13은 도 12에서 설명한 프로그램 동작에 따른 셀 문턱 전압 분포를 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 실시예에 따른 ISPP 동작의 제1예를 설명한다.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제1 방법을 설명한다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제2 방법을 설명한다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제3 방법을 설명한다.
도 7은 본 발명의 실시예에 따른 ISPP 동작 중 프로그램 동작과 검증 동작을 설명한다.
도 8은 본 발명의 실시예에 따른 ISPP 동작의 제2예를 설명한다.
도 9는 본 발명의 실시예에 따른 ISPP 동작의 제3예를 설명한다.
도 10은 본 발명의 실시예에 따른 프로그램 동작의 제1예를 설명한다.
도 11은 도 10에서 설명한 프로그램 동작에 따른 셀 문턱 전압 분포를 설명한다.
도 12는 본 발명의 실시예에 따른 프로그램 동작의 제2예를 설명한다.
도 13은 도 12에서 설명한 프로그램 동작에 따른 셀 문턱 전압 분포를 설명한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 회로를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명한다. 구체적으로, 도 1은 본 발명의 실시 예에 따른 메모리 장치에 포함된 메모리 다이 혹은 메모리 플레인 내 메모리 셀 어레이 회로를 개략적으로 설명한다.
도 1을 참조하면, 메모리 장치(150)는 복수의 비휘발성 메모리 셀을 포함하는 메모리 그룹(330)을 포함한다. 메모리 그룹(330)에는 복수의 비휘발성 메모리 셀이 비트 라인(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링(340)을 포함할 수 있다. 각 열(column)에 배치된 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 1에서는 낸드(NAND) 플래시 메모리 셀로 구성된 메모리 그룹(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 메모리 그룹(330)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 그룹(330)은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, CTF) 메모리 장치 등으로도 구현될 수 있다.
실시예에 따라, 도 1에서 설명하는 메모리 그룹(330)은 도 2에서 설명하는 메모리 장치(150) 내 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수도 있다. 한편, 메모리 다이(200)는 2차원 또는 3차원의 구조를 가지는 메모리 장치를 포함할 수 있다. 3차원 구조의 메모리 장치에서는 각각의 메모리 블록(152,154,156)이 3차원 구조(또는 수직 구조)로 구현될 수도 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
메모리 장치(150)의 복수의 메모리 블록(152,154,156)을 구성하는 메모리 그룹(330)은 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링(NS)을 포함할 수 있다. 메모리 그룹(330)에서는, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 포함될 수 있다.
메모리 다이(200)의 전압 공급 회로(170)는 동작 모드에 따라서 각각의 워드 라인으로 공급될 워드 라인 전압(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등의 대상 전압(subject voltage))과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(170)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급 회로(170)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인 중 하나를 선택할 수 있으며, 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인으로 각각 제공할 수 있다. 제어 회로(180)는 전압 공급 회로(170)는 메모리 그룹(330)에 인가할 수 있는 다양한 대상 전압을 생성하고, 다양한 대상 전압이 메모리 그룹(330)의 워드 라인에 인가될 수 있도록 한다.
메모리 장치(150)는, 제어 회로(180)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있는 리드/라이트 회로(320)를 포함할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수의 페이지 버퍼(PB)(322,324,326)를 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치(도시하지 않음)가 포함될 수 있다.
도시되지 않았지만, 페이지 버퍼(322,324,326)는 복수의 버스(BUS)를 통해 입출력 소자(예, 직렬화 회로(serialization circuit))와 연결될 수 있다. 페이지 버퍼(322,324,326) 각각이 서로 다른 버스를 통해 입출력 소자와 연결되면, 페이지 버퍼(322,324,326)에서 데이터를 출력하는 데 발생할 수 있는 지연을 줄일 수 있다.
실시예에 따라, 메모리 장치(150)는 쓰기 명령, 쓰기 데이터 및 쓰기 데이터가 저장될 위치에 대한 정보(예, 물리 주소)를 수신할 수 있다. 제어 회로(180)는 쓰기 명령에 대응하여 전압 공급 회로(170)가 프로그램 동작 시 사용되는 프로그램 펄스, 패스 전압 등을 생성하게 하고, 프로그램 동작 후 수행되는 검증 동작 시 사용되는 다양한 전압을 생성하도록 한다.
메모리 그룹(330)에 포함된 비휘발성 메모리 셀에 여러 비트의 정보를 저장하는 경우, 한 비트의 데이터를 저장하는 경우보다 에러율이 높아질 수 있다. 예를 들면, 셀 간 간섭(Cell-to-Cell Interference, CCI) 등으로 인해 셀에서 에러가 유발될 수 있다. 비휘발성 메모리 셀에서 에러를 줄이기 위해서는 셀에 저장되는 데이터에 대응하는 문턱 전압 분포의 폭(편차)을 줄여야 한다. 이를 위해서, 메모리 장치(150)는 ISPP(Incremental Step Pulse Programming)라는 프로그램 기법을 사용하여 효과적으로 좁은 문턱 전압 분포를 가지도록 할 수 있다. 또한, ISPP 프로그램 방법을 통해, 메모리 장치(150)는 정해진 셀의 순서에 따라 LSB(Least Significant Bit)와 MSB(Most significant Bit)로 나누어 프로그램을 수행할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 반도체 장치 칩(chip) 혹은 복수의 반도체 장치 칩(chip)을 통해 구현될 수 있다. 실시예에 따라, 높은 집적도가 요구되는 메모리 시스템(110)의 경우, 메모리 장치(150)와 컨트롤러(130)는 하나의 반도체 장치 칩(chip)으로 구성될 수도 있다.
메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 메모리 블록(152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152, 154, 156)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(200, 도1 참조)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(200)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(152, 154, 156), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 도 2에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 2에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 2를 참조하면, 메모리 장치(150)는 메모리 블록(152, 154, 156)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(170)를 포함할 수 있다. 전압 공급 회로(170)는 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 읽기 전압(Vrd)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(170)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(170)는 메모리 블록(152, 154, 156)에 삭제 전압(Vers)을 공급할 수 있다.
메모리 장치(150)는 메모리 블록(152, 154, 156)에 공급하는 다양한 전압에 대한 정보를 저장할 수 있다. 예를 들어, 메모리 블록(152, 154, 156) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장할 수 있는 경우, 멀티 비트의 데이터를 식별하기 위한 읽기 전압(Vrd)의 레벨은 다양할 수 있다. 메모리 장치(150)는 멀티 비트의 데이터에 대응하는 복수의 읽기 전압(Vrd)의 레벨을 포함하는 전압 테이블을 포함할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행할 수 있다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 읽기 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다. 전압 공급 회로(170)는 컨트롤러(130)가 메모리 장치(150)에 전송한 명령 혹은 요청에 따라 대상 전압을 메모리 그룹(330) 혹은 메모리 블록(152, 154, 156)에 전달할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다.
PMU(140)는 메모리 시스템(110)에 외부에서 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 추적 감시하고, 외부에서 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 예비 전원 장치(Auxiliary Power Supply)를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 읽기 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 읽기 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 읽기 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 읽기 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령 큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 읽기 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력 되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 읽기 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다. 또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 실시예에 따라, 메모리 시스템(110)은 메모리 다이(die) 혹은 메모리 플레인(plane) 단위로 인터리빙 방식을 수행하여 데이터 입출력 성능을 향상시킬 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 또한, 컨트롤러(130)는 메모리 장치(150) 내 복수의 메모리 다이 혹은 복수의 메모리 플레인의 동작 상태를 확인하고, 복수의 데이터 입출력 동작을 스케줄링하여 데이터 입출력 성능을 개선할 수 있다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 구분될 수 있다. 메모리 장치(150)에 포함된 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함하는 SLC(Single Level Cell, SLC) 메모리 블록, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 ISPP(Incremental Step Pulse Programming) 동작을 설명한다.
도 3을 참조하면, 비휘발성 메모리 셀은 데이터가 삭제된 상태(Erased State)에서 데이터가 프로그램될 수 있다. 프로그래밍 펄스(Programming Pulse)가 비휘발성 메모리 셀에 인가되면, 비휘발성 메모리 셀의 문턱 전압 분포는 삭제된 상태(Erased State)에서 오른쪽(문턱 전압이 커지는 방향)으로 이동할 수 있다. 비휘발성 메모리 셀에 프로그래밍 펄스가 계속 인가되면, 비휘발성 메모리 셀의 문턱 전압 분포는 오른쪽으로 이동할 수 있다. 복수의 비휘발성 메모리 셀의 문턱전압 분포에서 대부분의 셀들이 목표 전압(VTARG)보다 높은 문턱 전압을 가질 때까지 프로그래밍 펄스(Programming Pulse)가 인가될 수 있다.
구체적으로 살펴보면, 프로그램 동작이 시작되면(212), 메모리 장치(150)는 프로그래밍 펄스(Programming Pulse)를 해당하는 복수의 비휘발성 메모리 셀에 인가된다(214). 프로그래밍 펄스(Programming Pulse)가 인가된 후, 복수의 비휘발성 메모리 셀의 대부분이 목표 전압(VTARG)보다 높은 문턱 전압(VTH)을 가지는 지를 검증한다(216). 검증 결과에 따라 복수의 비휘발성 메모리 셀의 대부분이 목표 전압(VTARG)보다 높은 문턱 전압(VTH)을 가지지 못한다고 판단된 경우(FAIL), 메모리 장치(150)는 해당하는 비휘발성 메모리 셀에 프로그래밍 펄스(Programming Pulse)를 인가할 수 있다(214). 검증 결과에 따라 복수의 비휘발성 메모리 셀의 대부분이 목표 전압(VTARG)보다 높은 문턱 전압(VTH)을 가진다고 판단된 경우(PASS), 메모리 장치(150)는 프로그램 동작을 종료할 수 있다(218).
복수의 비휘발성 메모리 셀의 문턱 전압 분포를 좁게 하기 위해서는 한번의 프로그래밍 펄스(Programming Pulse)가 인가되었을 때, 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 오른쪽으로 크게 이동하기 보다는 조금씩 이동시키는 것이 유리하다. 반면, 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 오른쪽으로 조금씩 이동하는 경우, 프로그래밍 펄스(Programming Pulse)를 인가하는 횟수가 증가할 수 있다. 실시예에 따라, 비휘발성 메모리 셀에 저장될 수 있는 데이터의 비트 수보다 세 배 이상일 수 있다. 예를 들어, 비휘발성 메모리 셀에 2비트의 데이터가 저장될 수 있다고 가정한다. 비휘발성 메모리 셀이 가질 수 있는 프로그램된 상태는 2비트의 데이터에 대응하는 4가지(예, '00', '01', '10', 11')일 수 있다. 보다 타이트(tight)한(즉, 분포의 폭이 좁은) 문턱 전압 분포를 형성하기 위해, 한번의 프로그래밍 펄스를 통해 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 오른쪽으로 이동하는 정도는 문턱 전압 분포가 인접한 두 프로그램된 상태의 차이보다 작을 수 있다. 예를 들면, 두 번 이상의 프로그래밍 펄스를 인가하면 두 인접한 프로그램된 상태의 차이만큼 이동하도록 설계할 수 있다. 이 경우, 프로그래밍 펄스(Programming Pulse)를 인가하는 횟수는 4번보다 많은 8번 이상일 수 있다.
본 발명의 실시예에서는 한번의 프로그래밍 펄스를 인가할 때, 복수의 비휘발성 메모리 셀의 문턱 전압 분포가 이동하는 정도를 목표 레벨로 이해할 수 있다. 도 7을 참조하여, 목표 레벨에 대해서는 더 구체적으로 설명한다.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제1 방법을 설명한다. 도 4는 비휘발성 메모리 셀에 3비트의 데이터를 저장할 수 있는 메모리 장치(150)의 프로그램을 예로 들어 설명한다.
비휘발성 메모리 셀에 저장된 데이터는 해당 메모리 셀의 문턱 전압(VTH) 레벨로 표시될 수 있고, 메모리 셀의 문턱 전압(VTH)은 해당 메모리 셀의 플로팅 게이트(floating gate)에 주입된 전자의 수에 따라 달라질 수 있다. 단일 레벨 셀(SLC)은 문턱 전압(VTH) 레벨이 2개로 구분될 수 있어, "0" 또는 "1"의 1 비트 데이터를 저장할 수 있다. 반면, 트리플 레벨 셀(TLC)을 포함하는 메모리 장치(150)는 문턱 전압(VTH) 레벨이 8개로 구분될 수 있다.
도 4를 참조하면, ISPP(Incremental Step Pulse Programming) 동작에서 프로그래밍 펄스를 인가하는 수를 줄이기 위해, 트리플 레벨 셀(TLC)에 저장되는 데이터의 비트에 대응하여 트리플 레벨 셀(TLC)에 인가되는 프로그래밍 펄스가 인가되는 것을 다르게 제어할 수 있다. 트리플 레벨 셀(TLC)에 저장되는 데이터는 LSB, CSB, MSB로 구분될 수 있다. LSB를 프로그램하는 과정에서 프로그래밍 펄스를 인가하는 횟수는 가장 작을 수 있고, CSB를 프로그래밍하는 과정은 LSB를 프로그래밍하는 과정보다 프로그래밍 펄스를 인가하는 횟수가 많을 수 있다. MSB를 프로그래밍하는 과정에서 프로그래밍 펄스를 인가하는 횟수는 가장 많을 수 있다.
트리플 레벨 셀(TLC)을 포함하는 메모리 장치에서 각 물리적 페이지를 LSB 페이지, CSB 페이지 및 MSB 페이지인 3 개의 논리적 페이지로 분할할 수 있고, 각 페이지마다 인가되는 프로그래밍 펄스를 다르게 할 수 있다. 즉, LSB, CSB 및 MSB를 프로그래밍하는 과정에서 서로 다른 양의 문턱 전압(VTH) 분포의 이동을 유도할 수 있다. 예를 들면, LSB 페이지를 프로그래밍하는 과정에서는 복수의 비휘발성 메모리 셀의 문턱 전압(VTH)이 가장 많이 이동하고, MSB 페이지를 프로그래밍하는 과정에서 복수의 비휘발성 메모리 셀의 문턱 전압(VTH)은 가장 적게 이동할 수 있다. 한편, LSB 페이지를 프로그래밍하는 과정에서 프로그래밍 펄스를 인가하는 횟수가 작아, 지연 시간이 가장 짧고 전력 소비량도 가장 작을 수 있다. 반면, MSB 페이지를 프로그래밍하는 과정에서 프로그래밍 펄스를 인가하는 횟수가 많아 지연 시간이 길어지고 전력 소비량이 증가할 수 있다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제2 방법을 설명한다. 도 5는 비휘발성 메모리 셀에 3비트의 데이터를 저장할 수 있는 메모리 장치(150)의 프로그램을 예로 들어 설명한다.
도 5를 참조하면, 메모리 장치(150)는 비휘발성 메모리 셀에 3비트의 데이터를 저장하는 동작을 LSB, CSB, MSB로 구분하여 순차적으로 나누어 수행하지 않을 수 있다. 비휘발성 메모리 셀에 3비트의 데이터를 구분하지 않고 저장하기 위해, 8개의 프로그램 상태에 대응하는 LSB, CSB, MSB의 코드 값은 도 4와 달라질 수 있다. 8개의 프로그램 상태에 대응하는 3비트의 데이터는 그레이 코드(Gray code)로 정해질 수 있고, LSB, CSB, MSB의 코드 값은 그에 대응하여 달라질 수 있다. 여기서, 그레이 코드는 데이터가 변할 때 인접한 데이터 사이에 한 비트(1bit)의 값만 변하게 만들어진 코드이다. 예를 들어, 삭제 상태의 데이터는 '111'이고, 가장 낮은 프로그램 상태의 데이터는 '011'로 이해할 수 있다. 가장 낮은 프로그램 상태의 데이터 '011'에 이웃한 두번째로 낮은 프로그램 상태의 데이터는 '001'일 수 있다.
도 4 및 도 5를 참조하면, 비휘발성 메모리 셀에 멀티 비트의 데이터를 저장하는 방식에 따라, LSB, CSB, MSB의 코드 값은 달라질 수 있다. 도 4를 참조하면 MSB의 코드 값은 '10101010'인데 반하여, 도 5를 참조하면 MSB의 코드 값은 '11100001'일 수 있다. 실시예에 따라, 도 4와 도 5에서 설명하는 LSB, MSB의 코드 값은 서로 바뀔 수 있다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는 제3 방법을 설명한다. 도 6은 비휘발성 메모리 셀에 3비트의 데이터를 저장할 수 있는 메모리 장치(150)의 프로그램을 예로 들어 설명한다.
도 6을 참조하면, 메모리 장치(150)는 비휘발성 메모리 셀에 3비트의 데이터를 저장하는 동작을 3가지 단계로 나누어 수행할 수 있다. 먼저, 메모리 장치(150)는 복수의 비휘발성 메모리 셀을 LSB, CSB, MSB 모두가 '1'인 삭제 상태(예, 데이터 '111'에 대응, E0)로 유지되는 메모리 셀과 삭제 상태(E0)가 아닌 프로그램이 되어야 하는 메모리 셀로 구분할 수 있다. 여기서, 프로그램이 되어야 하는 메모리 셀은 데이터가 '111'이 아닌 LSB, CSB, MSB 중 적어도 하나에 '0'이 포함된 데이터에 대응하는 메모리 셀을 가리킬 수 있다.
실시예에 따라, 프로그램 동작 중 비휘발성 메모리 셀을 삭제 상태로 유지되는 것(E0)과 프로그램되는 것(PV1~PV7)으로 구분하는 것은, 비휘발성 메모리 셀의 동작 상태를 확인하기 위한 하나의 방법으로서 사용될 수 있다. 예를 들면, 비휘발성 메모리 셀에 결함이 발생하는 경우, 해당 비휘발성 메모리 셀에 프로그램 펄스를 인가하더라도 문턱 전압(VTH)의 변화가 발생하지 않는 경우가 많다. 따라서, 프로그램 동작의 초기에 데이터를 프로그램하는 위치에 있는 복수의 비휘발성 메모리 셀 중 LSB, CSB, MSB 중 적어도 하나에 '0'이 포함된 7가지의 데이터에 대응하는 프로그램 상태(PV1~PV7)를 가지게 될 복수의 메모리 셀에 삭제 상태(예, 데이터 '111'에 대응, E0)서 가장 가까운 프로그램 상태(예, 데이터 '011'에 대응, PV1)로 문턱 전압(VTH)을 이동시키기 위한 프로그램 펄스를 공통적으로 인가할 수 있다. 이렇게 공통적으로 인가되는 프로그램 펄스를 통해 비휘발성 메모리 셀의 결함 여부를 용이하게 검출할 수 있다. 만약 7가지의 데이터에 대응하는 프로그램 상태(PV1~PV7)를 가지게 될 복수의 메모리 셀 중 삭제 상태(예, 데이터 '111'에 대응, E0)서 가장 가까운 프로그램 상태(예, 데이터 '011'에 대응, PV1)로 프로그램되지 않는 것이 있다면 해당 위치 혹은 해당 영역에 데이터를 프로그램하면 신뢰성을 보장할 수 없게 된다. 실시예에 따라, 비휘발성 메모리 셀에 결함이 있다고 판단되면, 메모리 장치(150) 혹은 메모리 시스템(110)은 다른 페이지 혹은 다른 메모리 블록으로 데이터를 저장할 위치를 변경할 수 있다.
7가지의 데이터에 대응하는 프로그램 상태를 가지게 될 복수의 메모리 셀이 삭제 상태(예, 데이터 '111'에 대응, E0)서 가장 가까운 프로그램 상태(예, 데이터 '011'에 대응, PV1)로 프로그램된 후, 비휘발성 메모리 셀에 LSB 데이터를 프로그램할 수 있다. 7가지의 데이터에 대응하는 프로그램 상태를 제1 프로그램 상태(PV1) 내지 제7 프로그램 상태(PV7)로 정할 수 있다. 제1 프로그램 상태(PV1) 내지 제7 프로그램 상태(PV7) 중 제1 프로그램 상태(PV1)에서 제4 프로그램 상태(PV4)까지는 비휘발성 메모리 셀에 LSB 데이터가 '0'이다. 반면, 제1 프로그램 상태(PV1) 내지 제7 프로그램 상태(PV7) 중 제5 프로그램 상태(PV5)에서 제7 프로그램 상태(PV7)까지는 비휘발성 메모리 셀에 LSB 데이터가 '1'이다. 따라서, LSB 데이터를 프로그램하기 위해, 제1 프로그램 상태(PV1)인 비휘발성 메모리 셀에 선택적으로 프로그램 펄스를 인가하여, 제5 프로그램 상태(PV5)에서 제7 프로그램 상태(PV7)의 문턱 전압 분포를 가지게 될 비휘발성 메모리 셀이 제5 프로그램 상태(PV5)가 되도록 프로그램할 수 있다.
이후, 메모리 장치(150)는 비휘발성 메모리 셀에 CSB, MSB에 대응하는 데이터를 프로그램할 수 있다. 예를 들면, 메모리 장치(150)는 제1 프로그램 상태(PV1)인 비휘발성 메모리 셀에 제1 프로그램 상태(PV1) 내지 제4 프로그램 상태(PV4)에 대응하는 문턱 전압(VTH)을 가지도록 선택적으로 프로그램 펄스를 인가할 수 있다. 또한, 메모리 장치(150)는 제5 프로그램 상태(PV5)인 비휘발성 메모리 셀에 제5 프로그램 상태(PV5) 내지 제7 프로그램 상태(PV7)에 대응하는 문턱 전압(VTH)을 가지도록 선택적으로 프로그램 펄스를 인가할 수 있다.
도 7은 본 발명의 실시예에 따른 ISPP 동작 중 프로그램 동작과 검증 동작을 설명한다.
도 7을 참조하면, 메모리 장치(150)는 ISPP 동작 중 프로그램 동작(Pgm)이 수행된 후, 프로그램 동작(Pgm)에 대응하는 검증 동작(Ver)을 수행한다. 각 프로그램 동작(Pgm)은 비휘발성 메모리 셀의 문턱 전압(VTH)을 증가시킬 수 있다. 예를 들면, 각 프로그램 동작(Pgm)은 비휘발성 메모리 셀의 문턱 전압(VTH)을 제1 전위차(ΔV)만큼 증가시킨다고 가정한다. 프로그램 동작(Pgm) 이 수행된 후, 검증 동작에서는 비휘발성 메모리 셀의 문턱 전압(VTH)을 목표 전압(Verification Voltage)과 비교할 수 있다. 비휘발성 메모리 셀의 문턱 전압(VTH)을 목표 전압(Verification Voltage)보다 낮으면, 다음 프로그램 동작(Pgm)을 다시 수행하여 더 많은 전자를 메모리 셀의 플로팅 게이트에 추가할 수 있다. 이후, 해당 프로그램 동작(Pgm)에 대응하여 검증 동작(Ver)을 수행한다. 반복되는 프로그램 동작(Pgm)은 비휘발성 메모리 셀의 문턱 전압(VTH)이 목표 전압(Verification Voltage)에 도달할 때까지 수행될 수 있다.
실시예에 따라, 프로그램 동작(Pgm) 및 검증 동작(Ver)의 반복 횟수는 대기 시간 혹은 지연 시간, 소비 전력 및 정확도 등에 따라 달라질 수 있다. 프로그램 동작(Pgm)을 통해 비휘발성 메모리 셀의 문턱 전압(VTH)을 세밀하게 상승시키는 경우, 프로그램 동작의 정확성을 높일 수 있지만, 더 많은 횟수의 프로그램 동작을 수행할 수 있어 지연 시간과 전력 소비가 길어질 수 있다. 반면, 각 프로그램 동작(Pgm)을 통해 비휘발성 메모리 셀의 문턱 전압(VTH)을 크게 상승시키는 경우, 프로그램 동작(Pgm)의 소비 전력 및 동작 시간이 커질 수 있다. 프로그램 동작(Pgm) 및 검증 동작(Ver)의 동작 시간(Δt)은 각각의 프로그램 동작(Pgm)의 목표에 따라 달라질 수 있다.
도 4 내지 도 6을 참조하면, 트리플 레벨 셀(TLC)을 포함하는 메모리 장치에서 메모리 셀의 최하위 비트(LSB), 중앙위 비트(CSB) 및 최상위 비트(MSB)에 데이터를 프로그램하는 목적과 절차에 대응하여, 프로그램 동작(Pgm) 및 검증 동작(Ver)은 달라질 수 있다. 도 4 내지 도 6에서는 트리플 레벨 셀(TLC)을 포함하는 메모리 장치를 예로 들어 설명하였으나, 전술한 프로그램 동작은 4비트 데이터를 저장하는 쿼드러플 레벨 셀(QLC)을 포함하는 메모리 장치 혹은 5비트 혹은 그 이상의 데이터를 저장할 수 있는 메모리 셀을 포함하는 메모리 장치에도 적용될 수 있다.
실시예에 따라, ISPP 동작 중 각 프로그램 루프마다 프로그램 동작(Pgm)에서 비휘발성 메모리 셀에 인가되는 프로그램 펄스의 크기(ΔV)만큼 점진적으로 증가할 수 있다. 하지만, 프로그램 동작(Pgm)에 대응하는 검증 동작(Ver)에서 비휘발성 메모리 셀에 인가되는 검증 펄스의 크기는 실질적으로 동일할 수 있다. 각 프로그램 루프마다 검증 동작(Ver)에서는 실질적으로 동일한 검증 펄스를 비휘발성 메모리 셀에 인가하지만, 검증 펄스를 인가하는 시간(Δt)이 달라질 수 있다. 한편, 메모리 장치(150)의 동작 특성에 따라 발생하는 노이즈를 반영하여 검증 동작을 수행하는 경우, 메모리 장치(150)는 검증 펄스의 크기를 변경할 수도 있다.
도 8은 본 발명의 실시예에 따른 ISPP 동작의 제2예를 설명한다.
도 8을 참조하면, 메모리 장치(150)는 비휘발성 메모리 셀에 데이터를 프로그램하기 위해 복수의 프로그램 루프(Loop0 ~ LoopN)를 반복할 수 있다. 각각의 프로그램 루프(Loop0 ~ LoopN)는 프로그램 펄스(PGM)를 인가하기 전 비트 라인을 제어(BL Control)하는 것과 프로그램 펄스(PGM)를 인가한 후 검증 동작을 수행하는 것을 포함할 수 있다.
도 4 내지 도 7을 참조하면, 비휘발성 메모리 셀에 프로그램되는 데이터에 대응하여 비휘발성 메모리 셀에 인가되는 프로그램 펄스(PGM)의 레벨이 달라질 수 있다. 메모리 장치(150)는 제1 프로그램 상태(PV1)부터 제7 프로그램 상태(PV7)에 대응하는 프로그램 펄스를 순차적으로 공급할 수 있다. 예를 들어, 프로그램될 비휘발성 메모리 셀에 제1 프로그램 상태(PV1)부터 제7 프로그램 상태(PV7)에 이르기까지 순차적으로 프로그램 펄스(PGM)를 인가할 수 있다. 특정 프로그램 상태에 대한 검증 동작을 통해 해당 프로그램 상태에 대한 프로그램이 완료되면 다음 프로그램 상태에 대한 프로그램 펄스를 인가할 수 있다.
도 4 내지 도 6 및 도 8을 참조하면, 메모리 장치(150)는 비휘발성 메모리 셀에 저장되는 LSB, CSB, MSB를 포함하는 3비트의 데이터에 대응하는 7가지의 프로그램 상태를 위한 프로그램 펄스(PGM)를 복수의 비휘발성 메모리 셀에 순차적으로 공급할 수 있다. 제1 프로그램 상태(PV1) 부터 제7 프로그램 상태(PV7)에 대응하는 프로그램 펄스(PGM)가 순차적으로 공급되고, 복수의 비휘발성 메모리 셀은 비트 라인 제어를 통해 선택적으로 프로그램될 수 있다. 메모리 장치(150)가 프로그램 상태에 대응하여 프로그램 펄스(PGM)를 순차적으로 공급하는 경우, 다음 프로그램 상태로 프로그램될 메모리 셀의 유무에 대응하여 프로그램 루프의 수행 여부가 결정될 수 있다.
메모리 장치(150) 내 셀 어레이(330) 혹은 메모리 블록(152, 154, 156)에는 복수의 비휘발성 메모리 셀이 포함되어 있다. 집적도가 높아짐에 따라 복수의 비휘발성 메모리 셀 간 거리 혹은 간격이 가까워지면서, 비휘발성 메모리 셀에 프로그램 펄스(PGM)가 선택적으로 인가되는 복수의 프로그램 루프(Loop0 ~ LoopN)를 반복하면 프로그램 디스터브(Program Disturb)의 발생 가능성이 높아질 수 있다. 예를 들면, 제1 프로그램 상태(PV1)부터 제7 프로그램 상태(PV7)에 이르기까지 순차적으로 프로그램 펄스(PGM)를 인가하는 경우, 특정 위치의 비휘발성 메모리 셀은 복수의 프로그램 펄스(PGM)에 의해 반복적으로 스트레스를 받을 수 있다. 이러한 동작은 비휘발성 메모리 셀의 내구성을 저하시킬 수 있고, 결함을 유발할 수도 있다.
도 9는 본 발명의 실시예에 따른 ISPP 동작의 제3예를 설명한다.
도 9를 참조하면, 메모리 장치(150)는 비휘발성 메모리 셀에 데이터를 프로그램하기 위해 복수의 프로그램 루프(Loop0 ~ Loop4)를 반복할 수 있다. 각각의 프로그램 루프(Loop0 ~ Loop4)는 프로그램 펄스(PGM)를 인가하기 전 비트 라인을 제어(BL Control)하는 것과 프로그램 펄스(PGM)를 인가한 후 검증 동작을 수행하는 것을 포함할 수 있다.
도 6 및 도 9를 참조하면, 메모리 장치(150)는 복수의 비휘발성 메모리 셀 중 제1 프로그램 상태(PV1)부터 제7 프로그램 상태(PV7)에 대응하여 프로그램되는 메모리 셀과 삭제 상태(E0)로 유지되는 메모리 셀을 구분할 수 있다. 메모리 장치(150)는 1 프로그램 상태(PV1)부터 제7 프로그램 상태(PV7)에 대응하여 프로그램되는 메모리 셀에 대해 공통 프로그램 펄스를 인가하여 0번째 프로그램 루프(Loop0)를 수행할 수 있다. 실시예에 따라, 0번째 프로그램 루프(Loop0)는 프로그램 펄스(PGM)의 인가 후 수행하는 제1 프로그램 상태(PV1)에 대한 검증 동작을 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 복수의 프로그램 루프(Loop1 ~ Loop4)를 복수의 그룹으로 구분할 수 있다. 예를 들어, 복수의 프로그램 루프(Loop1 ~ Loop4)를 두 그룹으로 구분할 수 있다. 홀수번 째 프로그램 루프(Loop1, Loop3)를 제1 그룹으로, 짝수번 째 프로그램 루프(Loop2, Loop4)를 제2 그룹으로 구분할 수 있다. 메모리 장치(150)는 비휘발성 메모리 셀을 제1 내지 제4 프로그램 상태(PV1 ~ PV4)로 프로그램하기 위해 제1 그룹을 사용할 수 있고, 제5 내지 제7 프로그램 상태(PV5 ~ PV7)로 프로그램하기 위해 제2 그룹을 사용할 수 있다. 메모리 장치(150)는 제1 그룹에 포함되는 홀수번 째 프로그램 루프(Loop1, Loop3)에는 제1 내지 제4 프로그램 상태(PV1 ~ PV4)에 대응하는 프로그램 펄스(PGM)를 공급하고, 제1 그룹에 포함되는 짝수번 째 프로그램 루프(Loop2, Loop4)에는 제5 내지 제7 프로그램 상태(PV5 ~ PV7)에 대응하는 프로그램 펄스(PGM)를 공급할 수 있다.
도 4 및 도 9를 참조하면, 복수의 비휘발성 메모리 셀을 메모리 셀에 저장되는 LSB 데이터를 기준으로 두 그룹으로 구분할 수 있다. 이 경우, 메모리 장치(150)는 반복되는 복수의 프로그램 루프를 두 그룹으로 구분하여 LSB 데이터를 기준으로 구분된 두 그룹에 데이터를 프로그램하기 위해 두 그룹으로 구분된 프로그램 루프를 사용할 수 있다.
도 9에서는 복수의 프로그램 루프를 두 그룹으로 구분하는 것을 설명하였으나, 실시예에 따라 복수의 프로그램 루프를 네 그룹 혹은 그 이상으로 구분할 수도 있다. 메모리 장치(150) 내 비휘발성 메모리 셀에 프로그램되는 데이터의 비트 수가 4비트 혹은 그 이상으로 많은 경우, 복수의 프로그램 루프를 네 그룹 혹은 그 이상으로 구분할 수도 있다. 또한, 도 4 및 도 6을 참조하면, 멀티 비트 데이터를 저장하는 비휘발성 메모리 셀에 프로그램 펄스를 인가하는 동작을 복수의 단계의 동작으로 구분할 수 있는 경우, 메모리 장치(150)는 각 단계마다 복수의 프로그램 루프를 복수의 그룹으로 구분하여 서로 다른 프로그램 상태에 대응하는 프로그램 펄스(PGM)를 셀 어레이(330) 혹은 메모리 블록(152, 154, 156)에 공급할 수 있다.
프로그램 루프를 복수의 그룹으로 구분하면, 삭제 상태(E0)와 문턱 전압(VTH)의 전위 차이가 많이 나는 프로그램 상태(예, 제6 및 제7 프로그램 상태 P6, P7)에 대응하는 프로그램 펄스(PGM)를 셀 어레이(330) 혹은 메모리 블록(152, 154, 156)에 연속적으로, 순차적으로 공급하지 않을 수 있다. 예를 들면, 메모리 장치(150)는 홀수번째 프로그램 루프에는 낮은 문턱 전압(VTH) 분포를 형성하기 위한 낮은 전위의 프로그램 펄스(PGM)를 공급하고, 짝수번째 프로그램 루프에는 높은 문턱 전압(VTH) 분포를 형성하기 위한 높은 전위의 프로그램 펄스(PGM)를 공급할 수 있다. 실시예에 따라, 메모리 장치(150)는 홀수번째 프로그램 루프에 높은 전위의 프로그램 펄스(PGM)를 공급하고 짝수번째 프로그램 루프에 낮은 전위의 프로그램 펄스(PGM)를 공급할 수 있다. 이를 통해, 셀 어레이(330) 혹은 메모리 블록(152, 154, 156)에 포함된 특정 비휘발성 메모리 셀을 프로그램하는 동안 주변 비휘발성 메모리 셀에 가해지는 스트레스를 줄일 수 있으므로, 프로그램 디스터브(Program Disturb)의 발생을 줄일 수 있다.
도 10은 본 발명의 실시예에 따른 프로그램 동작의 제1예를 설명한다.
도 10을 참조하면, 메모리 장치(150)가 수행하는 프로그램 동작은 프로그램 루프를 '1'로 설정할 수 있다(802).
메모리 장치(150)는 프로그램 루프의 값을 확인하고, 짝수인지 홀수인지를 판단할 수 있다(810). 만약 프로그램 루프의 값이 홀수(odd)이면, 홀수번째 프로그램 루프에 설정된 프로그램 펄스를 인가하고, 프로그램의 성공/실패(pass/fail) 여부를 확인할 수 있다(812).
만약 인가된 프로그램 펄스에 대응하여, 메모리 셀의 문턱 전압 분포가 정상적으로 이동하였다면(812의 PASS), 메모리 장치(150)는 이전 프로그램 루프(예, 짝수 프로그램 루프)의 결과가 성공인지, 실패인지를 확인할 수 있다(820). 만약 이전 프로그램 루프의 결과도 성공이었다면(820의 PASS), 메모리 장치(150)는 프로그램 동작을 종료할 수 있다(822). 이를 위해, 메모리 장치(150)는 적어도 두 번의 프로그램 루프에 대한 프로그램 성공/실패 여부를 기록하는 저장 공간(예, 레지스터 등)을 포함할 수 있다. 만약 이전 프로그램 루프의 결과가 실패였다면(820의 FAIL), 메모리 장치(150)는 프로그램 루프의 값을 1만큼 증가시킨다(824). 메모리 장치(150)는 1만큼 증가된 프로그램 루프의 값을 확인하고(예, 홀수에서 1만큼 증가했으므로 짝수), 메모리 장치(150)는 짝수번째 프로그램 루프에 설정된 프로그램 펄스를 인가하고, 프로그램의 성공/실패(pass/fail) 여부를 확인할 수 있다(832).
홀수번째 프로그램 루프에서 인가된 프로그램 펄스에 대응하여, 메모리 셀의 문턱 전압 분포가 정상적으로 이동하지 못했다면(812의 FAIL), 메모리 장치(150)는 프로그램 펄스를 다시 인가할 수 있다(814). 실시예에 다라, 프로그램 펄스의 레벨은 프로그램 루프마다 증가되는 증가분(ISPP)을 프로그램 루프의 값을 2로 나눈 몫만큼 곱한 후 제1 프로그램 상태(PV1)를 위해 인가되는 프로그램 펄스의 레벨에 더하여 결정할 수 있다(예, PV1 Initial Pulse + ISPP*(Loop/2)). 메모리 장치(150)는 인가한 프로그램 펄스에 대응하는 프로그램 상태(예, 제1 내지 제4 프로그램 상태, PV1 ~ PV4)에 대한 검증을 수행할 수 있다(816). 메모리 장치(150)는 인가한 프로그램 펄스에 대응하는 프로그램 상태에 대한 검증에 대해 성공/실패(pass/fail) 여부를 판단하고 저장할 수 있다(818). 이후, 메모리 장치(150)는 프로그램 루프의 값을 1만큼 증가시킬 수 있다(824).
메모리 장치(150)가 프로그램 루프의 값이 짝수(even)라고 판단하면, 짝수번째 프로그램 루프에 설정된 프로그램 펄스를 인가하고, 프로그램의 성공/실패(pass/fail) 여부를 확인할 수 있다(832). 만약 인가된 프로그램 펄스에 대응하여, 메모리 셀의 문턱 전압 분포가 정상적으로 이동하였다면(832의 PASS), 메모리 장치(150)는 이전 프로그램 루프(예, 홀수 프로그램 루프)의 결과가 성공인지, 실패인지를 확인할 수 있다(840). 만약 이전 프로그램 루프의 결과도 성공이었다면(840의 PASS), 메모리 장치(150)는 프로그램 동작을 종료할 수 있다(842). 만약 이전 프로그램 루프의 결과가 실패였다면(840의 FAIL), 메모리 장치(150)는 프로그램 루프의 값을 1만큼 증가시킨다(844). 메모리 장치(150)는 1만큼 증가된 프로그램 루프의 값을 확인하고(예, 짝수에서 1만큼 증가했으므로 홀수), 메모리 장치(150)는 홀수번째 프로그램 루프에 설정된 프로그램 펄스를 인가하고, 프로그램의 성공/실패(pass/fail) 여부를 확인할 수 있다(812).
짝수번째 프로그램 루프에서 인가된 프로그램 펄스에 대응하여, 메모리 셀의 문턱 전압 분포가 정상적으로 이동하지 못했다면(832의 FAIL), 메모리 장치(150)는 프로그램 펄스를 다시 인가할 수 있다(834). 실시예에 다라, 프로그램 펄스의 레벨은 프로그램 루프마다 증가되는 증가분(ISPP)을 프로그램 루프의 값을 2로 나눈 몫에 1을 뺀만큼 곱한 후 제1 프로그램 상태(PV1)를 위해 인가되는 프로그램 펄스의 레벨에 더하여 결정할 수 있다(예, PV1 Initial Pulse + ISPP*(Loop/2 - 1)). 메모리 장치(150)는 인가한 프로그램 펄스에 대응하는 프로그램 상태(예, 제5 내지 제7 프로그램 상태, PV5 ~ PV7)에 대한 검증을 수행할 수 있다(836). 메모리 장치(150)는 인가한 프로그램 펄스에 대응하는 프로그램 상태에 대한 검증에 대해 성공/실패(pass/fail) 여부를 판단하고 저장할 수 있다(838). 이후, 메모리 장치(150)는 프로그램 루프의 값을 1만큼 증가시킬 수 있다(844).
도 10을 참조하면, 메모리 장치(150)는 프로그램 루프를 두 그룹(즉, 홀수번째 프로그램 루프와 짝수번째 프로그램 루프)으로 구분한 후, 각 그룹에 대응하는 프로그램 펄스를 인가하고 인가된 프로그램 펄스에 대응하는 검증 동작을 수행할 수 있다. 또한, 프로그램 종료를 결정하기 위해, 메모리 장치(150)는 홀수번째 프로그램 루프가 성공하면 직전에 수행한 짝수번째 프로그램 루프의 성공 여부를 확인할 수 있고, 짝수번째 프로그램 루프가 성공하면 직전에 수행한 홀수번째 프로그램 루프의 성공 여부를 확인할 수 있다.
도 11은 도 10에서 설명한 프로그램 동작에 따른 셀 문턱 전압 분포를 설명한다.
도 10 및 도 11을 참조하면, 첫번째 프로그램 루프는 홀수번째 프로그램 루프이다. 첫번재 프로그램 루프가 수행되면, 제1 내지 제4 프로그램 상태(PV1 ~ PV4)로 프로그램될 메모리 셀의 문턱 전압 분포가 삭제 상태(ERA)에서 오른쪽으로 이동한 것을 확인할 수 있다. 반면, 첫번째 프로그램 루프가 수행되더라도, 제5 내지 제7 프로그램 상태(PV5 ~ PV7)로 프로그램될 메모리 셀의 문턱 전압 분포는 삭제 상태(ERA)로 유지될 수 있다.
두번째 프로그램 루프는 짝수번째 프로그램 루프이다. 두번째 프로그램 루프가 수행되면, 제1 내지 제4 프로그램 상태(PV1 ~ PV4)로 프로그램될 메모리 셀의 문턱 전압 분포의 문턱 전압 분포에 변화는 없고, 제5 내지 제7 프로그램 상태(PV5 ~ PV7)로 프로그램될 메모리 셀의 문턱 전압 분포는 삭제 상태(ERA)에서 제5 프로그램 상태(PV5)에 가까워지도록 오른쪽으로 이동한 것을 확인할 수 있다.
세번째 프로그램 루프는 홀수번째 프로그램 루프이다. 세번째 프로그램 루프가 수행되면, 제1 내지 제4 프로그램 상태(PV1 ~ PV4)로 프로그램될 메모리 셀 중 제1 프로그램 상태(PV1)로 프로그램될 메모리 셀에 프로그램 펄스가 인가될 수 있다. 이에 따라, 제1 프로그램 상태(PV1)에 대응하는 문턱 전압 분포가 형성될 수 있다. 반면, 제2 내지 제4 프로그램 상태(PV2 ~ PV4)로 프로그램될 메모리 셀에는 아무런 변화가 발생하지 않을 수 있다. 또한, 제5 내지 제7 프로그램 상태(PV5 ~ PV7)로 프로그램될 메모리 셀의 문턱 전압 분포도 제5 프로그램 상태(PV5)에 가까워지도록 오른쪽으로 이동한 상태에서 변경되지 않을 수 있다.
네번째 프로그램 루프는 짝수번째 프로그램 루프이다. 네번째 프로그램 루프가 수행되면, 제1 내지 제4 프로그램 상태(PV1 ~ PV4)로 프로그램될 메모리 셀의 문턱 전압 분포의 문턱 전압 분포에 변화는 없고, 제5 내지 제7 프로그램 상태(PV5 ~ PV7)로 프로그램될 메모리 셀 중 제5 프로그램 상태(PV5)로 프로그램될 메모리 셀에 프로그램 펄스가 인가될 수 있다. 이에 따라, 제5 프로그램 상태(PV5)에 대응하는 문턱 전압 분포가 형성될 수 있다. 반면, 제6 내지 제7 프로그램 상태(PV6 ~ PV7)로 프로그램될 메모리 셀에는 아무런 변화가 발생하지 않을 수 있다.
도 10 및 도 11을 참조하면, 프로그램 동작은 홀수번째 프로그램 루프와 짝수번째 프로그램 루프에 따라 서로 다른 프로그램 펄스를 인가할 수 있다. 실시예에 따라, 홀수번째 프로그램 루프와 짝수번째 프로그램 루프 각각에서 코어스 프로그램 동작(Coarse PGM)과 파인 프로그램 동작(Fine PGM)이 교번적으로 수행될 수 있다. 파인 프로그램 동작(Fine PGM)의 문턱전압 산포의 폭은, 동일 데이터를 지시하는 코어스 프로그램 동작(Coarse PGM)의 문턱전압 산포의 폭보다 좁을 수 있다. 예를 들면, 서로 다른 프로그램 상태에 대응하는 문턱 전압 분포로의 이동을 위해서 코어스 프로그램 동작(Coarse PGM)을 수행하고, 코어스 프로그램 동작(Coarse PGM) 후에는 파인 프로그램 동작(Fine PGM)을 수행할 수 있다.
도 12는 본 발명의 실시예에 따른 프로그램 동작의 제2예를 설명한다.
도 12를 참조하면, 메모리 장치(150)가 수행하는 프로그램 동작은 프로그램 루프를 '1'로 설정할 수 있다(902). 메모리 장치(150)는 복수의 비뷔할성 메모리 셀 중 삭제 상태를 유지하는 메모리 셀을 제외하고 복수의 프로그램 상태 중 하나로 프로그램될 메모리 셀에 대해 제1 프로그램 상태(PV1)에 대응하는 프로그램 펄스를 인가할 수 있다(912). 여기서, 복수의 프로그램 상태는 비휘발성 메모리 셀에 저장될 수 있는 데이터의 비트 수에 따라 달라질 수 있다. 예를 들면, 도 4 내지 6을 참조하면, 3비트의 데이터가 비휘발성 메모리 셀에 저장될 수 있고, 이때 복수의 프로그램 상태는 제1 프로그램 상태(PV1) 내지 제7 프로그램 상태(PV7)가 포함될 수 있다. 여기서, 제1 프로그램 상태(PV1)는 삭제 상태(E0)에서 가장 가까운 문턱 전압 분포에 대응할 수 있다. 메모리 장치(150)는 제1 프로그램 상태(PV1)에 대응하는 프로그램 펄스를 인가한 후(904), 해당 프로그램 펄스에 대응하는 검증 동작을 수행할 수 있다(906). 이후, 메모리 장치(150)는 프로그램 루프의 값은 1만큼 증가시킬 수 있다(908).
메모리 장치(150)는 프로그램 루프의 값을 확인하고, 짝수인지 홀수인지를 판단할 수 있다(910). 메모리 장치(150)가 프로그램 루프의 값(예, 2, 4, 6 등)이 짝수(even)라고 판단하면, 짝수번째 프로그램 루프에 설정된 프로그램 펄스를 인가하고, 프로그램의 성공/실패(pass/fail) 여부를 확인할 수 있다(932). 만약 인가된 프로그램 펄스에 대응하여, 메모리 셀의 문턱 전압 분포가 정상적으로 이동하였다면(932의 PASS), 메모리 장치(150)는 이전 프로그램 루프(예, 홀수 프로그램 루프)의 결과가 성공인지, 실패인지를 확인할 수 있다(940). 만약 이전 프로그램 루프의 결과도 성공이었다면(940의 PASS), 메모리 장치(150)는 프로그램 동작을 종료할 수 있다(942). 만약 이전 프로그램 루프의 결과가 실패였다면(940의 FAIL), 메모리 장치(150)는 프로그램 루프의 값을 1만큼 증가시킨다(944). 메모리 장치(150)는 1만큼 증가된 프로그램 루프의 값을 확인하고(예, 짝수에서 1만큼 증가했으므로 홀수), 메모리 장치(150)는 홀수번째 프로그램 루프에 설정된 프로그램 펄스를 인가하고, 프로그램의 성공/실패(pass/fail) 여부를 확인할 수 있다(912).
짝수번째 프로그램 루프에서 인가된 프로그램 펄스에 대응하여, 메모리 셀의 문턱 전압 분포가 정상적으로 이동하지 못했다면(932의 FAIL), 메모리 장치(150)는 프로그램 펄스를 다시 인가할 수 있다(934). 메모리 장치(150)는 인가한 프로그램 펄스에 대응하는 프로그램 상태(예, 제5 내지 제7 프로그램 상태, PV5 ~ PV7)에 대한 검증을 수행할 수 있다(936). 메모리 장치(150)는 인가한 프로그램 펄스에 대응하는 프로그램 상태에 대한 검증에 대해 성공/실패(pass/fail) 여부를 판단하고 저장할 수 있다(938). 이후, 메모리 장치(150)는 프로그램 루프의 값을 1만큼 증가시킬 수 있다(944).
만약 메모리 장치(150)가 프로그램 루프의 값(예, 3, 5, 7 등)이 홀수(odd)이면, 홀수번째 프로그램 루프에 설정된 프로그램 펄스를 인가하고, 프로그램의 성공/실패(pass/fail) 여부를 확인할 수 있다(912).
만약 인가된 프로그램 펄스에 대응하여, 메모리 셀의 문턱 전압 분포가 정상적으로 이동하였다면(912의 PASS), 메모리 장치(150)는 이전 프로그램 루프(예, 짝수 프로그램 루프)의 결과가 성공인지, 실패인지를 확인할 수 있다(920). 만약 이전 프로그램 루프의 결과도 성공이었다면(920의 PASS), 메모리 장치(150)는 프로그램 동작을 종료할 수 있다(922). 만약 이전 프로그램 루프의 결과가 실패였다면(920의 FAIL), 메모리 장치(150)는 프로그램 루프의 값을 1만큼 증가시킨다(924). 메모리 장치(150)는 1만큼 증가된 프로그램 루프의 값을 확인하고(예, 홀수에서 1만큼 증가했으므로 짝수), 메모리 장치(150)는 짝수번째 프로그램 루프에 설정된 프로그램 펄스를 인가하고, 프로그램의 성공/실패(pass/fail) 여부를 확인할 수 있다(932).
홀수번째 프로그램 루프에서 인가된 프로그램 펄스에 대응하여, 메모리 셀의 문턱 전압 분포가 정상적으로 이동하지 못했다면(912의 FAIL), 메모리 장치(150)는 프로그램 펄스를 다시 인가할 수 있다(914). 메모리 장치(150)는 인가한 프로그램 펄스에 대응하는 프로그램 상태(예, 제1 내지 제4 프로그램 상태, PV1 ~ PV4)에 대한 검증을 수행할 수 있다(916). 메모리 장치(150)는 인가한 프로그램 펄스에 대응하는 프로그램 상태에 대한 검증에 대해 성공/실패(pass/fail) 여부를 판단하고 저장할 수 있다(918). 이후, 메모리 장치(150)는 프로그램 루프의 값을 1만큼 증가시킬 수 있다(924).
도 10 및 도 12를 참조하면, 메모리 장치(150)는 프로그램 루프를 두 그룹(즉, 홀수번째 프로그램 루프와 짝수번째 프로그램 루프)으로 구분한 후, 각 그룹에 대응하는 프로그램 펄스를 인가하고 인가된 프로그램 펄스에 대응하는 검증 동작을 수행할 수 있다. 또한, 프로그램 종료를 결정하기 위해, 메모리 장치(150)는 홀수번째 프로그램 루프가 성공하면 직전에 수행한 짝수번째 프로그램 루프의 성공 여부를 확인할 수 있고, 짝수번째 프로그램 루프가 성공하면 직전에 수행한 홀수번째 프로그램 루프의 성공 여부를 확인할 수 있다.
또한, 도 6 및 도 12를 참조하면, 메모리 장치(150)는 복수의 프로그램 상태(예, PV1 ~ PV7)로 프로그램 될 메모리 셀에 대해 공통적으로 프로그램 펄스를 인가하여(904), 해당 메모리 셀이 삭제 상태(E0)에서 가장 가까운 제1 프로그램 상태(PV1)에 대응하는 문턱 전압 분포를 가지도록 제어할 수 있다. 예를 들면, 특정 프로그램 상태(예, PV1 ~ PV7 중 하나)로 프로그램될 메모리 셀 중 제1 프로그램 상태(PV1)로 프로그램되지 않으면 해당 메모리 셀을 포함하는 페이지에 결함이 있어 데이터를 프로그램하기 에 적합하지 않음을 인지할 수 있다. 이를 통해, 메모리 장치(150)는 멀티 비트 데이터가 저장될 메모리 셀의 결함 여부를 보다 빠르게 확인할 수 있다.
또한, 도 6 및 도 12를 참조하면, 메모리 장치(150)는 복수의 프로그램 상태(예, PV1 ~ PV7) 중 제1 프로그램 상태(PV1)에 대해서 공통적으로 프로그램 펄스를 인가하고, 두 그룹으로 구분된 프로그램 루프에서 각각 동일한 개수의 프로그램 상태(예, 3가지 프로그램 상태, PV2 ~ PV4, PV5 ~ PV7)에 대한 프로그램 펄스를 인가할 수 있다. 이를 통해, 두 그룹으로 구분된 프로그램 루프 중 어느 한 그룹에 속한 프로그램 루프에 과도하게 부하가 걸리는 것을 피할 수 있다.
도 13은 도 12에서 설명한 프로그램 동작에 따른 셀 문턱 전압 분포를 설명한다.
도 12 및 도 13을 참조하면, 첫번째 프로그램 루프에서 메모리 장치(150)는 복수의 프로그램 상태(예, PV1 ~ PV7)로 프로그램 될 메모리 셀에 대해 공통적으로 프로그램 펄스를 인가할 수 있다. 첫번째 프로그램 루프를 통해, 복수의 비휘발성 메모리 셀 중 삭제 상태(ERA)를 유지하는 메모리 셀을 제외한 나머지 메모리 셀의 문턱 전압 분포는 오른쪽으로 이동할 수 있다. 실시예에 따라, 공통적으로 인가되는 첫번째 프로그램 루프의 프로그램 펄스는 제1 프로그램 상태(PV1)에 대응하는 코어스 프로그램 동작(Coarse PGM)을 위한 것일 수 있다.
두번째 프로그램 루프는 짝수번째 프로그램 루프이다. 두번째 프로그램 루프가 수행되면, 제1 내지 제4 프로그램 상태(PV1 ~ PV4)로 프로그램될 메모리 셀의 문턱 전압 분포의 문턱 전압 분포에 변화는 없고, 제5 내지 제7 프로그램 상태(PV5 ~ PV7)로 프로그램될 메모리 셀의 문턱 전압 분포는 제1 프로그램 상태(PV1)에 대응하는 위치에서 제5 프로그램 상태(PV5)에 가까워지도록 오른쪽으로 이동한 것을 확인할 수 있다. 실시예에 따라, 두번째 프로그램 루프에서 인가되는 두번째 프로그램 펄스는 제5 프로그램 상태(PV5)에 대응하는 코어스 프로그램 동작(Coarse PGM)을 위한 것일 수 있다.
세번째 프로그램 루프는 홀수번째 프로그램 루프이다. 세번째 프로그램 루프가 수행되면, 제1 내지 제4 프로그램 상태(PV1 ~ PV4)로 프로그램될 메모리 셀 중 제1 프로그램 상태(PV1)로 프로그램될 메모리 셀에 프로그램 펄스가 인가될 수 있다. 예를 들면, 세번째 프로그램 루프에서 인가되는 세번째 프로그램 펄스는 제1 프로그램 상태(PV1)에 대응하는 파인 프로그램 동작(Fine PGM)을 위한 것일 수 있다. 이에 따라, 제1 프로그램 상태(PV1)에 대응하는 문턱 전압 분포가 형성될 수 있다. 반면, 제2 내지 제4 프로그램 상태(PV2 ~ PV4)로 프로그램될 메모리 셀에는 아무런 변화가 발생하지 않을 수 있다. 또한, 제5 내지 제7 프로그램 상태(PV5 ~ PV7)로 프로그램될 메모리 셀의 문턱 전압 분포도 제5 프로그램 상태(PV5)에 가까워지도록 오른쪽으로 이동한 상태에서 변경되지 않을 수 있다.
네번째 프로그램 루프는 짝수번째 프로그램 루프이다. 네번째 프로그램 루프가 수행되면, 제1 내지 제4 프로그램 상태(PV1 ~ PV4)로 프로그램될 메모리 셀의 문턱 전압 분포의 문턱 전압 분포에 변화는 없고, 제5 내지 제7 프로그램 상태(PV5 ~ PV7)로 프로그램될 메모리 셀 중 제5 프로그램 상태(PV5)로 프로그램될 메모리 셀에 프로그램 펄스가 인가될 수 있다. 예를 들면, 네번째 프로그램 루프에서 인가되는 세번째 프로그램 펄스는 제5 프로그램 상태(PV5)에 대응하는 파인 프로그램 동작(Fine PGM)을 위한 것일 수 있다. 이에 따라, 제5 프로그램 상태(PV5)에 대응하는 문턱 전압 분포가 형성될 수 있다. 반면, 제6 내지 제7 프로그램 상태(PV6 ~ PV7)로 프로그램될 메모리 셀에는 아무런 변화가 발생하지 않을 수 있다.
도 12 및 도 13을 참조하면, 프로그램 동작은 복수의 프로그램 상태로 프로그래될 메모리 셀에 공통적으로 프로그램 펄스를 인가하여 삭제 상태로 유지될 메모리 셀과 구분한 뒤, 홀수번째 프로그램 루프와 짝수번째 프로그램 루프에 따라 서로 다른 프로그램 펄스를 인가할 수 있다. 실시예에 따라, 홀수번째 프로그램 루프와 짝수번째 프로그램 루프 각각에서 코어스 프로그램 동작(Coarse PGM)과 파인 프로그램 동작(Fine PGM)이 교번적으로 수행될 수 있다. 파인 프로그램 동작(Fine PGM)의 문턱전압 산포의 폭은, 동일 데이터를 지시하는 코어스 프로그램 동작(Coarse PGM)의 문턱전압 산포의 폭보다 좁을 수 있다. 예를 들면, 서로 다른 프로그램 상태에 대응하는 문턱 전압 분포로의 이동을 위해서 코어스 프로그램 동작(Coarse PGM)을 수행하고, 코어스 프로그램 동작(Coarse PGM) 후에는 파인 프로그램 동작(Fine PGM)을 수행할 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 메모리 장치 혹은 메모리 시스템은 복수의 프로그램 루프는 복수의 그룹으로 구분하여 각 그룹마다 서로 다른 프로그램 상태에 대응하는 프로그램 펄스를 인가할 수 있다. 또한, 각 그룹에 대응하는 프로그램 펄스가 교번적으로 인가되면서, 프로그램의 대상이 되는 메모리 셀의 주변에 위치한 메모리 셀들에 지속적으로 강한 스트레스가 가해지는 것을 줄일 수 있다. 이를 통해, 메모리 장치 혹은 메모리 시스템은 프로그램 디스터브(Program Disturb)를 억제하거나 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 데이터 처리 시스템
110: 메모리 시스템
130: 컨트롤러
150: 메모리 장치
170: 전압 공급 회로
330: 셀 어레이
110: 메모리 시스템
130: 컨트롤러
150: 메모리 장치
170: 전압 공급 회로
330: 셀 어레이
Claims (20)
- 삭제 상태와 복수의 프로그램 상태에 대응하는 멀티 비트 데이터를 저장하는 복수의 메모리 셀; 및
상기 멀티 비트 데이터를 저장하기 위해 수행하는 복수의 프로그램 루프를 복수의 그룹으로 구분하여, 상기 복수의 프로그램 상태 중 각 그룹마다 서로 다른 프로그램 상태에 대응하는 프로그램 펄스가 상기 복수의 메모리 셀에 인가되도록 제어하는 제어 회로
를 포함하는 메모리 장치.
- 제1항에 있어서,
상기 복수의 메모리 셀에 상기 복수의 프로그램 루프마다 프로그램 펄스를 인가하는 전압 공급 회로
를 더 포함하는, 메모리 장치.
- 제1항에 있어서,
상기 복수의 프로그램 루프는
상기 복수의 메모리 셀에 연결된 비트 라인을 제어하는 동작;
상기 복수의 프로그램 상태 중 하나의 프로그램 상태에 대응하는 프로그램 펄스를 인가하는 동작; 및
상기 프로그램 펄스에 대응하는 검증 동작
을 포함하는, 메모리 장치.
- 제1항에 있어서,
상기 제어 회로는
상기 복수의 프로그램 루프를 홀수번째 프로그램 루프와 짝수번째 프로그램 루프로 구분하는,
메모리 장치.
- 제4항에 있어서,
상기 홀수번째 프로그램 루프에서 상기 복수의 프로그램 상태 중 삭제 상태에서 가까운 프로그램 상태를 포함하는 제1 프로그램 상태 그룹에 대한 프로그램 펄스가 상기 복수의 메모리 셀에 인가되고,
상기 짝수번째 프로그램 루프에서 상기 복수의 프로그램 상태 중 삭제 상태에서 가장 먼 프로그램 상태를 포함하는 제2 프로그램 상태 그룹에 대한 프로그램 펄스가 상기 복수의 메모리 셀에 인가되는,
메모리 장치.
- 제5항에 있어서,
상기 제1 프로그램 상태 그룹과 상기 제2 프로그램 상태 그룹은 서로 배타적인,
메모리 장치.
- 제4항에 있어서,
상기 홀수번째 프로그램 루프에서 상기 멀티 비트 데이터 중 LSB 데이터가 '1'인 프로그램 상태에 대한 프로그램 펄스가 상기 복수의 메모리 셀에 인가되고,
상기 짝수번째 프로그램 루프에서 상기 멀티 비트 데이터 중 LSB 데이터가 '0'인 프로그램 상태에 대한 프로그램 펄스가 상기 복수의 메모리 셀에 인가되는,
메모리 장치.
- 제1항에 있어서,
상기 제어 회로는
상기 복수의 프로그램 루프를 상기 복수의 그룹으로 구분하기 전, 상기 복수의 메모리 셀을 상기 삭제 상태로 유지될 제1 메모리 셀과 상기 복수의 프로그램 상태 중 하나로 프로그램될 제2 메모리 셀로 분류하고,
상기 제2 메모리 셀에 상기 복수의 프로그램 상태 중 상기 삭제 상태와 가장 가까운 프로그램 상태에 대응하는 공통 프로그램 펄스를 인가하는,
메모리 장치.
- 제8항에 있어서,
상기 제어 회로는
상기 제2 메모리 셀에 상기 공통 프로그램 펄스를 인가한 후, 상기 공통 프로그램 펄스에 대한 검증 동작을 수행하고,
상기 검증 동작의 결과에 대응하여 상기 제2 메모리 셀의 결함 여부를 판단하는,
메모리 장치.
- 제1항에 있어서,
상기 복수의 프로그램 루프를 구분한 상기 복수의 그룹 각각에서 인가되는 프로그램 펄스에 대응하는 프로그램 상태의 개수가 서로 동일한,
메모리 장치.
- 쓰기 데이터에 대한 물리 주소를 결정한 후, 상기 물리 주소에 대응하는 위치로 상기 쓰기 데이터를 전송하는 컨트롤러; 및
복수의 메모리 셀에 삭제 상태와 복수의 프로그램 상태에 대응하는 멀티 비트 데이터를 저장하기 위해 수행하는 복수의 프로그램 루프를 복수의 그룹으로 구분하여, 상기 복수의 프로그램 상태 중 각 그룹마다 서로 다른 프로그램 상태에 대응하는 프로그램 펄스가 상기 복수의 메모리 셀에 인가되도록 제어하는 메모리 장치
를 포함하는 메모리 시스템.
- 제11항에 있어서,
상기 메모리 장치는 상기 멀티 비트 데이터가 상기 복수의 메모리 셀에 프로그램되면 완료 통지를 상기 컨트롤러에 전송하고,
상기 컨트롤러는 상기 쓰기 데이터의 논리 주소와 상기 물리 주소를 연결하는 맵 정보를 생성하는,
메모리 시스템.
- 제11항에 있어서,
상기 복수의 프로그램 루프는
상기 복수의 메모리 셀에 연결된 비트 라인을 제어하는 동작;
상기 복수의 프로그램 상태 중 하나의 프로그램 상태에 대응하는 프로그램 펄스를 인가하는 동작; 및
상기 프로그램 펄스에 대응하는 검증 동작
을 포함하는, 메모리 시스템.
- 제11항에 있어서,
상기 메모리 장치는
상기 복수의 프로그램 루프를 홀수번째 프로그램 루프와 짝수번째 프로그램 루프로 구분하는,
메모리 시스템.
- 제14항에 있어서,
상기 홀수번째 프로그램 루프에서 상기 복수의 프로그램 상태 중 삭제 상태에서 가까운 프로그램 상태를 포함하는 제1 프로그램 상태 그룹에 대한 프로그램 펄스가 상기 복수의 메모리 셀에 인가되고,
상기 짝수번째 프로그램 루프에서 상기 복수의 프로그램 상태 중 삭제 상태에서 가장 먼 프로그램 상태를 포함하는 제2 프로그램 상태 그룹에 대한 프로그램 펄스가 상기 복수의 메모리 셀에 인가되는,
메모리 시스템.
- 제15항에 있어서,
상기 제1 프로그램 상태 그룹과 상기 제2 프로그램 상태 그룹은 서로 배타적인,
메모리 시스템.
- 제14항에 있어서,
상기 홀수번째 프로그램 루프에서 상기 멀티 비트 데이터 중 LSB 데이터가 '1'인 프로그램 상태에 대한 프로그램 펄스가 상기 복수의 메모리 셀에 인가되고,
상기 짝수번째 프로그램 루프에서 상기 멀티 비트 데이터 중 LSB 데이터가 '0'인 프로그램 상태에 대한 프로그램 펄스가 상기 복수의 메모리 셀에 인가되는,
메모리 시스템.
- 제11항에 있어서,
상기 메모리 장치는
상기 복수의 프로그램 루프를 상기 복수의 그룹으로 구분하기 전, 상기 복수의 메모리 셀을 상기 삭제 상태로 유지될 제1 메모리 셀과 상기 복수의 프로그램 상태 중 하나로 프로그램될 제2 메모리 셀로 분류하고,
상기 제2 메모리 셀에 상기 복수의 프로그램 상태 중 상기 삭제 상태와 가장 가까운 프로그램 상태에 대응하는 공통 프로그램 펄스를 인가하는,
메모리 시스템.
- 제18항에 있어서,
상기 메모리 장치는 상기 제2 메모리 셀에 상기 공통 프로그램 펄스를 인가한 후, 상기 공통 프로그램 펄스에 대한 검증 동작을 수행하고, 상기 검증 동작의 결과를 상기 컨트롤러에 전송하며,
상기 컨트롤러는 상기 제2 메모리 셀의 결함 여부를 판단하는,
메모리 시스템.
- 삭제 상태와 복수의 프로그램 상태에 대응하는 멀티 비트 데이터가 저장될 복수의 메모리 셀을 삭제 상태를 유지하는 제1 메모리 셀과 상기 복수의 프로그램 상태로 프로그램될 제2 메모리 셀로 구분하는 단계;
상기 제2 메모리 셀에 공통 프로그램 펄스를 인가하는 단계;
상기 멀티 비트 데이터를 제2 메모리 셀에 저장하기 위해 수행하는 복수의 프로그램 루프를 복수의 그룹으로 구분하는 단계;
상기 복수의 프로그램 상태 중 각 그룹마다 서로 다른 프로그램 상태에 대응하는 프로그램 펄스를 상기 제2 메모리 셀에 인가하는 단계; 및
상기 복수의 그룹 모두에서 프로그램 펄스에 대한 검증이 성공하면 상기 멀티 비트 데이터에 대한 프로그램 동작을 종료하는 단계
를 포함하는, 메모리 장치의 동작 방법.
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