JP2023043036A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 119
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 363
- 239000004020 conductor Substances 0.000 description 41
- 230000004048 modification Effects 0.000 description 37
- 238000012986 modification Methods 0.000 description 37
- 230000002093 peripheral effect Effects 0.000 description 20
- 239000000758 substrate Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 16
- 239000013256 coordination polymer Substances 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- BWSIKGOGLDNQBZ-LURJTMIESA-N (2s)-2-(methoxymethyl)pyrrolidin-1-amine Chemical compound COC[C@@H]1CCCN1N BWSIKGOGLDNQBZ-LURJTMIESA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 101710114762 50S ribosomal protein L11, chloroplastic Proteins 0.000 description 3
- 101710082414 50S ribosomal protein L12, chloroplastic Proteins 0.000 description 3
- 101710164994 50S ribosomal protein L13, chloroplastic Proteins 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 2
- 101710156159 50S ribosomal protein L21, chloroplastic Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
【課題】チップサイズを縮小化できる半導体装置を提供する。【解決手段】実施形態の半導体装置1は、素子形成領域と、素子形成領域を囲む外縁部の少なくとも一部に設けられたエッジシール3と、を有する。エッジシール3は、素子形成領域を囲む外縁部の少なくとも一部に設けられた導電層M21と、素子形成領域を囲む外縁部の少なくとも一部に設けられ、導電層M22と、を有する。導電層M21は、導電層M22に所定の電位VSSが与えられたときに導電層M21と導電層M22間に容量が形成されるように、導電層M22とは異なる電位が供給可能に形成されている。【選択図】図4
Description
本発明の実施形態は、半導体装置に関する。
半導体装置は、容量素子を有する。半導体装置は、チップサイズを縮小化することが求められている。
実施形態は、チップサイズを縮小化できる半導体装置を提供することを目的とする。
実施形態の半導体装置は、素子形成領域と、前記素子形成領域を囲む外縁部の少なくとも一部に設けられたエッジシールと、を有し、前記エッジシールは、第1の導電層を有する第1の積層体と、第2の導電層を有する第2の積層体と、を有し、前記第1の導電層は、第1の電位が供給され、前記第2の導電層は、前記第1の電位と異なる第2の電位が供給され、前記第1の導電層は前記第2の導電層と対向する。
以下、図面を参照して実施形態を説明する。
(構成)
(構成)
図1は、本実施形態の半導体装置の半導体チップ1の上面図である。半導体チップ1は、ここでは、NAND型フラッシュメモリである。不揮発性のNAND型フラッシュメモリは、メモリシステムに用いられる不揮発性メモリである。半導体チップ1には、NAND型フラッシュメモリのための各種回路及びメモリセルアレイが形成されている。さらに、外部との電気的な接続のための複数の外部パッド2が設けられている。ここでは、複数の外部パッド2は、矩形の半導体チップ1の一辺に沿って直線状に配設されている。
さらに、図1に示すように、エッジシール3が、各種回路及びメモリセルアレイや複数の外部パッド2を有する素子形成領域を囲むように半導体チップ1に設けられている。エッジシール3は、半導体ウエアをダイシングカットして、個片化された半導体チップ1を切り出す際に発生するクラックをエッジシール3で止める役割や、不純物イオン等の汚染物質が外部から侵入するのを止める役割がある。ここでは、エッジシール3は、各種回路及びメモリセルアレイのXY方向の周囲を全て囲むように設けられているが、その一部にだけ設けるようにしてもよい。
以下、後述するメモリセルアレイ23と周辺回路の積層方向をZ方向とする。Z方向と交差、例えば、直交する1つの方向をY方向とする。Z及びY方向のそれぞれと交差、例えば、直交する1つの方向をX方向とする。
後述するように、エッジシール3は、複数の導電層と、複数の導電層を電気的に接続する複数のコンタクトとを含んで構成されている。
本実施の形態では、図1において点線の矢印で示すように、エッジシール3は、最上層の配線層M2の3本の導電層M21,M22,M23(斜線で示す)を有する。
図2は、本実施の形態の半導体装置の構成例を示すブロック図である。半導体装置は、ロジック制御回路21、入出力回路22、メモリセルアレイ23、センスアンプ24、ロウデコーダ25、レジスタ26、シーケンサ27、電圧生成回路28、入出力用パッド群32、ロジック制御用パッド群34、及び、電源入力用端子群35を備えている。
メモリセルアレイ23は、複数のブロックを備える。複数のブロックの各々は、複数のメモリセルトランジスタ(メモリセル)を備える。メモリセルアレイ23には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。
入出力用パッド群32は、図示しないメモリコントローラとの間でデータを含む各信号の送受信を行うため、信号DQ<7:0>、及び、データストローブ信号DQS、/DQSに対応する複数の端子(パッド)を備えている。
ロジック制御用パッド群34は、メモリコントローラとの間で各信号の送受信を行うため、チップイネーブル信号/CE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号/WE、リードイネーブル信号RE、/RE、及びライトプロテクト信号/WPに対応する複数の端子(パッド)を備えている。
電源入力用端子群35は、外部から半導体チップ1に、種々の動作電源を供給するため、電源電圧VCC、VCCQ、VPPと、接地電圧VSSを入力する複数の端子を備えている。電源電圧VCCは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば3.3V程度の電圧が入力される。電源電圧VCCQは、例えば1.2Vの電圧が入力される。電源電圧VCCQは、メモリコントローラと半導体チップ1との間で信号を送受信する際に用いられる。
電源電圧VPPは、電源電圧VCCよりも高圧の電源電圧であり、例えば12Vの電圧が入力される。メモリセルアレイ23へデータを書き込んだり、データを消去したりする際には、20V程度の高い電圧が必要となる。この際に、約3.3Vの電源電圧Vccを電圧生成回路28の昇圧回路で昇圧するよりも、約12Vの電源電圧VPPを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。電源電圧VCCは、半導体チップ1に標準的に供給される電源であり、電源電圧VPPは、例えば使用環境に応じて追加的・任意的に供給される電源である。
ロジック制御回路21及び入出力回路22は、NANDバスを介して、メモリコントローラに接続される。入出力回路22は、メモリコントローラとの間でNANDバスを介して、信号DQ(例えばDQ0~DQ7)を送受信する。
ロジック制御回路21は、メモリコントローラからNANDバスを介して、外部制御信号(例えば、チップイネーブル信号/CE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、書き込みイネーブル信号/WE、読み出しイネーブル信号RE,/RE、及びライトプロテクト信号/WP)を受信する。また、ロジック制御回路21は、NANDバスを介して、メモリコントローラにレディー/ビジー信号/RBを送信する。
入出力回路22は、メモリコントローラとの間で、信号DQ<7:0>、及び、データストローブ信号DQS、/DQSを送受信する。入出力回路22は、信号DQ<7:0>内のコマンド及びアドレスをレジスタ26に転送する。また、入出力回路22は、書き込みデータ、及び読み出しデータをセンスアンプ24との間で送受信する。
レジスタ26は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、半導体チップ1の動作に必要なデータを一時的に保持する。レジスタ26は、例えばSRAMから構成される。
制御部としてのシーケンサ27は、レジスタ26からコマンドを受け、このコマンドに基づくシーケンスに従って半導体チップ1を制御する。
電圧生成回路28は、半導体チップ1の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路28は、生成した電圧を、メモリセルアレイ23、センスアンプ24、及びロウデコーダ25などに供給する。
ロウデコーダ25は、レジスタ26からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ25は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ25は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
センスアンプ24は、レジスタ26からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ24は、センスアンプユニット群24Aと、データレジスタ24Bを有する。センスアンプユニット群24Aは、各ビット線に接続されており、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群24Aは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群24Aは、データの書き込み時には、書き込みデータをビット線に転送する。
データレジスタ24Bは、データの読み出し時には、センスアンプユニット群24Aにより検出したデータを一時的に保持し、これをシリアルに入出力回路22へ転送する。また、データレジスタ24Bは、データの書き込み時には、入出力回路22からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群24Aへ転送する。データレジスタ24Bは、SRAMなどで構成される。
図1に示す複数の外部パッド2は、NANDバスの各種信号に応じた信号を受信するための複数のパッドと、電源電圧VCCの供給を受けるためのパッドと、接地電圧VSSが与えられるパッドとを含む。
図3は、半導体チップ1の入出力制御回路I/Oの一部の構成を示す模式的な回路図である。
上述の通り、複数の外部パッド2のうちの一部は、電源供給端子及びデータ入出力端子I/On(nは0~7の自然数)として機能する。電源電圧VCCと接地電圧VSS用の2つのパッドは、入出力制御回路I/O中の各回路に接続され、電力を供給する。
入出力制御回路I/Oは、制御回路、プルアップ回路PU及びプルダウン回路PDを含む。入出力制御回路I/Oは、データの出力に際してデータ入出力端子I/Onから信号を出力するデータ出力制御回路と、データの入力に際してデータ入出力端子I/Onから信号を入力するデータ入力制御回路と、を含む。
データ出力制御回路は、電源電圧VCC用の外部パッド2及びデータ入出力I/On用の外部パッド2の間に接続されたプルアップ回路PUと、接地電圧VSS用の外部パッド2及びデータ入出力I/On用の外部パッド2の間に接続されたプルダウン回路PDと、を備える。
プルアップ回路PUは、電源電圧VCC用の外部パッド2及びデータ入出力I/On用の外部パッド2の間に並列に接続されたK(Kは自然数)個のPMOSトランジスタを含む。これら複数のPMOSトランジスタのゲート電極は、制御回路に含まれるプルアップドライバ回路のK個の出力端子に、それぞれ接続されている。プルダウン回路PDは、接地電圧VSS用の外部パッド2及びデータ入出力I/On用の外部パッド2の間に並列に接続されたL(Lは自然数)個のNMOSトランジスタを含む。これら複数のNMOSトランジスタのゲート電極は、制御回路に含まれるプルダウンドライバ回路のL個の出力端子に、それぞれ接続されている。データの出力に際しては、出力されるデータに応じて、プルアップ回路PU又はプルダウン回路PDが選択的に駆動される。この選択的駆動により、データ入出力I/On用の外部パッド2が電源電圧VCC用の外部パッド2又は接地電圧VSS用の外部パッド2と導通する。この際、駆動時にON状態となるPMOSトランジスタ又はNMOSトランジスタの数に応じて出力インピーダンスが制御される。
データ入力制御回路は、制御回路に含まれるコンパレータを備える。このコンパレータの一方の入力端子はデータ入出力I/On用の外部パッド2に接続され、他方の入力端子は参照電圧供給線に接続される。データの入力に際しては、例えば、データ入出力I/On用の外部パッド2の電圧が参照電圧よりも大きい場合、コンパレータから"H"が出力される。また、例えば、データ入出力I/On用の外部パッド2の電圧が参照電圧よりも小さい場合、コンパレータから"L"が出力される。
また、電源電圧VCC用の外部パッド2と接地電圧VSS用の外部パッド2との間には、電源間容量素子Capが接続されている。電源間容量素子Capは、電源電圧VCC用の外部パッド2と接地電圧VSS用の外部パッド2との間の電圧である電源電圧を、高速動作時においても安定化させるための電源間容量を有する。
一般に、各種素子において電荷の充放電があると、電源電圧の揺れが発生する。ここで、電源間容量素子を電源電圧端子と接地電圧端子間に設けることにより、電源電圧の揺れを抑えることができる。
なお、電源電圧VPPと接地電圧VSSとの間や、電源電圧VCCQと接地電圧VSSとの間は、図3で例示した電源電圧VCCと接地電圧VSSとの間の電源間容量と同様に、電源間容量を有する。
ここで、不揮発性メモリを有する半導体チップ1の構成例を説明する。図4は、周辺回路領域と、その上層に形成された3次元構造のNANDメモリのメモリセルアレイ23が形成されるメモリセルアレイ領域13とを有する半導体記憶装置の一部領域の断面図である。図4は、CUA(CMOS UNDER ARRAY)構造の半導体記憶装置について示している。
図4に示すように、メモリ領域において半導体チップ1は、半導体基板11、導電体641から657、メモリホール634、並びにコンタクトプラグCS、C1、C2及びCPを含む。なお、以下で説明される図面では、半導体基板11の上面部分に形成されたp型又はn型のウエル領域と、各ウエル領域内に形成された不純物拡散領域と、ウエル領域間を絶縁する素子分離領域のそれぞれの図示は省略されている。
メモリ領域において、半導体基板11上には、例えば複数のコンタクトCSが設けられている。複数のコンタクトCSは、半導体基板11に設けられた不純物拡散領域(アクティブ領域AA)に接続されている。半導体基板11上には、周辺回路領域12を介してNANDメモリのメモリセルアレイ23が配置されている。なお、周辺回路領域12に、入出力回路などの周辺回路も形成される。
各コンタクトCS上には、配線パターンを形成する導電体641が設けられている。導電体641の複数の配線パターンの一部は、上述したビット線の一部である。また、複数の配線パターンの他の一部は、各種トランジスタの一部の配線である。その場合、隣り合う導電体641間の領域付近には、ゲート電極GCが設けられ、この場合、隣り合う一方の導電体641は、トランジスタのドレインに接続され、他方の導電体がトランジスタのソースに接続される。
各導電体641上には、例えばコンタクトC1が設けられている。各コンタクトC1上には、例えば導電体642が設けられている。導電体642上には、例えばコンタクトC2が設けられている。コンタクトC2上には、例えば導電体643が設けられている。
導電体641、642、643の各配線パターンは、図示しないセンスアンプ回路とメモリセルアレイの間の周辺回路領域12に配設されている。なお、ここでは、周辺回路領域12には、3つの配線層が設けられているが、周辺回路領域12には、2つ以下の配線層、あるいは4つ以上の配線層が設けられていてもよい。
導電体643の上方には、例えば層間絶縁膜を介して導電体644が設けられている。導電体644は、例えば、XY平面に平行な板状に形成されたソース線SLである。導電体644の上方には、各ストリングユニットSUに対応して、例えば、導電体645~654が順に積層されている。これらの導電体のうちZ方向に隣り合う導電体の間には、図示しない層間絶縁膜が設けられている。
1つのストリングユニットSUに対応する構造体は、隣り合うスリットSLT間に設けられている。スリットSLTは、例えばX方向及びZ方向に広がり、図示しない隣り合うストリングユニットSUに設けられた導電体645~654間を絶縁している。
導電体645~654のそれぞれは、例えばXY平面に平行な板状に形成される。例えば、導電体645は、セレクトゲート線SGSに対応し、導電体646~653は、それぞれワード線WL0~WL7に対応し、導電体654は、セレクトゲート線SGDに対応している。
各メモリホール634は、導電体645~654のそれぞれを貫通した柱状に設けられ、導電体644に接触している。メモリホール634は、例えばブロック絶縁膜635、電荷蓄積膜636、ゲート絶縁膜637が順次形成され、更にメモリホール634内に半導体柱638が埋め込まれている。
例えば、メモリホール634と導電体645とが交差する部分は、選択トランジスタST2として機能する。メモリホール634と導電体645~654のそれぞれとが交差する部分は、メモリセルトランジスタMT(メモリセル)として機能する。メモリホール634と導電体654とが交差する部分は、選択トランジスタST1として機能する。
メモリホール634の上面よりも上層には、層間絶縁膜を介して導電体655が設けられている。導電体655は、Y方向に延伸したライン状に形成され、ビット線BLに対応している。複数の導電体655は、X方向において間隔をおいて配列している(図示せず)。導電体655は、ストリングユニットSU毎に対応する1つのメモリホール634内の半導体柱638と電気的に接続されている。
具体的には、各ストリングユニットSUにおいて、例えば各メモリホール634内の半導体柱638上にコンタクトプラグCPが設けられ、コンタクトプラグCP上に1つの導電体655が設けられる。なお、このような構成に限定されず、メモリホール634内の半導体柱638及び導電体655間は、複数のコンタクトや配線などを介して接続されてもよい。
導電体655が設けられた層よりも上層には、層間絶縁膜を介して導電体656が設けられている。導電体656が設けられた層よりも上層には、層間絶縁膜を介して導電体657が設けられている。
導電体656及び657は、例えばメモリセルアレイ23に設けられた配線と、メモリセルアレイ23下に設けられた周辺回路とを接続するための配線に対応する。導電体656と657の間は、図示しない柱状のコンタクトで接続されてもよい。
(エッジシールの構成)
(エッジシールの構成)
次に、エッジシール3の構成について説明する。
図5は、エッジシール3の模式図である。図5は、図1のV-V線に沿った断面を示す。すなわち、図5は、エッジシール3における複数の導電層が延伸する方向に直交する、エッジシール3の断面を示す。
半導体チップ1の半導体基板11は、p型ウエル領域WP、n型ウエル領域WN及びノンバイアス領域NB(Non bias)を有する。p型ウエル領域WPとn型ウエル領域WNは、それぞれアクティブ領域AAとしてのn+型拡散層とP+型拡散層を有している。
エッジシール3は、複数の配線層D0,D1,D2を含む。配線層D0は、複数(図5では4つ)の導電層D01,D02,D03,D04を含む。配線層D1は、複数(図5では4つ)の導電層D11,D12,D13,D14を含む。配線層D2は、複数(図5では4つ)の導電層D21,D22,D23,D24を含む。
導電層D01,D02,D03,D04は、表面1aに対して直交する方向からみたときに、表面1aの内側から外縁部に向かって、導電層D01,D02,D03,D04の順に設けられている。
導電層D11,D12,D13,D14は、表面1aに対して直交する方向からみたときに、表面1aの内側から外縁部に向かって、導電層D11,D12,D13,D14の順に設けられている。
導電層D21,D22,D23,D24は、表面1aに対して直交する方向からみたときに、表面1aの内側から外縁部に向かって、導電層D21,D22,D23,D24の順に設けられている。
配線層D0中の導電層D02,D03,D04は、図5に示すように、それぞれコンタクトプラグCSにより3つのアクティブ領域AAと電気的に接続されている。なお、導電層D01は、図5に示すように、アクティブ領域AAと電気的に接続されていない。
配線層D0中の導電層D01,D02,D03,D04は、それぞれコンタクトプラグC1により配線層D1中の導電層D11,D12,D13,D14と電気的に接続されている。配線層D1中の導電層D11,D12,D13,D14は、それぞれコンタクトプラグC2により配線層D2中の導電層D21,D22,D23,D24と電気的に接続されている。
エッジシール3は、周辺回路領域12の上方に、配線層M0,M1,M2を有する。配線層M0は、複数(図5では5つ)の導電層M01,M02,M03,M04,M05を含む。配線層M1は、複数(図5では5つ)の導電層M11,M12,M13,M14,M15を含む。配線層M2は、複数(図5では3つ)の導電層M21,M22,M23を含む。
導電層M01,M02,M03,M04,M05は、表面1aに対して直交する方向からみたときに、表面1aの内側から外縁部に向かって、導電層M01,M02,M03,M04,M05の順に設けられている。
導電層M11,M12,M13,M14,M15は、表面1aに対して直交する方向からみたときに、表面1aの内側から外縁部に向かって、導電層M11,M12,M13,M14,M15の順に設けられている。
導電層M21,M22,M23は、表面1aに対して直交する方向からみたときに、表面1aの内側から外縁部に向かって、導電層M21,M22,M23の順に設けられている。すなわち、導電層M21は、導電層M22に対して素子形成領域側に設けられている。
配線層M0中の導電層M01,M02,M03,M04,M05は、図5に示すように、それぞれコンタクトプラグV1により配線層M1中の導電層M11,M12,M13,M14,M15と電気的に接続されている。配線層M1中の導電層M11は、コンタクトプラグV2により配線層M2中の導電層M21と電気的に接続されている。配線層M1中の導電層M12,M13は、コンタクトプラグV2により配線層M2中の導電層M22と電気的に接続されている。配線層M1中の導電層M14,M15は、コンタクトプラグV2により配線層M2中の導電層M23と電気的に接続されている。
上述したように、半導体チップ1は、配線層D0,D1,D2と、配線層M0,M1,M2との間に、メモリセルアレイ23が形成されるメモリセルアレイ領域13を有する。他方、エッジシール3の領域において、メモリセルアレイ領域13に対応する領域13Aには、メモリセルアレイ23は形成されておらず、コンタクトプラグC3が形成されている。同様に、エッジシール3の領域において、周辺回路領域12に対応する領域12Aには、トランジスタ等の周辺回路は形成されておらず、複数の導電層D01~D04,D11~D14,D21~D24と、コンタクトプラグC1,C2が形成されている。
エッジシール3では、配線層M0中の導電層M01,M02,M03,M04は、それぞれコンタクトプラグC3により配線層D2中の導電層D21,D22,D23,D24と電気的に接続されている。
従って、導電層M21は、図5に示すように、コンタクトプラグV2,V1,C3,C2,C1及び導電層M11,M01,D21,D11により、導電層D01と電気的に接続されている。なお、導電層D01は、p型ウエル領域WPのアクティブ領域AAと電気的に接続されていない。導電層M21,M11,M01,D21,D11及びこれらを接続するコンタクトプラグV2,V1,C3,C2,C1は、互いに電気的に接続された積層体を構成する。
導電層M22は、図5に示すように、コンタクトプラグV2により導電層M12,M13と電気的に接続されている。導電層M12は、コンタクトプラグV1,C3,C2,C1,CS及び導電層M02,D22,D12,D02により、p型ウエル領域WPのアクティブ領域AAと電気的に接続されている。導電層M13は、コンタクトプラグV1,C3,C2,C1,CS及び導電層M03,D23,D13,D03により、p型ウエル領域WPのアクティブ領域AAと電気的に接続されている。導電層M22,M12,M02,D22,D12,D02,M13,M03,D23,D13,D03及びこれらを接続するコンタクトプラグV2,V1,C3,C2,C1,CSは、互いに電気的に接続された積層体を構成する。
導電層M23は、図5に示すように、コンタクトプラグV2により導電層M14,M15と電気的に接続されている。導電層M14は、コンタクトプラグV1,C3,C2,C1,CS及び導電層M04,D24,D14,D04により、n型ウエル領域WNのアクティブ領域AAと電気的に接続されている。導電層M15は、コンタクトプラグV1により導電層M05と電気的に接続されている。なお、導電層M05は、ノンバイアス領域NBのアクティブ領域AAとは電気的に接続されていない。導電層M23,M14,M04,D24,D14,D04,M15,M05及びこれらを接続するコンタクトプラグV2,V1,C3,C2,C1,CSは、互いに電気的に接続された積層体を構成する。
図5において、導電層M21~D01までの積層体、導電層M22~D02までの積層体、導電層M22~D03までの積層体、導電層M23~D04までの積層体、導電層M23~M05までの積層体、のいずれかもが、エッジシールとしての機能を有する。
本実施の形態では、エッジシール3は、上述した5つの積層体を有するが、2つ以上の積層体を含んでいればよい。
なお、図5では、コンタクトプラグC3の下端は、配線層D2に属する導電層D21,D22,D23,D24に接続しているが、本実施の形態はこれに限定するものではない。例えば、コンタクトプラグC3の下端は、導電体644と同じ高さに位置する導電層に接続し、当該導電層はコンタクトプラグを介して、配線層D2に属する導電層D21,D22,D23,D24に接続してもよい。
(作用)
(作用)
導電層M21には、電源電圧VCCが与えられ、導電層M22,M23には、接地電圧VSSが与えられる。接地電圧VSSが与えられる導電層M22は、p型ウエル領域WPと電気的に接続されている。他方、電源電圧VCCが与えられる導電層M21は、p型ウエル領域WPと電気的に接続されていない。よって、図5に示すように、配線層M2において対向する隣り合う2つの導電層M21とM22間には、容量cが形成される。すなわち、導電層M21は、導電層M22に所定の電位として接地電圧VSSが与えられたときに導電層M21と導電層M22間に容量cが形成されるように、導電層M22とは異なる電位(VCC)が供給可能に形成されている。
同様に、各配線層において対向する、導電層M11とM12間、導電層M01とM02間、導電層D21とD22間、導電層D11とD12間、及び導電層D01とD02間にも、容量cが形成される。すなわち、導電層M21,M11,M01,D21,D11,D01を含む積層体には、接地電圧VSSが与えられる導電層M22,M12,M02,D22,D12,D02を含む積層体とは異なる電位が与えられる。その結果、各導電層M21,M11,M01,D21,D11,D01と各導電層M22,M12,M02,D22,D12,D02の間には、容量cが形成される。
図6は、比較例としての半導体チップ1の表面1aに直交する、エッジシール3xの断面を示す模式図である。
エッジシール3xの構成は、図5のエッジシール3と略同一であるが、図6に示すように、導電層M21には、接地電圧VSSが与えられる。また、導電層D01は、p型ウエル領域WPのアクティブ領域AAとコンタクトプラグCSにより電気的に接続されている。
そのため、各導電層M21,M11,M01,D21,D11,D01と各導電層M22,M12,M02,D22,D12,D02には、それぞれ容量cは形成されない。
これに対して、図5に示す実施の形態のエッジシールによれば、各導電層M21,M11,M01,D21,D11,D01と各導電層M22,M12,M02,D22,D12,D02は、それぞれ容量cを生成する。このため、図5に示す実施の形態のエッジシールは、容量素子としての役割も果たすことができる。
よって、上述した実施の形態によれば、既存の役割を有するエッジシールに容量素子の役割を付加したため、チップサイズを縮小化できる半導体装置を提供することができる。
なお、上述した実施の形態では、電源電圧VCCが、エッジシール3の1つの積層体に与えられているが、電源電圧VCCに代えて、電源電圧VPPや、半導体装置の内部で発生させた内部電圧を与えるようにしてもよい。
また、上述した実施の形態によれば、エッジシール3を用いた容量素子は、例えば、電源間容量素子Capとして用いることができる。エッジシール3を用いた容量素子は単体で容量素子として使用しても構わないし、他の容量素子と併用しても構わない。
また、上述した実施の形態によれば、エッジシール3を用いた容量素子は、図1に示す複数の外部パッド2の近傍にだけ設けるようにしてもよい。すなわち、エッジシール3を用いた容量素子は、素子形成領域を囲む外縁部の少なくとも一部に設けるようにしてもよい。
次に、変形例を説明する。
(変形例1)
(変形例1)
上述した実施の形態のエッジシール3では、各配線層においてメタルキャパシタを形成する隣り合う2つ導電層の形状は、互いに平行に延伸する帯状であるが、容量cを増やすために、隣り合う2つ導電層の各々の形状を、櫛形にしてもよい。
図7は、変形例1の、隣り合う2つの導電層M21,M22の形状と配置を説明するための上面図である。図7は、エッジシール3の一部のみを示している。
図7において、S0は、半導体チップ1の表面1aに対して直交する方向からみたときの、隣り合う2つの導電層M21,M22の形状と配置を示している。なお、図7において、XY方向は、一例としての方向を示す。
S0に示すように、Z方向からみたときに、配線層M2の2つの導電層M21,M22の各々は、櫛形形状を有している。具体的には、導電層M21の形状は、半導体チップ1の外縁部(図7ではY方向)に沿って伸びる帯状の延伸部DL1と、延伸部DL1の延伸方向に直交する方向(図7ではX方向)に所定の長さだけ突出した複数の突出部CL1を有する。導電層M22の形状は、半導体チップ1の外縁部(図7ではY方向)に沿って伸びる帯状の延伸部DL2と、延伸部DL2の延伸方向に直交する方向(図7ではX方向)に延出した複数の突出部CL2を有する。2つの導電層M21,M22は、直線部DL1の隣り合う2つ突出部CL1の間に、直線部DL2の1つの突出部CL2の一部が配置される形状を有する。
すなわち、導電層M21の櫛形形状の突出部分が、突出部分の突出方向に直交する方向(図7ではY方向)において、導電層M22の櫛形形状の突出部分と交互に配置されるように、導電層M21及び導電層M22の櫛形形状は、形成されている。
隣り合う2つの導電層M21,M22が、図7のような形状を有することにより、両者の対向面積が増加し、隣り合う2つの導電層M21,M22間の容量(以下、隣接容量ともいう)を増加させることができる。
さらに、他の配線層M1,M0,D2,D1,D0における、導電層M21と導電層M22より下方の隣り合う2つの導電層の形状も、導電層M21とM22と同様の櫛形形状を有するようにすれば、さらなる隣接容量の増加により、容量cを増やすことができる。
なお、全ての配線層M2,M1,M0,D2,D1,D0において、上述したような櫛形の形状を設けなくてもよく、配線層M2,M1,M0,D2,D1,D0の一部においてのみ上述したような櫛形の形状を設けるようにしてよい。
(変形例2)
(変形例2)
上述した変形例1では、1以上の配線層において、隣り合う2つの導電層M21,M22の隣接容量を増加させるために、隣り合う2つ導電層の各々の形状を櫛形にしている。これに対して、本変形例2は、さらに、隣り合う2つの配線層間の容量(以下、層間容量ともいう)を形成するように、隣り合う2つの配線層において、複数の導電層が櫛形形状を有する。
図8は、変形例2に係わる、配線層M2の2つの導電層M21,M22と配線層M1の2つの導電層M11,M12の各々の形状と配置を説明するための上面図である。図8は、エッジシール3の一部のみを示している。
図8において、S1は、半導体チップ1の表面1aに対して直交する方向からみたときの、4つの導電層M21,M22,M11,M12の配置を示している。なお、図8において、XY方向は、一例としての方向を示す。
S2は、各導電層M21,M22,M11,M12の平面形状を示す。各導電層M21,M22,M11,M12は、櫛形形状を有している。S2は、導電層M21,M22をX方向にシフトさせて状態を示す。
S2に示すように、配線層M1の2つの導電層M11,M12の各々は、櫛形形状を有している。具体的には、導電層M11の形状は、半導体チップ1の外縁部に沿って伸びる帯状の延伸部DL11と、延伸部DL11の延伸方向に直交する方向に所定の長さだけ突出した複数の突出部CL11を有する。導電層M12の形状は、半導体チップ1の外縁部に沿って伸びる帯状の延伸部DL12と、延伸部DL12の延伸方向に直交する方向に所定の長さだけ突出複数の突出部CL12を有する。2つの導電層M11,M12は、延伸部DL11の隣り合う2つ突出部CL11の間に、延伸部DL12の1つの突出部CL12の一部が配置される形状を有する。
また、S2に示すように、配線層M2の2つの導電層M21,M22の各々も、櫛形形状を有している。具体的には、導電層M21の形状は、半導体チップ1の外縁部に沿って伸びる帯状の延伸部DL13と、延伸部DL13の延伸方向に直交する方向に所定の長さだけ突出した複数の突出部CL13を有する。導電層M22の形状は、半導体チップ1の外縁部に沿って伸びる帯状の延伸部DL14と、延伸部DL14の延伸方向に直交する方向に所定の長さだけ突出した複数の突出部CL14を有する。
S1は、S2における二点鎖線の矢印で示すように、2つの導電層M21,M22をXY平面上の位置を合わせたときの状態を示す。すなわち、2つの導電層M21,M22は、延伸部DL13の隣り合う2つ突出部CL13の間に、延伸部DL14の1つの突出部CL14の一部が配置される形状を有する。
表面1aに直交する方向からみたときに、突出部CL13と突出部CL14がそれぞれ突出部CL12と突出部CL11に部分的に重なるように、配線層M2の導電層M21、M22と、配線層M1の導電層M11、M12は設けられる。すなわち、前記導電層M21と導電層M12間にも容量c1が形成されるように、導電層M21と導電層M12は形成され、配置される。
隣り合う2つの配線層の4つの導電層の形状と配置を、図8のS1のようにすることにより、各配線層の2つの導電層の隣接寄生容量と2つの配線層の層間容量の分だけ電源間容量を増加させることができる。
図9は、2つの配線層の層間容量を説明するための模式図である。図9は、図8におけるIX-IX線に沿った断面を示す。図9に示すように、導電層M21と導電層M12は、Z方向において対向する領域を有する。よって、配線層M2の導電層M21と、配線層M2とは異なる配線層M1の導電層M12間に容量c1が形成される。
さらに、他の配線層M1,M0,D2,D1,D0においても、隣接容量に加えて、層間容量も形成するように、各導電層が形状と配置を有するようにしてもよい。
なお、全ての配線層M2,M1,M0,D2,D1,D0において、上述したような櫛形の形状と、層間容量を形成するような配置にしなくてもよく、配線層M2,M1,M0,D2,D1,D0の一部においてのみ上述したような櫛形の形状と、層間容量を形成するような配置をするようにしてよい。
(変形例3)
(変形例3)
上述した変形例1は、隣り合う2つの導電層の各々が櫛形の形状を有しているが、変形例3は、隣り合う2つの導電層の一方は、H字形状を有し、隣り合う2つの導電層の他方は、十字形状を有する。
図10は、変形例3に係わる、配線層M2における2つの導電層M21,M22の各々の形状と配置を説明するための上面図である。図10は、エッジシール3の一部のみを示している。
図10において、S11は、半導体チップ1の表面1aに対して直交する方向からみたときの、2つの導電層M21,M22の各々の形状と配置を示している。S12は、各導電層M21,M22,M11,M12の平面形状を示す。なお、図10において、XY方向は、一例としての方向を示す。S12は、導電層M21,M22をX方向にシフトさせて状態を示す。
S11、S12に示すように、配線層M2の導電層M21は、複数のH字形状部HPを有している。具体的には、各H字形状部HPは、半導体チップ1の外縁部(図10ではY方向)に沿って伸びる2本の帯状の延伸部DL21と、2本の延伸部DL21の中央部を繋ぐ接続部CL21を有する。
複数のH字形状部HPは、半導体チップ1の外縁部(図10ではY方向)に沿って等間隔に配設される。各H字形状部HPは、コンタクトプラグV2により導電層M11と電気的に接続されている。よって、複数のH字形状部HPは、導電層M11を介して電気的に接続されている。
S11、S12に示すように、導電層M22の形状は、複数の十字形状部CPを含み、H字形状部HPを囲む形状を有している。具体的には、各十字形状部CPは、半導体チップ1の外縁部(図10ではY方向)に沿って伸びる帯状の延伸部DL22と、延伸部DL22の中央部において、延伸部DL22の両側方向(図10ではX方向)に伸びる直線部DL23を有する。
複数の十字形状部CPは、半導体チップ1の外縁部(図10ではY方向)に沿って等間隔に配設される。
さらに、導電層M22の形状は、各直線部DL23の両端部に接続された2本の帯状の延伸部DL24、DL25を有している。
S11は、S12における二点鎖線の矢印で示すように、2つの導電層M21,M22をXY平面上の位置を合わせたときの状態を示す。よって、図10に示すように、導電層M22の形状は、導電層M21の各H字形状部HPを囲むように形成されて配置されている。
延伸部DL24は、コンタクトプラグV2により導電層M12に電気的に接続されている。よって、複数の十字形状部CPは、導電層M12を介して電気的に接続されている。
2つの導電層M21,M22が図10のような形状を有することにより、2つの導電層M21,M22の隣接容量を増加させることができる。
さらに、他の配線層M1,M0,D2,D1,D0における、隣り合う2つの導電層の形状も、導電層M21とM22と同様の形状を有するようにすれば、さらなる隣接容量の増加により、電源間容量を増やすことができる。
なお、全ての配線層M2,M1,M0,D2,D1,D0において、上述したような十字形状を含む形状を設けなくてもよく、配線層M2,M1,M0,D2,D1,D0の一部においてのみ上述したような十字形状を含む形状を設けるようにしてよい。
(変形例4)
(変形例4)
上述した変形例3では、容量を増やすために、1以上の配線層の各々において、隣り合う2つ導電層の一方を、十字形状を含む形状にしてかつ他方をその十字形状を囲む形状にしている。これに対して、変形例4のエッジシールは、さらに、変形例3の形状を有する第1の配線層と、その第1の配線層との間で層間容量を形成するように形成された第2の配線層を有する。第2の配線層は、第1の配線層に隣接する配線層である。
以下の例では、第1の配線層は、配線層M2であり、第2の配線層は、配線層M1である。
配線層M2において、隣り合う2つの導電層の一方の導電層M21は、H字形状部を有し、隣り合う2つの導電層の他方の導電層M22は、十字形状部を有する。第2の配線層(M1)において、隣り合う2つの導電層の一方(M11)は、十字形状部を有し、隣り合う2つの導電層の他方(M12)も、十字形状部を有する。
図11は、変形例4に係わる、配線層M2の2つの導電層M21,M22と配線層M1の2つの導電層M11,M12の形状と配置を説明するための上面図である。図11は、エッジシール3の一部のみを示している。
図11において、S21は、半導体チップ1の表面1aに対して直交する方向からみたときの、4つの導電層M21,M22,M11,M12の配置を示している。
S22は、各導電層M21,M22,M11,M12の平面形状を示す。なお、図11において、XY方向は、一例としての方向を示す。S22は、導電層M21,M22をX方向にシフトさせて状態を示す。導電層M21は、H字形状部HPを有する。導電層M22は、各直線部DL23の両端部に接続された2本の延伸部DL24、DL25を有している。導電層M22は、2本の延伸部DL24とDL25の間に十字形状部CPを有する。
導電層M11及びM12も、十字形状部CP1,CP2を有している。二点鎖線の矢印で示すように、2つの導電層M21,M22をXY平面上の位置を合わせたると、4つの導電層M21,M22,M11,M12は、S21のように配置される。
具体的には、導電層M11の十字形状部CP1は、半導体チップ1の外縁部(図11ではY方向)に沿って伸びる帯状の延伸部DL31と、延伸部DL31の中央部において、延伸部DL31の両側方向(図11ではX方向)に伸びる直線部DL32を有する。導電層M12の十字形状部CP2は、半導体チップ1の外縁部(図11ではY方向)に沿って伸びる延伸部DL33と、延伸部DL33の延伸方向に直交する方向(図11ではX方向)に延出した直線部DL34を有する。導電層M12の十字形状部CP2の直線部DL34の一部が、導電層M11の隣り合う2つの十字形状部CP1の2つの延伸部DL31の間に位置するように、2つの導電層M11,M12は、配置される。
導電層M11の形状は、各直線部DL32の片側に接続された延伸部DL35をさらに有している。導電層M12の形状は、各直線部DL34の片側に接続された延伸部DL36を有している。図11に示すように、導電層M12の各十字形状部CP2と導電層M11の各十字形状部CP1は、2つの延伸部DL35、DL36の間に配置される。
S21は、S22における二点鎖線の矢印で示すように、2つの導電層M21,M22をXY平面上の位置を合わせたときの状態を示す。すなわち、導電層M22の形状は、各H字形状部HPを囲むように形成されて配置される。
隣り合う2つの配線層の4つの導電層の形状と配置を、図10のようにすることにより、各配線層の2つの導電層の隣接容量と、2つの配線層の層間容量を増加させることができる。
導電層M21とM12間に層間容量c1は、図9に示すように形成される。図9は、図11におけるIX-IX線に沿った断面を示す。
さらに、他の配線層M1,M0,D2,D1,D0においても、隣接容量だけでなく、層間容量も形成するように、各導電層が形状と配置を有するようにしてもよい。
なお、全ての隣接する2つの配線層M2,M1,M0,D2,D1,D0において、上述したような十字形状を含む形状による層間容量を形成しなくてもよく、隣接する2つの配線層M2,M1,M0,D2,D1,D0の一部においてのみ上述したような十字形状を含む形状による層間容量を形成するような配置をするようにしてよい。
(変形例5)
(変形例5)
上述した実施の形態の半導体装置は、NAND型フラッシュメモリであり、図5に示すように、半導体基板11上に、周辺回路領域12、メモリセルアレイ領域13の順に形成され、最上層に複数の配線層M0、M1、M2が設けられた構成を有している。しかし、メモリセルアレイ領域13を有するアレイチップと、周辺回路領域12を有する回路チップとを貼り合わせた半導体装置において、上述した隣接容量を形成するようにしてもよい。
図12は、本変形例5の半導体チップ1Aの構成を説明する概略断面図である。図12に示すように、半導体装置は、アレイチップ700と、回路チップ800とが貼り合わされた構成を有する。アレイチップ700は、メモリセルアレイ23、及び、メモリセルアレイ23と回路チップ800とを接続するための各種配線が形成される。アレイチップ700は、アレイ領域と周辺領域とを含み、メモリセルアレイ23はアレイ領域に形成される。選択ゲート線SGSである配線層733と、ワード線WLである配線層732とは、半導体基板71の表面に平行な平板状に形成される。選択ゲート線SGDである複数の配線層731は、ビット線BLである配線層743の延伸するY方向と直交する方向(X方向)に延伸し、Y方向において所定間隔で配置される。それぞれの配線層731は、配線層732の上方において、メモリピラーMPを貫通するように形成される。配線層743は、コンタクトプラグや他の配線層を介して、いずれかの貼合電極MBと電気的に接続される。貼合電極MBは、回路チップ800との接続に用いられる。
アレイチップ700のZ方向における上面には、複数の電極パッドPDが設けられている。電極パッドPDは、MA配線層に形成される。電極パッドPDは、半導体チップ1Aと外部機器との接続に用いられる。電極パッドPDは、貫通電極TSV及びコンタクトプラグCCを介して、配線層M0のいずれかの導電層と電気的に接続される。アレイチップ700のZ方向における上面には、絶縁膜11Axが形成され、パッシベーション膜11Ayが絶縁膜11Ax上に形成されている。パッシベーション膜11Ayには、電極パッドPDに対応する開口部が設けられている。
回路チップ800は、ロジック制御回路21、センスアンプ24、ロウデコーダ25、レジスタ26、シーケンサ27、電圧生成回路28などが形成される。半導体基板11上に形成された複数のトランジスタTRのゲート電極、ソース、及びドレインは、コンタクトプラグや複数の配線層を介して、いずれかの貼合電極DBと電気的に接続されている。貼合電極DBは、対向する貼合電極MBと電気的に接続されている。
図13は、2つの半導体チップを貼り合わせて構成されたNAND型フラッシュメモリの模式図である。図13は、エッジシール3Aの部分の一部の断面を示している。特に、図13は、エッジシール3Aの部分断面を示している。図13は、エッジシール3Aに含まれる2つの積層体を示す。
変形例5の半導体チップ1Aは、回路チップ800とアレイチップ700とを貼り合わせて形成されている。
回路チップ800は、周辺回路領域12を有している。周辺回路領域12に対応するエッジシール3Aの領域12Aは、半導体基板11上に形成された複数の配線層D0~D4を有している。配線層D0は、導電層D01,D02等を含む。配線層D1は、導電層D11,D12等を含む。配線層D2は、導電層D21,D22等を含む。配線層D3は、導電層D31,D32等を含む。配線層D4は、導電層D41,D42等を含む。さらに、回路チップ800は、アレイチップ700との貼り合わせのための複数の貼合電極DBを有している。複数の貼合電極DBは、回路チップ800において、アレイチップ700と貼り合わられる面に設けられている。
導電層D01は、導電層D11、導電層D21、導電層D31、導電層D41及び貼合電極DBと、これらを接続するコンタクトプラグC1,C2,C3,C4及びCB1により電気的に接続されている。
導電層D02は、導電層D12、導電層D22、導電層D32、導電層D42及び貼合電極DBと、これらを接続するコンタクトプラグC1,C2,C3,C4及びCB1により電気的に接続されている。
なお、図13では、回路チップ800は、5つの配線層D0~D4のみが示されているが、配線層の数は、5つより少なくとも5つ以上であってもよい。
アレイチップ700は、メモリセルアレイ領域13を有する。アレイチップ700は、半導体基板11A上にメモリセルアレイ領域13と、メモリアレイ領域13に対応するエッジシール3Aの領域13Aと、配線層M0、M1を有するように形成されている。半導体基板11Aの下面(図13では上側の面)には、絶縁膜11Axが設けられている。さらに、パッシベーション膜11Ayが、絶縁膜11Ax上に形成されている。配線層M0は、導電層M01,M02等を含む。配線層M1は、導電層M11,M12等を含む。さらに、アレイチップ700は、回路チップ800との貼り合わせのための複数の貼合電極MBを有している。複数の貼合電極MBは、アレイチップ700において、回路チップ800と貼り合わられる面に設けられている。
導電層M01は、コンタクトプラグV1,VB1により導電層M11及び貼合電極MBと電気的に接続されている。さらに、導電層M01は、コンタクトプラグCCにより半導体基板11Aと電気的に接続されている。導電層M02は、コンタクトプラグV1,VB1により導電層M12及び貼合電極MBと電気的に接続されている。さらに、導電層M02は、コンタクトプラグCC及び貫通電極TSVにより導電層MA2と電気的に接続されている。
導電層MA2は、絶縁膜11Ax内に形成され、貫通電極TSVは、半導体基板11Aを貫通してコンタクトプラグCCと接続されている。
なお、図13では、アレイチップ700は、2つの配線層M0,M1のみが示されているが、1つの配線層を有していても、3つ以上の配線層を有していてもよい。
従って、導電層M01,M11,MB,DB,D41,D31,D21,D11,D01及びコンタクトプラグV1,VB1,CB1,C4,C3,C2,C1,CCは、互いに電気的に接続された積層体を構成する。同様に、導電層MA2,M02,M12,MB,DB,D42,D32,D22,D12,D02及びコンタクトプラグV1,VB1,CB1,C4,C3,C2,C1,CS,CC,TSVは、互いに電気的に接続された積層体を構成する。
図13に示すように、本半導体チップ1Aにおいて、導電層M01には、電源電圧VCCが与えられる。電源電圧VCCが与えられる導電層D01は、半導体基板11のアクティブ領域AAとは電気的に接続されていない。
導電層M01に隣接する導電層M02には、導電層MA2、貫通電極TSV及びコンタクトプラグCCを介して接地電圧VSSが与えられる。接地電圧VSSが与えられる導電層D02は、コンタクトプラグCSにより、半導体基板11のアクティブ領域AAとは電気的に接続されている。
なお、図13では、導電層M01に接続するコンタクトプラグCCは、半導体基板11Aに接続しているが、TSVを介して導電層MA1(図示なし)に接続していてもかまわない。この場合、MA1とMA2間でも隣接容量が形成される。
また、メモリセルアレイ領域13を有するアレイチップ700と、周辺回路領域12を有する回路チップ800とを貼り合わせた半導体チップ1Aにおいて、メモリセルアレイ領域13を有するアレイチップ700の半導体基板11Aは、なくてもよい。
図14は、2つの半導体チップを貼り合わせて構成されたNAND型フラッシュメモリの他の例の模式図である。図14に示す半導体チップ1Aは、例えば、CMP(Chemical Mechanical Polishing)法を用いて、図13における半導体基板11Aが除去された半導体チップである。絶縁層11Ax内の導電層MA2は、コンタクトプラグCCを介して導電層M02と電気的に接続されている。図14の場合、導電層M01には、電源電圧VCC与えられ、導電層M02には、接地電圧VSSが与えられる。
よって、半導体チップ1Aにおいても、上述した実施の形態と同様に、隣り合う2つ導電層間に隣接容量が形成される。
なお、図14では、導電層M01に接続するコンタクトプラグCCが形成されていないが、導電層M01は、コンタクトプラグCCを介して導電層MA1(図示なし)に接続していてもかまわない。この場合、MA1とMA2間でも隣接容量が形成される。
また、半導体チップ1Aにおいても、全ての配線層あるいは一部の配線層における導電層の形状及び配置を、変形例1~4で説明したような形状及び配置にしてもよい。
(変形例6)
(変形例6)
上述した実施の形態及び各変形例は、半導体装置としてのNAND型フラッシュメモリの例であるが、実施形態及び上述した変形例1~5のエッジシールは、揮発性メモリであるDRAMなどの半導体チップにも、適用可能である。
図15は、変形例6の半導体装置のブロック図である。図15に示すように、変形例6の半導体チップ1Bは、メモリセルアレイ201、入出力回路210、ロウデコーダ222、リードライトアンプ233、コマンドデコーダ241、カラムデコーダ250、コマンドアドレス入力回路260、クロック入力回路271、内部クロック発生回路272、及び電圧発生回路280等の周辺回路、並びにクロック端子CK,CK/、コマンド/アドレス端子CAT、データ端子DQT、データマスク端子DMT、及び電源端子VPP,VDD,VSS,VDDQ,VSSQ等の複数の外部端子を備える。
メモリセルアレイ201は、複数のバンクBNK0~7を含む。複数のバンクBNK0~1は、それぞれ複数のワード線WLvと複数のビット線BLv,/BLvとを有し、ワード線WLvとビット線BLvとのそれぞれの交点にはメモリセルMCvが配置されている。メモリセルMCvは、例えばトランジスタとして構成され、揮発性データを保持する。したがって、メモリセルアレイ201に記憶されたデータを維持するため、定期的にリフレッシュが行われる。図12においては、説明の便宜上、DRAMに設けられるリフレッシュ回路等は省略している。
このようなメモリセルMCvを備えることにより、本変形例の半導体装置は、DRAM(DRAM:Dynamic Random Access Memory))として構成される。
センスアンプ回路SAMPは、転送ゲートを含み、ビット線BLv,/BLvに対応して配置される。また、センスアンプ回路SAMPは、図示しないカラムスイッチを介してローカル入出力線LIOT,LIOBに接続されるとともに、転送ゲートTGを介してメイン入出力線MIOT,MIOBに接続されている。転送ゲートTGはスイッチとして機能する。センスアンプ回路SAMPは、上述の実施形態のカラムデコーダ(図2)のセンスアンプ回路と同様、メモリセルMCvから読み出したデータをセンスする。
メモリセルアレイ201内の複数のメモリセルMCvには、それぞれメモリアドレスが対応付けられている。複数の外部端子のうち、コマンド/アドレス端子CATは、例えばメモリコントローラ等の外部装置からメモリアドレスを受信する。コマンド/アドレス端子CATが受信したメモリアドレスは、コマンドアドレス入力回路260に伝達される。コマンドアドレス入力回路260は、メモリアドレスを受信すると、デコードされたロウアドレスXADDをロウデコーダ222に送信し、デコードされたカラムアドレスYADDをカラムデコーダ250に送信する。
また、コマンド/アドレス端子CATは、例えばメモリコントローラ等からコマンドを受信する。コマンド/アドレス端子CATが受信したコマンドは、内部コマンド信号ICMDとしてコマンドアドレス入力回路260を介してコマンドデコーダ241に送信される。
コマンドデコーダ241は、内部コマンドICMDをデコードして、内部コマンドを実行するための信号を生成する回路を含む。コマンドデコーダ241は、例えば活性化されたコマンドACT及びリフレッシュコマンドAREFをロウデコーダ222に送信する。ロウデコーダ222は、ワード線WLvに接続されており、コマンドデコーダ241から受信したコマンドACT及びリフレッシュコマンドAREFにしたがってワード線WLvを選択する。
また、コマンドデコーダ241は、例えばリード/ライトコマンドR/Wをカラムデコーダ250に送信する。カラムデコーダ250は、ビット線BLvに接続されており、コマンドデコーダ241から受信したリード/ライトコマンドR/Wにしたがってビット線BLvを選択する。
データを読み出す際には、コマンド/アドレス端子CATがリードコマンドとともにメモリアドレスを受信する。これにより、メモリアドレスによって指定されたメモリセルアレイ201内のメモリセルMCvからデータが読み出される。読み出しデータはリードライトアンプ233及び入出力回路210を介してデータ端子DQTから外部に出力される。
データを書き込む際には、コマンド/アドレス端子CATが書き込みコマンドとともにメモリアドレスを受信し、データ端子DQTが書き込みデータを受信する。また必要に応じて、データマスク端子DMTにデータマスクが送信される。書き込みデータは、入出力回路210及びリードライトアンプ233を介してメモリセルアレイ201に送信される。これにより、書き込みデータは、メモリアドレスによって指定されたメモリセルMCvに書き込まれる。
リードライトアンプ233は、読み出しデータ及び書き込みデータを一時的に保持する各種ラッチ回路を備える。リードライトアンプ233とセンスアンプ回路SAMPとで、上述の実施形態のカラムデコーダ140(図2)に相当する構成が形成される。
電源端子VPP,VDD,VSSにはそれぞれ電源電圧VPP,VDD,VSSが供給され、電源電圧VPP,VDD,VSSは更に電圧発生回路280に供給される。電圧発生回路280は、電源電圧VPP,VDDに基づいて各種の内部電圧VOC,VOD,VARY,VPERIを生成する。内部電圧VOCは主にロウデコーダ222で使用され、内部電圧VOD,VARYは主にメモリセルアレイ201のセンスアンプ回路SAMPで使用され、内部電圧VPERIはその他の周辺回路ブロックで使用される。
また、電源端子VDDQ,VSSQにも電源電圧VDD,VSSが供給され、電源電圧VDD,VSSは更に入出力回路210に供給される。電源端子VDDQ,VSSQには、入出力回路210で発生する電源ノイズが他の回路ブロックに伝搬しないように専用の電源電圧が与えられている。なお、電源端子VDDQ,VSSQに供給される電源電圧VDD,VSSは、電源端子VDD,VSSに供給される電源電圧VDD,VSSと同じ電圧であってよい。
クロック端子CK,/CKには相補的な外部クロック信号が入力される。外部クロック信号はクロック入力回路271に供給される。クロック入力回路271は、内部クロック信号ICLKを生成する。内部クロック信号ICLKは、内部クロック発生回路272及びコマンドデコーダ241に供給される。
内部クロック発生回路272は、コマンドアドレス入力回路260からのクロックイネーブルCKEによってイネーブルされると、様々な内部クロック信号LCLKを生成する。内部クロック信号LCLKは、様々な内部動作のタイミングを計るために使用される。例えば、内部クロック信号LCLKは入出力回路210に出力される。入出力回路210は、入力された内部クロック信号LCLKに基づいて動作を行うことで、データ端子DQT上でデータを送信し、また、受信する。
このようなDRAMの半導体チップにおいても、実施の形態及び変形例1~5に示したエッジシールは適用可能である。
上述した実施形態及び各変形例によれば、チップサイズを縮小化できる半導体装置を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、1A、1B 半導体チップ、1a 表面、2 外部パッド、3、3A、3x エッジシール、11 半導体基板、12 周辺回路領域、13 メモリセルアレイ領域、21、22 半導体チップ、100 メモリシステム、110 メモリセルアレイ、120 ロウデコーダ、130 ドライバ、140 カラムデコーダ、150 アドレスレジスタ、160 コマンドレジスタ、170 シーケンサ、200 コントローラ、201 メモリセルアレイ、210 入出力回路、222 ロウデコーダ、233 リードライトアンプ、241 コマンドデコーダ、250 カラムデコーダ、260 コマンドアドレス入力回路、271 クロック入力回路、272 内部クロック発生回路、280 電圧発生回路、700 アレイチップ、800 回路チップ。
Claims (9)
- 素子形成領域と、
前記素子形成領域を囲む外縁部の少なくとも一部に設けられたエッジシールと、
を有し、
前記エッジシールは、
第1の導電層を有する第1の積層体と、
第2の導電層を有する第2の積層体と、
を有し、
前記第1の導電層は、第1の電位が供給され、前記第2の導電層は、前記第1の電位と異なる第2の電位が供給され、前記第1の導電層は前記第2の導電層と対向する、
半導体装置。 - 前記第1の導電層は、前記第2の導電層に対して前記素子形成領域側に設けられ、
前記第1の電位は、前記第2の電位より高い、
請求項1に記載の半導体装置。 - 前記第1の電位は電源電圧VCCであり、前記第2の電圧は電源電圧VSSである、
請求項1に記載の半導体装置。 - 前記第1の電位は電源電圧VPPであり、前記第2の電圧は電源電圧VSSである、
請求項1に記載の半導体装置。 - 前記第1の積層体は、前記第1の導電層と電気的に接続された第3の導電層を有し、
前記第2の積層体は、前記第2の導電層と電気的に接続された第4の導電層を有し、
前記第3の導電層は前期第4の導電層と対向する、
請求項1に記載の半導体装置。 - 前記第1の導電層及び前記第2の導電層は、前記半導体装置の前記素子形成領域に対して直交する方向からみたときに、第1の方向に延伸した延伸部と、前記延伸部に直交する方向に所定の長さだけ突出しかつ前記第1の方向に沿って所定の間隔で設けられた複数の突出部を有し、
前記第1の導電層の前記複数の突出部が、前記複数の突出部の突出方向に直交する方向において、前記第2の導電層の前記複数の突出部と交互に配置されるように、前記第1の導電層及び前記第2の導電層の前記複数の突出部は、形成されている、請求項1に記載の半導体装置。 - 前記第1の導電層及び前記第2の導電層の一方は、前記半導体装置の前記素子形成領域に対して直交する方向からみたときに、H字形状を有し、
前記第1の導電層及び前記第2の導電層の他方は、前記半導体装置の前記素子形成領域に対して直交する方向からみたときに、前記H字形状を囲む形状を有している、請求項1に記載の半導体装置。 - 前記第1の導電層は、第1の配線層に含まれ、
前記第2の積層体は、第3の導電層を有し、
前記第3の導電層は、前記第1の配線層に隣接する第2の配線層に含まれ、前記第2の導電層と電気的に接続され、
前記第1の導電層は、前記第3の導電層と対向する、
請求項1に記載の半導体装置。 - 前記半導体装置は、不揮発性メモリ又は揮発性メモリを有する半導体記憶装置である、請求項1に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021150513A JP2023043036A (ja) | 2021-09-15 | 2021-09-15 | 半導体装置 |
TW110148817A TWI806310B (zh) | 2021-09-15 | 2021-12-27 | 半導體裝置 |
CN202210046944.7A CN115835636A (zh) | 2021-09-15 | 2022-01-14 | 半导体装置 |
US17/682,889 US20230083158A1 (en) | 2021-09-15 | 2022-02-28 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021150513A JP2023043036A (ja) | 2021-09-15 | 2021-09-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023043036A true JP2023043036A (ja) | 2023-03-28 |
Family
ID=85479570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021150513A Pending JP2023043036A (ja) | 2021-09-15 | 2021-09-15 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20230083158A1 (ja) |
JP (1) | JP2023043036A (ja) |
CN (1) | CN115835636A (ja) |
TW (1) | TWI806310B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021048220A (ja) * | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8349666B1 (en) * | 2011-07-22 | 2013-01-08 | Freescale Semiconductor, Inc. | Fused buss for plating features on a semiconductor die |
JP5947093B2 (ja) * | 2012-04-25 | 2016-07-06 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
US10461047B2 (en) * | 2015-10-29 | 2019-10-29 | Intel Corporation | Metal-free frame design for silicon bridges for semiconductor packages |
JP2021019180A (ja) * | 2019-07-16 | 2021-02-15 | キオクシア株式会社 | 半導体装置およびその製造方法 |
-
2021
- 2021-09-15 JP JP2021150513A patent/JP2023043036A/ja active Pending
- 2021-12-27 TW TW110148817A patent/TWI806310B/zh active
-
2022
- 2022-01-14 CN CN202210046944.7A patent/CN115835636A/zh active Pending
- 2022-02-28 US US17/682,889 patent/US20230083158A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
TWI806310B (zh) | 2023-06-21 |
TW202315068A (zh) | 2023-04-01 |
CN115835636A (zh) | 2023-03-21 |
US20230083158A1 (en) | 2023-03-16 |
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