JP2023003087A - セラミック電子部品 - Google Patents

Abstract

【課題】 クラックの発生を抑制しつつ、静電容量を向上させることができるセラミック電子部品を提供する。【解決手段】 セラミック電子部品は、セラミックを主成分とする複数の誘電体層のそれぞれと、複数の内部電極層のそれぞれと、が交互に積層された積層構造を備え、前記複数の内部電極層の少なくともいずれかにおいて、連続率は８０％以下であり、平均孔径は前記誘電体層の厚み以下であることを特徴とする。【選択図】 図８

Description

本発明は、セラミック電子部品に関する。

近年、スマートフォンなどの電子機器の小型化・高性能化に伴い、搭載されるセラミック電子部品の小型化が強く求められている。しかしながら、例えばチップサイズを小さくすれば、誘電体層に対向する内部電極層の面積が必然的に小さくなるため静電容量が減ってしまう。静電容量を維持しつつ、チップサイズを小さくするためには、誘電体層の薄層化や、さらに内部電極層も薄層化して積層数を増やす高密度積層化や、誘電体層の誘電率などの材料としての性能向上が必要となる。次式のように、静電容量が誘電体層の厚さに逆比例するので、一般に誘電体層の薄層化が、特に有効である。
Ｃ＝ε×Ｓ／ｄ
Ｃ：静電容量［Ｆ］、ε：誘電体の誘電率［Ｆ／ｍ］、Ｓ：電極面積［ｍ^２］、電極間隔（誘電体層の厚さ）：ｄ［ｍ］

特開２０１４－０８２４３５号公報 特開２０１６－１９２４７７号公報 特開２０１５－１３１９８２号公報 特開２０１１－２２８０２３号公報 特開２０１３－０８９９４４号公報 特開２００６－３３２３３４号公報 特開平１１－０３１６３３号公報 特開平１０－０１２４７６号公報 特開２０１８－０５６４３３号公報

積層セラミックコンデンサは、例えば、Ｎｉ、Ｃｕなどの金属粒子を含む金属導電ペーストと、誘電体グリーンシートを積層し、これを焼結収縮させることにより形成される。このとき、金属粒子の焼結開始温度と誘電体の焼結開始温度とが大きく異なるため、焼成時に金属導電ペーストと誘電体グリーンシートとの間で収縮挙動のずれが発生し、内部電極層に空孔を生じるなどの構造上の欠陥が発生し、内部電極層の連続率が低下する可能性がある。連続率が低下すると、静電容量の減少やばらつきといった性能劣化が生じ、さらにひどい場合には内部電極層の断絶が発生し、コンデンサとしての機能が得られなくなるおそれがある。

こういった課題に対して、内部電極層の連続率の向上を目的として、多くの検討がなされてきた。例えば、金属導電ペーストと誘電体グリーンシートとの間で焼成時の収縮挙動のずれを減少させるために、金属導電ペーストにセラミックからなる共材を添加する方法が多く提案されている（例えば、特許文献１参照）。他にも、金属導電ペーストにＣａ、Ｍｇ、Ｂａ、Ｍｎといった金属元素を添加することで金属導電ペーストと誘電体グリーンシートとの間の濡れ性を改善する（例えば、特許文献２参照）、金属導電ペーストのＮｉ粒子に皮膜をつけることでＮｉの焼結性を調整する（例えば、特許文献３参照）、金属導電ペーストにＰｔ、Ａｕを添加することでＮｉの耐熱性を向上させる（例えば、特許文献４参照）方法などが提案されている。

一方で、内部電極層の連続率を高くすると、内部電極層と誘電体層との間で焼結時の収縮率の差から生じる応力を吸収しきれずに、クラックが発生しやすくなる場合もあり、連続率を高くしすぎないように制限する方法も提案されている（例えば、特許文献５～８参照）。しかしながら、連続率を制限すれば、静電容量は当然減少する。

本発明は、上記課題に鑑みなされたものであり、クラックの発生を抑制しつつ、静電容量を向上させることができるセラミック電子部品を提供することを目的とする。

本発明に係るセラミック電子部品は、セラミックを主成分とする複数の誘電体層のそれぞれと、複数の内部電極層のそれぞれと、が交互に積層された積層構造を備え、前記複数の内部電極層の少なくともいずれかにおいて、連続率は８０％以下であり、平均孔径は前記誘電体層の厚み以下であることを特徴とする。

上記セラミック電子部品において、前記連続率は、５０％以上であってもよい。

上記セラミック電子部品において、前記平均孔径は、５μｍ以下であってもよい。

上記セラミック電子部品において、前記複数の誘電体層の厚みは、０．１μｍ以上１０μｍ以下であってもよい。

上記セラミック電子部品において、前記複数の内部電極層の厚みは、０．１μｍ以上３μｍ以下であってもよい。

本発明によれば、クラックの発生を抑制しつつ、静電容量を向上させることができるセラミック電子部品およびセラミック電子部品の製造方法を提供することができる。

積層セラミックコンデンサの部分断面斜視図である。 図１のＡ－Ａ線断面図である。 図１のＢ－Ｂ線断面図である。 内部電極層の連続率を表す図である。 平均孔径の算出手法を例示する図である。 （ａ）～（ｄ）はシミュレーションで用いたモデルの例の一部を示す。 （ａ）～（ｄ）はシミュレーションで用いたモデルの例の一部を示す。 静電容量のグラフである。 静電容量維持率のグラフである。 積層セラミックコンデンサの製造方法のフローを例示する図である。

以下、図面を参照しつつ、実施形態について説明する。

（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、卑金属材料を含む内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。

誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主相とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ＭｇＴｉＯ_３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。

図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該電気容量を生じる領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された隣接する内部電極層１２同士が対向する領域である。

外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージン１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン１５は、電気容量を生じない領域である。

図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。サイドマージン１６も、電気容量を生じない領域である。

図４は、内部電極層１２の連続率を表す図である。図４で例示するように、ある内部電極層１２における長さＬ０の観察領域において、その金属部分の長さＬ１，Ｌ２，・・・，Ｌｎを測定して合計し、金属部分の割合であるΣＬｎ／Ｌ０をその層の連続率と定義することができる。一例として、誘電体層１１の厚さの２０倍、例えば厚さが１μｍであれば長さＬ０＝２０μｍの観察領域を観察してもよい。

内部電極層１２の連続率を高くすることで、積層セラミックコンデンサ１００の静電容量の減少やバラツキを抑えることができる。しかしながら、静電容量は連続率だけによって決まるものではない。また、内部電極層１２の連続率を高くし過ぎると、内部電極層１２と誘電体層１１との焼結時の収縮率の差から生じる応力を吸収しきれずに、クラックが発生しやすくなることがある。

そこで、本発明者らの鋭意研究により、内部電極層１２の連続率に加えて、内部電極層１２に生じる各孔の径の平均値（以下、平均孔径と称する）を制御することによって、クラックの発生を抑制しつつ、静電容量を向上させることができることがわかった。以下、詳細について説明する。なお、以下の説明において、連続率および平均孔径を制御する内部電極層は、積層セラミックコンデンサ１００に含まれる内部電極層１２のうち少なくともいずれかであればよく、全部であってもよい。

内部電極層１２における平均孔径は、例えば、次のような測定に基づき求めることができる。まず、図５で例示するように、ある内部電極層１２における長さＬ０の観察領域において、金属が存在しない部分（孔）の長さＤ１，Ｄ２，…，Ｄｍを測定して合計し、測定数ｍで割ることで平均値ΣＤｍ／ｍを求める。ここで、内部電極層１２にできた孔は、内部電極層１２を厚さ方向に貫通する孔であって、例えば円柱形状であると仮定する。孔は、真空状態になっていてもよく、空気が残存していてもよく、セラミック成分が残存していてもよい。断面図の断面が孔の中心を通る場合は、Ｄｍは、孔の直径と一致する。断面図の断面が孔の中心からずれた場合は、Ｄｍは、孔の直径より小さくなる。孔の直径の期待値は、Ｄｍに４／π(≒１.２７３２４)を掛けた４／π×Ｄｍとなる。よって、平均孔径は、４／π×ΣＤｍ／ｍとして定義することができる。また、連続率や平均孔径は、特許文献９のような方法で測定してもよく、測定方法によらないが、なるべく多くの箇所を測定して求めることが望ましい。なお、長さＬ０の観察領域において、Ｄｍが誘電体層１１の厚みの１／１０以上となる孔についてのみ抽出して平均孔径を算出してもよい。

内部電極層１２の連続率が低下すると静電容量が低下することになるが、どの程度低下するかを実験で正確に求めるのは困難である。その理由として、誘電体層１１の厚み、内部電極層１２の厚み、内部電極層１２の連続率、内部電極層１２の面積といった構造を完全に制御して積層セラミックコンデンサ１００を作成することが困難であることがあげられる。しかしながら、こういった問題は、コンピューターシミュレーションでは発生しにくい。そこで、コンピューターシミュレーションの電界解析により、内部電極層１２の連続率と平均孔径とを変えた場合の積層セラミックコンデンサ１００の静電容量を求めた。電解解析用のシミュレーションソフトには、ＡＮＳＹＳ社の電磁場解析ソフトウェアＡｎｓｙｓ Ｍａｘｗｅｌｌ ２０２０ Ｒ１を用いた。

図６（ａ）～図７（ｄ）に、シミュレーションで用いたモデルの例の一部を示す。図６（ａ）～図７（ｄ）で例示するように、各モデルは、積層セラミックコンデンサ１００の内部を切り出したモデルである。このモデルでは、同じ構造のパターンが繰り返されるように境界条件を設定している。よって、このモデルは、内部電極層１２を貫通するような円柱形状の孔が規則的に並んでいるモデルとなる。また、求められる静電容量は、単位体積または単位面積あたりのものとなる。シミュレーションの条件として、誘電体層１１は、厚みを１μｍ、比誘電率εＲを５，０００とした。

図６（ａ）のモデルでは、内部電極層１２の連続率を１００％にしてある。内部電極層１２に孔が無いことになるため、平均孔径は０である。図６（ｂ）のモデルでは、内部電極層１２の連続率を８０％にしてある。内部電極層１２の平均孔径は、１μｍにしてある。図６（ｃ）のモデルでは、内部電極層１２の連続率を５０％にしてある。内部電極層１２の平均孔径は、１μｍにしてある。図６（ｄ）のモデルでは、内部電極層１２の連続率を３０％にしてある。内部電極層１２の平均孔径は、１μｍにしてある。これらのモデルからわかるように、平均孔径が同じでも、連続率が異なっていれば、内部電極層１２において金属成分が存在する箇所が異なるようになる。

図７（ａ）のモデルでは、内部電極層１２の連続率を５０％にしてある。内部電極層１２の平均孔径は、０．２５μｍにしてある。図７（ｂ）のモデルでは、内部電極層１２の連続率を５０％にしてある。内部電極層１２の平均孔径は、０．５μｍにしてある。図７（ｃ）のモデルでは、内部電極層１２の連続率を５０％にしてある。内部電極層１２の平均孔径は、２μｍにしてある。図７（ｄ）のモデルでは、内部電極層１２の連続率を５０％にしてある。内部電極層１２の平均孔径は、４μｍにしてある。これらのモデルからわかるように、連続率が同じでも、平均孔径が異なっていれば、内部電極層１２において金属成分が存在する箇所が異なるようになる。

表１は、求められた静電容量を示す。図８は、求められた静電容量のグラフを示す。ここでの静電容量は、有効面積あたりの静電容量［ｍＦ／ｍ^２］である。連続率は、１００％、９５％、９０％、８０％、７０％、６０％、５０％、４０％、３０％の各値とした。平均孔径は、０．０３１２５μｍ、０．０６２５μｍ、０．１２５μｍ、０．２５μｍ、０．５μｍ、１μｍ、２μｍ、４μｍ、８μｍ、１６μｍの各値とした。なお、連続率１００％のモデルには孔が無いため、連続率１００％のモデルの平均孔径は０である。

表１および図８の結果から、連続率１００％以外のモデルでは、いずれの平均孔径でも連続率の低下により静電容量が減少するが、平均孔径によりその度合いが大きく変わることが分かった。すなわち、平均孔径が大きいほど静電容量の減少度合いが大きく、逆に平均孔径が小さいほど静電容量の減少度合いが小さくなる。したがって、同じ連続率であっても、平均孔径を小さくすることで、静電容量を大きくすることができる。平均孔径により静電容量の減少度合いが異なるのは、孔が大きいほど、容量領域１４の中で、電界が回り込めず静電容量が発現しない領域の割合が増加するためであると推測される。

次に、連続率１００％のモデルの静電容量からの比率を、静電容量維持率として定義する。表２は、求められた静電容量維持率を示す。図９は、求められた静電容量維持率のグラフを示す。静電容量維持率も、静電容量と同様の傾向を示している。連続率に応じた静電容量維持率の減少の度合いは、平均孔径により大きく変化する。特に、その差は、連続率８０％以下で顕著である。また、平均孔径を１μｍ以下にすると、連続率低下による静電容量維持率の低下を効果的に防ぐことができている。

今回の計算条件の、誘電体層１１の比誘電率を変えると、静電容量は変わるが、静電容量維持率は変わらない。これは、連続率１００％のモデルの静電容量と、連続率が１００％未満のモデルの静電容量とが、同じ比で変化するためである。したがって、上記の結果は、誘電体層１１の比誘電率に依存しない、すなわち誘電体層１１の材料に依存しない。

一方、誘電体層１１の厚みを変えると、静電容量および静電容量維持率のいずれも変化する。ここで、静電容量維持率は、誘電体層１１の厚さ１μｍ、平均孔径１μｍの結果と、誘電体層１１の厚さ０．５μｍ、平均孔径０．５μｍの結果は、モデルが相似形となるので同じ値となる。したがって、誘電体層１１の厚さ１μｍでは、平均孔径を１μｍ以下にすることで静電容量維持率の低下を効果的に防ぐことができたが、これは平均孔径を誘電体層１１の厚み以下にすると静電容量の低下を効果的に防ぐことができると言い換えられる。

以上の結果から、内部電極層１２の連続率が８０％以下の場合は、内部電極層１２の平均孔径を誘電体層１１の厚み以下にすることで、高機能な積層セラミックコンデンサ１００を設計することができる。例えば、内部電極層１２の連続率を下げることでクラック発生を抑制しながら、平均孔径も小さくすることで高い静電容量を維持するような、これまでになかった積層セラミックコンデンサ１００を設計することができる。

静電容量維持率の低下をより効果的に防ぐ目的から、内部電極層１２の連続率が８０％以下の場合に、内部電極層１２の平均孔径を、誘電体層１１の厚みの０．９倍以下にすることが好ましく、０．８倍以下にすることがより好ましく、０．５倍以下にすることがさらに好ましい。

内部電極層１２の連続率が低すぎると、十分な静電容量が得られないおそれがある。そこで、内部電極層１２の連続率に下限を設けることが好ましい。例えば、内部電極層１２の連続率は、５０％以上であることが好ましく、６０％以上であることがより好ましく、７０％以上であることがさらに好ましい。

内部電極層１２における平均孔径は、図８および図９で説明したように、小さいことが好ましい。例えば、内部電極層１２における平均孔径は、５μｍ以下であることが好ましく、１μｍ以下であることがより好ましく、０．５μｍ以下であることがさらに好ましい。

１層あたりの誘電体層１１の厚みは、例えば、０．１μｍ以上１０μｍ以下、０．３μｍ以上３μｍ以下、０．５μｍ以上１μｍ以下である。１層あたりの誘電体層１１の厚みは、積層セラミックコンデンサの例えば図２の断面を機械研磨で露出した後、走査透過電子顕微鏡等の顕微鏡で撮影した画像から１０か所の厚さの平均値を求めるようにして測定することができる。

１層あたりの内部電極層１２の厚みは、例えば、０．１μｍ以上３μｍ以下、０．５μｍ以上２μｍ以下、０．８μｍ以上１．２μｍ以下である。１層あたりの内部電極層１２の厚みは、積層セラミックコンデンサの例えば図２の断面を機械研磨で露出した後、走査透過電子顕微鏡等の顕微鏡で撮影した画像から１０か所の厚さの平均値を求めるようにして測定することができる。

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図１０は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。

（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ_３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ_３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ_３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。

得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、バナジウム（Ｖ）、クロム（Ｃｒ）、希土類元素(イットリウム（Ｙ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホロミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含むガラスが挙げられる。

例えば、セラミック原料粉末に添加化合物を含む化合物を湿式混合し、乾燥および粉砕してセラミック材料を調製する。例えば、上記のようにして得られたセラミック材料について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。以上の工程により、誘電体材料が得られる。

（積層工程）
次に、得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法やドクターブレード法により、基材上に誘電体グリーンシートを塗工して乾燥させる。

次に、誘電体グリーンシートの表面に、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、極性の異なる一対の外部電極に交互に引き出される内部電極層パターンを配置する。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層１１の主成分セラミックと同じであることが好ましい。例えば、平均粒子径が５０ｎｍ以下のＢａＴｉＯ_３を均一に分散させてもよい。

その後、内部電極層パターンが印刷された誘電体グリーンシートを所定の大きさに打ち抜いて、打ち抜かれた誘電体グリーンシートを、基材を剥離した状態で、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、所定層数（例えば１００～１０００層）だけ積層する。積層した誘電体グリーンシートの上下に、カバー層１３を形成するためのカバーシートを圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットする。

（焼成工程）
このようにして得られたセラミック積層体を、Ｎ_２雰囲気で脱バインダ処理した後に外部電極２０ａ，２０ｂの下地層となる金属ペーストをディップ法で塗布し、酸素分圧が１０^－１２ＭＰａ～１０^－９ＭＰａ、１１６０℃～１２８０℃の還元雰囲気で、５分～１０分の焼成を行なう。

（再酸化処理工程）
還元雰囲気で焼成された誘電体層１１の部分的に還元された主相であるチタン酸バリウムに酸素を戻すために、内部電極層１２を酸化させない程度に、約１０００℃でＮ_２と水蒸気の混合ガス中、もしくは５００℃～７００℃の大気中での熱処理が行われることがある。この工程は、再酸化処理工程とよばれる。

（めっき処理工程）
その後、外部電極２０ａ，２０ｂの下地層上に、めっき処理により、Ｃｕ，Ｎｉ，Ｓｎ等の金属コーティングを行う。以上の工程により、積層セラミックコンデンサ１００が完成する。

内部電極層１２の平均孔径を小さくするには、例えば内部電極層１２を得るための金属導電ペーストにおける主成分金属粒子の粒径を小さくする、焼成時の室温から最高温度までの平均昇温速度を大きくする、ことなどにより、内部電極層１２の孔の成長を抑制する。または、高融点な材料からなる粒子を金属導電性ペーストに添加することなどが考えられる。例えば、内部電極層１２を得るための金属導電ペーストにおける主成分金属粒子の粒径を、内部電極層１２の厚みの１／２以下の粒径、例えば粒径１００ｎｍ以下の金属粒子、より好ましくは粒径５０ｎｍ以下の金属粒子を用いる。または、焼成時の室温から最高温度までの平均昇温速度を、１００℃／秒以上、より好ましくは２００℃／秒以上とする。または、金属導電性ペーストに添加する高融点な材料として、モリブデン（Ｍｏ）、ニオブ(Ｎｂ)、タンタル(Ｔａ)、タングステン(Ｗ)を用いる。

なお、上記各実施形態においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の電子部品を用いてもよい。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン
１６ サイドマージン
２０ａ，２０ｂ 外部電極
１００ 積層セラミックコンデンサ

Claims (5)

1. セラミックを主成分とする複数の誘電体層のそれぞれと、複数の内部電極層のそれぞれと、が交互に積層された積層構造を備え、
   前記複数の内部電極層の少なくともいずれかにおいて、連続率は８０％以下であり、平均孔径は前記誘電体層の厚み以下であることを特徴とするセラミック電子部品。
2. 前記連続率は、５０％以上であることを特徴とする請求項１に記載のセラミック電子部品。
3. 前記平均孔径は、１００μｍ以下であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
4. 前記複数の誘電体層の厚みは、０．１μｍ以上１０μｍ以下であることを特徴とする請求項１から請求項３のいずれか一項に記載のセラミック電子部品。
5. 前記複数の内部電極層の厚みは、０．１μｍ以上３μｍ以下であることを特徴とする請求項１から請求項４のいずれか一項に記載のセラミック電子部品。
   

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